CN113539954B - 半导体结构及其制作方法 - Google Patents

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Abstract

本申请提供一种半导体结构及其制作方法，涉及半导体技术领域，用于解决半导体结构寄生电容较高的技术问题。该半导体结构的制作方法包括：在基础层上形成绝缘结构，绝缘结构内设有多个间隔设置的第一容纳槽，多个第一容纳槽之间设有空气槽，空气槽与第一容纳槽间隔设置；形成覆盖绝缘结构、第一容纳槽的侧壁和槽底的第一支撑层，第一支撑层将空气槽封闭，第一容纳槽内的第一支撑层围合成第二容纳槽；沿第二容纳槽刻蚀第二容纳槽的槽底，第二容纳槽暴露基础层；在第二容纳槽内形成导线，导线填充在第二容纳槽中且与基础层相接触。通过在导线之间的绝缘结构中形成空气隙，空气隙可以降低绝缘结构的介电常数，从而降低了导线之间的寄生电容。

Description

半导体结构及其制作方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。
背景技术
随着半导体技术的发展，芯片上的半导体器件的集成度不断提高，各半导体器件之间的间距不断缩小，进而使得半导体器件中相邻的导电器件(例如导线)的间距也不断缩小。参考图1，相邻的导线810以及位于导线810之间的绝缘结构300形成寄生电容，寄生电容与绝缘结构300的介电常数成正比，与两导线810之间的距离成反比。随着导线810的间距的缩小，寄生电容不断增大，进而导致芯片上的电信号的延迟，影响芯片的工作频率。
相关技术中，通常采用低介电常数(low-k)材质的绝缘材料，以降低寄生电容。然而，低介电常数材质的绝缘材料易出现过刻蚀现象，半导体结构的性能较差。
发明内容
鉴于上述问题，本申请实施例提供一种半导体结构及其制作方法，用于降低半导体结构的寄生电容，提高半导体结构的性能。
第一方面，本申请实施例提供一种半导体结构的制作方法，其包括：在基础层上形成绝缘结构，所述绝缘结构内设有多个间隔设置的第一容纳槽，多个所述第一容纳槽之间设有空气槽，且所述空气槽与所述第一容纳槽间隔设置；
形成覆盖所述绝缘结构、所述第一容纳槽的侧壁和槽底的第一支撑层，所述第一支撑层将所述空气槽封闭，所述第一容纳槽内的所述第一支撑层围合成第二容纳槽；
沿所述第二容纳槽刻蚀所述第二容纳槽的槽底，以使所述第二容纳槽暴露所述基础层；
在所述第二容纳槽内形成导线，所述导线填充在所述第二容纳槽中且与所述基础层相接触。
本申请实施例提供的半导体结构的制作方法至少具有如下优点：
本申请实施例的半导体结构的制作方法中，在绝缘结构内的多个第一容纳槽之间设有空气槽，且空气槽与第一容纳槽间隔设置，并通过第一支撑层将空气槽封闭，使得形成在第一容纳槽内的导线之间的具有空气隙，通过空气隙降低两个导线之间的结构的介电常数，进而降低了半导体结构的寄生电容，提高半导体结构的性能。
如上所述的半导体结构的制作方法中，所述空气槽贯穿所述绝缘结构。
如上所述的半导体结构的制作方法中，所述空气槽的宽度为3-5nm。
如上所述的半导体结构的制作方法中，所述绝缘结构包括第一介质层，所述第一介质层设有多个间隔设置的所述空气槽，多个所述第一容纳槽贯穿所述第一介质层，且每个所述第一容纳槽位于相邻的两个所述空气槽之间。
如上所述的半导体结构的制作方法中，所述绝缘结构包括第一介质层和覆盖所述第一介质层的第二支撑层，所述第一介质层和所述第二支撑层的材质均为绝缘材料。
如上所述的半导体结构的制作方法中，在基础层上形成绝缘结构，所述绝缘结构内设有多个间隔设置的第一容纳槽，所述第一容纳槽贯穿所述绝缘结构，多个所述第一容纳槽之间设有空气槽，且所述空气槽与所述第一容纳槽间隔设置的步骤包括：在所述基础层上形成第一介质层，所述第一介质层设有多个间隔设置的第一容纳孔，所述第一容纳孔贯穿所述第一介质层；在所述第一介质层上、以及所述第一容纳孔的孔壁和孔底形成第二支撑层，所述第一容纳孔内的所述第二支撑层围合成所述第一容纳槽；形成贯穿所述第二支撑层且延伸至所述第一介质层的空气槽，所述空气槽与所述第一容纳孔间隔设置。
如上所述的半导体结构的制作方法中，在所述基础层上形成第一介质层，所述第一介质层设有多个间隔设置的第一容纳孔，所述第一容纳孔贯穿所述第一介质层的步骤包括：在所述基础层上依次沉积所述第一介质层、硬掩模板层、防反射层和第一光刻胶层；以所述第一光刻胶层为掩膜，刻蚀所述硬掩模板层和所述防反射层；以刻蚀后的所述硬掩模板层为掩膜，刻蚀所述第一介质层，以形成所述第一容纳孔。
如上所述的半导体结构的制作方法中，形成贯穿所述第二支撑层且延伸至所述第一介质层的空气槽，所述空气槽与所述第一容纳孔间隔设置的步骤包括：在所述第二支撑层上和所述第一容纳槽内形成第二光刻胶层，所述第二光刻胶层填充满所述第一容纳槽且覆盖所述第二支撑层；以所述第二光刻胶层为掩膜，刻蚀所述第二支撑层和所述第一介质层，以形成所述空气槽；去除所述第二光刻胶层。
如上所述的半导体结构的制作方法中，沿所述第二容纳槽刻蚀所述第二容纳槽的槽底，以使所述第二容纳槽暴露所述基础层的步骤包括：沿所述第二容纳槽刻蚀所述第二支撑层和所述第一支撑层，所述第二容纳槽贯穿所述第一支撑层和所述第二支撑层。
如上所述的半导体结构的制作方法中，沿所述第二容纳槽刻蚀所述第二支撑层和所述第一支撑层，所述第二容纳槽贯穿所述第一支撑层和所述第二支撑层的步骤包括：在所述第一支撑层上形成第三光刻胶层，所述第三光刻胶层覆盖所述第一支撑层顶表面；以所述第三光刻胶层为掩膜，刻蚀所述第二支撑层和所述第一支撑层，以去除位于所述第二容纳槽内的所述第二支撑层和所述第一支撑层；去除所述第三光刻胶层。
如上所述的半导体结构的制作方法中，所述基础层上还覆盖有第一阻挡层，所述绝缘结构位于所述第一阻挡层上；以所述第三光刻胶层为掩膜，刻蚀所述第二支撑层和所述第一支撑层，以去除位于所述第二容纳槽内的所述第二支撑层和所述第一支撑层的步骤还包括：以所述第三光刻胶层为掩膜，刻蚀所述第一阻挡层，以使所述第二容纳槽贯穿所述第一阻挡层。
如上所述的半导体结构的制作方法中，在所述第二容纳槽内形成导线，所述导线填充在所述第二容纳槽中，且与所述基础层相接触的步骤包括：在所述第一支撑层上以及所述第二容纳槽内形成导电材料，所述导电材料填充满所述第二容纳槽且覆盖所述第一支撑层；去除位于所述第一支撑层上的所述导电材料，保留的所述导电材料形成所述导线。
如上所述的半导体结构的制作方法中，在所述第一支撑层上以及所述第二容纳槽内沉积导电材料，所述导电材料填充满所述第二容纳槽且覆盖所述第一支撑层的步骤之前，还包括：在所述第一支撑层上、所述第二容纳槽的侧壁和槽底沉积第二阻挡层，所述第二阻挡层包括氮化钽层和钽层，其中，所述钽层位于所述氮化钽层背离所述第一支撑层的一侧。
第二方面，本申请实施例提供一种半导体结构，其包括：基础层；设置在所述基础层上的绝缘结构，所述绝缘结构内设有多个间隔设置的第一容纳槽，且多个所述第一容纳槽之间设有空气槽，所述空气槽与所述第一容纳槽间隔设置；第一支撑层，所述第一支撑层设置在所述绝缘结构上和所述第一容纳槽的侧壁上，所述第一支撑层将所述空气槽封闭，所述第一容纳槽内的所述第一支撑层围合成第二容纳槽，且所述第二容纳槽延伸至所述基础层；填充在所述第二容纳槽内的导线，所述导线与所述基础层相接触。
本申请实施例的半导体结构至少具有如下优点：
本申请实施例的半导体结构包括基础层、绝缘结构、第一支撑层和导线，其中，绝缘结构设置在基础层上，绝缘结构设置有多个间隔设置的第一容纳槽，多个第一容纳槽之间设置有空气槽，空气槽与第一容纳槽间隔设置，第一支撑层将空气槽封闭，通过设置封闭的空气槽，降低了导线之间的结构的介电常数，从而降低了半导体结构的寄生电容，提高半导体结构的性能。
如上所述的半导体结构中，所述绝缘结构包括设置在所述基础层上的第一介质层，以及覆盖所述第一介质层的表面的第二支撑层；所述第一介质层设有贯穿所述第一介质层的第一容纳孔，所述第二支撑层设置在所述第一介质层背离所述基础层的表面，以及所述第一容纳孔的侧壁上，位于所述第一容纳孔内的所述第二支撑层围合成所述第一容纳槽。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中的半导体结构的结构示意图；
图2为本申请实施例中的半导体结构的制作方法的流程图；
图3为本申请实施例中的空气槽和第一容纳槽的一种结构示意图；
图4为本申请实施例中的空气槽和第一容纳槽的另一种结构示意图；
图5为本申请实施例中的绝缘结构的一种结构示意图；
图6为本申请实施例中的绝缘结构的另一种结构示意图；
图7为本申请实施例中的在第一介质层上形成第一支撑层后的结构示意图；
图8为本申请实施例中的在第二支撑层上形成第一支撑层后的结构示意图；
图9为本申请实施例中的形成导电材料后的结构示意图；
图10为本申请实施例中的形成导线后的结构示意图；
图11为本申请实施例中的防反射层后的结构示意图；
图12为本申请实施例中的形成第一光刻胶层后的结构示意图；
图13为本申请实施例中的形成第一容纳孔后的结构示意图；
图14为本申请实施例中的形成第二支撑层后的结构示意图；
图15为本申请实施例中的形成第二光刻胶层后的结构示意图；
图16为本申请实施例中的形成第三光刻胶层后的结构示意图；
图17为本申请实施例中的刻蚀第二容纳槽的槽底后的结构示意图。
附图标记说明：
100-基础层； 200-第一阻挡层；
300-绝缘结构； 310-第一介质层；
311-第一容纳孔； 320-第二支撑层；
321-第一容纳槽； 330-空气槽；
400-第一支撑层； 410-第二容纳槽；
510-硬掩模板层； 520-防反射层；
530-第一光刻胶层； 531-第一开口；
610-第二光刻胶层； 611-第二开口；
710-第三光刻胶层； 711-第三开口；
800-导电材料； 810-导线；
900-第二阻挡层。
具体实施方式
本申请实施例提供一种半导体结构的制作方法，通过在导线之间的绝缘结构内形成空气槽，并将该空气槽封口，利用空气的介电常数低于绝缘结构的材质的介电常数，降低位于两个导线之间的结构的介电常数，从而降低半导体结构的寄生电容，提高半导体结构的性能。
为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。
参考图2，本申请实施例提供一种半导体结构的制作方法，具有包括以下步骤：
步骤S101、在基础层上形成绝缘结构，绝缘结构内设有多个间隔设置的第一容纳槽，多个第一容纳槽之间设有空气槽，且空气槽与第一容纳槽间隔设置。
参考图3和图4，基础层100可以包括衬底，以及形成在衬底上的半导体器件。其中，衬底用于支撑其上的半导体器件，衬底可以为硅(Si)衬底、锗(Ge)衬底、硅锗(GeSi)衬底、碳化硅(SiC)衬底、绝缘体上硅(Silicon on Insulator，简称SOI)衬底或者绝缘体上锗(Germanium on Insulator，简称GOI)衬底等。半导体器件包括N型金属-氧化物-半导体(N-Metal Oxide Semiconductor，简称NMOS)晶体管、P型金属-氧化物-半导体(P-Metal OxideSemiconductor，简称PMOS)晶体管、二极管、电阻、电容、电感等。
绝缘结构300可以通过沉积工艺形成，例如绝缘结构300可以通过化学气相沉积(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PCD)或者原子层沉积(Atomic Layer Deposition，简称ALD)等工艺形成。
需要说明的是，如图3和图4所示，基础层100上还可以覆盖有第一阻挡层200，绝缘结构300设置在第一阻挡层200上，绝缘结构300与第一阻挡层200相接触。第一阻挡层200为刻蚀停止层，其材质可以为氮化硅，用于保护基础层100，防止在刻蚀绝缘结构300时损伤基础层100内的半导体器件。
绝缘结构300内设置有多个第一容纳槽321，多个第一容纳槽321间隔设置，第一容纳槽321中后续形成图10中所示的导线810。如图3所示，多个第一容纳槽321可以贯穿绝缘结构300，或者，如图4所示，多个第一容纳槽321也可以不贯穿绝缘结构300，以防止形成第一容纳槽321时损伤基础层100内的半导体器件。第一容纳槽321的宽度大于80nm，以使第一容纳槽321内具有足够的空间形成导线810及其他膜层，其中，第一容纳槽321的宽度是指第一容纳槽321的两个相对的侧壁之间的距离。多个第一容纳槽321之间设置有空气槽330，空气槽330与第一容纳槽321间隔设置，即空气槽330与第一容纳槽321之间彼此独立，互不连通。
示例性的，当第一容纳槽321的数量为四个时，两个第一容纳槽321之间可以设置有一个空气槽330，或者三个第一容纳槽321之间可以设置有两个空气槽330。更进一步，每两个相邻的第一容纳槽321之间均设置有空气槽330，以在后续制程中使得相邻的导线810之间均具有空气隙，从而使得每个寄生电容均减小，从而降低了半导体结构的寄生电容。
本申请实施例中的空气槽330可以不贯穿绝缘结构300，如图3所示，空气槽330的槽底位于绝缘结构300中。空气槽330也可以贯穿绝缘结构300，以增加空气槽330的体积，进一步降低介电常数。空气槽330的宽度可以为3-5nm，空气槽330可以设置在两个第一容纳槽321的中间位置处，以降低空气槽330与第一容纳槽321连通的可能性。空气槽330的截面形状可以为矩形、正方形或者梯形，以便于制作。当然，在不同的工艺参数情况下，空气槽330的截面形状还可能是其他不规则图形。其中，截面形状是指以垂直于基础层100的表面的平面为截面所获得的形状。
参考图5，在本申请一种可能的实施例中，绝缘结构300包括第一介质层310，第一介质层310的材质可以为氧化硅、氮化硅或者氮氧化硅等绝缘材料，本申请实施例中的第一介质层310的材质为二氧化硅。通过干法刻蚀或者湿法刻蚀等工艺，在第一介质层310内形成第一容纳槽321和空气槽330，具体的，第一容纳槽321可以与空气槽330同时成型，以减少第一介质层310的制作步骤，简化制作工艺。
在上述实施例的基础上，在一些可能的示例中，第一介质层310内设置有多个间隔设置的空气槽330，多个空气槽330之间、多个第一容纳槽321之间，以及空气槽330和第一容纳槽321之间均间隔设置，即每个空气槽330和每个第一容纳槽321均为一个独立结构。多个第一容纳槽321和/或多个空气槽330贯穿第一介质层310，每个第一容纳槽321可以位于相邻的两个空气槽330之间，即第一容纳槽321的两侧均设置有空气槽330。具体的，如图5所示，第一容纳槽321与空气槽330贯穿第一介质层310，暴露出位于第一容纳槽321底部与空气槽330底部的结构，例如第一阻挡层200或者基础层100。
参考图6，在本申请一种可能的实施例中，绝缘结构300包括第一介质层310和第二支撑层320，第二支撑层320覆盖第一介质层310，第一支撑层400和第二支撑层320均为绝缘材质。示例性的，第一支撑层400的材质可以为氧化硅，例如第一支撑层400的材质为二氧化硅，其可以通过正硅酸乙酯(TEOS)分解形成，第二支撑层320的材质可以为氮化硅。空气槽330、第一容纳槽321的结构、数量，以及相对位置关系可以参照上文，在此不再赘述。
步骤S102、形成覆盖绝缘结构、第一容纳槽的侧壁和槽底的第一支撑层，第一支撑层将空气槽封闭，第一容纳槽内的第一支撑层围合成第二容纳槽。
参考图7和图8，第一支撑层400通过沉积工艺形成，第一支撑层400的材质可以为氮化物，例如氮化硅。第一支撑层400形成在绝缘结构300的上表面、第一容纳槽321的侧壁，以及第一容纳槽321的槽底，位于第一容纳槽321内的第一支撑层400围合成第二容纳槽410。在一些可能的示例中，如图7所示，第一支撑层400形成在第一介质层310的上表面、第一容纳槽321的侧壁，以及第一容纳槽321的槽底。在另一些可能的示例中，如图8所示，第一支撑层400形成在第二支撑层320的上表面、第一容纳槽321的侧壁，以及第一容纳槽321的槽底。
通过调整形成第一支撑层400时的沉积速率、温度等，使得第一支撑层400将空气槽330封口，即第一支撑层400形成在空气槽330上方，将空气槽330封闭，如图7和图8所示，第一支撑层400没有填充在空气槽330内，空气槽330封闭。
步骤S103、沿第二容纳槽刻蚀第二容纳槽的槽底，以使第二容纳槽暴露基础层。
沿第二容纳槽410刻蚀第二容纳槽410的槽底，以使第二容纳槽410延伸至基础层100，第二容纳槽410内暴露基础层100。如图7和图8所示，通过各向异性刻蚀，沿竖直方向(Y方向)刻蚀第二容纳槽410的底部，尽量不刻蚀第二容纳槽410的侧壁。
在一些可能的示例中，第一容纳槽321贯穿绝缘结构300，如图7所示，沿第二容纳槽410刻蚀第二容纳槽410的槽底时只需去除第一支撑层400，即沿第二容纳槽410刻蚀第一支撑层400。在另一些可能的示例中，第一容纳槽321的槽底位于绝缘结构300内，如图8所示，沿第二容纳槽410刻蚀第二容纳槽410的槽底时需去除第一支撑层400和绝缘结构300，即沿第二容纳槽410刻蚀第一支撑层400和绝缘结构300。可以理解的是，当基础层100上设置有第一阻挡层400时，沿第二容纳槽410刻蚀第二容纳槽410的槽底时还去除第一阻挡层400，以暴露基础层100。
步骤S104、在第二容纳槽内形成导线，导线填充在第二容纳槽中且与基础层相接触。
参考图8至图10，导线810填充在第二容纳槽410内，且导线810与基础层100相接触，以通过导线810将基础层100与其他层电连接，导线810背离基础层100的表面可以与第一支撑层400的表面齐平。在一些可能的示例中，在第二容纳槽410内形成导线810，导线810填充在第二容纳槽410中，且与基础层100相接触可以包括以下步骤：
如图8和图9所示，在第一支撑层400上以及第二容纳槽410内形成导电材料800，导电材料800填充满第二容纳槽410且覆盖第一支撑层400。其中，导电材料800可以为铜、钨或者钨等。导电材料800可以通过沉积或者电镀等工艺形成。示例性的，第一支撑层400上、第二容纳槽410的侧壁和底部形成种子层，例如铜种子层(Cu Seed)，再通过电镀工艺在种子层生长形成导电材料800。利用电镀的自退火效应(self-annealing)，可以使得导电材料800的晶粒较大，有利于降低导电材料800的电阻率。
如图9和图10所示，去除位于第一支撑层400上的导电材料800，保留的导电材料800形成导线810。示例性的，通过对导电材料800背离基础层100的表面进行平坦化处理，以去除位于第一支撑层400上的导电材料800，保留位于第二容纳槽内的导电材料800，保留的导电材料800形成导线810。具体的，对导电材料800的上表面进行化学机械研磨(ChemicalMechanical Polishing，简称CMP)，以暴露第一支撑层400。
需要说明的是，如图8和图9所示，在第一支撑层400上以及第二容纳槽410内形成导电材料800，导电材料800填充满第二容纳槽410且覆盖第一支撑层400的步骤之前，还包括：
在第一支撑层400上、第二容纳槽410的侧壁和槽底沉积第二阻挡层900，第二阻挡层900包括氮化钽层和钽层，其中，钽层位于氮化钽层背离第一支撑层400的一侧。
其中，导电材料800覆盖第二阻挡层900，第二阻挡层900位于导电材料800与第一支撑层400、绝缘结构300之间，第二阻挡层900用于减少或者防止导电材料800向第一支撑层400以及绝缘结构300中扩散。第二阻挡层900形成在第一支撑层400背离基础层100的表面上、第二容纳槽410的侧壁，以及第二容纳槽410的槽底，第二阻挡层900的各层可以通过物理气相沉积形成。当然，第二阻挡层900的结构和材质并不是限定的，第二阻挡层900还可以包括钛层和氮化钛层，钛层位于氮化钛层背离第一支撑层400的一侧。需要说明的是，位于第一支撑层400上的第二阻挡层900在后续也会被去除，以使第一支撑层400暴露出来。
本申请实施例的半导体结构的制作方法中，在绝缘结构300内的多个第一容纳槽321之间设有空气槽330，且空气槽330与第一容纳槽321间隔设置，并通过第一支撑层400将空气槽330封闭，通过封闭的空气槽330降低了两个导线810之间的结构的介电常数，进而降低了半导体结构的寄生电容，减少半导体结构的电阻电容延迟，以改善半导体结构的性能。
需要说明的是，在本申请另一些可能的示例中，绝缘结构300包括第一介质层310和第二支撑层320(参考图6)，第二支撑层320覆盖第一介质层310，第一支撑层400和第二支撑层320均为绝缘材质时，在基础层100上形成绝缘结构300，绝缘结构300内设有多个间隔设置的第一容纳槽321，多个第一容纳槽321贯穿绝缘结构300，多个第一容纳槽321之间设有空气槽330，且空气槽330与第一容纳槽321间隔设置具体包括以下步骤：
步骤S1011、在基础层上形成第一介质层，第一介质层设有多个间隔设置的第一容纳孔，第一容纳孔贯穿第一介质层。
参考图11至图13，第一介质层310通过沉积工艺形成，第一介质层310设有多个第一容纳孔311，多个第一容纳孔311间隔设置且贯穿基础层100。示例性的，在基础层100上形成第一介质层310，第一介质层310设有多个间隔设置的第一容纳孔311，第一容纳孔311贯穿第一介质层310包括以下过程：
如图11和图12所示，在基础层100上依次沉积第一介质层310、硬掩模板层510、防反射层520和第一光刻胶层530。需要说明的是，当基础层100上设置有第一阻挡层200时，第一介质层310沉积形成在第一阻挡层200上，硬掩模板(Hard Mask)层510沉积形成在第一介质层310上，防反射层520沉积形成在硬掩模板层510上，第一光刻胶层530形成在防反射层520上。第一光刻胶层530具有第一图案，通过在防反射层520上旋涂第一光刻胶材料，第一光刻胶材料经曝光、显影后形成具有第一图案的第一光刻胶层530。第一图案为多个第一开口531，与各第一开口531所正对的第一介质层310之中后续形成有导线。设置防反射层520可以防止第一光刻胶材料图形化过程中，光线被反射而导致第一光刻胶层530的第一图案不准，具体的，防反射层520可以吸收光线，从而避免因光线反射而将原本不需要曝光的第一光刻胶材料被曝光。防反射层520的折射率可以为2.2-5，防反射层520的消光系数可以为2-3，防反射层520的材质可以为氮氧化硅。
形成第一介质层310、硬掩模板层510、防反射层520和第一光刻胶层530之后，以第一光刻胶层530为掩膜，刻蚀硬掩模板层510和防反射层520。刻蚀硬掩模板层510和防反射层520时，第一光刻胶层530覆盖的硬掩模板层510和防反射层520保留，未被第一光刻胶层530覆盖的硬掩模板层510和防反射层520去除，从而将第一光刻胶层530的第一图案转移到防反射层520和硬掩模板层510。第一光刻胶层530可以在刻蚀硬掩模板层510和防反射层520的同时被去除，也可以在刻蚀硬掩模板层510和防反射层520之后单独去除，例如第一光刻胶层530通过灰化工艺去除。去除第一光刻胶层530时，还可以去除防反射层520。
如图12和图13所示，以刻蚀后的硬掩模板层510为掩膜，刻蚀第一介质层310，以形成第一容纳孔311。刻蚀第一介质层310时，被硬掩模板层510覆盖的第一介质层310保留，暴露的第一介质层310去除，形成第一容纳孔311，第一容纳孔311贯穿第一介质层310。形成第一容纳孔311后，去除硬掩模板层510。
步骤S1012、在第一介质层上、以及第一容纳孔的孔壁和孔底形成第二支撑层，第一容纳孔内的第二支撑层围合成第一容纳槽。
参考图13和图14，在第一介质层310的顶表面、第一容纳孔311的孔壁，以及第一容纳孔311的孔底沉积形成第二支撑层320。其中，第一介质层310的顶表面是指第一介质层310背离基础层100的表面，即图13和图14所示的上表面，位于第一容纳孔311内的第二支撑层320围合成第一容纳槽321。可以理解的是，第一容纳槽321的槽底为第二支撑层320，基础层100并未暴露出来。
步骤S1013、形成贯穿第二支撑层且延伸至第一介质层的空气槽，空气槽与第一容纳孔间隔设置。
如图6所示，空气槽330贯穿第二支撑层320，并延伸至第一介质层310，空气槽330与第一容纳孔311间隔设置，即空气槽330与第一容纳孔311并不连通。空气槽330的槽底可以位于第一介质层310内，即空气槽330并未贯穿第一介质层310，空气槽330的槽底还可以延伸至基础层100，即空气槽330贯穿第一介质层310，以增加空气槽330的深度，提高空气槽330的占比，进一步减少绝缘结构300的介电常数。
示例性的，参考图14和图15，形成贯穿第二支撑层320且延伸至第一介质层310的空气槽330，空气槽330与第一容纳孔311间隔设置可以包括以下过程：
如图14和图15所示，在第二支撑层320上和第一容纳槽321内形成第二光刻胶层610，第二光刻胶层610填充满第一容纳槽321且覆盖第二支撑层320。第二光刻胶层610可以通过旋涂工艺形成在第一容纳槽321内，以及第二支撑层320上。第二光刻胶层610具有第二图案，第二图案为多个第二开口611，沿垂直于基础层100的方向，多个第二开口611与多个第一容纳槽321错开，即第二开口611在基础层100上的正投影与第一容纳槽321在基础层100上的正投影不重合。每个第二开口611的宽度(如图15所示L处)可以为3-5nm，第一容纳孔311的宽度可以大于80nm，由于相邻的两个第二开口611分别位于第一容纳孔311的两侧，使得相邻的两个第二开口611的同一方向的侧壁之间的间距(如图15所示H处)可以大于100nm，即一个第二开口611的左侧壁与该第二开口611相邻的第二开口611的左侧壁之间的间距可以大于100nm，以实现第二开口611的制作。
以第二光刻胶层610为掩膜，刻蚀第二支撑层320和第一介质层310，以形成空气槽330。沿第二开口611刻蚀第二支撑层320和第一介质层310，形成贯穿第二支撑层320和第一介质层310的空气槽330。
去除第二光刻胶层610。第二光刻胶层610可以通过灰化等工艺去除，去除第二光刻胶层610后，第二支撑层320暴露。
相应的，沿第二容纳槽刻蚀第二容纳槽的槽底，以使第二容纳槽暴露基础层的步骤包括：沿第二容纳槽刻蚀第二支撑层和第一支撑层，第二容纳槽贯穿第一支撑层和第二支撑层。
参考图16和图17，沿第二容纳槽410刻蚀第二支撑层320和第一支撑层400，第二容纳槽410贯穿第一支撑层400和第二支撑层320的步骤具体包括：
在第一支撑层400上形成第三光刻胶层710，第三光刻胶层710覆盖第一支撑层400顶表面。第三光刻胶层710通过旋涂工艺形成在第一支撑层400上，第三光刻胶层710覆盖第一支撑层400背离基础层100的表面(图16所示上表面)。第三光刻胶层710具有第三图案，第三图案为多个第三开口711，每个第三开口711与一个第二容纳槽410正对且适配，即每个第三开口711在基础层100上的正投影与其相对应的第二容纳槽410的正投影相重合。
如图16和图17所示，以第三光刻胶层710为掩膜，刻蚀第二支撑层320和第一支撑层400，以去除位于第二容纳槽410内的第二支撑层320和第一支撑层400。沿第三光刻胶层710的第三开口711，刻蚀第二支撑层320和第一支撑层400，去除位于第二容纳槽410内的第二支撑层320和第一支撑层400。需要说明的是，在本申请一些可能的实施例中，当基础层100上覆盖有第一阻挡层200时，沿第二容纳槽410刻蚀第二支撑层320和第一支撑层400，第二容纳槽410贯穿第一支撑层400和第二支撑层320的步骤还包括：沿第二容纳槽410刻蚀第一阻挡层200，以使第二容纳槽410贯穿第一阻挡层200。如图17所示，第二容纳槽410延伸至基础层100，以使第二容纳槽410暴露基础层100。
去除第三光刻胶层710。第三光刻胶层710可以通过灰化工艺去除，去除第三光刻胶层710后，第一支撑层400暴露。
本申请实施例还提供一种半导体结构，参考图6、图10和图17，该半导体结构包括基础层100、绝缘结构300、第一支撑层400和导线810。其中，基础层100可以包括衬底，以及形成在衬底上的半导体器件。衬底用于支撑其上的半导体器件，可以为半导体衬底，半导体器件包括NMOS晶体管、PMOS晶体管、电阻等。
绝缘结构300设置在基础层100上，在一些示例中，绝缘结构300与基础层100相接触，在另一些示例中，绝缘结构300与基础层100之间设置有第一阻挡层200，即基础层100、第一阻挡层200和绝缘结构300依次层叠设置，第一阻挡层200保护基础层100，防止在刻蚀绝缘结构300时损伤基础层100内的半导体器件，其材质可以为氮化硅等。
绝缘结构300内设置有多个第一容纳槽321，多个第一容纳槽321间隔设置。多个第一容纳槽321之间设置有空气槽330，空气槽330与第一容纳槽321间隔设置。空气槽330的数量可以为多个，多个空气槽330间隔设置。具体的，每两个相邻的第一容纳槽321之间均设置有空气槽330，以使相邻的导线810之间均具有空气隙，从而使得每个寄生电容均减小，从而降低了半导体结构的寄生电容。
空气槽330的宽度可以为3-5nm，空气槽330可以设置在两个第一容纳槽321的中间位置处，以降低空气槽330与第一容纳槽321连通的可能性。空气槽330的深度可以与绝缘结构300的厚度相等，即空气槽330贯穿绝缘结构300，以提高空气槽330的占比，进一步降低寄生电容。空气槽330的截面形状可以为矩形、正方形或者梯形，以便于制作。当然，在不同的工艺参数情况下，空气槽330的截面形状还可能是其他不规则图形。其中，截面形状是指以垂直于基础层100的表面的平面为截面所获得的形状。
在本申请一种可能的示例中，绝缘结构300包括第一介质层310，第一容纳槽贯穿第一绝缘层，第一介质层310的材质可以为氧化硅、氮化硅或者氮氧化硅等绝缘材料，例如，第一介质层310的材质为二氧化硅。
在本申请另一种可能的示例中，绝缘结构300包括第一介质层310和覆盖第一介质层310表面的第二支撑层320，第一介质层310设置有第一容纳孔，第一容纳孔贯穿第一介质层310，第二支撑层320设置在第一介质层310背离基础层100的表面上，以及第一容纳孔的侧壁上，位于第一容纳孔内的第二支撑层320围合成第一容纳槽321。
第一支撑层400设置在绝缘结构300的顶面上和第一容纳槽321的侧壁上，如图17所示，第一支撑层400设置在绝缘结构300背离基础层100的表面上，以及设置在第一容纳槽的侧壁上，第一支撑层400将空气槽330封闭。位于第一容纳槽内的第一支撑层400围合成第二容纳槽410，第二容纳槽410延伸至基础层100，以暴露基础层100。示例性的，第二容纳槽410贯穿设置基础层100上的第一阻挡层200，以暴露基础层100。
第一支撑层400的材质可以包括氮化硅。当绝缘结构300包括第二支撑层320时，第一支撑层400的材质可以与第二支撑层320的材质相同，使得第一支撑层400和第二支撑层320形成一个整体，避免第一支撑层400和第二支撑层320出现分层。
导线810填充在第二容纳槽410内，且与基础层100相接触，通过导线810将基础层100与其他层电连接。导线810背离基础层100的表面可以与第一支撑层400的表面齐平。导线810包括第二阻挡层900，以及设置在第二阻挡层900上的导电材料800，第二阻挡层900设置在第二容纳槽410的侧壁和槽底，以减少或者防止导电材料800向第一支撑层400以及绝缘结构300中扩散。第二阻挡层900包括氮化钽层和钽层，钽层位于氮化钽层背离第一支撑层400的一侧，导电材料800可以为铜、钨或者钨等。
本申请实施例的半导体结构包括基础层100、绝缘结构300、第一支撑层400和导线810，其中，绝缘结构300设置在基础层100上，绝缘结构300设置有多个间隔设置的第一容纳槽321，多个第一容纳槽321之间设置有空气槽330，空气槽330与第一容纳槽321间隔设置，第一支撑层400将空气槽330封闭，通过设置封闭的空气槽330，降低了导线810之间的结构的介电常数，从而降低了半导体结构的寄生电容，减少半导体结构的电阻电容延迟，提高半导体结构的性能。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (13)

1.一种半导体结构的制作方法，其特征在于，包括：
在基础层上形成绝缘结构，所述绝缘结构内设有多个间隔设置的第一容纳槽，多个所述第一容纳槽之间设有空气槽，且所述空气槽与所述第一容纳槽间隔设置；
形成覆盖所述绝缘结构、所述第一容纳槽的侧壁和槽底的第一支撑层，所述第一支撑层将所述空气槽封闭，所述第一容纳槽内的所述第一支撑层围合成第二容纳槽；
沿所述第二容纳槽刻蚀所述第二容纳槽的槽底，以使所述第二容纳槽暴露所述基础层；
在所述第二容纳槽内形成导线，所述导线填充在所述第二容纳槽中且与所述基础层相接触；
基础层上形成绝缘结构，所述绝缘结构内设有多个间隔设置的第一容纳槽，所述第一容纳槽贯穿所述绝缘结构，多个所述第一容纳槽之间设有空气槽，且所述空气槽与所述第一容纳槽间隔设置的步骤包括：
在所述基础层上形成第一介质层，所述第一介质层设有多个间隔设置的第一容纳孔，所述第一容纳孔贯穿所述第一介质层；
在所述第一介质层上、以及所述第一容纳孔的孔壁和孔底形成第二支撑层，所述第一容纳孔内的所述第二支撑层围合成所述第一容纳槽；
形成贯穿所述第二支撑层且延伸至所述第一介质层的空气槽，所述空气槽与所述第一容纳槽间隔设置。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述空气槽贯穿所述绝缘结构。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述空气槽的宽度为3-5nm。
4.根据权利要求1-3任一项所述的半导体结构的制作方法，其特征在于，所述绝缘结构包括第一介质层，所述第一介质层设有多个间隔设置的所述空气槽，多个所述第一容纳槽贯穿所述第一介质层，且每个所述第一容纳槽位于相邻的两个所述空气槽之间。
5.根据权利要求1-3任一项所述的半导体结构的制作方法，其特征在于，所述绝缘结构包括第一介质层和覆盖所述第一介质层的第二支撑层，所述第一介质层和所述第二支撑层的材质均为绝缘材料。
6.根据权利要求1-3任一项所述的半导体结构的制作方法，其特征在于，在所述基础层上形成第一介质层，所述第一介质层设有多个间隔设置的第一容纳孔，所述第一容纳孔贯穿所述第一介质层的步骤包括：
在所述基础层上依次沉积所述第一介质层、硬掩模板层、防反射层和第一光刻胶层；
以所述第一光刻胶层为掩膜，刻蚀所述硬掩模板层和所述防反射层；
以刻蚀后的所述硬掩模板层为掩膜，刻蚀所述第一介质层，以形成所述第一容纳孔。
7.根据权利要求1-3任一项所述的半导体结构的制作方法，其特征在于，形成贯穿所述第二支撑层且延伸至所述第一介质层的空气槽，所述空气槽与所述第一容纳槽间隔设置的步骤包括：
在所述第二支撑层上和所述第一容纳槽内形成第二光刻胶层，所述第二光刻胶层填充满所述第一容纳槽且覆盖所述第二支撑层；
以所述第二光刻胶层为掩膜，刻蚀所述第二支撑层和所述第一介质层，以形成所述空气槽；
去除所述第二光刻胶层。
8.根据权利要求1-3任一项所述的半导体结构的制作方法，其特征在于，沿所述第二容纳槽刻蚀所述第二容纳槽的槽底，以使所述第二容纳槽暴露所述基础层的步骤包括：
沿所述第二容纳槽刻蚀所述第二支撑层和所述第一支撑层，所述第二容纳槽贯穿所述第一支撑层和所述第二支撑层。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，沿所述第二容纳槽刻蚀所述第二支撑层和所述第一支撑层，所述第二容纳槽贯穿所述第一支撑层和所述第二支撑层的步骤包括：
在所述第一支撑层上形成第三光刻胶层，所述第三光刻胶层覆盖所述第一支撑层顶表面；
以所述第三光刻胶层为掩膜，刻蚀所述第二支撑层和所述第一支撑层，以去除位于所述第二容纳槽内的所述第二支撑层和所述第一支撑层；
去除所述第三光刻胶层。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，所述基础层上还覆盖有第一阻挡层，所述绝缘结构位于所述第一阻挡层上；
以所述第三光刻胶层为掩膜，刻蚀所述第二支撑层和所述第一支撑层，以去除位于所述第二容纳槽内的所述第二支撑层和所述第一支撑层的步骤还包括：
以所述第三光刻胶层为掩膜，刻蚀所述第一阻挡层，以使所述第二容纳槽贯穿所述第一阻挡层。
11.根据权利要求1-3任一项所述的半导体结构的制作方法，其特征在于，在所述第二容纳槽内形成导线，所述导线填充在所述第二容纳槽中，且与所述基础层相接触的步骤包括：
在所述第一支撑层上以及所述第二容纳槽内形成导电材料，所述导电材料填充满所述第二容纳槽且覆盖所述第一支撑层；
去除位于所述第一支撑层上的所述导电材料，保留的所述导电材料形成所述导线。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，在所述第一支撑层上以及所述第二容纳槽内沉积导电材料，所述导电材料填充满所述第二容纳槽且覆盖所述第一支撑层的步骤之前，还包括：
在所述第一支撑层上、所述第二容纳槽的侧壁和槽底沉积第二阻挡层，所述第二阻挡层包括氮化钽层和钽层，其中，所述钽层位于所述氮化钽层背离所述第一支撑层的一侧。
13.一种半导体结构，其特征在于，包括：
基础层；
设置在所述基础层上的绝缘结构，所述绝缘结构内设有多个间隔设置的第一容纳槽，且多个所述第一容纳槽之间设有空气槽，所述空气槽与所述第一容纳槽间隔设置；
第一支撑层，所述第一支撑层设置在所述绝缘结构上和所述第一容纳槽的侧壁上，所述第一支撑层将所述空气槽封闭，所述第一容纳槽内的所述第一支撑层围合成第二容纳槽，且所述第二容纳槽延伸至所述基础层；
填充在所述第二容纳槽内的导线，所述导线与所述基础层相接触；
所述绝缘结构包括设置在所述基础层上的第一介质层，以及覆盖所述第一介质层的表面的第二支撑层；
所述第一介质层设有贯穿所述第一介质层的第一容纳孔，所述第二支撑层设置在所述第一介质层背离所述基础层的表面，以及所述第一容纳孔的孔壁和孔底上，位于所述第一容纳孔内的所述第二支撑层围合成所述第一容纳槽，所述空气槽贯穿所述第二支撑层和所述第一介质层。
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