KR100875079B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
플래시 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100875079B1 KR100875079B1 KR1020070064427A KR20070064427A KR100875079B1 KR 100875079 B1 KR100875079 B1 KR 100875079B1 KR 1020070064427 A KR1020070064427 A KR 1020070064427A KR 20070064427 A KR20070064427 A KR 20070064427A KR 100875079 B1 KR100875079 B1 KR 100875079B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- insulating film
- forming
- device isolation
- insulating layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 51
- 238000002955 isolation Methods 0.000 claims abstract description 47
- 238000005530 etching Methods 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000059 patterning Methods 0.000 claims abstract 2
- 230000009969 flowable effect Effects 0.000 claims description 8
- 238000004528 spin coating Methods 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 3
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 abstract description 14
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 210000002826 placenta Anatomy 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 기판상에 터널 절연막, 제1 도전막 및 소자분리 마스크 패턴을 형성하는 단계, 소자분리 마스크 패턴에 따라 제1 도전막 및 터널 절연막을 패터닝하고, 반도체 기판에 트렌치를 형성하는 단계, 트렌치를 제1 절연막으로 채우는 단계, 제1 도전막이 노출되도록 평탄화하는 단계, 제1 절연막의 높이를 낮추는 단계 및 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.
플래시 메모리, 플로팅 게이트, 질화막, 산화막, 갭필, HDP, TEOS
Description
도 1a 내지 도 1g는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 섧명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 106 : 소자분리 마스크막
108 : 하드 마스크 패턴 110 : 제1 절연막
112 : 제2 절연막 114 : 제3 절연막
116 : 유전체막 118 : 제2 도전막
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 플로팅 게이트의 손상을 방지하면서 소자 분리막 형성을 용이하게 실시하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가해 갈수록 반도체 소자를 구성하는 소자들의 크기 및 간격이 줄어들고 있다. 플래시 메모리 소자를 예로 들어 설명하면 다음과 같다.
플래시 메모리 소자에 포함되는 메모리 셀은 반도체 기판상에 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층되어 형성된다. 낸드 플래시 메모리 소자의 경우, 데이터가 저장되는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 다수의 스트링(string)을 포함한다. 스트링 각각은 다수의 메모리 셀들과 셀렉트 트랜지스터(select transistor)들을 포함한다. 다수의 메모리 셀들은 스트링 내에서 직렬로 연결되어 있고, 셀렉트 트랜지스터들은 스트링의 양 단에 형성된다.
상술한 스트링들은 소자 분리막으로 각각 격리되는데, 소자 분리막을 형성하기 위해서는 소자 분리 영역을 구분할 수 있는 트렌치를 형성하고, 트렌치 내부를 소자 분리막으로 채운다. 트렌치를 형성하기 위해서는 플로팅 용 도전막의 상부에 소자분리 마스크 패턴을 형성하고, 소자분리 마스크 패턴에 따라 식각 공정을 실시하여 트렌치를 형성한다. 이때, 소자분리 마스크 패턴으로 질화막을 주로 사용한다. 질화막은 폴리실리콘막으로 형성된 도전막과 반응을 잘하기 때문에 형성하기가 용이하며, 도전막과의 식각 선택비 차이가 크므로 소자분리 마스크 패턴으로 사용되어 왔다. 하지만, 후속 질화막을 제거하는 공정 시 습식 식각 용액으로 인산을 사용하는데, 소자분리 마스크 패턴을 제거하는 식각 공정 시, 플로팅 게이트용 도 전막의 표면이 손상을 입을 수가 있기 때문에 반도체 소자의 전기적 특성 저하를 초래할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 소자분리 마스크막으로 질화막 대신 산화막을 사용함으로써, 식각 공정 시 플로팅 게이트의 표면 손상을 줄일 수 있으며, 소자 분리막 형성 공정을 나누어 실시함으로써 트렌치의 종횡비를 낮출 수 있고, 이로 인하여 갭필 공정을 용이하게 실시할 수 있다.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은, 반도체 기판상에 터널 절연막, 제1 도전막 및 소자분리 마스크 패턴을 형성한다. 소자분리 마스크 패턴에 따라 제1 도전막 및 터널 절연막을 패터닝하고, 반도체 기판에 트렌치를 형성한다. 트렌치를 제1 절연막으로 채운다. 제1 도전막이 노출되도록 평탄화한다. 제1 절연막의 높이를 낮춘다. 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.
제2 절연막을 형성하는 단계 이후에, 제2 절연막의 높이를 조절한다. 제2 절연막 및 제1 도전막의 표면을 따라 유전체막을 형성한다. 유전체막의 상부에 제2 도전막을 형성하는 단계를 더 포함한다.
제1 절연막을 채우기 이전에, 트렌치의 표면을 따라 라이너 절연막을 형성하는 단계를 더 포함한다.
라이너 절연막은 제1 절연막과 식각 선택비가 다른 산화막으로 형성하고, 소자분리 마스크 패턴은 산화막으로 형성한다.
제1 절연막은 스핀 코팅(spin coating) 방법으로 형성하거나, 유동성(flowable) 막으로 형성하며, 유동성 막은 SOG(spin on glass)막으로 형성한다.
제1 절연막의 높이를 낮추는 단계는, 터널 절연막의 높이와 같거나, 낮도록 제1 절연막을 식각하는 단계를 포함한다. 이때, 제1 절연막의 상부가 반도체 기판의 활성영역 상부보다 1Å 내지 500Å만큼 낮아지도록 식각 공정을 실시한다. 또한, 제2 절연막은 HDP막 또는 O3-TEOS막으로 형성한다.
제2 절연막을 형성한 후에 제1 도전막이 드러나도록 평탄화 공정을 실시하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1g는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 섧명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100)상에 터널 절연막(102) 및 플로팅 게이 트용 제1 도전막(104)을 순차적으로 적층한다. 터널 절연막(102)은 산화막으로 형성하는 것이 바람직하고, 제1 도전막(104)은 폴리실리콘막으로 형성하는 것이 바람직하다.
또한, 제1 도전막(104)의 상부에 소자분리 마스크막(106)을 형성할 수 있다. 소자분리 마스크막(106)은 산화막으로 형성하는 것이 바람직하다. 소자분리 마스크막(106)은 일반적으로 질화막을 사용하였으나, 후속 식각 공정 시 플로팅 게이트용 제1 도전막(104)의 표면 손상을 줄이기 위하여 산화막으로 형성하는 것이 바람직하다. 예를 들면, 소자분리 마스크막(106)은 막질이 치밀한 HDP(high density plasma) 산화막으로 형성할 수 있다. 이어서, 소자분리 마스크막(106)의 상부에 소자 분리 영역이 개방된 하드 마스크 패턴(108)을 형성한다.
도 1b를 참조하면, 하드 마스크 패턴(도 1a의 108)을 따라 식각 공정을 실시하여 소자분리 마스크막(106), 제1 도전막(104) 및 터널 절연막(102)을 순차적으로 패터닝하고, 노출된 반도체 기판(100)을 식각 하여 트렌치(109)를 형성한다.
이어서, 하드 마스크 패턴(도 1a의 108)을 제거하고, 트렌치(109)가 포함된 반도체 기판(100)에 산화 공정을 실시하여 트렌치(109), 터널 절연막(102), 제1 도전막(104) 및 소자분리 마스크막(106)의 표면을 따라 산화막의 라이너 절연막(110)을 형성한다.
도 1c를 참조하면, 라이너 절연막(110)의 상부에 소자 분리막용 제1 절연막(112)을 형성하되, 트렌치(109) 내부를 충분히 채울 수 있도록 소자분리 마스크막(106) 상부의 라이너 절연막(110)이 모두 덮이도록 형성하는 것이 바람직하다.
제1 절연막(112)은 스핀 코팅(spin coating) 방법으로 형성하거나, 유동성(flowable) 막으로 형성하는 것이 바람직하다. 예를 들면, 제1 절연막(112)은 유동성의 SOG(spin on glass)막으로 형성할 수 있다. 이로써, 트렌치(109)의 저면부에 보이드(void)의 발생을 방지할 수 있다.
도 1d를 참조하면, 제1 절연막(112)의 일부와 및 제1 도전막(104)이 노출되도록 평탄화 공정을 실시한다. 평탄화 공정은 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정으로 실시할 수 있다. 이로 인하여, 제1 절연막(112)은 제1 도전막(104)으로 서로 격리되므로 소자 분리막이 된다.
종래에는 소자분리 마스크막(도 1c의 106)으로 질화막을 형성하고, 평탄화 공정 시 질화막을 식각 정지막으로 이용하였으나, 본 발명에서는 소자분리 마스크막(도 1c의 106)으로 산화막을 사용하기 때문에 평탄화 공정 시 제1 도전막(104)을 식각 멈춤막으로 하여 제1 절연막(112) 및 라이너 절연막(110)을 일부 제거할 수 있다.
이때, 종래에는 제1 도전막(104)의 상부에 버퍼막과 질화막을 적층하여 형성하였기 때문에 트렌치(도 1c의 109)의 종횡비가 높았으나, 본 발명에서는 질화막을 형성하지 않으므로 종횡비를 낮출 수 있다.
도 1e를 참조하면, 식각 공정을 실시하여 제1 절연막(112)의 높이를 낮춘다. 제1 절연막(112)의 높이를 낮추는 이유는, 유동성 막으로 형성된 제1 절연막(112)보다 밀도가 더 높은 막으로 트렌치(도 1c의 109)를 채우기 위함이다.
제1 절연막(112)은 절연 특성을 향상시키기 위하여, 후속 소자 분리막의 형성 공정 시 갭필이 어렵지 않을 정도의 높이가 되도록 한다. 이를 위하여, 제1 절연막(112)의 높이는 터널 절연막(102)과 같거나 낮도록 하는 것이 바람직하다. 예를 들면, 제1 절연막(112)의 상부가 반도체 기판(100)의 활성영역 상부보다 1Å 내지 500Å만큼 낮아지도록 식각 공정을 실시할 수 있다.
바람직하게는, 라이너 절연막(110)보다 제1 절연막(112)의 식각 선택비가 높은 식각 공정을 실시한다. 이로써, 제1 절연막(112)을 터널 절연막(102)보다 낮은 높이로 식각하여도 터널 절연막(102)이 라이너 절연막(110)에 의해 손상되지 않는다.
도 1f를 참조하면, 제1 절연막(112)의 상부에 소자 분리막용 제2 절연막(114)을 형성한다. 제2 절연막(114)은 HDP 산화막 또는 O3-TEOS(O3 tetra ethyl ortho silicate)막으로 형성할 수 있다.
이때, 종래와 같은 질화막이 없고, 제1 절연막(112) 형성에 의해 트렌치(도 1c의 109)의 종횡비(aspect ratio)가 감소하였으므로 제2 절연막(114)을 보이드(void) 없이 용이하게 형성할 수 있다. 더욱이 소자분리 마스크막(106)이 제거된 상태이기 때문에 종횡비가 더 낮아진다. 이어서, 제1 도전막(104)의 상부가 노출되도록 평탄화 공정을 실시한다. 평탄화 공정은 예를 들면, 화학적 기계적 연마(CMP)공정으로 실시할 수 있다.
도 1g를 참조하면, 제2 절연막(114)의 EFH(effective field oxide height) 조절을 위한 식각 공정을 실시하여 제2 절연막(114)의 높이를 낮춘다. 이때, 제1 도전막(104)의 측벽에 형성된 라이너 절연막(110)도 동시에 제거될 수 있다. 이어서, 소자 분리막용 제2 절연막(114) 및 제1 도전막(104)의 표면을 따라 유전체막(116)을 형성하고, 유전체막(116)의 상부에 콘트롤 게이트용 제2 도전막(118)을 형성한다.
상술한 기술에 의해, 소자 분리막을 나누어 실시함으로 트렌치(109)의 종횡비를 감소시킬 수 있으며, 이에 따라 소자 분리막에 보이드의 발생을 방지할 수 있다. 또한, 소자분리 마스크막으로 질화막 대신 산화막을 사용하므로, 질화막의 습식 식각 공정에 사용되는 인산에 의한 플로팅 게이트의 표면 손상을 방지할 수 있으므로, 플래세 메모리 소자의 전기적 특성을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은, 소자분리 마스크막으로 질화막 대신 산화막을 사용함으로써, 식각 공정시 플로팅 게이트의 표면 손상을 줄일 수 있으며, 소자 분리막 형성 공정을 나누어 실시함으로써 트렌치의 종횡비를 낮출 수 있다. 이로 인하여, 갭필 공정을 용이하게 실시할 수 있고, 플로팅 게이트의 두께를 증가시킬 수 있으므로 커플링비 를 증가시킬 수 있다.
Claims (11)
- 반도체 기판상에 터널 절연막, 제1 도전막 및 소자분리 마스크 패턴을 형성하는 단계;상기 소자분리 마스크 패턴에 따라 상기 제1 도전막 및 상기 터널 절연막을 패터닝하고, 상기 반도체 기판에 트렌치를 형성하는 단계;상기 트렌치를 제1 절연막으로 채우는 단계;상기 제1 도전막이 노출되도록 평탄화 공정을 실시하여 상기 소자 분리 마스크 패턴을 제거함으로써 상기 트렌치의 종횡비를 낮추는 단계; 및상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제2 절연막을 형성하는 단계 이후에,식각 공정을 실시하여 상기 제2 절연막의 높이를 조절하는 단계;상기 제2 절연막 및 상기 제1 도전막의 표면을 따라 유전체막을 형성하는 단계; 및상기 유전체막의 상부에 제2 도전막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제1 절연막을 채우기 이전에,상기 트렌치의 표면을 따라 라이너 절연막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 라이너 절연막은 상기 제1 절연막과 식각 선택비가 다른 산화막으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 소자분리 마스크 패턴은 HDP(high density plasma) 산화막으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 절연막은 스핀 코팅(spin coating) 방법으로 형성하거나, 유동성(flowable) 막으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 6 항에 있어서,상기 유동성 막은 SOG(spin on glass)막으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 트렌치의 종횡비를 낮추는 단계 이후에,상기 터널 절연막의 높이와 같거나, 상기 터널 절연막의 높이보다 낮도록 상기 제1 절연막의 높이를 낮추는 식각 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 제1 절연막의 상부가 상기 반도체 기판의 활성영역 상부보다 1Å 내지 500Å만큼 낮아지도록 상기 식각 공정을 실시하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 절연막은 HDP산화막 또는 O3-TEOS막으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 절연막을 형성한 후에 상기 제1 도전막이 드러나도록 평탄화 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070064427A KR100875079B1 (ko) | 2007-06-28 | 2007-06-28 | 플래시 메모리 소자의 제조 방법 |
| US11/963,906 US20090004819A1 (en) | 2007-06-28 | 2007-12-24 | Method of Fabricating Flash Memory Device |
| JP2008027172A JP2009010319A (ja) | 2007-06-28 | 2008-02-07 | フラッシュメモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070064427A KR100875079B1 (ko) | 2007-06-28 | 2007-06-28 | 플래시 메모리 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100875079B1 true KR100875079B1 (ko) | 2008-12-18 |
Family
ID=40161084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070064427A KR100875079B1 (ko) | 2007-06-28 | 2007-06-28 | 플래시 메모리 소자의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20090004819A1 (ko) |
| JP (1) | JP2009010319A (ko) |
| KR (1) | KR100875079B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5675013B2 (ja) | 2010-06-10 | 2015-02-25 | 富士機械製造株式会社 | 電子回路組立方法および電子回路組立システム |
| CN105789133B (zh) * | 2014-12-24 | 2019-09-20 | 上海格易电子有限公司 | 一种闪存存储单元及制作方法 |
| CN106298890A (zh) * | 2015-05-22 | 2017-01-04 | 旺宏电子股份有限公司 | 三维半导体元件及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141313A (ja) * | 2000-08-22 | 2002-05-17 | Nikon Corp | Ｃｍｐ装置及び半導体デバイスの製造方法 |
| KR100428806B1 (ko) * | 2001-07-03 | 2004-04-28 | 삼성전자주식회사 | 트렌치 소자분리 구조체 및 그 형성 방법 |
| KR100506872B1 (ko) * | 2002-12-30 | 2005-08-04 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 캐패시터 형성방법 |
| KR100829600B1 (ko) * | 2006-10-02 | 2008-05-14 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
-
2007
- 2007-06-28 KR KR1020070064427A patent/KR100875079B1/ko not_active IP Right Cessation
- 2007-12-24 US US11/963,906 patent/US20090004819A1/en not_active Abandoned
-
2008
- 2008-02-07 JP JP2008027172A patent/JP2009010319A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20090004819A1 (en) | 2009-01-01 |
| JP2009010319A (ja) | 2009-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100976422B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| CN101295678B (zh) | 制造快闪存储器件的方法 | |
| KR100766232B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR100972881B1 (ko) | 플래시 메모리 소자의 형성 방법 | |
| CN100539081C (zh) | 用于形成非易失性存储器件中的隔离结构的方法 | |
| KR20070059732A (ko) | 플래쉬 메모리 및 그 제조 방법 | |
| KR100875079B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100676598B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100898674B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100880341B1 (ko) | 플래시 메모리 소자의 소자 분리막 형성 방법 | |
| US9331087B2 (en) | Method of manufacturing a nonvolatile memory device | |
| KR101038388B1 (ko) | 반도체 소자의 금속 배선 형성방법 | |
| JP2009278098A (ja) | フラッシュメモリ素子及びその製造方法 | |
| KR100894771B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20100074635A (ko) | 반도체 소자 및 그 제조방법 | |
| US7820504B2 (en) | Method for manufacturing differential isolation structures in a semiconductor electronic device and corresponding structure | |
| US7842582B2 (en) | Method of forming semiconductor devices | |
| KR20100056748A (ko) | 플래시 메모리 소자 및 그의 제조방법 | |
| KR20090077299A (ko) | 반도체 소자의 콘택 플러그 형성 방법 | |
| KR20010064596A (ko) | 플래시 메모리 장치의 필드 절연막 형성 방법 | |
| KR20050075631A (ko) | 자기정렬 방식으로 플로팅 게이트를 형성하는 플래쉬메모리 소자의 제조 방법 | |
| KR100875048B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100806516B1 (ko) | 낸드 플래시 메모리 소자의 제조방법 | |
| KR20080030285A (ko) | 반도체 소자의 제조 방법 | |
| KR20100013939A (ko) | 플래시 메모리 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111121 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |