KR100506872B1 - 강유전체 메모리 소자의 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 강유전체 메모리 소자 (FeRAM)의 캐패시터 제조방법에 관한 것으로, FeRAM 캐패시터 제조공정에서 저장전극을 분리할 때 유기산을 포함하는 산성의 슬러리를 사용하여 CMP 공정을 수행함으로써, 종래에, 저장전극을 분리할 때 에치백 공정을 수행하여 단차가 심하게 발생하는 문제점과, 염기성 슬러리를 이용한 CMP 공정을 수행하여 Pt 층에 심하게 스크래치가 발생하는 문제점을 해결할 수 있다.

Description

강유전체 메모리 소자의 캐패시터 형성방법{Method for forming a capacitor of ferro-electric random access memory}
본 발명은 강유전체 메모리 소자 (Ferro-electric Random Access Memory; 이하 "FeRAM"이라 약칭함)의 캐패시터 제조방법에 관한 것으로, 보다 상세하게는 FeRAM 캐패시터 제조공정에서 저장전극을 분리할 때 유기산을 포함하는 산성의 슬러리를 사용하여 CMP 공정을 수행함으로써, 종래에, 저장전극을 분리할 때 에치백 공정을 수행하여 단차가 심하게 발생하는 문제점과, 염기성 슬러리를 이용한 CMP 공정을 수행하여 Pt 층에 심하게 스크래치가 발생하는 문제점을 해결할 수 있는 방법에 관한 것이다.
FeRAM은 강유전체 (Ferro-electric Material)의 분극반전과 히스테리시스 (Hysteresis) 특성을 이용한 비휘발성 (nonvolatile) 기억소자의 일종으로서 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 DRAM과 같은 고속, 대용량, 저전력을 가질 수 있는 이상적인 메모리이다.
FeRAM의 강유전체 유전물질로는 SrBi2Ta2O9 (이하 "SBT"라 약칭함), SrxBi2-y(TaiNbj)2O9-Z (이하 "SBTN"라 약칭함), Pb(Zr xTi1-X)O3 (이하 "PZT"라 약칭함), SrTiO3 (이하 "ST"라 약칭함) 또는 Bi4-xLaxTi3O12 (이하 "BLT"라 약칭함) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극 (remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.
상기 강유전체는 결정이기 때문에 그 박막 성장에는 하부의 재료가 중요하게 된다. 일반적으로 강유전체의 전극 재료로서 많이 사용되는 것은 백금족 금속 또는 그 산화물 (이하 "백금족 금속"이라 함), 예를 들면 Pt, Ir, Ru, RuO2 또는 IrO2 등을 사용한다. 그런데, 상기 백금족 금속은 식각의 어려움이 있는데, 이는 백금족 금속이 매우 단단하고 안정된 내화성 (refractory) 금속이기 때문에 다른 화합물과 반응하기 어렵기 때문이다. 따라서, Ar이나 He 같은 불활성 기체를 반응성 기체와 함께 사용하여 플라즈마를 생성한 후, 플라즈마 내에 있는 라디칼, 이온, 전자 등과 같은 반응기 (species)를 이용하여 식각하는 건식 식각법이 주로 이용된다.
FeRAM에서 저장전극 즉, 하부전극 (Bottom Electrode) 형성시, 종래에는 백금족 금속, 주로 Pt를 이용하여 전극을 형성하고, 그 상부에 SiO2와 같은 절연막을 증착한 다음, 저장전극을 분리하기 위하여 옥사이드 에치백 (oxide etch back) 공정을 실시하였다. 그러나 이렇게 저장전극인 Pt가 노출될 때까지 에치백 할 경우, 저장전극의 분리는 가능하나, Pt의 식각이 어렵기 때문에 Pt 아래로 옥사이드가 꺼져서 단차가 발생하게 된다. 이러한 단차가 발생할 경우 후속 공정에서 강유전체 물질이 균일하게 증착되지 못하고, 강유전체 물질의 특성도 제대로 구현되지 못한다. 또한 단차가 매우 심할 경우 접착층 (glue layer)에 강유전체 물질이 증착되게 되어 누설 전류 (leakage current)가 많아지게 되고, 단차로 인한 강유전체 물질의 균일도가 나빠져 후속 어닐링 공정에서 크랙 (crack)이 발생하는 문제점도 있다.
이러한 저장전극 분리를 위한 에치백 공정의 문제점을 개선하기 위하여 염기성 슬러리를 이용하여 상기 절연막과 Pt층을 CMP하는 방법이 개발되었으나, 이러한 방법은 에치백 공정에서 단차가 발생하는 것과 같은 문제점은 해결되었으나, Pt 층에 심하게 스크래치 (scratch)가 발생하는 문제점은 여전히 남아있었다 (도 2 참조).
이에, 본 발명의 목적은 FeRAM 소자의 캐패시터 제조공정 중에, 저장전극과 절연막의 단차가 발생하지 않음과 동시에 저장전극 물질인 Pt 층에 스크래치가 발생하지 않도록 저장전극을 분리할 수 있는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에서는 Pt에 비하여 절연막의 선택비가 높은, 유기산을 포함하는 산성 슬러리를 이용한 CMP 방법으로 저장전극을 분리하는 공정을 포함하는 FeRAM의 캐패시터 형성방법을 제공한다.
이하 본 발명을 상세히 설명한다.
본 발명에서는 우선, 하기와 같은 단계를 포함하는 FeRAM의 캐패시터 형성방법을 제공한다:
(a) 하부절연층을 통하여 반도체 기판에 접속되는 저장전극 콘택플러그를 형성하는 단계;
(b) 상기 저장전극 콘택플러그를 포함한 하부절연층 상부에 확산방지막을 형성하는 단계;
(c) 상기 확산방지막 상부에 저장전극용 도전층인 Pt층을 형성하는 단계;
(d) 상기 확산방지막과 Pt층의 적층구조를 사진식각공정으로 패터닝하여 저장전극을 형성하는 단계;
(e) 상기 결과물 전면에 절연막을 형성하는 단계; 및
(f) Pt에 대한 절연막의 선택비가 100∼600 가 되도록 유기산을 포함하는 산성의 CMP 슬러리를 이용하여, 저장전극인 Pt 층이 노출될 때까지 상기 절연막을 CMP하여 상기 저장전극을 분리하는 단계를 포함한다.
상기 공정에서 (a) 단계, 즉 하부절연층 (12)을 통하여 반도체 기판 (10)에 접속되는 저장전극 콘택플러그 (14)가 형성된 것이 도 1a에 나타나 있다. 이때 상기 저장전극 콘택플러그 (14)는 TiN 또는 W 플러그인 것이 바람직하다. 이러한 저장전극 콘택플러그 (14)는 CMP 공정으로 형성되는데, 이때 사용되는 CMP 슬러리는 실리카 (SiO2) 또는 알루미나 (Al2O3) 등의 연마제를 포함하는 pH 1∼5의 산성 슬러리인 것이 바람직하며, CMP 특성의 개선을 위하여 H2O2, Fe(NO3)3 또는 H5IO6 등의 산화제가 첨가될 수 있다.
상기 공정에서 (b)∼(d) 단계를 수행한 결과가 도 1b에 나타나 있다. (b) 단계의 확산방지막은 (i) 산소 확산방지막 (oxygen diffusion barrier)인 제1 확산방지막 (16)과, (ii) 상기 산소 확산방지막과 저장전극간의 확산방지막 (inter-diffusion barrier)인 제2 확산방지막 (18)의 적층구조이며, 제2 확산방지막 상부에 저장전극용 물질인 Pt 층 (20)이 형성되며, 상기 제1 확산방지막 (16), 제2 확산방지막 (18)과 Pt 층 (20)의 적층구조가 저장전극 (22)을 구성한다.
상기 제1 확산방지막 (16)은 Ir (이리듐), Rh (로듐), Ru (루테늄) 또는 Pd (팔라듐) 등의 물질을 500∼2000Å으로 두께로 증착하여 형성되고, 제2 확산방지막 (18)은 IrO2를 50∼100Å의 두께로 증착하여 형성되며, Pt 층 (20)은 500∼3000Å의 두께로 증착되는 것이 바람직하다.
상기 공정에서 (e) 단계를 수행한 결과가 도 1c에 나타나 있다. 이때 절연막 (24)은 SiO2 인 것이 바람직하다.
본 발명의 특징은 상기 (f) 단계에서 산성의 슬러리를 사용하여, Pt 층 (20)이이 노출될 때까지 절연막 (24)을 CMP 한다는데 있는데, 전술한 바와 같이, 종래에 이 단계에서는 에치백 공정을 수행하거나 염기성 슬러리를 이용한 CMP 공정을 수행하였다.
상기 산성의 CMP 슬러리는 증류수; 전체 슬러리 중량에 대하여 10∼30 중량%의 양으로 증류수에 분산된 실리카 (SiO2), 알루미나 (Al2O3) 또는 세리아 (CeO2) 중에서 선택되는 연마제 입자; 및 전체 슬러리 중량에 대하여 0.01∼10 중량%의 유기산을 포함하는 pH 2∼6의 용액을 사용할 수 있다.
상기 유기산은 구연산 (citric acid), 아세트산 (acetic acid), 암모늄 옥살레이트 (ammonium oxalate), 타르타르산 (tartaric acid) 또는 이들의 조합을 사용할 수 있다.
한편, 상기 산성의 CMP 슬러리는 전체 슬러리 중량에 대하여 유기산을 0.1∼5 중량%의 유기산을 포함하는 pH 3∼5의 용액인 것이 더욱 바람직하다.
상기 산성의 CMP 슬러리는 저장전극 물질인 Pt에 대한 절연막의 선택비가 100∼600, 바람직하게는 150∼300으로 Pt에 대한 절연막의 연마 속도가 매우 크다.
본 발명에서 사용되는 CMP 슬러리는 유기산을 포함하지 않는 종래의 CMP 슬러리와 비교할 때, Pt에 비하여 절연막의 연마속도가 매우 높다는 특징을 가지며, 이로 인해 Pt 층에 대한 스크래치 현상이 발생하지 않는다 (도 3 참조).
이하 본 발명을 실시예에 의하여 상세히 설명한다. 단 실시예는 발명을 예시하는 것일 뿐 본 발명이 하기 실시예에 의하여 한정되는 것은 아니다.
본 발명에 따른 유기산이 포함된 산성 CMP 슬러리를 이용하여 SiO2 막과 Pt 막을 연마한 경우의 연마속도를 측정하였다.
우선, 8" 웨이퍼에 HDP (High-Density Plasma) 옥사이드를 7000Å 두께로 증착하고, 다른 8" 웨이퍼에 PVD (Physical Vapor Deposition) Pt 층을 3000Å 두께로 증착하였다.
또한, Bayer사의 Levasil 50CK-V1 CMP 슬러리에 유기산을 첨가하여 하기 표 1에 나타낸 바와 같은 조성이 되도록 CMP 슬러리를 제조하였다.
제조한 CMP 슬러리를, Strasbaugh CMP 장비 (테이블 회전 속도 50rpm, 연마 압력 4psi)에 200㎖/min의 유량으로 흘려주어 상기 기판에 증착된 옥사이드층과 Pt 층을 연마하여 연마속도를 측정한 결과를 하기 표 1에 나타내었다.
<표 1>
실리카 농도 (중량%) 유기산 종류 유기산 농도 (중량%) 슬러리 pH 연마속도 (Å/분) 연마 선택비(SiO2/Pt)
SiO2막 Pt 막
실시예 1 30 구연산 1 3.2 2900 9 322
실시예 2 30 구연산 0.5 3.5 3100 10 310
실시예 3 30 구연산 5 3.0 2850 8 356
실시예 4 30 구연산 10 2.9 2500 7 357
실시예 5 20 구연산 0.1 3.5 2050 12 171
실시예 6 10 구연산 1 3.2 1500 8 188
실시예 7 30 구연산 4 3.1 2900 5 580
실시예 8 30 타르타르산 2 3.2 2850 8 356
실시예 9 30 암모늄 옥살레이트 2 4.5 3250 6 542
실시예 10 30 아세트산 2 3.0 2600 9 289
실시예 11 30 타르타르산 1 3.4 3000 10 300
비교예 1 30 - - 3.0 3200 50 34
이상에서 살펴본 바와 같이, 본 발명에서는 FeRAM 하부전극 형성시, Pt 층으로 하부전극을 형성하고, 층간절연막을 증착한 다음 하부전극을 분리하는 공정을 수행할 때 유기산을 포함하는 산성의 CMP 슬러리를 이용하여 Pt 층이 노출될 때까지 CMP 공정을 수행함으로써 Pt 층과 주변 층간절연막과의 단차를 최소화할 수 있을 뿐만 아니라 Pt 층의 스크래치도 크게 감소시킬 수 있었다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 강유전체 메모리 소자의 캐패시터 형성방법을 도시한 공정 단면도.
도 2는 알칼리 CMP 슬러리를 이용하여 저장전극을 분리한 결과를 나타내는 SEM 사진.
도 3은 본 발명의 산성 CMP 슬러리를 이용하여 저장전극을 분리한 결과를 나타내는 SEM 사진.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 하부절연층
14 : 저장전극 콘택플러그 16 : 제1 확산방지막
18 : 제2 확산방지막 20 : Pt 층
22 : 저장전극 24 : 절연막

Claims (10)

  1. (a) 하부절연층을 통하여 반도체 기판에 접속되는 저장전극 콘택플러그를 형성하는 단계;
    (b) 상기 저장전극 콘택플러그를 포함한 하부절연층 상부에 확산방지막을 형성하는 단계;
    (c) 상기 확산방지막 상부에 저장전극용 도전층인 Pt층을 형성하는 단계;
    (d) 상기 확산방지막과 Pt층의 적층구조를 사진식각공정으로 패터닝하여 저장전극을 형성하는 단계;
    (e) 상기 결과물 전면에 절연막을 형성하는 단계; 및
    (f) Pt에 대한 절연막의 선택비가 100∼600 가 되도록 유기산을 포함하는 산성의 CMP 슬러리를 이용하여, 저장전극인 Pt 층이 노출될 때까지 상기 절연막을 CMP하여 상기 저장전극을 분리하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 유기산을 포함하는 산성의 CMP 슬러리는 증류수; 전체 슬러리 중량에 대하여 10∼30 중량%의 양으로 증류수에 분산된 실리카 (SiO2), 알루미나 (Al2O3 ) 및 세리아 (CeO2) 중에서 선택되는 연마제; 및 전체 슬러리 중량에 대하여 0.01∼10 중량%의 유기산을 포함하는 pH 2∼6의 용액인 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 형성방법.
  3. 재 2 항에 있어서,
    상기 유기산은 구연산 (citric acid), 아세트산 (acetic acid), 암모늄 옥살레이트 (ammonium oxalate), 타르타르산 (tartaric acid) 및 이들의 조합 중에서 선택되는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 형성방법.
  4. 제 2 항에 있어서,
    상기 산성의 CMP 슬러리는 전체 슬러리 중량에 대하여 유기산을 0.1∼5 중량%의 유기산을 포함하는 pH 3∼5의 용액인 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 형성방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 산성의 CMP 슬러리는 저장전극 물질인 Pt에 대한 절연막의 선택비가 150∼300인 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 형성방법.
  7. 제 1 항에 있어서,
    상기 (a) 단계의 저장전극 콘택플러그는 TiN 플러그 또는 W 플러그 인 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서,
    상기 (b) 단계의 확산방지막은 (i) 산소 확산방지막 (oxygen diffusion barrier)인 제1 확산방지막과, (ii) 상기 산소 확산방지막과 저장전극간의 확산방지막 (inter-diffusion barrier)인 제2 확산방지막의 적층구조인 것을 특징으로 하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 형성방법.
  9. 제 8 항에 있어서,
    제1 확산방지막은 Ir (이리듐), Rh (로듐), Ru (루테늄) 및 Pd (팔라듐)으로 이루어진 군으로부터 선택된 물질을 500∼2000Å으로 두께로 증착하여 형성되고, 제2 확산방지막은 IrO2를 50∼100Å의 두께로 증착하여 형성되는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 형성방법.
  10. 제 1 항에 있어서,
    상기 (c) 단계의 Pt 층은 500∼3000Å의 두께로 증착하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 형성방법.
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