KR101443063B1 - 강유전체 박막의 형성 방법 및 이를 이용한 반도체 장치의제조 방법 - Google Patents

강유전체 박막의 형성 방법 및 이를 이용한 반도체 장치의제조 방법 Download PDF

Info

Publication number
KR101443063B1
KR101443063B1 KR1020080069681A KR20080069681A KR101443063B1 KR 101443063 B1 KR101443063 B1 KR 101443063B1 KR 1020080069681 A KR1020080069681 A KR 1020080069681A KR 20080069681 A KR20080069681 A KR 20080069681A KR 101443063 B1 KR101443063 B1 KR 101443063B1
Authority
KR
South Korea
Prior art keywords
film
ferroelectric
polishing
preliminary
thin film
Prior art date
Application number
KR1020080069681A
Other languages
English (en)
Other versions
KR20100009013A (ko
Inventor
최석헌
이종원
홍창기
윤보언
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080069681A priority Critical patent/KR101443063B1/ko
Priority to US12/503,440 priority patent/US8124526B2/en
Publication of KR20100009013A publication Critical patent/KR20100009013A/ko
Application granted granted Critical
Publication of KR101443063B1 publication Critical patent/KR101443063B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B53/00Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material

Abstract

향상된 특성을 갖는 강유전체 박막의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법이 개시된다. 기판 상에 유기 금속 화학 기상 증착 공정으로 PZT를 증착하여 예비 강유전체막을 형성한 후, 예비 강유전체막의 표면을 아크릴산계 고분자, 연마입자 및 물을 포함하는 슬러리 조성물을 사용하여 화학 기계적으로 연마하여 기판 상에 강유전체 박막을 형성한다. 예비 강유전체막의 연마 속도를 감소시켜 벌크 부분의 연마를 억제하고 표면 거칠기를 개선함으로써, 강유전체 박막을 포함하는 메모리 장치의 전기적 특성 및 내구성을 향상시킬 수 있다.

Description

강유전체 박막의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법{Method of forming a ferroelectric layer and method of manufacturing a semiconductor device using the same}
본 발명은 강유전체 박막의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 연마 공정을 통하여 향상된 특성을 갖는 강유전체 박막의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
PZT(PbTiO3) 및 SBT(SiBi2Ta2O9)와 같은 강유전체가 발견된 후로, 이러한 강유전체를 이용한 기억 소자 및 전기적 소자 개발에 대한 연구가 계속되어 왔다. 상기 강유전체는 전원 공급이 중단되어도 강유전체가 가지고 있는 자발 분극 특성 때문에 저장된 정보가 지워지지 않는 우수한 정보 보존의 특성을 지닌다. 반도체 제조 기술의 획기적 발전과 박막 성장 기술의 발전에 힘입어 상기 강유전체를 이용한 메모리 소자가 개발되고 있다.
강유전체를 이용한 메모리 소자의 일예로 FRAM(Ferroelectric Random Access Memory) 장치를 들 수 있다. FRAM 장치는 읽기 쓰기가 모두 가능한 휘발성인 RAM(Random Access Memory) 장치의 특성과 불휘발성 메모리 장치의 특성을 모두 가지고 있다. 상기 FRAM 장치에 있어서, 현재의 제조 기술 수준이 DRAM 장치에 미치지 못하기 때문에 FRAM 장치의 동작 속도가 DRAM 장치에 비하여 상대적으로 떨어진다. 그러나 FRAM 장치는 전원 공급이 중단되어도 정보가 지워지지 않는 불휘발성 특성을 지니고 있기 때문에, 저장된 정보의 유지가 중요한 기억 장치에 아주 유용하게 사용될 수 있다. 또한, 상기 FRAM 장치는 EPROM 장치나 EEPROM 장치에 비하여 낮은 전력으로 구동시킬 수 있으며, 정보의 입출력 횟수를 현저하게 증가시킬 수 있는 장점도 가진다.
강유전체를 이용한 메모리 소자의 다른 예로 강유전체 하드디스크(FeHDD)와 같이 주사 탐침(Scanning Probe)(이하, 탐침이라 함)을 이용한 메모리 소자를 들 수 있다. 강유전체를 이용한 탐침 메모리는, FRAM 장치와 마찬가지로 전원 공급이 중단되어도 정보를 저장하는 강유전체의 불휘발성을 활용하여, 기존의 하드디스크를 대체할 수 있는 소자로 개발되고 있다. 기존의 데이터 저장 매체인 하드디스크는 크기를 줄이는데 한계가 있어 장치의 소형화가 어렵다. 이에 따라, 초소형 고집적도 비휘발성 메모리 소자로 강유전체를 이용한 탐침 메모리 소자의 개발이 주목되고 있다.
강유전체를 이용한 메모리 소자의 개발에 있어서, 반도체 메모리 소자에서 요구되는 특성을 만족하는 강유전체 박막을 제조하기 위한 공정 기술의 개발이 요구된다. 특히, 메모리 소자의 집적도가 높아지고 동작전압이 낮아짐에 따라, 강유 전체의 분극 특성이나 전기적 특성의 저하없이 고집적 저전압용 메모리 소자에 적합한 두께와 표면 특성을 지닌 강유전체 박막을 제조할 수 있는 기술의 개발이 요구되고 있다.
따라서 본 발명의 일 실시예는 연마 공정을 통하여 향상된 표면 특성 및 전기적 특성을 갖는 강유전체 박막의 형성 방법을 제공한다.
본 발명의 다른 실시예는 연마 공정을 통하여 향상된 표면 특성 및 전기적 특성을 갖는 강유전체 박막을 포함하는 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 강유전체 박막의 형성 방법에서는, 기판 상에 예비 강유전체막을 형성한 후, 상기 예비 강유전체막의 표면을 아크릴산계 고분자, 연마입자 및 물을 포함하는 슬러리 조성물을 사용하여 화학 기계적으로 연마하여 상기 기판 상에 강유전체 박막을 형성한다.
본 발명의 일 실시예에 따르면, 상기 예비 강유전체막은 납, 지르코늄 및 티타늄을 포함하는 금속 산화물을 이용한 유기 금속 화학 기상 증착 공정으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 예비 강유전체막은 아크릴산계 고분자를 0.01 내지 1.0중량%의 함량으로 포함하는 슬러리 조성물을 사용하여 연마될 수 있다. 또한, 상기 예비 강유전체막의 표면은 세리아 연마입자를 포함하는 슬러리 조성물을 사용하여 연마될 수 있다.
본 발명의 일 실시예에 따르면, 상기 예비 강유전체막 상에 절연막을 형성될 수 있다. 상기 슬러리 조성물을 사용한 화학 기계적 연마 공정을 수행하여 상기 예비 강유전체막 상의 상기 절연막을 제거하고, 상기 예비 강유전체막의 표면을 연마할 수 있다. 상기 예비 강유전체막의 표면을 연마하는 단계는 상기 절연막을 제거하는 단계와 실질적으로 동일한 화학 기계적 연마 공정으로 수행될 수 있다. 또한, 상기 절연막을 제거하는 단계에서 상기 예비 강유전체막은 연마 정지막으로 제공될 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 하부 전극막을 형성하고, 상기 하부 전극막 상에 예비 강유전체막을 형성한다. 상기 예비 강유전체막의 표면을 아크릴산계 고분자, 연마입자 및 물을 포함하는 슬러리 조성물을 사용하여 화학 기계적으로 연마하여 상기 기판 상에 강유전체 박막을 형성한 후, 상기 강유전체 박막 상에 상부 전극막을 형성하여 강유전체 캐패시터를 포함하는 반도체 장치를 제조할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 전극을 형성한 후, 상기 전극 상에 예비 강유전체막을 형성한다. 상기 예비 강유전체막의 표면을 아크릴산계 고분자, 연마입자 및 물을 포함하는 슬러리 조성물을 사용하여 화학 기계적으로 연마하여 상기 기판 상에 강유전체 박막을 형성한 후, 상기 강유전체 박막 상에 반응 방지막을 형성한다. 상기 반응 방지막 상에 반도체막을 형성하고, 상기 반도체막 상에 탐침을 배치하여 탐침 메모리 장치를 제조 할 수 있다.
상술한 본 발명의 실시예들에 따르면, 아크릴산계 고분자를 함유하는 슬러리 조성물을 사용하여 강유전체 박막의 표면을 연마함으로써, 연마 압력과 연마 패드의 회전 속도를 현저히 감소시키지 않은 상태에서도 강유전체 박막의 벌크 부분의 연마를 억제하고 거친 표면 부분만을 평탄화할 수 있다. 이에 따라 연마 공정의 효율을 개선하면서도 강유전체 박막의 두께 감소로 인한 강유전체 특성의 저하를 방지할 수 있다. 또한, 아크릴산계 고분자는 절연막의 연마 속도는 빠르게 유지하면서 강유전체막의 연마 속도는 현저히 감소시킴으로써, 강유전체막과 절연막 사이의 연마 선택비를 높일 수 있다. 이러한 고선택비 슬러리 조성물을 적용함으로써, 절연막을 효율적으로 연마하는 동시에, 연마 정지막으로 제공되는 강유전체막의 과다 연마를 방지할 수 있다.
상기 연마공정으로 제조된 강유전체 박막은 현저히 개선된 표면 거칠기를 가지므로, 강유전체 박막의 데이터 보존력 또는 분극 보존력의 저하를 방지할 수 있고, 누설 전류 발생도 억제할 수 있다. 이에 따라, 강유전체 박막을 포함하는 FRAM 메모리 장치의 전기적 특성을 크게 향상시킬 수 있다. 또한, 상기 표면 특성이 개선된 강유전체 박막을 적용하여 내구성과 전기적 특성이 개선된 탐침 메모리 장치도 제조할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 따른 강유전체 박막의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 대하여 상세하게 설명한다. 그러나 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
사용된 용어는 단지 특정한 실시예를 설명하기 위해 사용되는 것으로, 본 발명을 제한하는 의도로 사용되는 것은 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함하고, "포함하다" 또는 "이루어지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패드, 패턴 또는 구조물들이 기판, 각 층 (막), 영역, 전극, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 전극, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 강유전체 박막의 제조 방법을 설명하기 위한 공정 순서도를 도시한 것이고, 도 2 및 도 3은 본 발명의 일 실시예에 따른 강유전체 박막의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 1 및 도 2를 참조하면, 기판(10) 상에 도전성 구조물(12)을 형성한다(단계 S110). 강유전체 박막(16)(도 3 참조)의 형성을 위한 기판(10)으로서 실리콘 웨이퍼 또는 SOI 기판 등과 같은 반도체 기판을 이용할 수 있다. 본 발명의 다른 실시예에 따르면, 기판(10)으로 알루미늄 산화물(Al2O3) 단결정 기판, 스트론튬 티타늄 산화물(SrTiO3) 단결정 기판 또는 마그네슘 산화물(MgO) 단결정 기판과 같은 금속 산화물 단결정 기판을 사용할 수 있다. 기판(10)이 금속 산화물의 단결정 기판 일 경우, 기판(10)과 강유전체 박막(16) 사이에 도전성 구조물(12)을 형성하지 않고 기판(10) 상에 직접 강유전체 박막(16)을 형성할 수 있다.
기판(10) 상에는 제1 도전막 및 제2 도전막을 순차적으로 형성하여 도전성 구조물(12)이 형성될 수 있다. 상기 제1 도전막은 그 상부에 형성되는 강유전체 박막(16)으로부터 산소가 확산되는 것을 방지하는 확산 장벽막의 기능을 수행하며, 상기 제2 도전막은 강유전체 박막(16) 내의 강유전체의 결정성을 향상시키는 역할을 한다.
상기 제1 도전막은 금속 질화물을 사용하여 형성될 수 있다. 예를 들면, 상기 제1 도전막은 티타늄 알루미늄 질화물(TiAlN), 알루미늄 질화물(AlN), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 질화물(TaN), 탄탈륨 실리콘 질화물(TaSiN) 또는 텅스텐 질화물(WN) 등을 사용하여 형성된다. 이 경우, 상기 제1 도전막은 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 스퍼터링 공정을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 도전막은 티타늄 알루미늄 질화물을 스퍼터링 공정으로 증착하여 형성될 수 있다.
상기 제2 도전막은 이리듐(Ir), 백금(Pt), 루테늄(Ru) 또는 이리듐-루테늄 합금(IrXRu1-X)으로 이루어진 금속막이나, 이리듐 산화물(IrO2) 또는 루테늄 산화물(RuO3)으로 이루어진 금속 산화막일 수 있다. 다른 실시예에 따르면, 상기 제2 도전막은 금속 산화물막 및 금속막을 포함하는 이중막 구조를 가질 수 있다. 예를 들면, 상기 제2 도전막은 스트론튬-루테늄 산화물(SRO)막 및 이리듐(Ir)막 또는 이리 듐 산화물(IrO2)막 및 이리듐(Ir)막으로 이루어질 수 있다. 상기 제2 도전막은, 예를 들어, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착(PLD) 공정 또는 원자층 적층 공정을 이용하여 형성될 수 있다.
본 발명의 일 실시예에 따라 도전성 구조물(12)이 전술한 금속 산화물을 포함할 경우, 도전성 구조물(12)이 형성된 기판(10)을 열처리하여 도전성 구조물(12)의 결정성을 향상시킬 수 있다. 이 경우, 상기 열처리 공정은 산소 및 질소 분위기 하에서 약 500∼700℃ 정도의 온도에서 수행될 수 있다.
본 발명의 다른 실시예에 따르면, 기판(10) 상에 절연막(도시되지 않음)을 형성한 후, 상기 절연막 상에 도전성 구조물(12)을 형성할 수 있다. 여기서, 상기 절연막은 BPSG, PSG, USG, SOG, FOX, PE-TEOS 또는 HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성된다. 또한, 상기 절연막은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성된다.
본 발명의 또 다른 실시예에 따르면, 기판(10)과 도전성 구조물(12) 사이 또는 상기 절연막과 도전성 구조물(12) 사이에 접착력을 향상시키기 위하여 접착막(도시되지 않음)을 형성할 수 있다. 여기서, 상기 접착막은 금속 또는 도전성 금속 질화물을 사용하여 형성된다. 예를 들면, 상기 접착막은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 알루미늄(Al), 알루미늄 질화물(AlN), 텅스텐(W) 또는 텅스텐 질화물(WN) 등을 사용하여 형성된다. 또한, 상기 접착막은 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 이용하여 형성된다.
본 발명의 또 다른 실시예에 따르면, 기판(10)과 도전성 구조물(12) 또는 상기 절연막과 도전성 구조물(12) 사이에 상기 접착막이 형성되지 않을 경우, 도전성 구조물(12)의 상기 제1 도전막은 상기 절연막과 상기 제2 도전막 사이의 접착력 또는 기판(10)과 상기 제2 도전막 사이의 접착력을 향상시키는 기능을 수행한다. 즉, 상기 제1 도전막은 확산 장벽막 및 접착막의 역할을 동시에 수행할 수 있다.
다시 도 1 및 도 2를 참조하면, 도전성 구조물(12) 상에 예비 강유전체막(14)을 형성한다(단계 S120).
본 발명의 일 실시예에 있어서, 예비 강유전체막(14)은 PZT[Pb(Zr, Ti)O3], SBT(SrBi2Ta2O9), BLT[(Bi, La)TiO3], PLZT[Pb(La, Zr)TiO3] 또는 BST[(Bi, Sr)TiO3] 등과 같은 강유전체를 사용하여 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 예비 강유전체막(14)은 칼슘(Ca), 란탄(La), 망간(Mn) 내지 비스무스(Bi)와 같은 불순물이 도핑된 PZT, SBT, BLT, PLZT 또는 BST 등의 강유전성 물질을 사용하여 형성할 수 있다. 본 발명의 또 다른 실시예에 따르면, 예비 강유전체막(14)은 티타늄 산화물(TiO2), 탄탈륨 산화물(TaO2), 알루미늄 산화물(Al2O3), 아연 산화물(ZnO2) 또는 하프늄 산화물(HfO2) 등과 같은 금속 산화물을 사용하여 형성할 수 있다.
예비 강유전체막(14)은, 예를 들어, 유기 금속 화학 기상 증착(MOCVD) 공정, 졸-겔(sol-gel) 공정, 화학 기상 증착 공정 또는 원자층 적층 공정을 사용하여 형 성될 수 있다.
본 발명의 일 실시예에 있어서, 예비 강유전체막(14)은 도전성 구조물(12) 상에 PZT를 유기 금속 화학 기상 증착(MOCVD) 공정으로 증착하여 형성될 수 있다. 이와 같은 예비 강유전체막(14)을 형성하는 공정을 설명하면 다음과 같다.
먼저, 도전성 구조물(12)이 형성된 기판(10)을 금속 유기 화학 기상 증착 장치의 공정 챔버 내에 위치시킨다. 도전성 구조물(12) 상에 예비 강유전체막(14)을 형성하는 동안, 상기 공정 챔버는 약 350∼650℃ 정도의 온도 및 약 1∼10Torr 정도의 압력으로 유지된다. 예비 분극층(14)의 형성을 위한 유기 금속 전구체는 캐리어 가스와 함께 기판(10) 상으로 제공된다.
본 발명의 일 실시예에 따르면, 상기 유기 금속 전구체는 납이나 납을 포함하는 제1 화합물, 지르코늄이나 지르코늄을 포함하는 제2 화합물, 그리고 티타늄이나 티타늄을 포함하는 제3 화합물로 이루어진다. 본 발명의 다른 실시예에 따르면, 상기 유기 금속 전구체는 납, 지르코늄 및 티타늄을 함유하는 화합물로 구성될 수 있다. 상기 캐리어 가스는 질소(N2) 가스, 헬륨(He) 가스 또는 아르곤(Ar) 가스 등과 같은 불활성 가스를 포함한다.
이어서, 산소(O2), 오존(O3), 이산화질소(NO2) 또는 산화이질소(N2O)를 포함하는 산화제를 상기 공정 챔버 내로 도입한다. 상기 유기 금속 전구체와 상기 산화제의 반응에 따라 도전성 구조물(12) 상에는 금속 유기 화학 기상 증착 공정으로 형성된 PZT로 이루어진 예비 강유전체막(14)이 형성된다.
상술한 금속 유기 화학 기상 증착 공정으로 형성된 PZT로 이루어진 예비 강유전체막(14)의 표면은 상당히 큰 거칠기를 가진다. 일예로, PZT로 이루어진 예비 강유전체막(14) 표면의 제1 RMS(Root Mean Square)값은 약 30 내지 80Å이 되며, 예비 강유전체막(14)의 최고점과 최저점 사이의 높이차를 나타내는 제1 P-V(Peak-to-Valley)값은 약 200 내지 600Å 정도가 될 수 있다.
도 4는 이리듐막 상에 형성된 PZT막의 상부 표면을 전자 현미경으로 촬영한 사진이고, 도 5는 이리듐막 상에 형성된 PZT막을 절단한 측면을 전자 현미경으로 촬영한 사진이다.
도 4 및 도 5에 도시한 바와 같이, 금속 유기 화학 기상 증착 공정으로 이리듐막 상에 형성된 PZT막은 상당히 큰 표면 거칠기를 가진다. 측정된 제1 RMS(Root Mean Square)값은 약 33Å이었고, 제1 P-V(Peak-to-Valley)값은 약 263Å이었다.
이와 같이 예비 강유전체막(14)의 표면의 제1 RMS값 및 제1 P-V값이 매우 클 경우, 후속하여 형성되는 강유전체 박막(16)의 데이터 보존력(data retention) 혹은 분극 보존력(polarization retention)이 저하될 뿐만 아니라 강유전체 박막(14)을 통하여 누설 전류(leakage current)가 증가하게 되는 문제점이 발생할 수 있다. 또한, 강유전체 커패시터에, 예를 들어, 40 nm 이하의 얇은 두께의 강유전체 박막을 적용하는 경우에는, 높은 수준의 제1 P-V 값으로 인하여 강유전체 커패시터의 구현이 어려울 수 있다.
또한, 예비 강유전체막(14)을 이용하여 탐침 메모리를 제조하는 경우에는, 예비 강유전체막(14) 상에 형성되는 반도체 층도 예비 강유전체막(14)을 따라 매우 거친 표면을 가지게 된다. 이로 인하여, 상기 반도체 층에 접촉되어 데이터를 쓰거나, 저장된 데이터를 읽는 탐침의 단부가 급속하게 마모되거나 부서질 수 있으며, 거칠기가 매우 심하면 탐침의 주행이 어려울 수도 있다.
따라서 후술하는 바와 같이 예비 강유전체막(14)의 표면을 연마함으로써, 도전성 구조물(12) 상에 표면 거칠기가 현저하게 개선된 강유전체 박막(16)을 형성한다.
도 1 및 도 3을 참조하면, 예비 강유전체막(14)의 표면을 슬러리 조성물을 사용한 연마 공정으로 화학 기계적으로 연마한다(S130). 예비 강유전체막(14)의 표면을 연마함으로써, 도전성 구조물(12) 상에는 평탄한 표면을 갖는 강유전체 박막(16)을 형성할 수 있다.
본 발명의 실시예들에 있어서, 예비 강유전체막(14)의 연마에 사용되는 슬러리 조성물은 아크릴산계 고분자, 연마입자 및 물을 포함한다. 상기 슬러리 조성물에 함유된 아크릴산계 고분자는 강유전체의 연마속도를 감소시키는 작용을 할 수 있다. 또한, 상기 아크릴산계 고분자는 실리콘 산화막과 같은 절연막에 비하여 강유전체막의 연마 속도를 현저히 낮추는 작용을 할 수 있다.
상기 슬러리 조성물에 사용될 수 있는 아크릴산 고분자의 예로는, 폴릴(아크릴산), 폴리(아크릴산-co-말레산), 폴리(아크릴산-co-아크릴아마이드) 또는 이들의 염 등을 들 수 있다. 폴리아크릴산염의 예로는 폴리(아크릴산, 나트륨염), 폴리(아크릴산, 칼륨염), 폴리(아크릴산, 암모늄염) 등을 들 수 있다. 일 실시예에 있어서, 상기 아크릴산 고분자는 약 1,000 내지 약 1,000,000 범위의 중량평균 분자량 을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 슬러리 조성물에 포함된 아크릴산 고분자의 함량은 약 0.01 내지 약 2중량%의 범위일 수 있다. 다른 실시예에 있어서, 상기 아크릴산 고분자의 함량은 약 0.01 내지 약 1중량%의 범위일 수 있다. 또 다른 실시예에 있어서, 상기 아크릴산 고분자의 함량은 약 0.05 내지 약 0.5중량%의 범위일 수 있다. 또 다른 실시예에 있어서, 상기 아크릴산 고분자의 함량은 약 0.08 내지 약 0.12중량%의 범위일 수 있다.
상기 슬러리 조성물에 사용될 수 있는 연마입자의 예로는, 세리아, 실리카, 알루미나, 지르코니아, 티타니아 또는 이들의 혼합물 등을 들 수 있다. 상기 연마제는 평균 입자 크기가 5nm 내지 1,000nm의 범위의 것을 사용할 수 있고, 바람직하게는 10nm 내지 500nm의 범위의 것을 사용할 수 있다. 일 실시예에 있어서, 상기 슬러리 조성물에 함유된 연마입자의 함량은 약 0.1 내지 10중량%의 범위일 수 있다. 다른 실시예에 있어서, 상기 슬러리 조성물에 함유된 연마입자의 함량은 약 1 내지 7중량%의 범위일 수 있다.
일 실시예에 있어서, 예비 강유전체막(14)의 표면은 세리아 연마입자를 포함하는 슬러리 조성물을 사용하여 연마될 수 있다. 연마압력과 회전속도가 동일한 조건에서 세리아 연마입자는 실리카 연마입자에 비하여 강유전체막의 연마속도가 느린 특성을 지닌다. 따라서 상기 세리아 연마입자는 실리카 연마입자에 비하여, 보다 고속 고압의 연마 조건에서도 예비 강유전체막(14)의 벌크 부분의 연마를 억제할 수 있으므로, 연마 공정의 효율과 생산성을 더욱 높일 수 있다.
본 발명의 실시예들에 있어서, 상기 슬러리 조성물은 분산제, pH 조절제, 계면활성제, 이들의 혼합물 등을 더 포함할 수 있다.
일 실시예에 있어서, 상기 슬러리 조성물은 분산제로 카르복시산 화합물을 포함할 수 있다. 카르복시산 화합물의 예로는 시트르산(citric acid), 말론산(malonic acid), 아세트산(acetic acid), 글루타르산(glutaric acid), 글리콜산(glycolic acid), 포름산(formic acid), 젖산(lactic acid), 말산(malic acid), 말레산(maleic acid), 옥살산(oxalic acid), 프탈산(phthalic acid), 숙신산(succinic acid), 타르타르산(tartaric acid) 등을 들 수 있다.
다른 실시예에 있어서, 상기 슬러리 조성물은 조성물의 최종적인 pH, 연마 속도, 연마 선택비 등을 고려하여 산 또는 염기의 pH 조절제를 포함할 수 있다. 산성 pH 조절제의 예로는 황산, 염산, 질산, 인산 등의 무기산과 아세트산, 시트르산 등의 유기산을 들 수 있다. 염기성 pH 조절제의 예로는 수산화나트륨, 수산화칼륨, 수산화암모늄, 4급 유기 암모늄염 등을 들 수 있다. 상기 pH 조절제의 함량은 조성물의 최종적인 pH를 고려하여 적절히 조절될 수 있다. 예를 들어, 상기 슬러리 조성물은 pH가 5 내지 8 정도로 중성을 나타내도록 조절될 수 있다.
또 다른 실시예에 있어서, 상기 슬러리 조성물은 계면활성제를 포함할 수 있다. 계면활성제로는 양이온성 계면활성제, 음이온성 계면활성제, 비이온성 계면활성제 또는 이들의 혼합물이 사용될 수 있으며, 그 종류가 특별히 제한되지 않는다. 양이온성 계면활성제의 예로는 세틸트리메틸암모늄 브로마이드(cetyltrimethylammonium bromide), 헥사데실트리메틸암모늄 브로마이 드(hexadecytrimethylammonium bromide), 세틸피리디늄 클로라이드(cetylpyridinium chloride) 등을 들 수 있다. 음이온성 계면활성제의 예로는 나트륨 도데실설페이트(sodium dodecyl sulfate), 암모늄 라우릴 설레이트(ammonium lauryl sulfate), 지방산 염 등을 들 수 있다. 비이온성 계면활성제의 예로는 알킬 폴리(에틸렌 옥사이드), 알킬 폴리(프로필렌 옥사이드), 폴리(에틸렌 옥사이드)와 폴리(프로필렌 옥사이드)의 공중합체 등을 들 수 있다. 상기 계면활성제의 함량은 슬러리 조성물의 총 중량에 대하여 약 0.001 내지 약 10중량%의 범위일 수 있다.
상술한 슬러리 조성물을 이용한 예비 강유전체막(14)의 연마 공정을 보다 상세하게 설명하면 다음과 같다.
예비 강유전체막(14)의 표면은 연마 패드를 갖는 회전 테이블, 상기 회전 테이블을 소정의 방향으로 회전시키는 회전축, 기판(10)을 수용하는 캐리어, 그리고 상기 연마 패드의 표면 상태를 개선하는 컨디셔닝 패드를 구비하는 화학 기계적 연마 장치를 이용하여 연마된다.
상기 화학 기계적 연마 장치에 있어서, 상기 캐리어는 상기 회전 테이블의 일측 상부에 배치되며, 상기 컨디셔닝 패드는 상기 회전 테이블의 타측 상부에 배치된다. 예비 강유전체막(14)이 형성된 기판(10)은 예비 강유전체막(14)이 하방을 향하도록 상기 캐리어에 장착된다. 즉, 예비 강유전체막(14)의 거친 표면이 상기 연마 패드에 접촉되도록 기판(10)을 상기 캐리어에 장착한다. 상기 캐리어에 장착된 기판(10)은 상기 회전 테이블의 연마 패드에 접촉되도록 배치된다. 기판(10)이 수용된 상기 캐리어는 상기 회전축과 실질적으로 동일한 방향으로 회전하지만, 상 기 회전축과 상기 캐리어는 서로 상이한 회전 속도를 갖도록 조절된다.
상기 회전 테이블의 상부에 위치하는 공급 노즐로부터 상기 연마 패드의 중앙부로 공급되는 연마용 슬러리는 상기 회전축에 의하여 회전하는 상기 회전 테이블 상에 발생되는 원심력에 따라 상기 연마 패드의 주변부로 이송된다. 이에 따라 상기 연마 패드와 예비 강유전체막(14) 사이로 상기 슬러리 조성물이 제공된다.
상기 연마용 슬러리를 사용하여 예비 강유전체막(14)의 표면을 연마하는 화학 기계적 연마 공정에 있어서, 예비 강유전체막(14)의 연마 속도에 영향을 주는 공정 변수(process parameter)로는 상기 캐리어를 통하여 기판(10)에 가해지는 하방 압력(즉, 상기 연마 패드가 기판(10)을 누르는 압력)과 상기 연마 패드의 회전 속도(즉, 상기 연마 패드가 장착된 상기 회전 테이블의 회전 속도)를 들 수 있다. 일 실시예에 따르면, 기판(10)에는 약 1 내지 약 5 psi 정도의 하방 압력이 가해질 수 있고 상기 연마 패드는 약 10 내지 약 120rpm 정도의 속도로 회전할 수 있다.
예비 강유전체막(14)의 표면 연마 공정에서는, 아크릴산계 고분자가 예비 강유전체막(14)의 연마 속도를 감소시킴으로써 기판(10)을 연마 패드에 접촉시키는 압력과 연마 패드의 회전 속도를 현저히 감소시키지 않은 상태에서도 예비 강유전체막(14)의 벌크 부분의 연마를 억제하고 거친 표면 부분만을 평탄화할 수 있다. 이에 따라 연마 공정의 효율을 개선하면서도 강유전체 박막(16)의 실질적인 두께 감소로 인한 분극 특성의 저하를 방지할 수 있다.
상술한 연마 공정을 수행하여 형성된 강유전체 박막(16)은 거칠기가 낮고 평탄한 표면을 갖는다. 예를 들어, 강유전체 박막(16)은 약 1 내지 약 10Å의 제2 RMS값 및 약 10 내지 약 100Å의 제2 P-V값을 가질 수 있다. 그러므로 상기 표면 연마 공정을 통하여 표면 거칠기가 현저하게 개선된 강유전체 박막(16)을 제조함으로써, 강유전체 박막(16)의 강유전성과 메모리 장치의 전기적 특성을 크게 향상시킬 수 있다. 또한, 표면 거칠기가 개선된 강유전체 박막을 탐침 메모리 장치에 적용할 경우, 탐침의 주행을 매끄럽게 하고 탐침의 손상을 방지함으로써 탐침 메모리 장치의 내구성을 개선할 수 있다.
도 6은 이리듐막 상에 형성되고 연마 공정을 통하여 거칠기가 개선된 PZT막의 상부 표면을 전자 현미경으로 촬영한 사진이고, 도 7은 상기 PZT막을 절단한 측면을 전자 현미경으로 촬영한 사진이다.
도 6 및 도 7에 도시한 바와 같이, 연마 공정을 거친 PZT막은 매끄럽고 평탄한 표면을 가진다. 측정된 제2 RMS값은 약 6Å 정도였고, 제2 P-V 값은 약 97Å 정도였다. 이는 도 4 및 도 5에서 도시한 연마 공정이 수행되지 않은 PZT막에 비하여 표면 거칠기와 P-V값이 현저히 개선된 것이다.
다시 도 1 및 도 3을 참조하면, 현저하게 개선된 표면 거칠기를 갖는 강유전체 박막(16)을 세정한다(단계 S140). 상기 연마 공정으로 예비 강유전체막(14)의 표면을 연마할 경우, 슬러리 잔류물 및 연마 잔류물이 강유전체 박막(16)의 표면상에 존재할 수 있고, 강유전체 박막(115)의 표면에 표면 연마 공정에 기인하는 손상이 발생할 수 있다. 이와 같은 슬러리 잔류물 및 연마 잔류물을 제거하는 동시에 강유전체 박막(16) 표면의 손상을 1차적으로 큐어링하기 위하여 세정액을 사용하는 세정 공정을 수행할 수 있다. 여기서, 상기 세정 공정은, 예를 들어, 암모니 아(NH4OH), 탈이온수(DI water), SMC 용액, SMF 용액 또는 SC1 용액을 함유하는 세정액을 사용하여 약 30∼90초 동안 진행될 수 있다.
이어서, 상기 화학 기계적 연마 공정 동안 강유전체 박막(16)의 표면에 발생된 손상을 치유하기 위하여 세정된 강유전체 박막(16)을 열처리할 수 있다(S150). 예를 들면, 약 500∼600℃ 정도의 온도에서 약 30∼90초 동안 급속 열처리 공정(RTA)으로 강유전체 박막(16)을 열처리함으로써, 강유전체 박막(16)의 표면에 존재하는 표면 연마에 기인하는 손상을 제거할 수 있다. 이러한 분극층(115)의 열처리 공정은, 예를 들어, 질소 가스, 헬륨 가스, 아르곤 가스 또는 네온 가스 등을 포함하는 불활성 가스 분위기 하에서 진행될 수 있다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 강유전체 박막의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 8을 참조하면, 도전성 구조물(22)과 예비 강유전체막(24)이 형성된 기판(20) 상에 절연막(26)을 형성한다. 기판(20) 상에 도전성 구조물(22) 및 예비 강유전체막(24)을 형성하는 방법은 도 2를 참조하여 설명한 바와 실질적으로 동일하다. 일 실시예에 있어서, 도전성 구조물(22)과 예비 강유전체막(24)은 순차적으로 막을 형성한 후에, 사진 식각 공정을 수행하여 패턴 형상을 가지도록 형성될 수 있다.
절연막(26)은 도전성 구조물(22)과 예비 강유전체막(24)을 덮으면서 기판(20) 상에 형성될 수 있다. 절연막(26)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물과 같은 절연 물질을 사용하여 형성될 수 있다. 예를 들어, 절연막(26)은 BPSG, PSG, USG, SOG, FOX, PE-TEOS 또는 HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성될 수 있다. 또한, 절연막(26)은, 예를 들어, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성될 수 있다.
도 9를 참조하면, 절연막(26)과 예비 강유전체막(24)이 형성된 기판(20)에 연마 공정을 수행한다. 상기 연마 공정은 예비 강유전체막(24)이 노출되도록 절연막(26)을 제거하고, 예비 강유전체막(24)의 표면이 평탄해지고 거칠기가 개선되도록 수행될 수 있다. 이에 따라 기판(20) 상에는 현저히 개선된 표면 거칠기를 갖는 강유전체 박막(28)과 절연막 패턴(30)이 형성된다.
예비 강유전체막(24) 상에 형성된 절연막(26)을 제거하고 예비 강유전체막(26)의 표면을 평탄화하기 위한 상기 연마 공정은, 도 3을 참조하여 설명한 예비 강유전체막(14)을 연마하는 공정에 사용되는 슬러리 조성물을 사용하여 수행될 수 있다.
상기 슬러리 조성물은 아크릴산계 고분자, 연마입자 및 물을 포함한다. 상기 슬러리 조성물에 함유된 아크릴산계 고분자는 절연막(26)의 연마 속도에 비하여 강유전체막의 연마속도를 보다 현저히 감소시킬 수 있다. 다시 말하면, 상기 슬러리 조성물에 함유된 아크릴산계 고분자는 절연막(26)의 연마 속도는 빠르게 유지하면서 예비 강유전체막(24)의 연마 속도는 크게 감소시킴으로써, 예비 강유전체막(24)과 절연막(26) 사이의 연마 선택비를 높일 수 있다. 이에 따라, 상기 슬러리 조성 물은 절연막(26)을 빠른 속도로 효율적으로 제거할 수 있고, 예비 강유전체막(24)에 대해서는 벌크 부분의 연마를 억제하면서 거친 표면 부분만을 평탄화할 수 있다.
일 실시예에 있어서, 상기 슬러리 조성물은 절연막(26)에 비하여 예비 강유전체막(24)의 연마속도가 훨씬 낮기 때문에, 절연막(26)의 제거를 위한 연마 공정에서 예비 강유전체막(24)은 연마 정지막으로 사용될 수 있다.
상기 슬러리 조성물에 포함될 수 있는 아크릴산계 고분자, 연마입자, pH 조절제, 분산제, 계면활성제 등에 대한 설명은 도 3을 참조하여 설명한 바와 실질적으로 동일하다.
일 실시예에 있어서, 상기 슬러리 조성물은 예비 강유전체막(24)의 연마속도에 대한 절연막(26)의 연마 속도가 적어도 20배 이상 빠를 수 있다. 즉, 예비 강유전체막(24)에 대한 절연막(26)의 연마 선택비는 1:20 이상일 수 있다. 다른 실시예에 있어서, 예비 강유전체막(24)에 대한 절연막(26)의 연마 선택비는 약 1:20 내지 약 1:100의 범위일 수 있다. 또 다른 실시예에 있어서, 예비 강유전체막(24)에 대한 절연막(26)의 연마 선택비는 1:40 내지 약 1:100의 범위일 수 있다.
상기 슬러리 조성물은 예비 강유전체막(24)에 대한 절연막(26)의 연마 선택비가 높기 때문에, 예비 강유전체막(24)을 연마 정지막으로 사용하여 절연막(26)을 연마하는 공정에서 충분한 공정 마진을 확보할 수 있고, 예비 강유전체막(24)의 손상이나 과다 연마를 억제할 수 있다.
일 실시예에 있어서, 상기 슬러리 조성물에 포함된 아크릴산 고분자의 함량 은 약 0.01 내지 약 1중량%의 범위일 수 있다. 다른 실시예에 있어서, 상기 아크릴산 고분자의 함량은 약 0.05 내지 약 0.5중량%의 범위일 수 있다. 또 다른 실시예에 있어서, 상기 아크릴산 고분자의 함량은 약 0.08 내지 약 0.12중량%의 범위일 수 있다.
예비 강유전체막(24)에 대하여 상술한 연마 공정을 수행하여 형성된 강유전체 박막(28)은 거칠기가 낮고 평탄한 표면을 갖는다. 예를 들어, 강유전체 박막(16)은 약 1 내지 약 10Å의 제2 RMS값 및 약 10 내지 약 100Å의 제2 P-V값을 가질 수 있다. 그러므로 상기 표면 연마 공정을 통하여 표면 거칠기가 현저하게 개선된 강유전체 박막(28)을 제조함으로써, 강유전체 박막(28)에서의 누설전류의 발생을 감소시키거나 억제할 수 있고, 우수한 분극 특성을 지니면서 얇은 두께를 가지는 강유전체 박막(28)을 제조할 수 있다.
상술한 연마 공정을 수행하여 형성된 강유전체 박막(28)에 대하여 슬러리 잔류물 및 연마 잔류물을 제거하기 위하여 세정 공정을 수행할 수 있다. 또한, 강유전체 박막(28) 표면에 존재할 수 있는 연마 손상을 후속 열처리 공정을 수행하여 큐어링할 수 있다. 세정 공정 및 큐어링 공정에 대한 설명은 도 1 및 도 3을 참조하여 설명한 바와 실질적으로 동일하다.
이하, 제조예, 실시예 및 비교예를 통하여 본 발명의 실시예들에 따른 강유전체 박막 형성 방법을 더욱 상세하게 설명한다.
강유전체막 연마용 슬러리 조성물의 제조
제조예 1
중량평균 분자량이 약 100,000인 폴리(아크릴산, 나트륨염) 약 0.1중량%, 세리아 연마입자 약 5중량% 및 물 94.9중량%를 혼합하여 슬러리 조성물을 제조하였다. 슬러리 조성물에 별도로 pH 조절제를 첨가하지 않았으며, 중성인 pH의 슬러리 조성물을 제조하였다.
제조예 2 내지 4
폴리(아크릴산, 나트륨염)의 함량을 제외하고는 제조예 1에서와 실질적으로 동일한 방법으로 슬러리 조성물을 제조하였다. 제조예 2에서는 폴리(아크릴산, 나트륨염)을 약 0.5중량%를 사용하였고, 제조예 3에서는 폴리(아크릴산, 나트륨염)을 약 1.0중량%를 사용하였다. 또한, 제조예 4에서는 폴리(아크릴산, 나트륨염)을 첨가하지 않았다.
강유전체 박막의 제조
실시예 1
금속 유기 화학 기상 증착 공정으로 실리콘 웨이퍼 상에 PZT를 약 1,000Å의 두께로 증착하여 예비 강유전체막을 제조하였다. 상기 예비 강유전체막에 대하여, 상기 제조예 1에서 제조된 슬러리 조성물을 사용한 화학 기계적 연마 공정을 수행하여 강유전체 박막을 제조하였다. 연마 공정은 Strasbaugh사의 웨이퍼 연마 설비를 사용하였고, 연마 패드는 미국 Rodel사에서 제조된 IC 1000 stack pad를 사용하였다. 상기 예비 강유전체막에 대한 연마 공정은 연마 패드 압력 약 3.0psi, 하방 압력 약 3.0psi, 스핀들 회전속도 약 100rpm, 테이블 회전 속도 약 95rpm 및 슬러리 유량 약 200mL/min의 조건에서 수행하였다. 표면이 연마된 강유전체 박막은 탈 이온수를 사용하여 세정되었다.
실시예 2 내지 3 및 비교예 1
폴리(아크릴산 나트륨염)의 함량이 다른 슬러리 조성물을 사용한 것을 제외하고는 실시예 1에서와 실질적으로 동일한 방법으로 강유전체 박막을 제조하였다. 실시예 2와 3에서는 각기 제조예 2와 3에서 준비된 슬러리 조성물을 사용하여 강유전체 박막을 제조하였다. 또한, 비교예 1에서는 폴리(아크릴산 나트륨염)을 포함하지 않는 제조예 4에서 준비된 슬러리 조성물을 사용하여 강유전체 박막을 제조하였다.
아크릴산 고분자의 함량 변화에 따른 강유전체막과 실리콘 산화막의 연마 속도 평가
실시예 1 내지 3 및 비교예 1에서 수행된 연마 공정의 전후에 강유전체막의 두께 변화를 측정하여 연마 속도를 평가하였다. 또한, 강유전체막의 연마 속도와 절연막의 연마 속도를 비교하기 위하여, 실리콘 웨이퍼 상에 약 8,000Å의 두께로 PE-TEOS를 증착하여 실리콘 산화막을 형성하였다. 상기 실리콘 산화막에 대하여 상기 제조예 1 내지 4에서 준비된 슬러리 조성물을 각기 사용하여 연마 공정을 수행하였으며, 연마 전후의 두께 변화를 측정하여 실리콘 산화막의 연마 속도를 평가하였다. 연마 조건은 상기 예비 강유전체막에 대한 연마 공정의 조건과 동일하게 하였다.
강유전체막과 실리콘 산화막의 연마 속도를 측정한 결과를 표 1과 도 10에 나타낸다. 도 10은 폴리(아크릴산 나트륨염)(PAA)의 함량 변화에 따른 PZT막과 실 리콘 산화막의 연마 속도 및 연마 선택비를 보여주는 그래프이다.
표 1
Figure 112008051530871-pat00001
표 1과 도 10에 도시된 바와 같이, 제조예 4에서 준비된 폴리(아크릴산 나트륨염)을 포함하지 않는 슬러리 조성물은 PZT막의 연마 속도가 약 2,419Å/min로 나타났다. 이에 비하여, 제조예 1 내지 3에서 준비된 슬러리 조성물은 폴리(아크릴산 나트륨염)의 첨가로 인하여 PZT막의 연마속도가 162Å/min 이하로 현저히 감소하는 것으로 나타났다. 특히, 폴리(아크릴산 나트륨염)의 함량이 약 0.1중량%일 때, PZT막의 연마속도가 가장 낮은 것으로 나타났다. 또한, 폴리(아크릴산 나트륨염)의 함량이 약 1.0중량%일 때는 0.1중량% 함량에 비하여 PZT막의 연마 속도가 다시 약 1.7배 증가하는 것으로 나타났다.
폴리(아크릴산 나트륨염)의 함량이 증가함에 따라 실리콘 산화막에 대한 연마 속도는 꾸준히 감소하는 것으로 나타났다. 폴리(아크릴산 나트륨염)을 첨가하지 않는 경우에 비하여, 그 함량이 약 1.0중량%일 때는 실리콘 산화막의 연마 속도가 약 24%정도 감소하는 것으로 나타났다.
강유전체막과 실리콘 산화막의 연마 속도의 비율을 의미하는 연마 선택비는, 폴리(아크릴산 나트륨염)의 함량이 0중량%일 때 약 1:3 정도였으나, 폴리(아크릴산 나트륨염)의 함량이 0.1중량%일 때 약 1:59로 급격히 증가하는 것으로 나타났다. 또한, 폴리(아크릴산 나트륨염)의 함량이 0.1중량%에서 0.5중량%와 1.0중량%로 증가함에 따라, 연마 선택비는 점차 감소하는 것으로 나타났다. 그러나 폴리(아크릴산 나트륨염)의 함량이 1.0중량%에서도 약 1:29 이상으로 양호한 연마선택비를 갖는 것으로 나타났다.
따라서 폴리(아크릴산 나트륨염)의 함량이 약 0.1 내지 약 1.0중량%의 범위에서 강유전체막의 연마를 억제하면서 실리콘 산화막을 선택적으로 제거할 수 있음을 알 수 있다. 또한, 폴리(아크릴산 나트륨염)의 첨가로, 강유전체막의 연마 속도를 현저히 낮게 함으로써, 강유전체막의 벌크 부분의 연마를 억제하여 실질적인 두께 감소를 방지하는 동시에 표면 부분의 거칠기만을 효과적으로 제거할 수 있음을 알 수 있다.
아크릴산 고분자의 함량 변화에 따른 강유전체 박막의 강유전체 특성 평가
실시예 1 내지 3에서 제조된 강유전체 박막에 대하여 분극-전압 이력 곡선과 2Pr-전압 곡선을 측정하여, 슬러리 조성물에 포함된 아크릴산 고분자의 함량 변화에 따른 강유전체 특성 변화를 평가하였다.
도 11은 연마 슬러리에 포함된 폴리(아크릴산 나트륨염)의 함량 변화에 따른 PZT막의 분극-전압 이력 곡선을 측정한 결과를 보여주는 그래프이고, 도 12는 폴리(아크릴산 나트륨염)의 함량 변화에 따른 PZT막의 2Pr-전압 곡선을 측정한 결과를 보여주는 그래프이다.
도 11과 도 12에 도시된 바와 같이, 강유전체 박막을 제조하기 위한 연마 공정에서 사용된 폴리(아크릴산 나트륨염)의 함량이 0.1 내지 1.0중량%으로 변화하더라도 강유전체 박막의 특성이 크게 변화하지 않는 것으로 나타났다. 폴리(아크릴산 나트륨염)을 첨가한 슬러리 조성물을 사용하여 연마된 강유전체 박막은, 연마 공정을 수행하지 않은 예비 강유전체 박막의 분극 특성(As-Depo.)과 유사한 정도의 양호한 분극 특성을 가지는 것으로 나타났다. 따라서 아크릴산계 고분자를 함유하는 슬러리 조성물을 사용하여 예비 강유전체막을 연마함으로써, 실질적인 두께 변화나 강유전체 특성의 저하 없이 표면 거칠기가 현저히 개선된 강유전체 박막을 제조할 수 있음을 알 수 있다.
연마입자의 종류에 따른 연마속도 평가
연마입자의 종류에 따른 강유전체막의 연마 속도를 평가하기 위하여, 동일한 연마조건에서, 세리아 연마입자 1종과 실리카 연마입자 3종을 사용하여 PZT막에 대한 연마 공정을 수행하였다. PZT막에 접촉하는 연마 패드의 압력은 약 1.0psi로 하였고, 연마 패드의 회전 속도는 약 10rpm으로 동일하게 하였다. 세리아 연마입자로는 히타치 케미컬사에서 제공된 세리아 연마입자를 5중량% 함유하는 연마제 조성물을 사용하였다. 실리카 연마입자로는 Bayer사에서 제조된 CMP용 실리카 슬러리, Cabot사에서 제조된 실리카 슬러리인 SSW2000 및 SS25를 사용하였다. PZT막의 연마속도를 평가한 결과를 표 2에 나타낸다.
표 2
Figure 112008051530871-pat00002
표 2를 참조하면, 실리카 연마입자를 사용한 슬러리 조성물은 PZT막의 연마속도가 89Å/min 내지 322Å/min의 범위로 나타났으나, 세리아 연마입자를 사용한 슬러리 조성물은 PZT막의 연마속도가 약 22Å/min으로 나타났다. 따라서 실리카 연마입자를 사용하는 것에 비하여 세리아 연마입자를 사용함으로써 PZT막의 연마속도를 크게 감소시킬 수 있음을 알 수 있다.
또한, 실리카 연마입자를 사용하는 경우에는, 산성(SS25)이나 알칼리성(SSW2000)에 비하여 중성인 pH 조건에서 PZT막의 연마속도를 감소시킬 수 있음을 알 수 있다.
도 13 내지 도 17은 본 발명의 일 실시예에 따른 강유전체 박막을 포함하는 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 13을 참조하면, 기판(100) 상에 하부 구조물(103)을 형성한다. 예를 들어, 기판은(100)은 반도체 기판 또는 금속 산화물 기판을 포함한다. 하부 구조물(103)은 기판(100)의 소정 영역에 형성된 콘택 영역, 도전성 배선, 도전성 패턴, 패드, 플러그, 콘택, 게이트 구조물 또는 트랜지스터 등을 포함할 수 있다.
하부 구조물(103)을 덮으면서 기판(100) 상에 절연 구조물(106)을 형성한다. 본 발명의 일 실시예에 따르면, 절연 구조물(106)은 BPSG, PSG, USG, SOG, FOX, PE-TEOS 또는 HDP-CVD 산화물 등과 같은 산화물로 이루어진 적어도 하나의 절연막 또는 층간 절연막을 포함한다. 본 발명의 다른 실시예에 따르면, 절연 구조물(106)은 산화물로 구성된 제1 절연막 및 질화물로 구성된 제2 절연막이 적층된 구조를 가질 수 있다.
절연 구조물(106)을 부분적으로 식각하여 절연 구조물(106)을 관통하여 하부 구조물(103)을 노출시키는 홀(109)을 형성한다. 일 실시예에 있어서, 홀(109)은 포토레지스트를 이용한 사진 식각 공정으로 형성될 수 있다.
홀(109)을 채우면서 절연 구조물(106) 상에 제1 도전막을 형성한 후, 절연 구조물(106)이 노출될 때까지 상기 제1 도전막을 부분적으로 제거하여 홀(109)을 매립하는 패드(112)를 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리 실리콘이나 금속, 또는 도전성 금속 질화물과 같은 도전체로 구성된다. 예를 들면, 상기 제1 도전막은 텅스텐, 알루미늄, 구리, 티타늄, 텅스텐 질화물, 알루미늄 질화물 또는 티타늄 질화물 등을 사용하여 형성된다. 패드(112)는 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 상기 제1 도전막을 부분적으로 제거함으로써 형성될 수 있다. 패드(112)는 후속하여 형성되는 하부 전극(136)을 하부 구조물(103)에 전기적으로 연결시킨다.
도 14를 참조하면, 절연 구조물(106) 및 패드(112) 상에 하부 전극막(121)을 형성한다. 구체적으로, 절연 구조물(106) 및 패드(112) 상에 제1 하부 전극막(115) 을 형성한 다음, 제1 하부 전극막(115) 상에 제2 하부 전극막(118)을 형성한다.
제1 하부 전극막(115)은 금속 질화물을 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 증착하여 형성될 수 있다. 제2 하부 전극막(118)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 등과 같은 금속을 사용하여 형성될 수 있다. 제2 하부 전극막(118)은, 예를 들어, 상기 금속을 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 절연 구조물(106)과 제1 하부 전극막(115) 간의 접착력을 향상시키기 위하여, 절연 구조물(106)과 제1 하부 전극막(115) 사이에 접착막을 추가적으로 형성할 수 있다. 예를 들면, 상기 접착막은 티타늄, 탄탈륨, 알루미늄, 텅스텐, 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물 또는 텅스텐 질화물을 사용하여 형성될 수 있다.
제2 하부 전극막(118) 상에 예비 강유전체막(124)을 형성한다. 예비 강유전체막(124)은 강유전체를 유기 금속 화학 기상 증착 공정, 졸-겔 공정 또는 화학 기상 증착 공정으로 적층하여 형성할 수 있다.
본 발명의 일 실시예에 따르면, 예비 강유전체막(124)은 PZT, SBT, BLT, PLZT 또는 BST 등과 같은 강유전체를 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 예비 강유전체막(124)은 칼슘, 란탄, 망간 또는 비스무스 등이 도핑된 PZT, SBT, BLT, PLZT 또는 BST 등과 같은 강유전체를 사용하여 형성할 수 있다. 본 발명의 또 다른 실시예에 따르면, 예비 강유전체막(124)은 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 아연 산화물 또는 하프늄 산화물 등과 같은 금속 산화물을 사용하여 형성할 수 있다.
전술한 바와 같이, 예비 강유전체막(124)은 약 30∼80Å 정도의 제1 RMS값 및 약 200∼600Å 정도의 제1 P-V값을 가질 수 있다. 즉, 예비 강유전체막(124)의 표면 거칠기는 상당히 클 수 있다. 이와 같이, 예비 강유전체막(124)이 매우 거친 표면을 가질 경우, 예비 강유전체막(124)의 데이터 보존력(data retention) 혹은 분극 보존력(polarization retention)이 저하될 뿐만 아니라 예비 강유전체막(124)을 통하여 누설 전류(leakage current)가 증가하게 되는 문제점이 발생할 수 있다.
예비 강유전체막(124) 상에는 예비 강유전체막(124)과 하부 전극막(121)을 패터닝하기 위한 마스크막(127)을 형성한다. 마스크막(127)은 예비 강유전체막(124)과 하부 전극막(121)에 대하여 식각 선택비를 가지는 물질을 사용하여 형성될 수 있다. 예를 들어, 마스크막(127)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성될 수 있다.
도 15를 참조하면, 마스크막(127)에 사진 식각 공정을 수행하여 예비 강유전체막(124) 상에 마스크막 패턴(142)을 형성한다. 일 실시예에 있어서, 예비 강유전체막(124) 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 마스크막 패턴(142)을 형성할 수 있다. 마스크막 패턴(142)을 형성한 후에, 상기 제1 포토레지스트 패턴은 예를 들어, 애싱 공정 및/또는 스트리핑 공정을 통하여 제거될 수 있다.
마스크막 패턴(142)을 식각 마스크로 사용하여 예비 강유전체막(124) 및 하 부 전극막(121)을 순차적으로 패터닝한다. 이에 따라, 패드(112) 및 절연 구조물(106) 상에 예비 강유전체막 패턴(139) 및 하부 전극(136)이 순차적으로 형성된다. 하부 전극(136)은 제1 하부 전극(130)과 제2 하부 전극(133)을 포함한다. 제1 하부 전극(130)은 패드(112)를 통하여 하부 구조물(103)에 전기적으로 접속한다.
마스크막 패턴(142), 예비 강유전체막 패턴(139) 및 하부 전극(136)이 형성된 절연 구조물(106) 상에 절연막(145)을 형성한다. 절연막(145)은 마스크막 패턴(142), 예비 강유전체막 패턴(139) 및 하부 전극(136)을 덮으면서 절연 구조물(106) 상에 형성될 수 있다. 절연막(145)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 사용하여 형성될 수 있다. 예를 들어, 절연막(145)은 BPSG, PSG, USG, SOG, FOX, PE-TEOS 또는 HDP-CVD 산화물 등과 같은 산화물로 형성될 수 있다. 일 실시예에 있어서, 절연막(145)은 마스크막 패턴(142)과 실질적으로 동일한 물질을 사용하여 형성될 수 있다. 다른 실시예에 있어서, 절연막(145)은 마스크막 패턴(142)과 실질적으로 다른 물질을 사용하여 형성될 수 있다.
도 16을 참조하면, 절연막(145)과 마스크막 패턴(142) 및 예비 강유전체막 패턴(139)이 형성된 기판(100)에 대하여 연마 공정을 수행하여, 절연막(145)의 상부와 마스크막 패턴(142)을 제거하고, 예비 강유전체막 패턴(139)의 표면을 연마할 수 있다. 이에 따라 절연 구조물(106) 상에는 절연막 패턴(151)이 형성되고 하부 전극(136) 상에는 현저히 개선된 표면 거칠기를 갖는 강유전체막 패턴(148)이 형성된다.
상기 연마 공정은 아크릴산계 고분자, 연마입자 및 물을 포함하는 슬러리 조 성물을 사용하여 수행될 수 있다. 상기 슬러리 조성물에 함유된 아크릴산계 고분자는 절연막(145)과 마스크막 패턴(142)을 이루는 절연 물질의 연마 속도에 비하여 강유전체의 연마속도를 보다 현저히 감소시킬 수 있다. 다시 말하면, 상기 슬러리 조성물에 함유된 아크릴산계 고분자는 절연막(145)과 마스크막 패턴(142)의 연마 속도는 빠르게 유지하면서 예비 강유전체막 패턴(139)의 연마 속도는 크게 감소시킴으로써, 예비 강유전체막 패턴(139)에 대한 절연막(145) 및 마스크막 패턴(142)의 연마 선택비를 크게 높일 수 있다.
상기 슬러리 조성물은 예비 강유전체막 패턴(139)에 대한 절연막(145) 및 마스크막 패턴(142)의 연마 선택비가 약 1:20 이상일 수 있다. 다른 실시예에 있어서, 상기 연마 선택비는 약 1:20 내지 약 1:100의 범위일 수 있다. 또 다른 실시예에 있어서, 상기 연마 선택비는 1:40 내지 약 1:100의 범위일 수 있다. 상기 슬러리 조성물에 대한 설명은 도 1 및 도 3을 참조하여 설명한 바와 실질적으로 동일하다.
일 실시예에 있어서, 예비 강유전체막 패턴(139)은 절연막(145)과 마스크막 패턴(142)을 제거하는 연마 공정에서 연마 정지막으로 제공될 수 있다. 상기 슬러리 조성물을 사용한 연마 공정에서는 절연막(145)과 마스크막 패턴(142)을 빠른 속도로 효율적으로 제거할 수 있고, 예비 강유전체막 패턴(139)에 대해서는 벌크 부분의 과다 연마를 억제하면서 거친 표면 부분만을 평탄화하여 표면 거칠기를 개선할 수 있다.
제조된 강유전체막 패턴(148)은 거칠기가 낮고 평탄한 표면을 갖는다. 예를 들어, 강유전체막 패턴(148)은 약 1 내지 약 10Å의 제2 RMS값 및 약 10 내지 약 100Å의 제2 P-V값을 가질 수 있다. 강유전체막 패턴(148)의 표면 거칠기를 현저히 개선함으로써, 강유전체막 패턴(148)의 데이터 보존력 또는 분극 보존력의 저하를 방지할 수 있고, 누설 전류 발생도 억제할 수 있다.
도 17을 참조하면, 강유전체막 패턴(148)과 절연막 패턴(151) 상에 상부 전극막을 형성한다. 상기 상부 전극막은 금속, 불순물들로 도핑된 폴리 실리콘, 도전성 금속 질화물, 도전성 금속 산화물과 같은 도전 물질을 사용하여 형성될 수 있다.
일 실시예에 있어서, 상기 상부 전극막은 제1 상부 전극막과 제2 상부 전극막을 포함할 수 있다. 상기 제1 상부 전극막은 후속 공정에서 수소가 강유전체막 패턴(148)으로 도달하는 것을 방지하는 역할을 한다. 예를 들어, 상기 제1 상부 전극막은 구리, 납 또는 비소 등과 같은 금속이 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등의 금속 산화물을 사용하여 형성될 수 있다. 상기 제2 상부 전극막은 금속, 불순물들로 도핑된 폴리 실리콘, 도전성 금속 질화물, 도전성 금속 산화물과 같은 도전 물질을 사용하여 형성될 수 있다. 예를 들어, 상기 상부 전극막은 티타늄 알루미늄 질화물, 알루미늄, 티타늄, 티타늄 질화물, 이리듐, 이리듐 산화물, 백금, 루테늄 또는 루테늄 산화물 등을 사용하여 형성될 수 있다.
상기 상부 전극막을 패터닝하여 강유전체막 패턴(148) 상에 상부 전극(153)을 형성한다. 이에 따라 하부 전극(136), 개선된 표면 거칠기를 갖는 강유전체막 패턴(148) 및 상부 전극(153)을 포함하는 강유전체 캐패시터가 제조될 수 있다.
도 18 내지 도 20은 본 발명의 다른 실시예에 따른 강유전체 박막을 포함하는 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 18을 참조하면, 하부 구조물(203), 절연 구조물(206), 홀(209), 패드(212), 제1 하부 전극막(215), 제2 하부 전극막(218) 및 예비 강유전체막(224)이 형성된 기판(200)을 마련한다. 상기 부재들의 형성방법은 도 13 및 도 14를 참조하여 설명한 바와 실질적으로 동일하다.
전술한 바와 같이, 예비 강유전체막(224)은 약 30∼80Å 정도의 제1 RMS값 및 약 200∼600Å 정도의 제1 P-V값을 가질 수 있다. 즉, 예비 강유전체막(224)의 표면 거칠기는 상당히 클 수 있다.
도 19를 참조하면, 예비 강유전체막(224)의 표면을 연마하여 표면 거칠기가 개선된 강유전체 박막(227)을 형성한다. 연마 공정은 아크릴산계 고분자, 연마입자 및 물을 포함하는 슬러리 조성물을 사용하여 수행될 수 있다. 상기 슬러리 조성물에 함유된 아크릴산계 고분자는 예비 강유전체막(224)의 연마속도를 현저히 감소시킬 수 있다. 상기 슬러리 조성물은 예비 강유전체막(224)의 벌크 부분의 연마를 억제하면서 거친 표면 부분만을 평탄화하여 표면 거칠기를 개선할 수 있다. 상기 슬러리 조성물에 대한 설명은 도 1 및 도 3을 참조하여 설명한 바와 실질적으로 동일하다.
상기 연마 공정을 통하여 형성되는 강유전체 박막(227)은 거칠기가 낮고 평탄한 표면을 갖는다. 예를 들어, 강유전체 박막(227)은 약 1 내지 약 10Å의 제2 RMS값 및 약 10 내지 약 100Å의 제2 P-V값을 가질 수 있다. 이러한 표면 거칠기가 현저하게 개선된 강유전체 박막(227)을 강유전체 캐패시터에 적용함으로써, 누설전류의 발생을 억제하고 강유전체의 분극 특성의 저하를 방지할 수 있다.
강유전체 박막(227) 상에 상부 전극막(236)을 형성한다. 일 예로, 강유전체 박막(227) 상에 제1 상부 전극막(230) 및 제2 상부 전극막(233)을 순차적으로 형성하여 상부 전극막(336)을 형성한다.
제1 상부 전극막(230)은 스퍼터링 공정, 펄스 레이저 증착 공정, 화학 기상 증착 공정 또는 원자층 적층 공정을 이용하여 강유전체 박막(227) 상에 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제1 상부 전극막(230)은 구리, 납 또는 비스무스와 같은 금속이 도핑된 스트론튬 루테늄 산화물(SrRuO3; SRO), 스트론튬 티타늄 산화물(SrTiO3; STO), 란탄 니켈 산화물(LnNiO3; LNO) 또는 칼슘 루테늄 산화물(CaRuO3; CRO) 등의 금속 산화물을 사용하여 형성될 수 있다. 제2 상부 전극막(233)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 등의 금속을 사용하여 형성될 수 있다. 제2 상부 전극막(233)은 스퍼터링 공정, 펄스 레이저 증착 공정 화학 기상 증착 공정 또는 원자층 적층 공정을 이용하여 형성될 수 있다.
도 20을 참조하면, 제2 상부 전극막(233) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여, 제2 상부 전극막(233), 제1 상부 전극막(230), 강유전체 박막(227), 제2 하부 전극막(218) 및 제1 하부 전극막(215)을 순차적으로 패터닝함으로써, 기판(200)의 상부 에 강유전체 캐패시터(260)를 형성한다.
강유전체 캐패시터(260)는 절연 구조물(206) 및 패드(212) 상에 순차적으로 형성된 하부 전극(245), 강유전체 박막 패턴(248) 및 상부 전극(257)을 포함한다. 여기서, 하부 전극(245)은 절연 구조물(206) 및 패드(212) 상에 차례로 형성된 제1 및 제2 하부 전극막 패턴들(239, 242)을 포함하며, 상부 전극(257)은 강유전체 박막 패턴(248) 상에 순차적으로 형성된 제1 및 제2 상부 전극막 패턴들(251, 254)을 포함한다.
도 21 내지 도 25는 본 발명의 일 실시예에 따른 강유전체 박막을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 21을 참조하면, 기판(300) 상에 소자 분리막(303)을 형성함으로써, 기판(300)에 액티브 영역 및 필드 영역을 정의한다. 소자 분리막(303)은 쉘로우 트렌치 소자 분리(STI) 공정 등과 같은 소자 분리 공정을 이용하여 형성될 수 있다.
소자 분리막(303)이 형성된 기판(300) 상에 얇은 두께의 게이트 산화막을 형성한다. 이 경우, 상기 게이트 산화막은 열 산화법이나 화학 기상 증착 공정으로 상기 액티브 영역 상에만 형성된다.
상기 게이트 산화막 상에는 제1 도전막 및 제1 마스크층을 차례로 형성된다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성될 수 있다. 또한, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조로 형성될 수 있다. 상기 제1 마스크층은 후속하여 형성되는 제1 층간 절연막(327)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절 연막(327)이 산화물로 이루어질 경우에 상기 제1 마스크층은 실리콘 질화물과 같은 질화물로 이루어질 수 있다.
상기 제1 마스크층에 포토레지스트를 이용한 사진 식각 공정을 수행하여 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 순차적으로 패터닝한다. 이에 따라 기판(300) 상에 각기 게이트 산화막 패턴(306), 게이트 도전막 패턴(309) 및 게이트 마스크 패턴(312)을 포함하는 게이트 구조물(315)들을 형성한다.
게이트 구조물(315)들이 형성된 기판(300) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막을 형성한 후, 상기 제1 절연막을 이방성 식각 공정으로 식각하여 각 게이트 구조물(315)들의 측면에 게이트 스페이서(318)를 형성한다.
게이트 스페이서(318)가 형성된 게이트 구조물(315)들을 이온 주입 마스크로 이용하여 게이트 구조물(315)들 사이에 노출되는 기판(300)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써 기판(300)에 소오스/드레인 영역에 해당되는 제1 콘택 영역(321) 및 제2 콘택 영역(324)을 형성한다. 제1 및 제2 콘택 영역들(321, 324)은 강유전체 캐패시터를 위한 제1 패드(330)와 비트 라인(339)(도 22 참조)을 위한 제2 패드(333)가 각기 접촉되는 캐패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 이에 따라, 기판(300) 상에는 각기 게이트 구조물(315), 게이트 스페이서(318) 및 콘택 영역들(321, 324)을 포함하는 트랜지스터들이 형성된다.
다시 도 21을 참조하면, 게이트 구조물(315)들을 덮으면서 기판(300)의 전면에 산화물로 이루어진 제1 층간 절연막(327)을 형성한다. 제1 층간 절연막(327)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 사용하여 형성할 수 있다. 일 실시예에 있어서, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제1 층간 절연막(327)의 상부를 제거함으로써, 제1 층간 절연막(327)의 상면을 평탄화할 수 있다.
평탄화된 제1 층간 절연막(327) 상에 포토레지스트를 이용한 사진 식각 공정을 수행함으로써, 제1 층간 절연막(327)을 관통하여 제1 및 제2 콘택 영역(321, 324)을 노출시키는 제1 콘택홀들(도시되지 않음)을 형성한다. 상기 제1 콘택홀들은 게이트 구조물(315)들에 대하여 자기 정렬(self-alignment)되면서 제1 및 제2 콘택 영역(321, 324)을 노출시킨다.
제1 및 제2 콘택 영역(321, 324)을 노출시키는 상기 제1 콘택홀들을 채우면서 제1 층간 절연막(327) 상에 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성할 수 있다. 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(327)의 상면이 노출될 때까지 상기 제2 도전막을 부분적으로 제거함으로써, 각기 상기 제1 콘택홀들을 매립하는 자기 정렬된 콘택(Self-Aligned Contact: SAC) 패드인 제1 패드(330) 및 제2 패드(333)를 형성한다. 제1 패드(330)는 캐패시터 콘택 영역인 제1 콘택 영역(321) 상에 형성되며, 제2 패드(333)는 비트 라인 콘택 영역인 제2 콘택 영역(324) 상에 형성된다.
다시 도 21을 참조하면, 제1 및 제2 패드(330, 333)를 포함하는 제1 층간 절연막(327) 상에 제2 층간 절연막(336)을 형성한다. 제2 층간 절연막(336)은 후속하여 형성되는 비트 라인(339)과 제1 패드(330)를 전기적으로 절연시키는 역할을 한다. 제2 층간 절연막(336)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 이용하여 형성할 수 있다. 일 실시예에 있어서, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(336)의 상부를 부분적으로 제거함으로써, 제2 층간 절연막(336)의 상면을 평탄화할 수 있다.
평탄화된 제2 층간 절연막(336)에 포토레지스트를 이용한 사진 식각 공정을 수행하여, 제2 층간 절연막(336)에 제1 층간 절연막(327)에 매립된 제2 패드(333)를 노출시키는 제2 콘택홀(337)을 형성한다. 제2 콘택홀(337)은 후속하여 형성되는 비트 라인(339)과 제2 패드(333)를 서로 전기적으로 연결하기 위한 비트 라인 콘택홀에 해당한다.
도 22를 참조하면, 제2 콘택홀(337)을 채우면서 제2 층간 절연막(336) 상에 제3 도전막을 형성한다. 상기 제3 도전막 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제3 도전막을 식각함으로써, 제2 콘택홀(337)을 채우면서 제2 층간 절연막(336) 상에 비트 라인(339)을 형성한다. 비트 라인(339)은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다. 예를 들면, 상기 제1 층은 티타늄/ 티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어질 수 있다.
비트 라인(339)을 덮으면서 제2 층간 절연막(336) 상에 제3 층간 절연막(342)을 형성한다. 예를 들어, 제3 층간 절연막(342)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 사용하여 형성될 수 있다. 제3 층간 절연막(342)은 제2 층간 절연막(336)과 동일한 물질을 사용하거나 상이한 물질을 사용하여 형성할 수 있다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 제3 층간 절연막(342)을 부분적으로 제거함으로써 제3 층간 절연막(342)의 상면을 평탄화시킨다. 본 발명의 다른 실시예에 따르면, 인접하는 비트 라인(339)들 사이에 위치하는 제3 층간 절연막(342) 내에 보이드가 발생하는 현상을 방지하기 위하여, 비트 라인(339) 및 제2 층간 절연막(338) 상에 질화물로 이루어진 추가 절연막을 형성한 후, 상기 추가 절연막 상에 제3 층간 절연막(342)을 형성할 수 있다.
평탄화된 제3 층간 절연막(342) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(342) 및 제2 층간 절연막(336)을 부분적으로 식각함으로써, 제1 패드(330)들을 노출시키는 제3 콘택홀들(도시되지 않음)을 형성한다. 상기 제3 콘택홀들은 각기 캐패시터 콘택홀에 해당된다.
상기 제3 콘택홀들을 채우면서 제3 층간 절연막(342) 상에 제4 도전막을 형 성한 후, 화학 기계적 연마, 에치 백 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(342)의 상면이 노출될 때까지 상기 제4 도전막을 부분적으로 제거함으로써, 상기 제3 콘택홀들 내에 각기 제3 패드(345)를 형성한다. 제3 패드(345)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어지며, 제1 패드(330)와 후속하여 형성되는 하부 전극(365)(도 23 참조)을 서로 연결시키는 역할을 한다. 하부 전극(365)은 제3 패드(345) 및 제1 패드(330)를 통하여 제1 콘택 영역(321)에 전기적으로 연결된다.
제3 패드(345)와 제3 층간 절연막(342) 상에 제1 하부 전극막(348) 및 제2 하부 전극막(351)을 포함하는 하부 전극층(346)을 형성한다. 제1 하부 전극막(348)은 금속 질화물을 화학 기상 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정 또는 원자층 적층 공정으로 적층하여 형성될 수 있다. 제2 하부 전극막(351)은 이리듐, 백금, 팔라듐, 루테늄 또는 금 등의 금속을 스퍼터링 공정, 펄스 레이저 증착 공정, 화학 기상 증착 공정 또는 원자층 적층 공정으로 적층하여 형성할 수 있다.
다시 도 22를 참조하면, 제2 하부 전극막(351) 상에 예비 강유전체막(353)을 형성한다. 예비 강유전체막(353)은 PZT, SBT, BLT, PLZT 또는 BST 등과 같은 강유전성 물질이나 칼슘, 란탄, 망간 또는 비스무스 등의 금속이 도핑된 강유전성 물질 내지 금속 산화물을 유기 금속 화학 기상 증착 공정, 졸-겔 공정 또는 원자층 적층 공정으로 적층하여 형성될 수 있다. 전술한 바와 같이, 예비 강유전체막(353)은 약 30∼80Å 정도의 제1 RMS값 및 약 200∼600Å 정도의 제1 P-V값을 가질 수 있다. 이와 같이, 예비 강유전체막(353)이 매우 거친 표면을 가질 경우, 예비 강유전체 막(353)의 데이터 보존력(data retention) 혹은 분극 보존력(polarization retention)이 저하될 뿐만 아니라 예비 강유전체막(353)을 통하여 누설 전류(leakage current)가 증가하게 되는 문제점이 발생할 수 있다.
본 발명의 다른 실시예에 따르면, 예비 강유전체막(353)을 형성하기 전에 제2 하부 전극막(351) 상에 제3 하부 전극막(도시되지 않음)을 형성할 수 있다. 상기 제3 하부 전극막은 구리, 납 또는 비소 등과 같은 금속이 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등의 금속 산화물을 사용하여 형성할 수 있다.
예비 강유전체막(353) 상에 화학 기상 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정 또는 원자층 적층 공정으로 제2 마스크층(356)을 형성한다. 예를 들어, 제2 마스크층(356)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 물질을 사용하여 형성될 수 있다.
다른 실시예에 있어서, 예비 강유전체막(353) 상에 마스크막(356)을 형성하기에 앞서, 예비 강유전체막(353)의 표면 거칠기를 개선하기 위한 연마 공정을 수행할 수 있다. 이에 따라 제2 하부 전극막(351) 상에 개선된 거칠기와 평탄화된 상면을 갖는 강유전체막(도시되지 않음)이 형성될 수 있다. 상기 연마 공정은 아크릴산계 고분자, 연마입자 및 물을 포함하는 슬러리 조성물을 사용하여 수행될 수 있다. 상기 슬러리 조성물에 함유된 아크릴산계 고분자는 예비 강유전체막(353)의 연마속도를 현저히 감소시켜 예비 강유전체막(353)의 벌크 부분의 연마를 억제하면서 거친 표면 부분만을 평탄화하여 표면 거칠기를 개선할 수 있다.
도 23을 참조하면, 제2 마스크층(356)에 사진 식각 공정을 수행하여 예비 강유전체막(353) 상에 마스크막 패턴(371)을 형성한다. 일 실시예에 있어서, 예비 강유전체막(353) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 마스크막 패턴(371)을 형성할 수 있다. 마스크막 패턴(371)을 형성한 후에, 상기 포토레지스트 패턴은 예를 들어, 애싱 공정 및/또는 스트리핑 공정을 통하여 제거될 수 있다.
마스크막 패턴(371)을 식각 마스크로 사용하여 예비 강유전체막(353) 및 하부 전극막(346)을 순차적으로 패터닝하여, 제3 패드(345)와 제3 층간 절연막(342) 상에 예비 강유전체막 패턴(368) 및 하부 전극(365)이 순차적으로 형성된다. 하부 전극(365)은 제1 하부 전극(359)과 제2 하부 전극(362)을 포함한다.
마스크막 패턴(371), 예비 강유전체막 패턴(368) 및 하부 전극(365)이 형성된 제3 층간 절연막(342) 상에 장벽막(374)을 형성한다. 장벽막(374)은 금속 산화물 또는 금속 질화물을 화학 기상 증착 공정, 원자층 적층 공정 또는 스퍼터링 공정으로 적층하여 형성될 수 있다. 예를 들면, 장벽막(374)은 알루미늄 산화물, 티타늄 산화물 또는 실리콘 질화물을 사용하여 형성된다. 장벽막(374)은 수소의 확산을 억제하여 예비 강유전체막 패턴(368)의 특성이 저하되는 것을 방지하는 역할을 한다. 그러나 이러한 장벽막(374)은 경우에 따라 형성되지 않을 수도 있다.
장벽막(374) 상에 제4 층간절연막(377)을 형성한다. 제4 층간절연막(377)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 사용하여 형성될 수 있다. 예를 들어, 제4 층간절연막(377)은 BPSG, PSG, USG, SOG, FOX, PE- TEOS 또는 HDP-CVD 산화물 등과 같은 산화물로 형성될 수 있다. 일 실시예에 있어서, 제4 층간절연막(377)은 마스크막 패턴(371)과 실질적으로 동일한 물질을 사용하여 형성될 수 있다. 다른 실시예에 있어서, 제4 층간절연막(377)은 마스크막 패턴(371)과 실질적으로 다른 물질을 사용하여 형성될 수 있다.
도 24를 참조하면, 예비 강유전체막 패턴(368)의 표면이 노출될 때까지 연마 공정을 수행하여 제4 층간절연막(377)의 상부, 장벽막(374)의 상부 및 마스크막 패턴(371)을 제거하고, 예비 강유전체막 패턴(368)의 표면의 거칠기를 개선할 수 있다. 이에 따라 제3 층간 절연막(342) 상에는 제4 층간 절연막 패턴(383)과 장벽막 패턴(375)이 형성되고, 하부 전극(365) 상에는 현저히 개선된 표면 거칠기를 갖는 강유전체막 패턴(380)이 형성된다. 일 실시예에 있어서, 예비 강유전체막 패턴(368)은 제4 층간절연막(377)과 마스크막 패턴(371)을 제거하는 연마 공정에서 연마 정지막으로 제공될 수 있다.
상기 연마 공정은 아크릴산계 고분자, 연마입자 및 물을 포함하는 슬러리 조성물을 사용하여 수행될 수 있다. 상기 슬러리 조성물에 함유된 아크릴산계 고분자는 제4 층간 절연막(377)과 마스크막 패턴(371)을 이루는 절연 물질의 연마 속도에 비하여 강유전체의 연마속도를 보다 현저히 감소시킬 수 있다. 이에 따라, 상기 슬러리 조성물은 제4 층간 절연막(377)과 마스크막 패턴(371)을 빠른 속도로 효율적으로 제거할 수 있고, 예비 강유전체막 패턴(368)에 대해서는 벌크 부분의 연마를 억제하면서 거친 표면 부분만을 평탄화하여 표면 거칠기를 개선할 수 있다.
전술한 바와 같이, 상기 연마 공정을 통하여 형성되는 강유전체막 패턴(380) 은 거칠기가 낮고 평탄한 표면을 갖는다. 예를 들어, 강유전체막 패턴(380)은 약 1 내지 약 10Å의 제2 RMS값 및 약 10 내지 약 100Å의 제2 P-V값을 가질 수 있다. 이와 같이, 상기 연마 공정을 통하여 표면 거칠기가 현저하게 개선된 강유전체막 패턴(380)을 제조함으로써, 강유전체막 패턴(380)의 데이터 보존력 또는 분극 보존력의 저하를 방지할 수 있고, 누설 전류 발생도 억제할 수 있다. 이에 따라 강유전체막 패턴(380)을 포함하는 강유전체 메모리 장치의 전기적 특성을 크게 향상시킬 수 있다.
도 25를 참조하면, 강유전체막 패턴(380)과 제4 층간 절연막 패턴(383) 상에 상부 전극막을 형성한다. 상기 상부 전극막은 제1 상부 전극막과 제2 상부 전극막을 포함할 수 있다.
상기 제1 상부 전극막은 후속 공정에서 수소가 강유전체막 패턴(380)으로 도달하는 것을 방지하는 역할을 한다. 예를 들어, 상기 제1 상부 전극막은 구리, 납 또는 비소 등과 같은 금속이 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등의 금속 산화물을 사용하여 형성될 수 있다.
상기 제2 상부 전극막은 금속, 불순물들로 도핑된 폴리 실리콘, 도전성 금속 질화물, 도전성 금속 산화물과 같은 도전 물질을 사용하여 형성될 수 있다. 예를 들어, 상기 상부 전극막은 티타늄 알루미늄 질화물, 알루미늄, 티타늄, 티타늄 질화물, 이리듐, 이리듐 산화물, 백금, 루테늄 또는 루테늄 산화물 등을 사용하여 형성될 수 있다.
상기 상부 전극막을 사진 식각 공정으로 패터닝하여 강유전체막 패턴(380) 상에 제1 상부 전극(368) 및 제2 상부 전극(389)을 포함하는 상부 전극을 형성한다. 이에 따라 하부 전극(365), 개선된 표면 거칠기를 갖는 강유전체막 패턴(380) 및 상기 상부 전극을 포함하는 강유전체 캐패시터가 제조될 수 있다.
전술한 바와 같이, 본 발명의 다른 실시예에 따라 예비 강유전체막(353) 상에 마스크막(356)을 형성하지 않고 예비 강유전체막(353)의 표면 거칠기를 개선하기 위한 연마 공정이 수행될 수 있다. 이 경우, 연마 공정으로 평탄화된 강유전체막(도시되지 않음) 상에 상부 전극막(도시되지 않음)이 형성될 수 있다. 상기 상부 전극막, 평탄화된 강유전체막 및 하부 전극막(346)은 사진 식각 공정을 통하여 순차적으로 패터닝될 수 있다. 이에 따라, 제3 층간 절연막(342) 상에는 하부 전극(도시되지 않음), 평탄화된 강유전체막 패턴(도시되지 않음) 및 상부 전극(도시되지 않음)을 포함하는 강유전체 캐패시터가 제조될 수 있다. 상기 강유전체 캐패시터와 제3 층간 절연막(342) 상에 장벽막(도시되지 않음) 및 제4 층간 절연막(도시되지 않음)이 순차적으로 형성될 수 있다. 상기 제4 층간 절연막에 대하여 상기 상부 전극이 노출될 때까지 연마 공정을 수행하여 제4 층간 절연막 패턴(도시되지 않음)이 형성될 수 있다.
다시 도 25를 참조하면, 제4 층간 절연막 패턴(383) 및 상기 상부 전극 상에 제5 층간 절연막(392)을 형성한다. 일 실시예에 있어서, 제5 층간 절연막(392) 상에 금속 배선(395)이 형성될 수 있다. 제5 층간 절연막(392) 상에 금속 배선(395)을 덮는 제6 층간 절연막(397)을 형성한 다음, 제6 층간 절연막(397) 및 제5 층간 절연막(392)을 순차적으로 식각하여 상부 전극을 부분적으로 노출시키는 홀(도시되지 않음)을 형성한다.
제6 층간 절연막(397) 상에 상기 홀을 매립하는 제5 도전막을 형성한다. 상기 제5 도전막에 사진 식각 공정을 수행하여 패터닝함으로써 상기 홀을 매립하는 상부 배선(399)을 형성한다. 이로써, 강유전체 캐패시터를 포함하는 FRAM 장치를 제조할 수 있다.
도 26 내지 도 28은 본 발명의 다른 실시예에 따른 강유전체 박막을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 26을 참조하면, 기판(400) 상에 전극(405)을 형성한 다음, 전극(405) 상에 예비 강유전체막(410)을 형성한다. 기판(400), 전극(405) 및/또는 예비 강유전체막(410)에 대한 설명은 도 2를 참조하여 설명한 기판(10), 도전성 구조물(12) 및 예비 강유전체막(14)에 대한 설명과 실질적으로 동일할 수 있다.
일 실시예에 있어서, 기판(400) 상에 제1 전극막 및 제2 전극막을 순차적으로 형성하여 전극(405)을 완성할 수 있다. 상기 제1 전극막은 예비 강유전체막(410)으로부터 원소가 확산되는 것을 방지하는 장벽층의 기능을 수행하도록 금속 질화물을 사용하여 형성될 수 있다. 상기 제2 전극막은 예비 강유전체막(410)의 결정성을 향상시키도록 이리듐(Ir), 백금(Pt), 루테늄(Ru), 이리듐-루테늄 합금(IrXRu1-X), 이리듐 산화물(IrO2) 또는 루테늄 산화물(RuO3) 등과 같이 금속 또는 금속 산화물로 형성될 수 있다.
전술한 바와 같이, 예비 강유전체막(410)은 약 30∼80Å 정도의 제1 RMS값 및 약 200∼600Å 정도의 제1 P-V값을 가질 수 있다. 즉, 예비 강유전체막(410)의 표면 거칠기는 상당히 클 수 있다. 이와 같이, 예비 강유전체막(410)이 매우 거친 표면 거칠기를 가지는 경우에는, 예비 강유전체막(410) 상에 형성되는 반도체 층(425)(도 27 참조)도 예비 강유전체막(410)을 따라 매우 거친 표면을 가지게 된다. 이로 인하여, 반도체 층(425)에 접촉되어 데이터를 쓰거나, 저장된 데이터를 읽는 탐침(430)(도 28 참조)의 단부가 급속하게 마모되거나 부서질 수 있으며, 거칠기가 매우 심하면 탐침(430)의 주행이 어려울 수도 있다.
도 27을 참조하면, 예비 강유전체막(410)의 표면을 슬러리 조성물을 사용한 연마 공정으로 화학 기계적으로 연마한다. 예비 강유전체막(410)의 표면을 연마함으로써, 전극(405) 상에는 개선된 표면 거칠기를 갖는 강유전체 박막(415)을 형성할 수 있다.
본 발명의 실시예들에 있어서, 예비 강유전체막(410)의 연마에 사용되는 슬러리 조성물은 아크릴산계 고분자, 연마입자 및 물을 포함한다. 상기 슬러리 조성물에 함유된 아크릴산계 고분자는 강유전체의 연마속도를 감소시키는 역할을 한다.
일 실시예에 있어서, 상기 슬러리 조성물은 예비 강유전체막(410)의 연마 공정에서 예비 강유전체막(410)의 벌크 부분의 연마를 억제하여 거친 표면 부분만을 평탄화할 수 있다. 이에 따라 강유전체 박막(415)의 두께 감소로 인한 분극 특성의 저하를 억제할 수 있다.
전술한 바와 같이, 상기 연마 공정을 통하여 형성되는 강유전체 박막(415)은 거칠기가 낮고 평탄한 표면을 갖는다. 예를 들어, 강유전체 박막(415)은 약 1 내지 약 10Å의 제2 RMS값 및 약 10 내지 약 100Å의 제2 P-V값을 가질 수 있다. 이와 같이, 상기 연마 공정을 통하여 표면 거칠기가 현저하게 개선된 강유전체 박막(415)을 제조함으로써, 후속하여 강유전체 박막(415) 상부에 배치되어 데이터의 기록 및/또는 독취를 수행하는 탐침(430)의 손상을 방지하고 그 수명을 증가시킬 수 있다. 또한, 강유전체 박막(415)의 데이터 보존력 또는 분극 보존력의 저하를 방지할 수 있고, 누설 전류 발생도 억제할 수 있다.
일 실시예에 있어서, 개선된 표면 거칠기를 갖는 강유전체 박막(415)을 세정 및 큐어링할 수 있다. 세정 및 큐어링에 대한 설명은 도 1 및 도 3을 참조하여 설명한 바와 실질적으로 동일하다.
도 27 및 도 28을 참조하면, 강유전체 박막(415) 상에 반응 방지층(420) 및 반도체층(425)을 순차적으로 형성하고, 반도체층(425) 상부에 반도체층(425)에 접촉되는 탐침(430)을 배치한다. 반응 방지층(420)은 강유전체 박막(415)이 산화되는 것을 방지하는 역할을 수행하며, 금속 산화물 또는 질화물을 사용하여 형성될 수 있다. 또한, 반응 방지층(420)은 강유전체 박막(415)과 반도체층(425) 사이에 반응이 일어나는 것을 방지한다. 반도체층(425)은 탐침(430)과 쇼트키(Schottkey) 접합을 형성할 수 있는 물질로 이루어진다. 예를 들면, 반도체층(425)은 불순물이 도핑된 실리콘과 같은 반도체 물질을 사용하여 형성된다. 탐침(430)은 금(Au)이나 백금(Pt)과 같은 금속 혹은 실리콘 등의 반도체 물질을 사용하여 형성됨으로써, 반도체층(425)과 쇼트키 접합을 형성할 수 있다. 이에 따라 강유전체 박막(415)을 포함 하며 향상된 전기적 특성과 내구성을 지닌 탐침 메모리 장치를 제조할 수 있다.
상술한 본 발명의 실시예들에 따르면, 아크릴산계 고분자를 함유하는 슬러리 조성물을 사용하여 강유전체 박막의 표면을 연마함으로써, 연마 압력과 연마 패드의 회전 속도를 현저히 감소시키지 않은 상태에서도 강유전체 박막의 벌크 부분의 연마를 억제하고 거친 표면 부분만을 평탄화할 수 있다. 이에 따라 연마 공정의 효율을 개선하면서도 강유전체 박막의 두께 감소로 인한 강유전체 특성의 저하를 방지할 수 있다. 또한, 아크릴산계 고분자는 절연막의 연마 속도는 빠르게 유지하면서 강유전체막의 연마 속도는 현저히 감소시킴으로써, 강유전체막과 절연막 사이의 연마 선택비를 높일 수 있다. 이러한 고선택비 슬러리 조성물을 적용함으로써, 절연막을 효율적으로 연마하는 동시에, 연마 정지막으로 제공되는 강유전체막의 과다 연마를 방지할 수 있다.
상기 연마공정으로 제조된 강유전체 박막은 현저히 개선된 표면 거칠기를 가지므로, 강유전체 박막의 데이터 보존력 또는 분극 보존력의 저하를 방지할 수 있고, 누설 전류 발생도 억제할 수 있다. 이에 따라, 강유전체 박막을 포함하는 FRAM 메모리 장치의 전기적 특성을 크게 향상시킬 수 있다. 또한, 상기 표면 특성이 개선된 강유전체 박막을 적용하여 내구성과 전기적 특성이 개선된 탐침 메모리 장치도 제조할 수 있다.
이상, 본 발명의 실시예들을 참조하여 설명하였지만 해당 기술분야의 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부 터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 강유전체 박막의 제조 방법을 설명하기 위한 공정 순서도를 도시한 것이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 강유전체 박막의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 4 및 도 5는 각기 이리듐막 상에 형성된 PZT막의 상부 표면과 절단된 측면을 전자 현미경으로 촬영한 사진들을 도시한 것이다.
도 6과 도 7은 각기 이리듐막 상에 형성되고 연마 공정을 통하여 거칠기가 개선된 PZT막의 상부 표면과 절단된 측면을 전자 현미경으로 촬영한 사진들을 도시한 것이다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 강유전체 박막의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 10은 폴리(아크릴산 나트륨염)의 함량 변화에 따른 PZT막과 실리콘 산화막의 연마 속도 및 연마 선택비를 보여주는 그래프이다.
도 11과 도 12는 각기 연마 슬러리에 포함된 폴리(아크릴산 나트륨염)의 함량 변화에 따른 PZT막의 분극-전압 이력 곡선과 2Pr-전압 곡선을 측정한 결과를 보여주는 그래프들이다.
도 13 내지 도 17은 본 발명의 일 실시예에 따른 강유전체 박막을 포함하는 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 18 내지 도 20은 본 발명의 다른 실시예에 따른 강유전체 박막을 포함하 는 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 21 내지 도 25는 본 발명의 일 실시예에 따른 강유전체 박막을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 26 내지 도 28은 본 발명의 다른 실시예에 따른 강유전체 박막을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.

Claims (20)

  1. 기판 상에 예비 강유전체막을 형성하는 단계; 및
    상기 예비 강유전체막의 표면을 아크릴산계 고분자, 연마입자 및 물을 포함하는 슬러리 조성물을 사용하여 화학 기계적으로 연마하여 상기 기판 상에 강유전체 박막을 형성하는 단계를 포함하며,
    상기 예비 강유전체막의 표면을 연마하는 단계는 상기 예비 강유전체막의 벌크 부분의 연마를 억제하면서 표면 부분만을 평탄화하는 것을 특징으로 하는 강유전체 박막의 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 예비 강유전체막의 표면은 상기 아크릴산계 고분자를 0.01 내지 1.0중량%의 함량으로 포함하는 슬러리 조성물을 사용하여 연마되는 것을 특징으로 하는 강유전체 박막의 제조 방법.
  6. 제5항에 있어서, 상기 예비 강유전체막의 표면은 상기 아크릴산계 고분자를 0.08 내지 0.12중량%의 함량으로 포함하는 슬러리 조성물을 사용하여 연마되는 것을 특징으로 하는 강유전체 박막의 제조 방법.
  7. 제1항에 있어서, 상기 연마입자로서 세리아 연마입자를 사용하는 것을 특징으로 하는 강유전체 박막의 제조 방법.
  8. 제1항에 있어서,
    상기 예비 강유전체막 상에 절연막을 형성하는 단계; 및
    상기 슬러리 조성물을 사용한 화학 기계적 연마 공정을 수행하여 상기 예비 강유전체막 상의 상기 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 박막의 제조 방법.
  9. 제8항에 있어서, 상기 절연막을 제거하는 단계에서 상기 예비 강유전체막은 연마 정지막으로 제공되는 것을 특징으로 하는 강유전체 박막의 제조 방법.
  10. 삭제
  11. 제8항에 있어서, 상기 예비 강유전체막의 표면을 연마하는 단계는 상기 절연막을 제거하는 단계와 실질적으로 동일한 화학 기계적 연마 공정으로 수행되며,
    상기 예비 강유전체막에 대한 상기 절연막의 연마 선택비는 1:20 내지 1:100의 범위인 것을 특징으로 하는 강유전체 박막의 제조 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 기판 상에 하부 전극막을 형성하는 단계;
    상기 하부 전극막 상에 예비 강유전체막을 형성하는 단계;
    상기 예비 강유전체막의 표면을 아크릴산계 고분자, 연마입자 및 물을 포함하는 슬러리 조성물을 사용하여 화학 기계적으로 연마하여 상기 기판 상에 강유전체 박막을 형성하는 단계; 및
    상기 강유전체 박막 상에 상부 전극막을 형성하는 단계를 포함하며,
    상기 예비 강유전체막의 표면을 연마하는 단계는 상기 예비 강유전체막의 벌크 부분의 연마를 억제하면서 표면 부분만을 평탄화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 기판 상에 전극을 형성하는 단계;
    상기 전극 상에 예비 강유전체막을 형성하는 단계;
    상기 예비 강유전체막의 표면을 아크릴산계 고분자, 연마입자 및 물을 포함하는 슬러리 조성물을 사용하여 화학 기계적으로 연마하여 상기 기판 상에 강유전체 박막을 형성하는 단계;
    상기 강유전체 박막 상에 반응 방지막을 형성하는 단계;
    상기 반응 방지막 상에 반도체막을 형성하는 단계; 및
    상기 반도체막 상에 탐침을 배치하는 단계를 포함하며,
    상기 예비 강유전체막의 표면을 연마하는 단계는 상기 예비 강유전체막의 벌크 부분의 연마를 억제하면서 표면 부분만을 평탄화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 삭제
KR1020080069681A 2008-07-17 2008-07-17 강유전체 박막의 형성 방법 및 이를 이용한 반도체 장치의제조 방법 KR101443063B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080069681A KR101443063B1 (ko) 2008-07-17 2008-07-17 강유전체 박막의 형성 방법 및 이를 이용한 반도체 장치의제조 방법
US12/503,440 US8124526B2 (en) 2008-07-17 2009-07-15 Methods of forming a thin ferroelectric layer and methods of manufacturing a semiconductor device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080069681A KR101443063B1 (ko) 2008-07-17 2008-07-17 강유전체 박막의 형성 방법 및 이를 이용한 반도체 장치의제조 방법

Publications (2)

Publication Number Publication Date
KR20100009013A KR20100009013A (ko) 2010-01-27
KR101443063B1 true KR101443063B1 (ko) 2014-09-24

Family

ID=41530637

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080069681A KR101443063B1 (ko) 2008-07-17 2008-07-17 강유전체 박막의 형성 방법 및 이를 이용한 반도체 장치의제조 방법

Country Status (2)

Country Link
US (1) US8124526B2 (ko)
KR (1) KR101443063B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261443A (ja) * 2005-03-17 2006-09-28 Fujitsu Ltd 半導体装置及びその製造方法
JP6062552B2 (ja) * 2014-03-17 2017-01-18 株式会社東芝 不揮発性記憶装置
US20160064510A1 (en) * 2014-08-26 2016-03-03 Globalfoundries Inc. Device including a floating gate electrode and a layer of ferroelectric material and method for the formation thereof
WO2018038885A1 (en) * 2016-08-26 2018-03-01 Ferro Corporation Slurry composition and method of selective silica polishing
DE102016015010A1 (de) * 2016-12-14 2018-06-14 Namlab Ggmbh Integrierte Schaltung, die eine ferroelektrische Speicherzelle enthält, und ein Herstellungsverfahren dafür
JP7066585B2 (ja) * 2018-09-19 2022-05-13 キオクシア株式会社 記憶装置
US11087791B1 (en) * 2020-05-05 2021-08-10 Western Digital Technologies, Inc. Data storage device with voltage-assisted magnetic recording (VAMR) for high density magnetic recording

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020034875A1 (en) * 2000-05-22 2002-03-21 Samsung Electronics Co., Ltd. Slurry for chemical mechanical polishing process and method of manufacturing semiconductor device using the same
US20030175998A1 (en) 2002-03-15 2003-09-18 Matsushita Electric Industrial Co., Ltd. Method for fabricating capacitor device
KR100561858B1 (ko) 2003-08-25 2006-03-16 삼성전자주식회사 강유전막을 포함하는 기록매체, 이를 포함하는 비휘발성메모리 소자, 이러한 메모리 소자의 데이터 기록 및재생방법
KR100573841B1 (ko) * 1999-12-28 2006-04-26 주식회사 하이닉스반도체 반도체 소자의 강유전체 캐패시터 형성방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346741B1 (en) 1997-11-20 2002-02-12 Advanced Technology Materials, Inc. Compositions and structures for chemical mechanical polishing of FeRAM capacitors and method of fabricating FeRAM capacitors using same
JP2000138349A (ja) * 1998-10-30 2000-05-16 Sharp Corp 半導体記憶装置の製造方法
KR100674895B1 (ko) 2000-07-18 2007-01-26 삼성전자주식회사 산화막 cmp용 슬러리
KR100506872B1 (ko) 2002-12-30 2005-08-04 주식회사 하이닉스반도체 강유전체 메모리 소자의 캐패시터 형성방법
US7599278B2 (en) * 2003-08-25 2009-10-06 Samsung Electronics Co., Ltd. Recording medium comprising ferroelectric layer, nonvolatile memory device comprising recording medium, and methods of writing and reading data for the memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100573841B1 (ko) * 1999-12-28 2006-04-26 주식회사 하이닉스반도체 반도체 소자의 강유전체 캐패시터 형성방법
US20020034875A1 (en) * 2000-05-22 2002-03-21 Samsung Electronics Co., Ltd. Slurry for chemical mechanical polishing process and method of manufacturing semiconductor device using the same
US20030175998A1 (en) 2002-03-15 2003-09-18 Matsushita Electric Industrial Co., Ltd. Method for fabricating capacitor device
KR100561858B1 (ko) 2003-08-25 2006-03-16 삼성전자주식회사 강유전막을 포함하는 기록매체, 이를 포함하는 비휘발성메모리 소자, 이러한 메모리 소자의 데이터 기록 및재생방법

Also Published As

Publication number Publication date
US8124526B2 (en) 2012-02-28
KR20100009013A (ko) 2010-01-27
US20100015729A1 (en) 2010-01-21

Similar Documents

Publication Publication Date Title
US6734477B2 (en) Fabricating an embedded ferroelectric memory cell
KR100729231B1 (ko) 강유전체 구조물, 강유전체 구조물의 형성 방법, 강유전체구조물을 구비하는 반도체 장치 및 그 제조 방법
US6635528B2 (en) Method of planarizing a conductive plug situated under a ferroelectric capacitor
KR100718267B1 (ko) 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
KR100785458B1 (ko) 강유전체 박막의 제조 방법 및 이를 이용한 반도체 장치의제조 방법
KR100725451B1 (ko) 강유전체 캐패시터의 제조 방법 및 이를 이용한 반도체장치의 제조 방법
US6500678B1 (en) Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing
KR101443063B1 (ko) 강유전체 박막의 형성 방법 및 이를 이용한 반도체 장치의제조 방법
US20030124748A1 (en) Method of forming an FeRAM having a multi-layer hard mask and patterning thereof
JP2003318371A (ja) 強誘電体メモリセルに関連するキャパシタスタックのエッチング方法
US8367428B2 (en) Semiconductor device and manufacturing method thereof
US6596547B2 (en) Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing
US6635497B2 (en) Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing
JP2001230382A (ja) 強誘電性コンデンサを形成するための水素を含まない接触エッチング
US6686236B2 (en) Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing
US20120077288A1 (en) Semiconductor device and method of manufacturing the same
US6528328B1 (en) Methods of preventing reduction of irox during PZT formation by metalorganic chemical vapor deposition or other processing
JP2008205115A (ja) 強誘電体メモリ装置の製造方法および強誘電体メモリ装置
JP2007281022A (ja) 半導体装置及びその製造方法
WO2006134663A1 (ja) 半導体装置及びその製造方法
US20080076191A1 (en) GCIB smoothing of the contact level to improve PZT films
US7153706B2 (en) Ferroelectric capacitor having a substantially planar dielectric layer and a method of manufacture therefor
JP5326256B2 (ja) 半導体装置の製造方法
KR100679604B1 (ko) 정보 처리 장치의 제조 방법
JP5272432B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee