JP2006261443A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 高密度化に伴う種々の不具合を回避することができる半導体装置及びその製造方法を提供する。
【解決手段】 強誘電体キャパシタを形成した後、強誘電体キャパシタの上部電極２２上に、Ｔｉ又はＩｒからなるキャップ膜１９を形成する。その後、強誘電体キャパシタを覆うアルミナ膜２３を保護膜として形成する。更に、強誘電体キャパシタをアルミナ膜２３の上から覆うＳｉＯ₂膜をスパッタ法により形成する。層間絶縁膜２５を形成した後、キャップ膜１９及び下部電極２０まで到達する孔２６を夫々形成し、その内部にＴｉ又はＴｉＮからなるバリアメタル膜２７及びＷ膜２８を形成する。
【選択図】 図２Ｉ

Description

本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。

従来の強誘電体メモリでは、強誘電体キャパシタの上部電極（ＩｒＯ_x電極）及び下部電極（Ｐｔ電極）にＡｌ配線が接続されている。但し、例えば０．３５μｍの設計ルールでは、Ａｌ配線には、Ａｌ膜と各電極との間に１００ｎｍ以上の厚さのバリアメタル膜（ＴｉＮ膜）が必要とされている。特に、１５０ｎｍ以上であることが好ましいとされている。これは、上部電極とＡｌ膜との間の抵抗の上昇及び下部電極とＡｌ膜との反応を抑制するためである。上部電極中の酸素によりバリアメタル膜が酸化されるため、バリアメタル膜が薄いと、十分な効果が得られない。一方、強誘電体キャパシタが存在しない論理デバイスでは、同様の位置に形成されるＡｌ配線用のバリアメタル膜としては、例えば厚さが６０ｎｍのＴｉ膜及び厚さが３０ｎｍのＴｉＮ膜が用いられている。つまり、強誘電体キャパシタを備えた半導体装置では、より厚いバリアメタル膜が必要とされているのである。

更に、近年では、強誘電体メモリにも高密度化の要請が高まっている。しかし、密度が向上すると共に、Ａｌ膜の加工が困難となる。また、安定した加工精度を得るためには、Ａｌ膜の厚さは薄い方がよい。このため、例えば０．１８μｍ以降の設計ルールでは、バリアメタル膜を厚くするというのは難しくなっている。

Extended Abstracts of 1996 International Conference on Solid State Devices and Materials, pp.800-802

本発明は、高密度化に伴う種々の不具合を回避することができる半導体装置及びその製造方法を提供することを目的とする。

安定した加工を実現する手段の１つとして、強誘電体メモリにおいても、他の論理デバイスと同様のＡｌ配線構造を採用することが挙げられる。但し、このためには、上部電極及び下部電極にＡｌ配線を直接接続するのではなく、Ｗプラグを接続することが必要となる。

しかしながら、上部電極にＷプラグを接続するには、高温の還元雰囲気下でＷ膜を形成する必要がある。そして、Ｗ膜の形成時に水素が発生する。この水素は、Ｗプラグのグルー膜であるＴｉＮ膜により大部分はブロックされるが、水素の発生量が多くなると、ＴｉＮ膜のブロックを乗り越えて上部電極まで達する水素も存在するようになる。この結果、上部電極を構成するＩｒＯ_xが還元され、上部電極が体積収縮を起こし、グルー膜と上部電極との間に空隙が生じる。このため、上部電極のコンタクト抵抗が不安定になってしまう。

なお、これまでも、上部電極にＡｌ配線が接続された構造において、このＡｌ配線より上方の配線にＷプラグが接続されたものも存在する。但し、この構造では、上部電極のコンタクト抵抗が問題になることはなかった。これは、Ｗ膜が上部電極から離れており、また、水素の移動をブロックするバリアメタル膜が上部電極とＷ膜との間に複数存在しているためであると考えられる。

また、Ｗプラグのグルー膜としては、Ｔｉ膜又はＴｉＮ膜を用いることが多い。ところが、ＩｒＯ_xからなる上部電極上にＴｉ膜又はＴｉＮ膜を形成すると、ＩｒＯ_x中の酸素によってグルー膜が酸化されて、コンタクト抵抗が上昇してしまう。

そこで、上部電極とグルー膜との間にＰｔ及びＩｒ等の酸素を含まない金属の膜を形成することが考えられる。このような膜（キャップ膜）を上部電極とグルー膜との間に形成することにより、グルー膜の酸化を防ぐことができ、上部電極のコンタクト抵抗を安定にすることができる。

しかしながら、単にこのようなキャップ膜を設けただけでは、キャップ膜の触媒作用により、水素が発生して強誘電体キャパシタの強誘電体特性が劣化する虞がある。即ち、層間絶縁膜としてプラズマＴＥＯＳ膜等のＣＶＤ酸化膜が用いられた場合、その内部の水分がキャップ膜まで達すると、キャップ膜を構成する触媒金属の影響により水素が発生するのである。

従来、強誘電体メモリには、保護膜としてアルミナ膜及びＴｉＯ₂膜等が形成されているが、触媒作用による水素の発生に繋がる水分の侵入までも想定したものではない。水素が発生すると、この水素によって強誘電体膜の成分が還元され、水素劣化が生じてしまう。なお、これらの保護膜はスパッタ法で形成されるため、カバレッジがあまりよくなく、キャップ膜が存在しない場合でも、問題とならない程度の水分の侵入は生じている。ところが、キャップ膜が存在すると、同程度の水分の侵入に対して発生する水素の量が著しく多くなるため、従来の保護膜では十分とはいえなくなる。保護膜を厚くすれば水分の侵入をより抑えることは可能であるが、保護膜の加工（例えば、コンタクトホールの形成）が困難となるという他の問題が生じてしまう。

また、非特許文献１には、ＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）からなる容量絶縁膜を備えた強誘電体キャパシタの保護膜として、スパッタ法でＳｉＯ₂膜を形成する方法が開示されている。しかしながら、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）からなる容量絶縁膜を備えた強誘電体キャパシタの保護膜として、アルミナ膜の代わりにＳｉＯ₂膜を用いることはできない。これは、アルミナ膜は、水分の侵入を防止するだけでなく、ＰＺＴ膜中のＰｂの脱離を防止しているのに対し、スパッタ法で形成されたＳｉＯ₂膜はＰｂの脱離を防止することができないからである。

そして、本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

本発明に係る半導体装置においては、強誘電体キャパシタが、前記強誘電体キャパシタへの水分の侵入を抑制する第１の絶縁膜により覆われている。更に、前記強誘電体キャパシタは、前記強誘電体キャパシタへの水分の侵入を抑制する前記第１の絶縁膜よりも加工性が高い第２の絶縁膜により、前記第１の絶縁膜の上から覆われている。

本発明に係る半導体装置の製造方法では、強誘電体キャパシタを形成した後、前記強誘電体キャパシタを覆い、前記強誘電体キャパシタへの水分の侵入を抑制する第１の絶縁膜を形成する。そして、前記強誘電体キャパシタを前記第１の絶縁膜の上から覆い、前記強誘電体キャパシタへの水分の侵入を抑制する前記第１の絶縁膜よりも加工性が高い第２の絶縁膜を形成する。

本発明によれば、強誘電体キャパシタが第１及び第２の絶縁膜により覆われているため、水分がほとんど強誘電体キャパシタまで到達し得ない。従って、触媒金属を含むキャップ膜を設けても、水素劣化は生じにくい。また、強誘電体キャパシタの容量絶縁膜としてＰＺＴ膜を用いる場合には、第１の絶縁膜としてアルミナ膜等を用いれば、Ｐｂの外方拡散も抑制される。更に、第２の絶縁膜として、加工性が第１の絶縁膜よりも高いものが用いられるため、単に第１の絶縁膜を厚くした場合より高い加工性が得られる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。

ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。

次に、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｉは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

本実施形態では、先ず、図２Ａに示すように、シリコン基板１１の表面に素子分離絶縁膜１２を形成する。次に、所定の活性領域（トランジスタ形成領域）に、夫々不純物を選択的に導入して、ウェル（図示せず）を形成する。シリコン基板１１の導電型はｐ型又はｎ型のいずれでもよい。次いで、活性領域内に、ＬＤＤ構造のＭＯＳトランジスタ１３を形成する。このＭＯＳトランジスタは、図１中のＭＯＳトランジスタ２に相当する。その後、ＭＯＳトランジスタ１３を覆う酸化防止膜１４をＣＶＤ法により形成する。酸化防止膜１４としては、例えばＳｉＯＮ膜を形成する。続いて、酸化防止膜１４の上に、例えばＳｉＯ₂膜１５をＣＶＤ法により形成する。なお、ＳｉＯ₂膜１５を形成する際には、反応ガスとして例えばＴＥＯＳ（tetraethylorthosilicate）を用いる。

次に、図２Ｂに示すように、化学機械研磨（ＣＭＰ）法によりＳｉＯ₂膜１５を上面から研磨して平坦化する。

次いで、図２Ｃに示すように、ＳｉＯ₂膜１５上に下部電極となるＰｔ膜１６（下部電極膜）をスパッタ法により形成する。その後、同じく図２Ｃに示すように、Ｐｔ膜１６上に強誘電体キャパシタの容量絶縁膜となるＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃）膜１７（強誘電体膜）をスパッタ法によりアモルファス状態で形成する。続いて、同じく図２Ｃに示すように、ＰＬＺＴ膜１７上に強誘電体キャパシタの上部電極となる酸化イリジウム（ＩｒＯ₂）膜１８（上部電極膜）をスパッタ法により形成する。更に、同じく図２Ｃに示すように、ＩｒＯ₂膜１８上にキャップ膜１９を形成する。キャップ膜としては、例えばＰｔ膜又はＩｒ膜等を形成する。

次に、図２Ｄに示すように、キャップ膜１９上に強誘電体キャパシタの上部電極のパターン形状を有するレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてキャップ膜１９及びＩｒＯ₂膜１８をエッチングする。この結果、図２Ｄに示すように、ＩｒＯ₂膜１８から上部電極２２が得られる。次いで、レジストパターンを除去し、強誘電体キャパシタの容量絶縁膜のパターン形状を有するレジストパターン（図示せず）を新たに形成し、このレジストパターンをマスクとしてＰＬＺＴ膜１７をエッチングする。この結果、図２Ｄに示すように、ＰＬＺＴ膜１７から容量絶縁膜２１が得られる。その後、レジストパターンを除去し、強誘電体キャパシタの下部電極のパターン形状を有するレジストパターン（図示せず）を新たに形成し、このレジストパターンをマスクとしてＰｔ膜１６をエッチングする。この結果、図２Ｄに示すように、Ｐｔ膜１６から下部電極２０が得られ、強誘電体キャパシタが形成される。この強誘電体キャパシタは、図１中の強誘電体キャパシタ１に相当する。

続いて、図２Ｅに示すように、保護膜として強誘電体キャパシタを覆うアルミナ膜２３をスパッタ法で形成する。

次に、図２Ｆに示すように、アルミナ膜２３の上から強誘電体キャパシタを覆うシリコン酸化膜２４をスパッタ法で形成する。アルミナ膜２３の代わりに、Ｔｉ酸化物膜を形成してもよい。

次いで、図２Ｇに示すように、全面に層間絶縁膜２５を形成する。層間絶縁膜２５としては、例えばシリコン酸化膜をＣＶＤ法により形成する。その後、層間絶縁膜２５の平坦化を行う。

続いて、図２Ｈに示すように、層間絶縁膜２５にキャップ膜１９及び下部電極２０まで到達する孔２６を夫々形成し、各孔２６内にグルー膜２７及びＷ膜２８を形成する。即ち、Ｗプラグを形成する。グルー膜２７としては、例えばＴｉ膜又はＴｉＮ膜を形成する。

次に、図２Ｉに示すように、Ｗプラグに接続される配線２９を層間絶縁膜２５上に形成する。配線２９としては、例えばバリアメタル膜及びＡｌ膜を含むものを形成する。

そして、図示しないが、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような実施形態においては、スパッタ法で形成されたシリコン酸化膜２４は、水分を含んでおらず、また、緻密である。このため、アルミナ膜２３と同様に、その周囲からの強誘電体キャパシタへの水分の侵入を侵入することができる。従って、アルミナ膜２３及びシリコン酸化膜２４によって水分の侵入が抑制されるため、その量が著しく低減され、触媒金属を含むキャップ膜１９が存在していても、ＰＬＺＴ膜１７の強誘電体特性の劣化が抑制される。また、アルミナ膜２３が存在しているため、ＰＬＺＴ膜１７からＰｂが脱離することもない。更に、シリコン酸化膜２４の加工性はアルミナ膜２３のそれと比較して良好であるため、後に開口部を形成する際にも不都合はない。

なお、スパッタ法で形成されるシリコン酸化膜２４の厚さは、１００ｎｍ以上２００ｎｍ以下程度とすることが好ましい。シリコン酸化膜２４の厚さが１００ｎｍ未満であると、水分の侵入を十分に抑制することができない虞がある。また、スパッタ法での成膜速度は、ＣＶＤ法での成膜速度よりも遅い。更に、ＣＶＤ法で形成されるシリコン酸化膜（層間絶縁膜２５）と比較すると、シリコン酸化膜２４のカバレッジは段差被覆性が低い。このため、シリコン酸化膜２４の厚さは、２００ｎｍ以下とすることが好ましい。

なお、本発明は上記の実施形態に限定されるものではない。例えば、強誘電体材料としてＰＺＴ又はＰＬＺＴ以外に、例えば、ＳＢＴ及びＳＢＴＮ等を用いてもよい。更に、強誘電体膜の成膜方法は、ＭＯＣＶＤ法に限定されず、他の成膜方法、例えば、ゾルゲル法、スパッタ法等を用いてもよい。また、強誘電体キャパシタとして、プレーナ構造のものだけでなくスタック構造のものを形成してもよい。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
強誘電体キャパシタと、
前記強誘電体キャパシタを覆い、前記強誘電体キャパシタへの水分の侵入を抑制する第１の絶縁膜と、
前記強誘電体キャパシタを前記第１の絶縁膜の上から覆い、前記強誘電体キャパシタへの水分の侵入を抑制する前記第１の絶縁膜よりも加工性が高い第２の絶縁膜と、
を有することを特徴とする半導体装置。

（付記２）
前記第１の絶縁膜は、Ａｌ酸化物膜又はＴｉ酸化物膜であることを特徴とする付記１に記載の半導体装置。

（付記３）
前記第２の絶縁膜は、Ｓｉ酸化物膜であることを特徴とする付記１又は２に記載の半導体装置。

（付記４）
前記第２の絶縁膜の厚さは、１００ｎｍ乃至２００ｎｍであることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。

（付記５）
前記強誘電体キャパシタ上に形成され、前記第１の絶縁膜により覆われた金属膜を有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。

（付記６）
前記金属膜は、Ｐｔ膜又はＩｒ膜であることを特徴とする付記５に記載の半導体装置。

（付記７）
前記第２の絶縁膜上に形成された層間絶縁膜を有し、
前記層間絶縁膜、第２の絶縁膜及び第１の絶縁膜に、前記金属膜まで到達する開口部が形成され、
前記開口部内に、バリアメタル膜及びＷ膜が形成されていることを特徴とする付記５又は６に記載の半導体装置。

（付記８）
前記バリアメタル膜は、Ｔｉ膜又はＴｉＮ膜であることを特徴とする付記７に記載の半導体装置。

（付記９）
強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆い、前記強誘電体キャパシタへの水分の侵入を抑制する第１の絶縁膜を形成する工程と、
前記強誘電体キャパシタを前記第１の絶縁膜の上から覆い、前記強誘電体キャパシタへの水分の侵入を抑制する前記第１の絶縁膜よりも加工性が高い第２の絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記１０）
前記第１の絶縁膜として、Ａｌ酸化物膜又はＴｉ酸化物膜を形成することを特徴とする付記９に記載の半導体装置の製造方法。

（付記１１）
前記第１の絶縁膜をスパッタ法により形成することを特徴とする付記９又は１０に記載の半導体装置の製造方法。

（付記１２）
前記第２の絶縁膜として、Ｓｉ酸化物膜を形成することを特徴とする付記９乃至１１のいずれか１項に記載の半導体装置の製造方法。

（付記１３）
前記第２の絶縁膜をスパッタ法により形成することを特徴とする付記１２に記載の半導体装置の製造方法。

（付記１４）
前記第２の絶縁膜の厚さを、１００ｎｍ乃至２００ｎｍとすることを特徴とする付記９乃至１３のいずれか１項に記載の半導体装置の製造方法。

（付記１５）
前記第１の絶縁膜を形成する工程の前に、
前記強誘電体キャパシタ上に金属膜を形成する工程を有することを特徴とする付記９乃至１４のいずれか１項に記載の半導体装置の製造方法。

（付記１６）
前記金属膜として、Ｐｔ膜又はＩｒ膜を形成することを特徴とする付記１５に記載の半導体装置の製造方法。

（付記１７）
前記第２の絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜、第２の絶縁膜及び第１の絶縁膜に、前記金属膜まで到達する開口部を形成する工程と、
前記開口部内に、バリアメタル膜及びＷ膜を形成する工程と、
を有することを特徴とする付記１５又は１６に記載の半導体装置の製造方法。

（付記１８）
前記バリアメタル膜として、Ｔｉ膜又はＴｉＮ膜を形成することを特徴とする付記１７に記載の半導体装置の製造方法。

（付記１９）
前記層間絶縁膜として、ＣＶＤ法によりＳｉ酸化物膜を形成することを特徴とする付記１７又は１８に記載の半導体装置の製造方法。

本発明の実施形態に係る方法によって製造する強誘電体メモリのメモリセルアレイの構成を示す回路図である。 本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｃに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｄに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｅに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｆに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｇに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｈに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。

符号の説明

１：強誘電体キャパシタ
２：ＭＯＳトランジスタ
３：ビット線
４：ワード線
５：プレート線
１１：シリコン基板
１２：素子分離絶縁膜
１３：ＭＯＳトランジスタ
１４：酸化防止膜
１５：ＳｉＯ₂膜
１６：Ｐｔ膜
１７：ＰＬＺＴ膜
１８：ＩｒＯ₂膜
１９：キャップ膜
２０：下部電極
２１：容量絶縁膜
２２：上部電極
２３：アルミナ膜
２４：ＳｉＯ₂膜
２５：層間絶縁膜
２６：孔
２７：グルー膜
２８：Ｗ膜
２９：配線

Claims (10)

1. 強誘電体キャパシタと、
   前記強誘電体キャパシタを覆い、前記強誘電体キャパシタへの水分の侵入を抑制する第１の絶縁膜と、
   前記強誘電体キャパシタを前記第１の絶縁膜の上から覆い、前記強誘電体キャパシタへの水分の侵入を抑制する前記第１の絶縁膜よりも加工性が高い第２の絶縁膜と、
   を有することを特徴とする半導体装置。
2. 前記第１の絶縁膜は、Ａｌ酸化物膜又はＴｉ酸化物膜であることを特徴とする請求項１に記載の半導体装置。
3. 前記強誘電体キャパシタ上に形成され、前記第１の絶縁膜により覆われた金属膜を有することを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第２の絶縁膜上に形成された層間絶縁膜を有し、
   前記層間絶縁膜、第２の絶縁膜及び第１の絶縁膜に、前記金属膜まで到達する開口部が形成され、
   前記開口部内に、バリアメタル膜及びＷ膜が形成されていることを特徴とする請求項３に記載の半導体装置。
5. 強誘電体キャパシタを形成する工程と、
   前記強誘電体キャパシタを覆い、前記強誘電体キャパシタへの水分の侵入を抑制する第１の絶縁膜を形成する工程と、
   前記強誘電体キャパシタを前記第１の絶縁膜の上から覆い、前記強誘電体キャパシタへの水分の侵入を抑制する前記第１の絶縁膜よりも加工性が高い第２の絶縁膜を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
6. 前記第１の絶縁膜として、Ａｌ酸化物膜又はＴｉ酸化物膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記第２の絶縁膜として、Ｓｉ酸化物膜を形成することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
8. 前記第２の絶縁膜をスパッタ法により形成することを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記第１の絶縁膜を形成する工程の前に、
   前記強誘電体キャパシタ上に金属膜を形成する工程を有することを特徴とする請求項５乃至８のいずれか１項に記載の半導体装置の製造方法。
10. 前記第２の絶縁膜上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜、第２の絶縁膜及び第１の絶縁膜に、前記金属膜まで到達する開口部を形成する工程と、
    前記開口部内に、バリアメタル膜及びＷ膜を形成する工程と、
    を有することを特徴とする請求項９に記載の半導体装置の製造方法。

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