KR100692468B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 고밀도화에 따른 각종 불량을 회피할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 과제로 한다.
강유전체 커패시터를 형성한 후, 강유전체 커패시터의 상부 전극(22) 위에, Ti 또는 Ir로 이루어지는 캡 막(19)을 형성한다. 그 후에 강유전체 커패시터를 덮는 알루미나 막(23)을 보호막으로서 형성한다. 또한 강유전체 커패시터를 알루미나 막(23)의 위로부터 덮는 SiO2막을 스퍼터링법에 의해 형성한다. 층간 절연막(25)을 형성한 후, 캡 막(19) 및 하부 전극(20)까지 도달하는 개구부(26)를 각각 형성하고, 그 내부에 Ti 또는 TiN으로 이루어지는 배리어 메탈막(27) 및 W막(28)을 형성함으로써 과제를 해결한다.
반도체 장치, 강유전체 커패시터, 배리어 메탈막, W막
Description
도 1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리의 메모리 셀 어레이의 구성을 나타낸 회로도.
도 2a는 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2b는 도 2a에 이어지는 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2c는 도 2b에 이어지는 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2d는 도 2c에 이어지는 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2e는 도 2d에 이어지는 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2f는 도 2e에 이어지는 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2g는 도 2f에 이어지는 강유전체 메모리의 제조 방법을 공정순으로 나타 낸 단면도.
도 2h는 도 2g에 이어지는 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2i는 도 2h에 이어지는 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 강유전체 커패시터
2 : MOS 트랜지스터
3 : 비트선
4 : 워드선
5 : 플레이트선
11 : 실리콘 기판
12 : 소자분리 절연막
13 : MOS 트랜지스터
14 : 산화방지막
15 : SiO2막
16 : Pt막
17 : PLZT막
18 : IrO2막
19 : 캡막
20 : 하부 전극
21 : 용량 절연막
22 : 상부 전극
23 : 알루미나 막
24 : SiO2막
25 : 층간 절연막
26 : 개구부
27 : 접착막
28 : W막
29 : 배선
본 발명은 강유전체 메모리에 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 강유전체 메모리에서는, 강유전체 커패시터의 상부 전극(IrOx 전극) 및 하부 전극(Pt전극)에 A1배선이 접속되어 있다. 다만, 예를 들면 0.35μm의 설계 룰에서는, A1배선에는 A1막과 각 전극 사이에 100nm이상의 두께의 배리어 메탈 막(TiN막)이 필요하다. 특히, 150nm 이상인 것이 바람직하다. 이것은 상부 전극과 A1막 사이의 저항의 상승 및 하부 전극과 A1막의 반응을 억제하기 위한 것이다. 상부 전극 중의 산소에 의해 배리어 메탈막이 산화되기 때문에, 배리어 메탈막이 얇아지면, 충분한 효과를 얻을 수 없다. 한편, 강유전체 커패시터가 존재하지 않는 논리 디바이스에서는 동일한 위치에 형성되는 A1 배선용의 배리어 메탈막으로서는, 예를 들면 두께가 60nm인 Ti 막 및 두께가 30nm인 TiN막이 이용되고 있다. 즉, 강유전체 커패시터를 구비한 반도체 장치에서는 더욱 두꺼운 배리어 메탈막이 필요하게 되는 것이다.
또한 최근에는, 강유전체 메모리에도 고밀도화의 요청이 높아지고 있다. 그러나, 밀도가 향상하는 동시에, Al막의 가공이 곤란해진다. 또한 안정한 가공 정밀도를 얻기 위해서는 A1막의 두께가 얇은 쪽이 좋다. 이 때문에, 예를 들면 0.18μm 이하의 설계 룰에서는, 배리어 메탈막을 두껍게 한다는 것이 곤란해진다.
[비특허문헌 1] Extended Abstracts of l996 International Conference on Solid State Devices and Materials, pp.800-802.
본 발명은 고밀도화에 따르는 각종 불량을 회피할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
안정한 가공을 실현하는 수단 중 하나로서, 강유전체 메모리에 있어서도, 다른 논리 디바이스와 동일한 A1배선 구조를 채용하는 것을 들 수 있다. 다만, 이를 위해서는, 상부 전극 및 하부 전극에 Al배선을 직접 접속하는 것이 아니라, W플러그를 접속하는 것이 필요하다.
그러나, 상부 전극에 W플러그를 접속하기 위해서는, 고온의 환원 분위기하에서 W막을 형성할 필요가 있다. 그리고 W막의 형성시에 수소가 발생한다. 이 수소는 W플러그의 접착막인 TiN 막에 의해 대부분은 차단되지만, 수소의 발생량이 많아지면, TiN막의 차단을 타고 넘어 상부 전극까지 이르는 수소도 존재하게 된다. 이 결과, 상부 전극을 구성하는 IrOx가 환원되어, 상부 전극이 체적수축을 일으키고, 접착막과 상부 전극 사이에 공극이 발생한다. 이 때문에, 상부 전극의 콘택트 저항이 불안정해지고 만다.
또한, 지금까지도, 상부 전극에 Al배선이 접속된 구조에 있어서, 이 Al 배선보다 상방의 배선에 W플러그가 접속된 것도 존재한다. 다만, 이 구조에서는, 상부 전극의 콘택트 저항이 문제가 되는 일은 없었다. 이것은 W막이 상부 전극으로부터 분리되어 있고, 또한 수소의 이동을 차단하는 배리어 메탈막이 상부 전극과 W막 사이에 복수 존재하고 있기 때문인 것으로 생각된다.
또한, W플러그의 접착막으로서는, Ti막 또는 TiN막을 사용하는 것이 많다.그런데, IrOx로 이루어지는 상부 전극 위에 Ti막 또는 TiN막을 형성하면, IrOx 중의 산소에 의해 접착막이 산화되어서, 콘택트 저항이 상승해버린다.
그래서, 상부 전극과 접착막 사이에 Pt 및 Ir등의 산소를 포함하지 않는 금속의 막을 형성하는 것이 생각된다. 이러한 막(캡 막)을 상부 전극과 접착막 사이에 형성함으로써, 접착막의 산화를 막을 수 있고, 상부 전극의 콘택트 저항을 안정 시킬 수 있다.
그러나, 단지 이러한 캡막을 설치한 것만으로는, 캡막의 촉매작용에 의해, 수소가 발생해서 강유전체 커패시터의 강유전체 특성이 열화될 우려가 있다. 즉, 층간 절연막으로서 플라즈마 TEOS막 등의 CVD 산화막이 사용된 경우, 그 내부의 수분이 캡막까지 이르면, 캡막을 구성하는 촉매금속의 영향에 의해 수소가 발생하는 것이다.
종래, 강유전체 메모리에는, 보호막으로서 알루미나 막 및 TiO2막 등이 형성되어 있지만, 촉매작용에 의한 수소의 발생에 연계되는 수분의 침입까지도 상정한 것은 아니다. 수소가 발생하면, 이 수소에 의해 강유전체막의 성분이 환원되어, 수소 열화가 생기고 만다. 또한, 이들의 보호막은 스퍼터링법으로 형성되기 때문에, 커버리지(coverage)가 그다지 좋지 않고, 캡막이 존재하지 않는 경우에도, 문제가 안되는 정도의 수분의 침입은 생기고 있다. 그런데, 캡막이 존재하면, 동일한 정도의 수분의 침입에 대하여 발생하는 수소의 량이 현저하게 많아지기 때문에, 종래의 보호막에서는 충분하다고는 말할 수 없다. 보호막을 두텁게 하면 수분의 침입을 더욱 억제하는 가능하지만, 보호막의 가공(예를 들면, 콘택트홀의 형성)이 곤란해진다고 하는 다른 문제가 생겨버린다.
또한 비특허문헌 1에는, SBT(SrBi2Ta2O9)로 이루어지는 용량절연막을 구비한 강유전체 커패시터의 보호막으로서, 스퍼터링법으로 SiO2막을 형성하는 방법이 개시되어 있다. 그러나, PZT(Pb(Zr, Ti)O3)로 이루어지는 용량절연막을 구비한 강유전 체 커패시터의 보호막으로서, 알루미나 막 대신에 SiO2막을 사용할 수는 없다. 이것은, 알루미나 막이 수분의 침입을 방지할 뿐만 아니라, PZT막 중의 Pb의 탈리(脫離)를 방지하고 있는 것에 대해, 스퍼터링법으로 형성된 SiO2막은 Pb의 탈리를 방지 하는 것을 할 수 없기 때문이다.
그리고, 본원 발명자는 상기 과제를 해결하도록 예의검토를 거듭한 결과, 이하에 나타낸 발명의 여러 실시예에 상달했다.
본 발명에 따른 반도체 장치에 있어서는, 강유전체 커패시터가 상기 강유전체 커패시터로의 수분의 침입을 억제하는 제 1 절연막에 의해 덮여져 있다. 또한 상기 강유전체 커패시터는 상기 강유전체 커패시터로의 수분의 침입을 억제하는 상기 제 1 절연막보다도 가공성이 높은 제 2 절연막에 의해 상기 제 1 절연막 위로부터 덮여져 있다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 강유전체 커패시터를 형성한 후, 상기 강유전체 커패시터를 덮고, 상기 강유전체 커패시터로의 수분의 침입을 억제하는 제 1 절연막을 형성한다. 그리고, 상기 강유전체 커패시터를 상기 제 1 절연막 위로부터 덮고, 상기 강유전체 커패시터로의 수분의 침입을 억제하는 상기 제 1 절연막보다도 가공성이 높은 제 2 절연막을 형성한다.
이하, 본 발명의 실시예에 대해서, 첨부의 도면을 참조해서 구체적으로 설명한다. 도 1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타낸 회로도다.
이 메모리 셀 어레이에는, 일 방향으로 뻗는 복수 개의 비트선(3), 및 비트선(3)이 뻗는 방향에 대하여 수직한 방향으로 뻗는 복수 개의 워드선(4) 및 플레이트선(plate line)(5)이 마련되어 있다. 또한 이들의 비트선(3), 워드선(4) 및 플레이트선(5)이 구성하는 격자와 정합(整合)하도록 하여, 복수개의 본 실시예에 따른 강유전체 메모리의 메모리 셀이 어레이 모양으로 배치되어 있다. 각 메모리 셀에는 강유전체 커패시터(1) 및 MOS 트랜지스터(2)가 마련되어 있다.
MOS 트랜지스터(2)의 게이트는 워드선(4)에 접속되어 있다. 또한 MOS 트랜지스터(2)의 한쪽의 소스·드레인은 비트선(3)에 접속되고, 다른쪽 소스·드레인은 강유전체 커패시터(1)의 한쪽의 전극에 접속되어 있다. 그리고, 강유전체 커패시터(1)의 다른쪽의 전극이 플레이트선(5)에 접속되어 있다. 또한, 각 워드선(4) 및 플레이트선(5)은 이들이 뻗는 방향과 동일한 방향으로 늘어서 있는 복수개의 MOS 트랜지스터(2)에 의해 공유되어 있다. 마찬가지로, 각 비트선(3)은 이것이 뻗는 방향과 동일한 방향으로 늘어서 있는 복수개의 MOS 트랜지스터(2)에 의해 공유되어 있다. 워드선(4) 및 플레이트선(5)이 뻗는 방향, 비트선(3)이 뻗는 방향은 각각 행 방향과 열 방향으로 부르는 것이 있다.
이와 같이 구성된 강유전체 메모리의 메모리 셀 어레이에서는 강유전체 커패시터(1)에 마련되어진 강유전체막의 분극 상태에 따라 데이터가 기억된다.
다음으로 본 발명의 실시예에 관하여 설명한다. 다만, 여기에서는, 편의상, 강유전체 메모리의 단면구조에 대해서는 그 제조 방법과 함께 설명한다. 도 2a 내지 도 2i는 본 발명의 제 1 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타낸 단면도이다.
본 실시예에서는 우선, 도 2a에 나타낸 바와 같이, 실리콘 기판(11)의 표면에 소자분리 절연막(12)을 형성한다. 다음에 소정의 활성 영역(트랜지스터 형성 영역)에, 각각 불순물을 선택적으로 도입하여 웰(도시 생략)을 형성한다. 실리콘 기판(11)의 도전형은 p형 또는 n형 중 어느 하나이어도 좋다. 그 다음에, 활성영역 내에, LDD구조의 MOS 트랜지스터(13)를 형성한다. 이 MOS트랜지스터는 도 1 중의 MOS 트랜지스터(2)에 상당한다. 그 후에 MOS 트랜지스터(13)를 덮는 산화 방지막(14)을 CVD법에 의해 형성한다. 산화 방지막(14)으로서는, 예를 들면 SiON막을 형성한다. 계속해서, 산화 방지막(14) 위에, 예를 들면 SiO2막(15)을 CVD법에 의해 형성한다. 또한, SiO2막(15)을 형성할 때는, 반응 가스로서 예를 들면 TEOS (tetraethylorthosilicate)을 사용한다.
다음으로, 도 2b에 나타낸 바와 같이, 화학기계연마(CMP)법에 의해 SiO2막(15)을 상면으로부터 연마해서 평탄화한다.
다음으로, 도 2c에 나타낸 바와 같이, SiO2막(15) 위에 하부 전극이 되는 Pt막(16)(하부 전극막)을 스퍼터링법에 의해 형성한다. 그 후에 동일하게, 도 2c에 나타낸 바와 같이, Pt막(16) 위에 강유전체 커패시터의 용량절연막이 되는 PLZT ((Pb, La)(Zr, Ti)O3)막(17)(강유전체막)을 스퍼터링법에 의해 비정질 상태에서 형성한다. 계속해서, 동일하게, 도 2c에 나타낸 바와 같이, PLZT막(17) 위에 강유전 체 커패시터의 상부 전극이 되는 산화이리듐(IrO2)막(18)(상부 전극막)을 스퍼터링법에 의해 형성한다. 또한 동일하게, 도 2c에 나타낸 바와 같이, IrO2막(18) 위에 캡막(19)을 형성한다. 캡막으로서는, 예를 들면 Pt막 또는 Ir막 등을 형성한다.
다음에 도 2d에 나타낸 바와 같이, 캡막(19) 위에 강유전체 커패시터의 상부 전극의 패턴 형상을 갖는 레지스트 패턴(도시 생략)을 형성하고, 이 레지스트 패턴을 마스크로 하여 캡막(19) 및 IrO2막(18)을 에칭한다. 그 결과, 도 2d에 나타낸 바와 같이, IrO2막(18)으로부터 상부 전극(22)을 얻을 수 있다. 그 다음에, 레지스트 패턴을 제거하고, 강유전체 커패시터의 용량절연막의 패턴 형상을 갖는 레지스트 패턴(도시 생략)을 새롭게 형성하고, 이 레지스트 패턴을 마스크로 하여 PLZT막(17)을 에칭한다. 그 결과, 도 2d에 나타낸 바와 같이, PLZT막(17)으로부터 용량절연막(21)을 얻을 수 있다. 그 후에 레지스트 패턴을 제거하고, 강유전체 커패시터의 하부 전극의 패턴 형상을 갖는 레지스트 패턴(도시 생략)을 새롭게 형성하고, 이 레지스트 패턴을 마스크로 하여 Pt막(16)을 에칭한다. 그 결과, 도 2d에 나타낸 바와 같이, Pt막(16)으로부터 하부 전극(20)을 얻을 수 있고, 강유전체 커패시터가 형성된다. 이 강유전체 커패시터는, 도 1중의 강유전체 커패시터(1)에 상당한다.
계속해서, 도 2e에 나타낸 바와 같이, 보호막으로서 강유전체 커패시터를 덮는 알루미나 막(23)을 스퍼터링법으로 형성한다.
다음으로, 도 2f에 나타낸 바와 같이, 알루미나 막(23) 위로부터 강유전체 커패시터를 덮는 실리콘 산화막(24)을 스퍼터링법으로 형성한다. 알루미나 막(23) 대신에 Ti 산화물막을 형성해도 좋다.
다음으로, 도 2g에 나타낸 바와 같이, 전면에 층간 절연막(25)을 형성한다.층간 절연막(25)으로서는, 예를 들면 실리콘 산화막을 CVD법에 의해 형성한다. 그 후에 층간 절연막(25)의 평탄화를 행한다.
계속해서, 도 2h에 나타낸 바와 같이, 층간 절연막(25)에 캡막(19) 및 하부 전극(20)까지 도달하는 개구부(26)를 각각 형성하고, 각 개구부(26) 내에 접착막(27) 및 W막(28)을 형성한다. 즉, W플러그를 형성한다. 접착막(27)으로서는, 예를 들면 Ti막 또는 TiN막을 형성한다.
다음으로, 도 2i에 나타낸 바와 같이, W플러그에 접속되는 배선(29)을 층간 절연막(25) 위에 형성한다. 배선(29)으로서는, 예를 들면 배리어 메탈막 및 A1막을 포함하는 것을 형성한다.
그리고, 도면에는 나타내지 않았지만, 또한 층간 절연막의 형성, 콘택트 플러그의 형성 및 아래로부터 제 2 층째 이후의 배선의 형성 등을 행한다. 그리고, 예를 들면 TEOS 산화막 및 SiN막으로 이루어지는 커버 막을 형성해서 강유전체 커패시터를 갖는 강유전체 메모리를 완성시킨다.
이러한 실시예에 있어서는, 스퍼터링법으로 형성된 실리콘 산화막(24)은 수분을 포함하고 있지 않고, 또한 치밀하다. 이 때문에, 알루미나 막(23)과 마찬가지로, 그 주위로부터의 강유전체 커패시터로의 수분의 침입이 억제될 수 있다. 따라서, 알루미나 막(23) 및 실리콘 산화막(24)에 의해 수분의 침입이 억제되기 때문에, 그 양이 현저하게 저감되어, 촉매금속을 포함하는 캡막(19)이 존재하고 있어도, PLZT막(17)의 강유전체 특성의 열화가 억제된다. 또한 알루미나 막(23)이 존재하고 있기 때문에, PLZT막(17)으로부터 Pb가 탈리하지도 않는다. 또한 실리콘 산화막(24)의 가공성은 알루미나 막(23)의 것과 비교하여 양호하기 때문에, 후에 개구부를 형성할 때에도 불량이 없다.
또한, 스퍼터링법으로 형성되는 실리콘 산화막(24)의 두께는 100nm이상 200n m이하 정도로 하는 것이 바람직하다. 실리콘 산화막(24)의 두께가 100nm미만이면, 수분의 침입을 충분하게 억제할 수 없을 우려가 있다. 또한 스퍼터링법에서의 성막 속도는 CVD법에서의 성막 속도보다도 느리다. 또한 CVD법에서 형성되는 실리콘 산화막(층간 절연막(25))과 비교하면, 실리콘 산화막(24)의 커버리지는 단차 피복성이 낮다. 이 때문에, 실리콘 산화막(24)의 두께는 200nm이하로 하는 것이 바람직하다.
또한, 본 발명은 상기의 실시예에 한정되는 것은 아니다. 예를 들면 강유전체재료로서 PZT 또는 PLZT 이외에, 예를 들면 SBT 및 SBTN 등을 이용해도 좋다. 또한 강유전체막의 성막 방법은 MOCVD법에 한정되지 않고, 다른 성막 방법, 예를 들면 졸겔법, 스퍼터링법등 을 이용해도 좋다. 또한 강유전체 커패시터로서 플래너(planar)구조의 것뿐만 아니라 스택 구조의 것을 형성해도 좋다.
이하, 본 발명의 각종 태양을 부기로 하여 하나로 합쳐 기재한다.
(부기 1)
강유전체 커패시터와,
상기 강유전체 커패시터를 덮고, 상기 강유전체 커패시터로의 수분의 침입을 억제하는 제 1 절연막과,
상기 강유전체 커패시터를 상기 제 1 절연막의 위로부터 덮고, 상기 강유전체 커패시터로의 수분의 침입을 억제하는 상기 제 1 절연막보다도 가공성이 높은 제 2 절연막을 갖는 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 제 1 절연막은 Al산화물막 또는 Ti산화물막인 것을 특징으로 하는 부기1에 기재된 반도체 장치.
(부기 3)
상기 제 2 절연막은 Si산화물막인 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4)
상기 제 2 절연막의 두께는 100nm 내지 200nm인 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치.
(부기 5)
상기 강유전체 커패시터 위에 형성되고, 상기 제 1 절연막에 의해 덮여진 금속막을 갖는 것을 특징으로 하는 부기 1 내지 4 중 어느 하나에 기재된 반도체 장치.
(부기 6)
상기 금속막은 Pt막 또는 Ir막인 것을 특징으로 하는 부기 5에 기재된 반도 체 장치.
(부기 7)
상기 제 2 절연막 위에 형성된 층간 절연막을 갖고,
상기 층간 절연막, 제 2 절연막 및 제 1 절연막에, 상기 금속막까지 도달하는 개구부가 형성되고,
상기 개구부 내에, 배리어 메탈막 및 W막이 형성되는 것을 특징으로 하는 부기 5 또는 6에 기재된 반도체 장치.
(부기 8)
상기 배리어 메탈막은 Ti막 또는 TiN막인 것을 특징으로 하는 부기 7에 기재된 반도체 장치.
(부기 9)
강유전체 커패시터를 형성하는 공정과,
상기 강유전체 커패시터를 덮고, 상기 강유전체 커패시터로의 수분의 침입을 억제하는 제 1 절연막을 형성하는 공정과,
상기 강유전체 커패시터를 상기 제 1 절연막 위로부터 덮고, 상기 강유전체 커패시터로의 수분의 침입을 억제하는 상기 제 1 절연막보다도 가공성이 높은 제 2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 10)
상기 제 1 절연막으로서, A1산화물막 또는 Ti산화물막을 형성하는 것을 특징으로 하는 부기 9에 기재된 반도체 장치의 제조 방법.
(부기 11)
상기 제 1 절연막을 스퍼터링법에 의해 형성하는 것을 특징으로 하는 부기 9또는 10에 기재된 반도체 장치의 제조 방법.
(부기 12)
상기 제 2 절연막으로서, Si산화물막을 형성하는 것을 특징으로 하는 부기 9내지 11 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 13)
상기 제 2 절연막을 스퍼터링법에 의해 형성하는 것을 특징으로 하는 부기 12에 기재된 반도체 장치의 제조 방법.
(부기 14)
상기 제 2 절연막의 두께를, 100nm 내지 200nm로 하는 것을 특징으로 하는 부기 9 내지 13 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 15)
상기 제 1 절연막을 형성하는 공정 전에,
상기 강유전체 커패시터 위에 금속막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 9 내지 14 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 16)
상기 금속막으로서 Pt막 또는 Ir막을 형성하는 것을 특징으로 하는 부기 15에 기재된 반도체 장치의 제조 방법.
(부기 17)
상기 제 2 절연막 위에 층간 절연막을 형성하는 공정과,
상기 층간 절연막, 제 2 절연막 및 제 1 절연막에, 상기 금속막까지 도달하는 개구부를 형성하는 공정과,
상기 개구부 내에 배리어 메탈막 및 W막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 15 또는 16에 기재된 반도체 장치의 제조 방법.
(부기 18)
상기 배리어 메탈막으로서 Ti막 또는 TiN막을 형성하는 것을 특징으로 하는 부기 17에 기재된 반도체 장치의 제조 방법.
(부기 19)
상기 층간 절연막으로서 CVD법에 의해 Si산화물막을 형성하는 것을 특징으로 하는 부기 17 또는 18에 기재된 반도체 장치의 제조 방법.
이상의 설명에 따르면, 본 발명은 강유전체 커패시터가 제 1 및 제 2 절연막에 의해 덮여져 있기 때문에, 수분이 대부분 강유전체 커패시터까지 도달할 수 없다. 따라서, 촉매금속을 포함하는 캡막을 설치해도, 수소 열화는 생기기 어렵다.또한 강유전체 커패시터의 용량절연막으로서 PZT막을 사용할 경우에는, 제 1 절연막으로서 알루미나 막 등을 사용하면, Pb의 외부 방향 확산도 억제된다. 또한 제 2 절연막으로서, 가공성이 제 1 절연막보다도 높은 것을 사용할 수 있기 때문에, 단지 제 1 절연막을 두텁게 한 경우보다 높은 가공성을 얻을 수 있다.
Claims (14)
- 강유전체 커패시터와,상기 강유전체 커패시터 상에 형성된 귀금속막과,상기 강유전체 커패시터 및 상기 귀금속막을 덮고, 상기 강유전체 커패시터로의 수분의 침입을 억제하는 제 1 절연막과,상기 강유전체 커패시터를 상기 제 1 절연막 위로부터 덮고, 상기 강유전체 커패시터로의 수분의 침입을 억제하는 상기 제 1 절연막보다도 가공성이 높은 제 2 절연막과,상기 제 2 절연막 상에 형성된 층간 절연막을 구비하며,상기 층간 절연막, 상기 제 2 절연막 및 상기 제 1 절연막에 상기 귀금속막까지 도달하는 개구부가 형성되고,상기 개구부 내에 배리어 매탈막 및 W 막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 절연막은 Al산화물막 또는 Ti산화물막인 것을 특징으로 하는 반도체 장치.
- 삭제
- 삭제
- 강유전체 커패시터를 형성하는 공정과,상기 강유전체 커패시터 상에 귀금속막을 형성하는 공정과,상기 강유전체 커패시터 및 상기 귀금속막을 덮고, 상기 강유전체 커패시터로의 수분의 침입을 억제하는 제 1 절연막을 형성하는 공정과,상기 강유전체 커패시터를 상기 제 1 절연막 위로부터 덮고, 상기 강유전체 커패시터로의 수분의 침입을 억제하는 상기 제 1 절연막보다도 가공성이 높은 제 2 절연막을 형성하는 공정과,상기 제 2 절연막 상에 층간 절연막을 형성하는 공정과,상기 층간 절연막, 상기 제 2 절연막 및 상기 제 1 절연막에 상기 귀금속막까지 도달하는 개구부를 형성하는 공정과,상기 개구부 내에 배리어 매탈막 및 W 막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 5 항에 있어서,상기 제 1 절연막으로서 A1산화물막 또는 Ti산화물막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 5 항 또는 제 6 항에 있어서,상기 제 2 절연막으로서, Si산화물막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 7 항에 있어서,상기 제 2 절연막을 스퍼터링법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 삭제
- 삭제
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 절연막은 스퍼터링법에 의해 형성된 막인 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 절연막은 Si 산화막인 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 강유전체 커패시터는,하부 전극과,상기 하부 전극 상에 형성된 강유전체막과,상기 강유전체막 상에 형성된 산화이리듐막으로 이루어진 상부 전극을 구비하며,상기 귀금속막은 상기 상부 전극 상에 형성된 Pt 막 또는 Ir 막인 것을 특징으로 하는 반도체 장치.
- 제 5 항 또는 제 6 항에 있어서,상기 강유전체 커패시터를 형성하는 공정은,하부 전극을 형성하는 공정과,상기 하부 전극 상에 강유전체막을 형성하는 공정과,상기 강유전체막 상에 산화이리듐막으로 이루어진 상부 전극을 형성하는 공정을 구비하며,상기 귀금속막을 형성하는 공정은 상기 상부 전극 상에 Pt 막 또는 Ir 막을 형성하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
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