KR20080076750A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 FeRAM의 강유전체 커패시터(capacitor)의 수소나 수분에 의한 열화를 억제하는 것을 과제로 한다.
강유전체막을 갖는 강유전체 커패시터를 구비하는 반도체 장치의 제조 방법으로서, 강유전체 커패시터 위에 다층 배선을 갖는 층간 절연막을 형성하는 공정과, 층간 절연막 내에 의사(擬似) 콘택트 홀 및 콘택트 홀을 형성하는 공정과, 의사 콘택트 홀 및 콘택트 홀 내에 도전성 재료를 매립하여, 의사 플러그 및 전기 접속용 플러그를 형성하는 공정을 가지며, 층간 절연막은 강유전체 커패시터 위에 형성된 제 1 층을 포함하고, 의사 콘택트 홀은 상기 제 1 층 내에 형성되어 있다.
Figure P1020080012187
MOS 트랜지스터, 게이트 산화막, 강유전체 커패시터, TiN막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 강유전체 커패시터(capacitor)를 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
강유전체 메모리(Ferro-electric Random Access Memory, FeRAM)는 강유전체막을 이용하여 구성된 강유전체 커패시터를 구비하는 불휘발성 메모리이다. FeRAM은 고속 동작이 가능하며, 저소비 전력이고, 기입/판독의 내구성이 우수하다는 특징을 갖고 있다. FeRAM의 강유전체 커패시터에 사용되는 강유전체막으로서는, 티탄산 지르콘산납(PbZr1-xTixO3, PZT) 등을 들 수 있다.
그런데, 그러한 PZT 등의 강유전체막은, 수소나 수분에 의해 열화되기 쉽다는 성질을 갖고 있다. 수소나 수분은 외부로부터 침입하거나, 또는 FeRAM의 형성 과정에서 생긴다. 그 때문에, 통상의 FeRAM에서는, 그 강유전체 커패시터 부분을 산화알루미늄(AlO)막 등으로 덮어, 수소나 수분의 강유전체 커패시터에의 도달을 방지하는 구조가 채용되고 있다(예를 들면, 특허문헌 1 참조.).
[특허문헌 1] 일본국 특허공개 2005-268617호 공보
그러나, FeRAM에 있어서, 예를 들면, 강유전체 커패시터를 포함하는 층에 사용되고 있는 층간 절연막에 수분이 비교적 많이 함유되어 있으면, 가령 강유전체 커패시터를 AlO막 등으로 덮고 있다고 해도, 층간 절연막 중의 수분이 강유전체 커패시터의 강유전체막을 열화시켜 버리는 경우가 있다는 문제가 있었다. 층간 절연막을, 수분의 함유량이 비교적 적어지는 조건으로 형성하는 방법도 검토되고 있다. 그러나, 그래도 메모리 셀 어레이의 단부(端部) 등과 같이 강유전체 커패시터 부근에 넓은 층간 절연막 영역이 존재하는 경우에는, 층간 절연막 중의 수분에 의해 강유전체 커패시터의 강유전체막이 열화되어 버려, 그러한 형성 방법을 채용하는 것만으로는 충분하지 않은 것이 현 실정이다.
또한, FeRAM의 강유전체 커패시터를 포함하는 층 위에는, 통상, 회로를 구성하는 전기 전도용의 배선이 형성된 배선층이 설치된다. 그러나, 배선층 내의 배선의 밀도, 특히 강유전체 커패시터의 근방에 형성되는 배선의 밀도가 작은 경우에는, 결과적으로 그 배선층에 차지하는 층간 절연막의 체적이 늘어나게 된다. 그 때문에, 가령 층간 절연막을 수분이 적어지는 조건으로 형성했다고 해도, 역시 층간 절연막 중의 수분에 의해 강유전체 커패시터의 강유전체막이 열화되어 버리는 경우가 있다는 문제가 있었다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 수소나 수분에 의한 열화가 효과적으로 억제된 강유전체 커패시터를 구비하는 반도체 장치 및 그 제조 방법 을 제공하는 것을 목적으로 한다.
본 발명에서는, 상기 과제를 해결하기 위해서, 강유전체막을 갖는 강유전체 커패시터와, 상기 강유전체 커패시터 위에 형성된 제 1 층을 갖는 층간 절연막과, 상기 강유전체 커패시터에 접속하는 플러그 및 배선과, 상기 강유전체 커패시터 근방의 의사(擬似) 플러그를 갖는 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명에서는, 강유전체 커패시터를 구비하는 반도체 장치의 다층 구조를 구성하는 층간 절연막에, 전기 전도용 플러그 및 배선과 함께, 의사 플러그를 설치하도록 했다. 이에 따라, 층간 절연막의 체적을 감소시켜서, 그 층간 절연막 중의 수분에 의한 강유전체 커패시터의 열화를 억제하는 것이 가능하게 되기 때문에, 강유전체 커패시터를 구비하는 고성능·고품질의 반도체 장치가 실현 가능하게 된다.
본 발명의 실시예는, 도면을 참조하여 이하와 같이 상세하게 설명된다.
우선, FeRAM의 기본 구성은 이하와 같이 설명된다.
도 1은 FeRAM의 요부 단면 모식도이다. 또한, 도 1은 FeRAM의 메모리 셀의 요부가 도시되어 있다. 도 1중, FeRAM의 로직부에 대해서는 그 도시가 생략되어 있다.
도 1에 나타낸 FeRAM은 반도체 기판, 예를 들면, 실리콘(Si) 기판(2)을 사용하여 형성된 MOS(Metal 0xide Semiconductor) 트랜지스터(3)와, MOS 트랜지스터(3) 에 전기적으로 접속된 강유전체 커패시터(4)를 구비하고 있다.
Si 기판(2)에는, 예를 들면, STI(Shallow Trench Isolation)법을 이용하여 소자 분리 영역(5)이 형성되어 있다. Si 기판(2)에서, 소자 분리 영역(5)에 의해 획정된 영역에는, 소정 도전형의 웰(6)이 형성되어 있다.
MOS 트랜지스터(3)는 웰(6)이 형성된 Si 기판(2) 위에, 게이트 산화막(3a)을 통하여, 게이트 전극(3b)이 형성되어 있다. 게이트 전극(3b)은 그 표층부가 실리사이드화되어 있다. 게이트 전극(3b)의 측벽에는, 사이드월(3c)이 형성되어 있다. 또한, 게이트 전극(3b) 양측의 Si 기판(2) 내에는, 익스텐션 영역(3d, 3e), 소스 영역(3f) 및 드레인 영역(3g)이 형성되어 있다.
Si 기판(2) 위에는, MOS 트랜지스터(3)를 덮는 커버막(7)이 형성되어 있다. 커버막(7)은, 예를 들면, 산화 실리콘(SiO)막과 질화 실리콘(SiN)막의 적층막으로 이루어진다. 이 커버막(7) 위에는, 예를 들면, 테트라에톡시실란(TEOS)을 이용하여 형성되는 SiO막(TEOS 산화막)에 의해, 제 1 층간 절연막(8)이 형성되어 있다. MOS 트랜지스터(3)의 소스 영역(3f) 및 드레인 영역(3g)에는, 이 제 1 층간 절연막(8) 및 커버막(7)을 관통하는 콘택트 홀에 확산 방지막(9a)을 통하여 플러그(9)가 접속되어 있다. 확산 방지막(9a)은, 예를 들면, 티탄(Ti)막과 질화 티탄(TiN)막의 적층막(Ti/TiN막)으로 이루어진다. 플러그(9)에는, 텅스텐(W)막(9b)이 형성된다.
제 1 층간 절연막(8) 위에는, 후술하는 산소 분위기 중에서의 어닐링시에 플러그(9)가 산화되어 버리는 것을 방지하기 위한, 산화 방지막(10)이 형성되어 있 다. 산화 방지막(10)은, 예를 들면, 산화 질화 실리콘(SiON)막과 TEOS 산화막의 적층막으로 이루어진다. 또한, 이 산화 방지막(10) 위에는, AlO막(11)을 통하여, 하부 전극(4a), 강유전체막(4b), 상부 전극(4c)이 차례로 적층되어, 강유전체 커패시터(4)가 구성되어 있다. 하부 전극(4a)은, 예를 들면, 백금(Pt)막으로 이루어진다. 강유전체막(4b)은, 예를 들면, PZT막으로 이루어진다. 상부 전극(4c)은, 예를 들면, 산화 이리듐(IrO)막으로 이루어진다.
강유전체 커패시터(4)는 표면이 전체적으로 AlO막(11)에 의해 덮여 있다. AlO막(11) 위에는, 예를 들면, TEOS 산화막으로 이루어지는 제 2 층간 절연막(12)이 형성되어 있다. 강유전체 커패시터(4)의 하부 전극(4a) 및 상부 전극(4c)에는 각각, 제 2 층간 절연막(12) 및 AlO막(11)을 관통하는 콘택트 홀에, 예를 들면, TiN막으로 이루어지는 배리어 메탈막(13a, 14a)을 통하여 W막(13b, 14b)이 형성된 플러그(13, 14)가 접속되어 있다. 또한, 마찬가지로, 제 2 층간 절연막(12), AlO막(11) 및 산화 방지막(10)을 관통하는 콘택트 홀에, 예를 들면, TiN막으로 이루어지는 배리어 메탈막(15a)을 통하여 W막(15b)이 형성된 플러그(15)가 형성되어 있다. 이 플러그(15)는 하층의 플러그(9)에 접속되어 있다. 플러그(15)는 MOS 트랜지스터(3)의 소스 영역(3f) 및 드레인 영역(3g)에 전기적으로 접속되어 있다.
플러그(13, 14, 15)가 형성된 제 2 층간 절연막(12) 위에는, 예를 들면, Ti/TiN막(16a, 17a, 18a), 알루미늄(Al)-구리(Cu) 합금막(AlCu막)(16b, 17b, 18b) 및 Ti/TiN막(16c, 17c, 18c)을 각각 차례로 적층하여 이루어지는 제 1 층째의 배선(16, 17, 18)이 형성되어 있다.
여기서, 배선(16)은 강유전체 커패시터(4)의 하부 전극(4a)에 접속된 플러그(13) 위에 형성되어 있다. 배선(17)은 강유전체 커패시터(4)의 상부 전극(4c)에 접속된 플러그(14) 위 및 MOS 트랜지스터(3)의 소스 영역(3f)에 전기적으로 접속된 플러그(15) 위에 걸쳐서 형성되어 있다. 배선(18)은 MOS 트랜지스터(3)의 드레인 영역(3g)에 전기적으로 접속된 플러그(15) 위에 형성되어 있다.
이들의 배선(16, 17, 18) 위에는, 예를 들면, TEOS 산화막으로 이루어지는 제 3 층간 절연막(19)이 형성되어 있다. 드레인 영역(3g)에 전기적으로 접속된 배선(18)에는, 이 제 3 층간 절연막(19)을 관통하는 콘택트 홀에, 예를 들면, Ti/TiN막으로 이루어지는 배리어 메탈막(20a)을 통하여 W막(20b)이 형성된 플러그(20)가 접속되어 있다.
또한, 이 플러그(20) 위에는, 예를 들면, Ti/TiN막(21a), AlCu막(21b), Ti/TiN막(21c)을 차례로 적층하여 이루어지는 제 2 층째의 배선(21)이 형성되어 있다. 제 2 층째의 배선(21)은, 예를 들면, Ti/TiN막(21a), AlCu막(21b), Ti/TiN막(21c)을 차례로 적층하여 형성되어 있다. 이 배선(21)에는, 예를 들면, TEOS 산화막으로 이루어지는 제 4 층간 절연막(22)을 관통하는 콘택트 홀에, 예를 들면, Ti/TiN막으로 이루어지는 배리어 메탈막(23a)을 통하여 W막(23b)이 형성된 플러그(23)가 접속되어 있다.
또한, 상층에는, 도시를 생략하지만, 같은 방법으로, 예를 들면, 제 3, 제 4, 제 5 층째의 배선을 포함하는 각 배선층이 차례로 형성되어 있다. 그리고, 그 위에 적당한 커버막이 형성되어 있다. 또한, 그 위에는, 배선층에 전기적으로 접 속되는 패드 및 패드를 제외한 표면에 예를 들면, 폴리이미드막이 형성되어 있다.
계속해서, 상기와 같은 기본 구성을 갖는 FeRAM은, 이하에 설명하는 방법에 의해 형성된다.
도 2는 강유전체 커패시터 형성 후의 요부 단면 모식도이다.
우선, Si 기판(2)에, 예를 들면, STI법을 이용하여 소자 분리 영역(5)이 형성된다. 소자 분리 영역(5)의 소정 도전형의 불순물을 이온 주입함으로써 웰(6)이 형성된다.
이어서, Si 기판(2) 위에, 열산화법이나 CVD(Chemical Vapor Deposition)법을 이용하여 소정 막두께의 Si0막이 형성된다. 또한, Si0막 위에, 예를 들면, CVD법을 이용하여 게이트 전극 재료인 폴리실리콘막이 소정 막두께로 형성된다. 그리고, 형성된 폴리실리콘막 및 Si0막을 소정 형상으로 가공하여, 게이트 전극(3b) 및 게이트 산화막(3a)이 형성된다.
이어서, 게이트 전극(3b) 양측의 Si 기판(2)에 대해서 소정 도전형의 불순물을 이온 주입하여, 익스텐션 영역(3d, 3e)이 형성된다.
이어서, 게이트 전극(3b)의 측벽에 사이드월(3c)이 형성된다. 그 후, 그 양측의 Si 기판(2)에 대해서 소정 도전형의 불순물이 이온 주입되어, 소스 영역(3f) 및 드레인 영역(3g)이 형성된다. 이에 따라, MOS 트랜지스터(3)가 형성된다.
MOS 트랜지스터(3)의 형성 후는, 우선 전체면에 커버막(7)이 형성된다. 커버막(7)은 막두께 약 20nm의 SiO막과 막두께 약 80nm의 SiN막을 차례로 퇴적함으로써 형성된다. 커버막(7)은, 예를 들면, 플라스마 CVD법을 이용하여 형성된다.
이어서, 예를 들면, 플라스마 CVD법을 이용하여 막두께 약 1OOOnm의 TEOS 산화막이 퇴적된다. TEOS 산화막은 CMP(Chemical Mechanical Polishing)에 의해 잔여 막두께가 약 700nm이 될 때까지 연마된다. 이에 따라, 제 1 층간 절연막(8)이 형성된다.
이어서, 제 1 층간 절연막(8)에 대해서 에칭을 행하여, 소스 영역(3f) 및 드레인 영역(3g)에 도달하는 콘택트 홀이 형성된다. 그리고, 그 콘택트 홀 형성 후의 전체면에, 예를 들면, 스퍼터링법을 이용하여 막두께 약 30nm의 Ti막과 막두께 약 20nm의 TiN막이 차례로 퇴적된다. 또한, TiN막 위에 CVD법을 이용하여 W막이 퇴적되어, 콘택트 홀이 매립된다. 그 후, 제 1 층간 절연막(8) 위의 불필요 부분이 CMP에 의해 제거되어, 콘택트 홀에 플러그(9)가 형성된다.
이어서, 전체면에, 예를 들면, 막두께 약 10Onm의 SiON막과 막두께 약 130nm의 TEOS 산화막이 차례로 퇴적되어 산화 방지막(10)이 형성된다.
이어서, 강유전체 커패시터(4)는 다음에 설명하는 공정에 의해 얻어진다. 강유전체 커패시터(4)를 형성할 때에는, 우선, 결정성이 양호한 하부 전극(4a) 및 강유전체막(4b)을 형성할 필요가 있다. 그러기 위해서는, 산화 방지막(10) 위에 AlO막(11)이 퇴적된다. 그리고, 이 AlO막(11) 위에, 예를 들면, Pt막 및 PZT막이 차례로 퇴적되어, 결정화 어닐링이 행해진다. Pt막은 약 13Onm∼18Onm의 막두께로 형성된다. PZT막은 약 130nm∼180nm의 막두께로 형성된다. 그 PZT막 위에 IrO막이 퇴적되고, 결정화 어닐링을 행한 후에, 다시 IrO막이 퇴적된다. 그 결과, 합계 막두께 약 200nm∼300nm의 IrO막이 형성된다.
이어서, 형성된 IrO막, PZT막 및 Pt막은, 각각 별개의 레지스트 패턴을 이용하여 3단계로 차례로 에칭된다. 이 에칭에 의해, 상부 전극(4c), 강유전체막(4b) 및 하부 전극(4a)이 형성된다. 이와 같이, 강유전체 커패시터(4)가 형성된다.
이어서, 강유전체 커패시터(4) 위에 AlO막(11)이 더 퇴적된다. 그 때문에, 이전에 형성된 AlO막(11)과 함께, 강유전체 커패시터(4)의 전체를 Al0막(11)에 의해 덮은 구조가 형성된다. 이에 따라, 상술한 바와 같이, 강유전체 커패시터(4)에의 수분이나 수소의 도달이 억제되게 된다.
이어서, 플러그(9) 상부의 AlO막(11)이 에칭에 의해 제거된다. 이유는, 이후에 이 플러그(9)에 도달하는 콘택트 홀이 에칭에 의해 형성되고, 그 때에, 이 AlO막(11)이 에칭 스톱퍼가 되어 콘택트 홀 형성이 방해되지 않도록 하기 위함이다.
지금까지의 공정에 의해, 도 2에 나타낸 바와 같은 상태를 얻을 수 있다.
도 3은 제 1 콘택트 홀 형성 공정의 요부 단면 모식도이다.
계속해서, 예를 들면, 플라스마 CVD법을 이용하여, 막두께 약 150Onm의 TEOS 산화막이 퇴적된다. 그 후, TEOS 산화막은 CMP에 의해 잔여 막두께가 약 1000nm이 될 때까지 연마된다. 이에 따라, 제 2 층간 절연막(12)이 형성된다. 그리고, 레지스트 패터닝을 행하여 제 2 층간 절연막(12) 및 Al0막(11)이 에칭된다. 이와 같이 하여, 강유전체 커패시터(4)의 하부 전극(4a) 및 상부 전극(4c)에 도달하는 콘택트 홀(31, 32)이 형성된다.
콘택트 홀(31, 32)의 형성 후는, 예를 들면, 산소 분위기 중, 약 450℃∼550 ℃, 약 60분의 어닐링(회복 어닐링)이 행해진다. 이 어닐링(회복 어닐링)에 의해, 지금까지의 에칭 프로세스 등에 의해 열화된 강유전체 커패시터(4)의 특성이 회복된다.
도 4는 제 2 콘택트 홀 형성 공정의 요부 단면 모식도이다.
어닐링 후, 제 2 층간 절연막(12) 및 산화 방지막(10)이 에칭된다. 그 결과, 하층의 플러그(9)에 도달하는 콘택트 홀(33)이 형성된다.
도 5는 콘택트 홀 매립 공정의 요부 단면 모식도이다.
도 3 및 도 4에 나타낸 바와 같이 콘택트 홀(31, 32, 33)이 형성된다. 그 후, 도 5에 나타낸 바와 같이, 전체면에, 예를 들면, 스퍼터링법을 이용하여 막두께 약 10Onm의 TiN막(34)이 퇴적된다. 또한, CVD법을 이용하여 W막(35)이 퇴적된다. 그 결과, 도 3 및 도 4에 나타낸 공정에서 형성된 콘택트 홀(31, 32, 33)이 동시에 매립된다.
그 후, 제 2 층간 절연막(12) 위의 불필요 부분이 CMP로 제거된다. 그 결과, 콘택트 홀(31, 32, 33)에 각각, 플러그(13, 14, 15)가 형성되게 된다.
도 6은 배선층 형성 공정의 요부 단면 모식도이다.
계속해서, 도 6에 나타낸 바와 같이, 형성된 플러그(13, 14, 15) 위에 배선(16, 17, 18)이 형성된다. 그 때는, 우선, 플러그(13, 14, 15)를 형성한 제 2 층간 절연막(12) 위에, 예를 들면, Ti막과 TiN막을 적층한 Ti/TiN막이 형성된다. Ti막은 약 40nm∼80nm의 막두께로 형성된다. TiN막은 약 20nm∼40nm의 막두께로 형성된다. 이어서, 그 Ti/TiN막 위에, 예를 들면, AlCu막을 형성한다. AlCu막은 약 300nm∼400nm의 막두께로 형성된다. 다음에, 그 AlCu막 위에, 예를 들면, Ti막과 TiN막을 적층한 Ti/TiN막이 형성된다. Ti막은 약 3nm∼8nm의 막두께로 형성된다. TiN막은 약 50nm∼90nm의 막두께로 형성된다. 그리고, 그 Ti/TiN막 위에는, SiON막 등으로 이루어지는 반사 방지막이 형성된다. 그 후, 그 반사 방지막 위에 레지스트 패턴이 형성된다. 반사 방지막이 소정의 배선 패턴으로 에칭됨으로써, 배선(16, 17, 18)이 형성된다. 또한, 반사 방지막은 여기서는 도시를 생략하고 있다.
그 후, 도 6에 나타낸 바와 같이, 예를 들면, 플라스마 CVD법을 이용하여 막두께 약 150Onm의 TEOS 산화막을 퇴적하여 제 3 층간 절연막(19)이 형성된다. 그 후, 콘택트 홀의 형성과 그 매립을 행하여, 플러그(20)가 형성된다. 이에 따라, 제 1 층째의 배선층이 형성된다.
이 후는 마찬가지로 하여, 제 2 층째 이후의 배선층이 차례로 형성되어 가면 된다. 그리고, 예를 들면, 제 5 층째의 배선층까지 형성된 후에, 예를 들면, CVD법을 이용하여, 도시하지 않은 제 1 커버막과 제 2 커버막으로 이루어지는 커버막이 퇴적된다. 제 1 커버막은 막두께 약 70Onm∼80Onm의 고밀도 플라스마(HDP) 비도핑 산화 실리콘(USG)막으로 이루어진다. 제 2 커버막은 막두께 약 40Onm∼60Onm의 SiN막으로 이루어진다. 그 후, 패드 인출용 콘택트 홀이 형성되고, 폴리이미드가 형성되어 패터닝됨으로써, FeRAM의 기본 구성이 완성된다.
또한, 도시하지 않은 FeRAM의 로직부는, 상기의 메모리부와 병행하여 형성된다. 상기의 배선(16, 17, 18) 등은 로직부에서 사용하는 배선과 동일 구조로 되어 있어, 배선의 가공이나 신뢰성의 면에서 문제가 생기는 일은 없다.
이러한 기본 구성을 갖는 FeRAM에, 수분이나 수소에 의한 강유전체 커패시터(4)의 열화를 억제하기 위한 구성을 적용한 예는, 다음과 같이 설명된다.
우선, 제 1 실시예는 다음과 같이 설명된다.
도 7은 제 1 실시예의 FeRAM에서의 강유전체 커패시터 주변의 구성예를 나타낸 요부 단면 모식도이다. 도 8은 제 1 실시예의 FeRAM에서의 강유전체 커패시터를 포함하는 층의 요부 평면 모식도이다.
또한, 설명의 편의상, 이 도 7 및 도 8에서는, 강유전체 커패시터(4)의 상부 전극(4c)에 전기적으로 접속된 배선(17)을, 그 강유전체 커패시터(4)의 하부 전극(4a)이 연장되는 방향과 직교하는 방향으로 연장시킨 구조가 도시되어 있다.
제 1 실시예의 FeRAM에서는, 메모리 셀 어레이 단부의 제 2 층간 절연막(12) 내에 복수의 의사 플러그(40)가 배치되어 있다. 의사 플러그(40)는 동일한 층 내의 다른 플러그(14) 등과 동일한 구성을 갖고 있다. 즉, 제 2 층간 절연막(12)에 설치한 콘택트 홀에, TiN막 등의 확산 방지막(40a)을 통하여 W막(40b)을 매립한 구성을 갖고 있다.
이와 같이, 강유전체 커패시터(4) 주변에 의사 플러그(40)를 배치함으로써, 강유전체 커패시터(4) 주변의 제 2 층간 절연막(12)의 체적을 감소시킬 수 있다. 따라서, 제 2 층간 절연막(12)에 수분이 포함되는 경우라도, 그 수분이 강유전체 커패시터(4)에 주는 영향을 저감할 수 있다. 그 때문에, 강유전체 커패시터(4)의 열화를 억제하는 것이 가능하게 된다.
또한, 여기서는, 강유전체 커패시터(4)가 존재하는 층에 복수의 의사 플러그(40)를 설치한 경우를 예시했다. 그러나, 의사 플러그(40)는 그 층 내에 적어도 1개 배치되어 있으면, 제 2 층간 절연막(12)에 포함되는 수분의 강유전체 커패시터(4)에의 영향을 억제하는 것이 가능하다. 의사 플러그(40)가 적어도 1개 배치되어 있으면, 그것이 배치되어 있지 않은 경우에 비하여, 강유전체 커패시터(4)가 존재하는 층에서의 제 2 층간 절연막(12)의 체적이 감소하기 때문이다.
또한, 제 2 층간 절연막(12)에 포함되는 수분의 강유전체 커패시터(4)에의 영향을 효과적으로 억제하기 위해서, 1개 또는 2개 이상의 의사 플러그(40)를 강유전체 커패시터(4)의 근방에 배치하는 것이 바람직하다.
또한, 의사 플러그(40)의 사이즈(직경)는 임의로 설정 가능하다. 단, 의사 플러그(40)는, 예를 들면, 후술과 같이, 그 콘택트 홀의 매립 후에 CMP로 평탄화하여 형성된다. 그 때, 의사 플러그(40)의 직경을 크게 해 가면, 그 직경에 따라서는, 의사 플러그(40)에 디싱(dishing) 등이 발생할 수 있는 점에 유의할 필요가 있다.
또한, 강유전체 커패시터(4)에 가까운 영역에는 비교적 큰 직경의 의사 플러그(40)가 형성되어도 좋다. 강유전체 커패시터(4)에서 떨어진 영역에는 비교적 작은 직경의 의사 플러그(40)가 형성되어도 좋다. 이와 같이, 동일한 층 내라도, 의사 플러그(40)의 직경은 그 영역에 의해 개별적으로 설정하도록 해도 좋다.
또한, 도 7은 제 2 층간 절연막(12)을 관통하는 콘택트 홀에 의사 플러그(40)를 형성한 경우를 도시했다. 그러나, 콘택트 홀의 형성 조건이나 제 2 층간 절연막(12)의 막두께 등에 따라서, 의사 플러그(40)가 제 2 층간 절연막(12)과 그 아래의 AlO막(11)을 관통하는 콘택트 홀에 형성된 구성으로 해도 좋다. 즉, AlO막(11) 아래의 산화 방지막(10)을 에칭 스톱퍼로 하여 에칭에 의해 콘택트 홀이 형성되고, 그 콘택트 홀에 의사 플러그(40)가 형성되도록 해도 좋다.
또한, 의사 플러그(40)의 바로 위에는, 도 7의 X부에 나타낸 바와 같이, 상층의 제 3 층간 절연막(19)이 직접 형성되어 있어도 상관없다. 또는, 도 7의 Y부 에 나타낸 바와 같이, 배선(17) 등과 동일한 구조, 예를 들면, Ti/TiN막(41a), AlCu막(41b), Ti/TiN막(41c)이 적층된 구조를 갖는 배선(41)이 형성되어 있어도 상관없다. 이 배선(41)은 FeRAM 내의 회로를 구성하는 것이라도 좋다. 또한, 이 배선(41)은 회로로서 기능하지 않는 의사인 것(의사 배선)이라도 좋다. 또한, FeRAM 내에 도 7의 X부와 Y부와 같은 구성이 혼재되어 있어도 상관없다.
이러한 구성을 갖는 제 1 실시예의 FeRAM은, 이하에 설명하는 형성 방법에 의해 형성된다.
우선, 도 2에, 강유전체 커패시터(4) 및 AlO막(11)의 형성도가 도시된다.
도 9는 제 1 실시예의 강유전체 커패시터 형성 후의 요부 단면 모식도이다.
강유전체 커패시터(4) 및 AlO막(11)을 형성하는 도 2의 공정에 의해서, 메모리 셀 어레이 단부에 대해서는, 이 도 9에 나타낸 바와 같은 구조를 얻을 수 있다.
그리고, 이들 도 2 및 도 9의 공정에 이어서, 도 3에 나타낸 바와 같이, 제 2 층간 절연막(12)이 형성된다. 그 후, 강유전체 커패시터(4)의 하부 전극(4a) 및 상부 전극(4c)에 도달하는 콘택트 홀(31, 32)이 형성된다.
도 10은 제 1 실시예의 콘택트 홀 형성 공정의 요부 단면 모식도이다.
그러한 콘택트 홀(31, 32)을 형성하는 도 3의 공정에서는, 콘택트 홀(31, 32)과 함께, 이 도 10에 나타낸 바와 같이, 강유전체 커패시터(4)의 주변에 의사 콘택트 홀(42)이 형성된다.
의사 콘택트 홀(42)은 강유전체 커패시터(4) 주변의 AlO막(11) 또는 그 아래의 산화 방지막(10)을 에칭 스톱퍼로 하여, 콘택트 홀(31, 32)과 동시에, 에칭에 의해 형성된다. 또한, 도 10에서는, 예를 들면, AlO막(11)이 에칭 스톱퍼로 되어 있다. 에칭의 레지스트 패턴 형성에 사용하는 마스크에는, 최종적으로 콘택트 홀(31, 32)과 의사 콘택트 홀(42)의 형성 위치에 개구된 레지스트 패턴이 얻어지는 패턴 구성의 마스크가 사용되면 좋다.
이와 같이 하여 콘택트 홀(31, 32) 및 의사 콘택트 홀(42)을 형성한 후, 소정의 회복 어닐링이 행해진다. 이 회복 어닐링에 의해, 강유전체 커패시터(4)의 특성이 회복된다. 또한, 그와 동시에, 제 2 층간 절연막(12) 내의 수분은 콘택트 홀(31, 32) 및 의사 콘택트 홀(42)을 통하여, 제 2 층간 절연막(12) 밖으로 방출된다.
회복 어닐링 후는, 도 4에 나타낸 바와 같이, 제 2 층간 절연막(12) 및 산화 방지막(10)이 에칭된다. 이어서, 하층의 플러그(9)에 도달하는 콘택트 홀(33)이 형성된다.
그리고, 이들 도 3 및 도 10 및 도 4의 공정에 이어서, 도 5에 나타낸 바와 같이, 전체면에 TiN막(34) 및 W막(35)이 퇴적되어, 콘택트 홀(31, 32, 33)이 매립 된다.
도 11은 제 1 실시예의 콘택트 홀 매립 공정의 요부 단면 모식도이다.
도 5의 공정에서는, 콘택트 홀(31, 32, 33)이 TiN막(34) 및 W막(35)에 의해 매립된다. 한편, 이 도 11에 나타낸 바와 같이, 콘택트 홀(31, 32, 33)과 동시에, 의사 콘택트 홀(42)이 그 TiN막(34) 및 W막(35)에 의해 매립된다.
그 후, CMP를 행함으로써, 콘택트 홀(31, 32, 33) 및 의사 콘택트 홀(42)에 각각, 플러그(13, 14, 15) 및 의사 플러그(40)가 형성되게 된다. 그리고, 그러한 CMP에 이어서, 도 6에 나타낸 바와 같이, 형성된 플러그(13, 14, 15) 위에 배선(16, 17, 18)이 형성된다.
도 12는 제 1 실시예의 배선층 형성 공정의 요부 단면 모식도이다.
도 6의 공정에서는, 필요에 따라서, 이 도 12에 나타낸 바와 같이, 의사 플러그(40) 위에 배선(41)이 형성된다. 이 배선(41)은 플러그(13, 14, 15) 위의 배선(16, 17, 18)과 동시에 형성하는 것이 가능하다. 배선(41)은, 예를 들면, Ti/TiN막, AlCu막, Ti/TiN막 및 반사 방지막을 형성한 후, 소정의 배선 패턴으로 에칭하여 형성된다.
그 후는, 상기의 기본 구성의 형성에 대해서 기술한 바와 같이, 제 3 층간 절연막(19)이 형성된다. 다음에, 콘택트 홀의 형성에 이어서 도 6에 나타낸 플러그(20)가 형성되어, 제 1 층째의 배선층이 형성된다. 이 후, 같은 방법으로, 보다 상층의 구조가 차례로 형성되어 가면 된다.
이러한 형성 방법에 의하면, 강유전체 커패시터(4) 주변에 의사 플러그(40) 가 형성된다. 그 때문에, 강유전체 커패시터(4) 주변의 제 2 층간 절연막(12)의 체적을 감소시킬 수 있다. 그 때문에, 강유전체 커패시터(4) 주변의 제 2 층간 절연막(12)이 함유하는 수분을 감소시킬 수 있다. 그 때문에, 강유전체 커패시터(4) 주변의 제 2 층간 절연막(12)이 함유하는 수분의 침투압이 감소하기 때문에, 제 2 층간 절연막(12)으로부터 강유전체 커패시터(4)에 확산되는 수분을 감소시킬 수 있다. 그 결과, 강유전체 커패시터(4)의 열화를 억제하는 것이 가능하게 된다. 또한, 강유전체 커패시터(4)는 전체가 AlO막(11)으로 덮인다. 그 때문에, 강유전체 커패시터(4)에 대해서, 그러한 수분에 의한 영향 외에, 내부에 존재하거나, 또는 외부로부터 침입하는 수소에 의한 영향도 저감할 수 있다. 따라서, 수소나 수분에 의한 강유전체 커패시터(4)의 열화를 효과적으로 억제할 수 있는 FeRAM이 실현 가능하게 된다.
의사 플러그(40)는 강유전체 커패시터(4)에 전기적으로 접속되는 플러그(13, 14)와 동시에 형성할 수 있다. 의사 플러그(40)를 플러그(13, 14)와 동시에 형성하기 위해서는, 종래법과 비교하여, 홀 형성시에 사용하는 마스크의 패턴을 변경하는 것만으로 충분하다. 즉, 마스크는 종래의 콘택트 홀(31, 32)만을 형성하기 위한 마스크로부터, 콘택트 홀(31, 32)과 의사 콘택트 홀(42)을 동시에 형성하기 위한 마스크로 변경하면 좋다. 이러한 마스크를 사용함으로써, 공정 수를 증가시키지 않고, 강유전체 커패시터(4)의 열화가 억제된 FeRAM이 형성 가능하게 된다.
이어서, 제 2 층간 절연막(12)에 각각 콘택트 홀(31, 32) 및 의사 콘택트 홀(42)이 형성된다. 다음에, 강유전체 커패시터(4)의 회복 어닐링이 행해진다. 다음에, 플러그(13, 14) 및 의사 플러그(40)가 콘택트 홀(31, 32) 및 의사 콘택트 홀(42)에 각각 매립된다. 그 때문에, 그 회복 어닐링에 의해 강유전체 커패시터(4)의 특성이 회복 가능해진다. 그와 동시에, 그들 콘택트 홀(31, 32) 및 의사 콘택트 홀(42)을 통하여, 제 2 층간 절연막(12)으로부터 수분을 효율적으로 제거할 수 있다.
또한, 여기서는, 도 3 및 도 10에 나타낸 바와 같이, 의사 콘택트 홀(42)이, 강유전체 커패시터(4)에 도달하는 콘택트 홀(31, 32)과 동시에 형성되었다. 그 후, 도 4에 나타낸 바와 같이, 하층의 플러그(9)에 도달하는 콘택트 홀(33)이 형성되었다. 이 외에, 강유전체 커패시터(4)에 도달하는 콘택트 홀(31, 32)의 형성 후, 하층의 플러그(9)에 도달하는 콘택트 홀(33)의 형성과 동시에, 의사 콘택트 홀(42)이 형성되도록 할 수도 있다.
단, 이와 같이 콘택트 홀(33)과 의사 콘택트 홀(42)을 동시에 형성하고, 그 후, 제 2 층간 절연막(12)으로부터 수분을 제거하기 위한 어닐링을 행하는 경우가 있다. 그 때에는, 그 어닐링은 아르곤(Ar) 등의 불활성 가스 분위기 중에서 행해진다. 콘택트 홀(33)의 저부(底部)에 노출되는 플러그(9)가 산화되어 버리는 것을 방지하기 위함이다.
다음에, 제 2 실시예에 관하여 설명한다.
도 13은 제 2 실시예의 FeRAM에서의 강유전체 커패시터 주변의 구성예를 나타낸 요부 단면 모식도이다. 도 14는 제 2 실시예의 FeRAM에서의 강유전체 커패시터를 포함하는 층의 요부 평면 모식도이다.
이 제 2 실시예의 FeRAM은, 도 13 및 도 14에 나타낸 바와 같이, 상기 제 1 실시예와 마찬가지로 강유전체 커패시터(4)의 주변에 확산 방지막(50a)을 통하여 W막(50b)이 형성된 의사 플러그(50)가 설치되어 있다. 또한, 제 2 실시예의 FeRAM은 그 의사 플러그(50) 하부에 의사 하부 전극(51)이 설치되어 있는 점에서, 상기 제 1 실시예의 FeRAM과 상이하다.
이러한 구성으로 하면, 상기 제 1 실시예와 마찬가지로, 의사 플러그(50)와 의사 하부 전극(51)에 의해 제 2 층간 절연막(12)의 체적을 감소시킬 수 있다. 그 때문에, 수분이나 수소에 의한 강유전체 커패시터(4)의 열화를 효과적으로 억제하는 것이 가능하게 된다.
또한, 의사 플러그(50) 및 의사 하부 전극(51)은 강유전체 커패시터(4)의 근방에 배치하는 것이 바람직하다. 또한, 의사 플러그(50)의 직경은, 그 형성시에 행해지는 CMP를 고려한 후에, 임의로 설정 가능하다.
이러한 의사 플러그(50) 및 의사 하부 전극(51)을 갖는 FeRAM은, 예를 들면, 다음과 같이 하여 형성할 수 있다.
우선, 도 2에 나타낸 바와 같이, 강유전체 커패시터(4) 및 AlO막(11)의 형성까지 행한다.
도 15는 제 2 실시예의 강유전체 커패시터 형성 후의 요부 단면 모식도이다.
도 2의 공정에서는, 메모리 셀 어레이 단부에서, 이 도 15에 나타낸 바와 같이, 의사 하부 전극(51)이 형성된다.
이러한 구조를 얻기 위해서는, 우선, 산화 방지막(10) 위의 AlO막(11) 위에, 예를 들면, Pt막 및 PZT막이 차례로 퇴적되고, 결정화 어닐링이 행해진다. 그리고, 그 PZT막 위에 IrO막이 퇴적되고, 결정화 어닐링이 행해진 후에, 다시 IrO막이 퇴적된다. 이어서, 형성된 IrO막, PZT막 및 Pt막은 각각 별개의 마스크를 사용하여 3단계로 에칭된다. 이와 같이, 상부 전극(4c), 강유전체막(4b) 및 하부 전극(4a)이 차례로 형성되어 강유전체 커패시터(4)가 형성된다.
이와 같이 하여 강유전체 커패시터(4)를 형성할 때, 이 제 2 실시예에서, Pt막의 에칭에 의한 하부 전극(4a)의 형성시에, 강유전체 커패시터(4)의 형성 영역뿐만 아니라, 도 15에 나타낸 바와 같이, 그 주변에도 Pt막이 남도록 한다. 그것에 의해, 의사 하부 전극(51)이 형성된다. 그 후, AlO막(11)이 퇴적되어, 강유전체 커패시터(4) 및 의사 하부 전극(51)을 Al0막(11)이 덮여짐으로써, 도 15에 나타낸 바와 같은 구조가 얻어진다.
그리고, 이들 도 2 및 도 15의 공정에 이어서, 도 3에 나타낸 바와 같이, 제 2 층간 절연막(12)의 형성 후, 강유전체 커패시터(4)의 하부 전극(4a) 및 상부 전극(4c)에 도달하는 콘택트 홀(31, 32)이 형성된다.
도 16은 제 2 실시예의 콘택트 홀 형성 공정의 요부 단면 모식도이다.
도 3을 이용하여 설명한 공정에서는, 하부 전극(4a) 및 상부 전극(4c)에 도달하는 콘택트 홀(31, 32)과 함께, 이 도 16에 나타낸 바와 같이, 강유전체 커패시터(4) 주변의 의사 하부 전극(51)에 도달하는 의사 콘택트 홀(52)이 형성된다. 의사 콘택트 홀(52)은 의사 하부 전극(51)을 에칭 스톱퍼로 하여, 에칭에 의해 콘택트 홀(31, 32)과 동시에 형성된다.
이와 같이 하여 콘택트 홀(31, 32) 및 의사 콘택트 홀(52)이 형성된 후, 소정의 회복 어닐링이 행해진다. 이 회복 어닐링에 의해, 강유전체 커패시터(4)의 특성 회복과, 콘택트 홀(31, 32) 및 의사 콘택트 홀(52)을 통한 제 2 층간 절연막(12)의 수분 제거가 행해진다.
이 후는, 상기 제 1 실시예와 마찬가지로 행할 수 있다. 즉, 회복 어닐링 후는, 우선, 도 4에 나타낸 바와 같이 콘택트 홀(33)이 형성된다. 이어서, 도 5에 나타낸 바와 같이 콘택트 홀(31, 32, 33)의 매립이 행해지는 동시에, 도 16에 나타낸 의사 콘택트 홀(52)의 매립이 행해진다. 그리고, CMP에 의해, 도 6에 나타낸 바와 같은 플러그(13, 14, 15)가 형성되는 동시에, 메모리 셀 어레이 단부에 도 13 및 도 14에 나타낸 바와 같은 의사 플러그(50)가 형성된다. 플러그(14) 등의 위에는, 도 6에 나타낸 바와 같이 배선(17) 등이 형성된다. 또한, 의사 플러그(50)의 위에는, 도 13에 나타낸 바와 같이, 필요에 따라서, 예를 들면, Ti/TiN막(53a), AlCu막(53b), Ti/TiN막(53c)이 적층된 구조를 갖는 배선(53)이 형성된다. 그리고, 도 6에 나타낸 바와 같이 제 3 층간 절연막(19)의 형성에 이어서 플러그(20)가 형성된 후, 보다 상층의 구조가 형성되어 가면 좋다.
이러한 형성 방법에서는, 하부 전극(4a)을 에칭에 의해 형성할 때의 레지스트 패턴 형성에 사용하는 마스크로서, 에칭 후에 하부 전극(4a)과 동시에 의사 하부 전극(51)이 형성되는 레지스트 패턴을 얻을 수 있는 패턴의 마스크가 사용된다. 또한, 콘택트 홀(31, 32)을 에칭에 의해 형성할 때의 레지스트 패턴 형성에 사용하는 마스크로서, 에칭 후에 콘택트 홀(31, 32)과 동시에 의사 콘택트 홀(52)이 형성 되는 레지스트 패턴을 얻을 수 있는 패턴을 갖는 마스크가 사용된다.
이들의 마스크를 사용함으로써, 하부 전극(4a)과 의사 하부 전극(51)을 동시에 형성할 수 있다. 또한, 콘택트 홀(31, 32)과 의사 콘택트 홀(52)을 동시에 형성할 수 있다. 또한, 그들의 콘택트 홀(31, 32)과 의사 콘택트 홀(52)의 매립을 동시에 행할 수 있다. 따라서, 공정 수를 증가시키지 않고, 강유전체 커패시터(4)의 열화가 억제된 FeRAM이 형성 가능해진다.
또한, 콘택트 홀(31, 32)과 동시에 의사 콘택트 홀(52)을 형성함으로써, 강유전체 커패시터(4)의 회복 어닐링시에, 제 2 층간 절연막(12)으로부터 수분을 효율적으로 제거할 수 있다. 그리고, 의사 플러그(50) 및 의사 하부 전극(51)을 형성함으로써, 제 2 층간 절연막(12)의 체적을 감소시킬 수 있다. 그 때문에, 강유전체 커패시터(4)의 열화를 효과적으로 억제할 수 있다.
또한, 상기 제 1 실시예와 마찬가지로, 의사 콘택트 홀(52)은 강유전체 커패시터(4)에 도달하는 콘택트 홀(31, 32)과 동시에 형성할 수 있다. 또한, 의사 콘택트 홀(52)은 콘택트 홀(31, 32)의 형성 후, 플러그(9)에 도달하는 콘택트 홀(33)의 형성과 동시에 형성할 수도 있다. 단, 이 경우에는, 플러그(9)의 산화를 방지하기 위해서, 제 2 층간 절연막(12)으로부터의 수분 제거를 목적으로 한 어닐링은, 불활성 가스 분위기 중에서 행해지도록 한다.
이어서, 이 제 2 실시예의 변형예에 관하여 설명한다.
도 17은 제 2 실시예의 변형예를 설명하기 위한 요부 평면 모식도이다.
상기의 도 14에 나타낸 바와 같이 의사 하부 전극(51) 위에 의사 플러그(50) 를 설치하고 있다. 또한, 이 도 17에 나타낸 바와 같이, 강유전체 커패시터(4)를 구성하고 있는 하부 전극(4a) 위에도, 확산 방지막(60a)을 통하여 W막(60b)이 형성된 의사 플러그(60)가 설치되도록 하는 것도 가능하다.
이러한 의사 플러그(60)를 형성하기 위한 의사 콘택트 홀은, 예를 들면, 의사 하부 전극(51)에 도달하는 상기 의사 콘택트 홀(52)과 동시에 형성할 수 있다. 즉, 의사 플러그(60)용의 의사 콘택트 홀은 강유전체 커패시터(4)에 도달하는 콘택트 홀(31, 32)과 동시에 형성할 수 있다. 또는, 의사 플러그(60)용의 의사 콘택트 홀은, 하층의 플러그(9)에 도달하는 콘택트 홀(33)의 형성과 동시에 형성할 수 있다. 이와 같이 하여 형성한 의사 콘택트 홀을, 다른 홀과 동시에 매립함으로써, 강유전체 커패시터(4)의 하부 전극(4a) 위에도 의사 플러그(60)를 형성할 수 있다.
이러한 구성에 의해서도, 강유전체 커패시터(4) 주변의 제 2 층간 절연막(12)의 체적은 감소하기 때문에, 강유전체 커패시터(4)의 열화를 억제할 수 있다.
다음에, 제 3 실시예에 관하여 설명한다.
도 18은 제 3 실시예의 FeRAM에서의 강유전체 커패시터 주변의 구성예를 나타낸 요부 단면 모식도이다. 도 19는 제 3 실시예의 FeRAM에서의 강유전체 커패시터를 포함하는 층의 상층의 요부 평면 모식도이다.
이 제 3 실시예의 FeRAM은 이하의 점에서 상기 제 1 실시예의 FeRAM과 상이하다. 즉, 제 3 실시예의 FeRAM은 상기 제 1 실시예의 의사 플러그(40) 대신에, 도 18 및 도 19에 나타낸 바와 같이, 의사 플러그(70)가 설치되어 있다. 의사 플 러그(70)는 강유전체 커패시터(4)를 포함하는 층의 상층, 즉, 제 1 층째의 배선층에 설치되어 있다. 의사 플러그(70)에는, 확산 방지막(70a)을 통하여 W막(70b)이 형성되어 있다. 또한, 제 3 실시예의 FeRAM에서는, 의사 플러그(70) 아래에 에칭 스톱퍼막(71)이 설치되어 있다.
이러한 구성으로 함으로써, 강유전체 커패시터(4)의 상층의 배선층을 구성하고 있는 제 3 층간 절연막(19)의 체적을 감소시킬 수 있다. 그 때문에, 수분이나 수소에 의한 강유전체 커패시터(4)의 열화가 효과적으로 억제되게 된다.
또한, 의사 플러그(70)는 강유전체 커패시터(4)의 근방에 배치하는 것이 바람직하다. 또한, 의사 플러그(70)의 직경은, 그 형성시에 행해지는 CMP를 고려한 후에, 임의로 설정 가능하다.
이러한 의사 플러그(70)는 도 1 및 도 6에 나타낸 플러그(20)와 동시에 형성할 수 있다.
즉, 우선, 도 2에 나타낸 바와 같이 강유전체 커패시터(4)와 AlO막(11)의 형성까지 행해진 후에, 도 3에 나타낸 바와 같이 제 2 층간 절연막(12)이 형성된다. 또한, 여기서는 에칭 스톱퍼막(71)이 형성된다. 에칭 스톱퍼막(71)은, 예를 들면, CVD법을 이용하여, 막두께 약 10Onm의 SiON막을 퇴적하여 형성된다.
이와 같이 에칭 스톱퍼막(71)이 형성된 후에, 도 3과 마찬가지로 강유전체 커패시터(4)에 도달하는 콘택트 홀(31, 32)이 형성된다. 이어서, 강유전체 커패시터(4)의 회복 어닐링이 행해진다. 회복 어닐링 후는, 도 4와 마찬가지로 플러그(9)에 도달하는 콘택트 홀(33)이 형성된다. 그 후, 도 5와 마찬가지로 그들의 콘택트 홀(31, 32, 33)이 매립되고, CMP를 행하여 플러그(13, 14, 15)가 형성된다.
이어서, 도 6과 마찬가지로, 배선(16, 17, 18)이 형성되고, 제 3 층간 절연막(19)이 형성되고, 배선(18)에 접속되는 플러그(20)가 형성된다. 이 플러그(20)의 형성시, 우선, 제 3 층간 절연막(19)에 대해서, 플러그(20)용의 콘택트 홀이 형성된다. 동시에, 도 18 및 도 19에 나타낸 의사 플러그(70)용의 의사 콘택트 홀이 형성된다. 그리고, 그들의 소정 매립이 행해지고, CMP를 행하여, 플러그(20)와 동시에, 도 18 및 도 19에 나타낸 바와 같은 의사 플러그(70)가 형성된다.
이 후는, 상기 제 1 실시예와 같은 방법으로, 보다 상층의 구조가 형성되도록 해가면 좋다. 또한, 의사 플러그(70) 위에는, 필요에 따라서, 도 18에 나타낸 바와 같이, 배선(72)이 형성되도록 해도 좋다. 배선(72)은, 예를 들면, Ti/TiN막(72a), AlCu막(72b), Ti/TiN막(72c)이 적층된 구조를 갖는다. 배선(72)은, 예를 들면, 도 1에 나타낸 배선(21)과 동시에 형성할 수 있다.
다음에, 제 4 실시예에 관하여 설명한다.
도 20은 제 4 실시예의 FeRAM에서의 강유전체 커패시터 주변의 구성예를 나타낸 요부 단면 모식도이다. 도 21은 제 4 실시예의 FeRAM에서의 강유전체 커패시터를 포함하는 층의 상층의 요부 평면 모식도이다.
제 4 실시예의 FeRAM은, 다음의 점에서 상기 제 3 실시예의 FeRAM과 상이하다. 제 4 실시예의 FeRAM은, 의사 플러그(70)의 하부에, 상기 도 18 및 도 19에 나타낸 에칭 스톱퍼막(71) 대신에, 의사 배선(73)을 설치하고 있다. 의사 배선(73)은, 예를 들면, Ti/TiN막(73a), AlCu막(73b), Ti/TiN막(73c)이 적층된 구조 를 갖는다.
의사 배선(73)은 동일한 층 내에 형성되는 배선(17) 등과 동시에 형성하는 것이 가능하다. 의사 플러그(70)는 상기 제 3 실시예와 마찬가지로, 플러그(20)와 동시에 형성하는 것이 가능하다.
이 방법의 경우에는, 상기와 같은 에칭 스톱퍼막(71)의 형성 공정이 불필요하게 된다. 또한, 이러한 의사 배선(73) 및 의사 플러그(70)를 형성하기 위해서는, 마스크의 패턴을 변경하는 것만으로 대응할 수 있다. 그 때문에, 공정 수를 증가시키지 않고, 도 20 및 도 21에 나타낸 바와 같은 구성을 갖는 FeRAM을 형성할 수 있다.
또한, 보다 상층의 구조는, 상기 제 1 실시예와 마찬가지로 하여 형성하는 것이 가능하다. 또한, 의사 플러그(70) 위에는, 필요에 따라서, 도 20에 나타낸 바와 같이, 배선(74)이 형성되도록 해도 좋다. 배선(74)은, 예를 들면, Ti/TiN막(74a), AlCu막(74b), Ti/TiN막(74c)이 적층된 구조를 갖는다. 배선(74)은, 예를 들면, 도 1에 나타낸 배선(21)과 동시에 형성할 수 있다.
또한, 여기서는 의사 배선(73)을 설치하고, 그 위에 의사 플러그(70)를 설치하도록 했다. 그러나, 예를 들면, 의사 플러그(70)는 배선(17) 위에 설치하도록 하는 것도 가능하다.
다음에, 제 5 실시예에 관하여 설명한다.
도 22는 제 5 실시예의 FeRAM에서의 강유전체 커패시터 주변의 구성예를 나타낸 요부 단면 모식도이다.
제 5 실시예의 FeRAM은, 이하의 점에서 상기 제 1 실시예의 FeRAM과 상이하다. 즉, 제 5 실시예의 FeRAM은, AlO막(80)으로 피복된 의사 콘택트 홀에, 의사 플러그(40)가 형성되어 있다.
이러한 구성으로 함으로써, 제 5 실시예의 FeRAM에서는, 상기 제 1 실시예와 마찬가지로, 제 2 층간 절연막(12)의 체적을 감소시키는 것이 가능하게 된다. 또한, 강유전체 커패시터(4)를 덮는 AlO막(11)과, 의사 플러그(40)를 덮는 AlO막(80)에 의해, 한층 효과적으로 수분이나 수소의 침입을 억제하는 것이 가능하게 된다.
이러한 구성을 갖는 FeRAM은, 예를 들면, 다음과 같이 하여 형성할 수 있다.
도 23은 제 5 실시예의 의사 콘택트 홀 형성 공정의 요부 단면 모식도이다.
우선, 이 도 23에 나타낸 바와 같이, 강유전체 커패시터(4) 주변의 제 2 층간 절연막(12)에, 에칭에 의해 의사 콘택트 홀(42)이 형성된다. 그리고, 소정의 어닐링을 행함으로써, 의사 콘택트 홀(42)을 통하여, 제 2 층간 절연막(12)으로부터 수분이 제거된다.
도 24는 제 5 실시예의 AlO막 형성 공정의 요부 단면 모식도이다.
상기 어닐링 후, 전체면에 AlO막(80)이 형성된다. AlO막(80)은, 예를 들면, 스퍼터링법 외에, MOCVD법에 의해서도 형성하는 것이 가능하다. AlO막(80)의 형성 방법은, 그 막두께, 의사 콘택트홀(42)의 사이즈나 측벽의 각도 등에 따라 적절한 것을 선택하면 좋다.
이와 같이 AlO막(80)을 형성한 후에, 이 후는 FeRAM의 상기 기본 구성의 형성에 관해서 기술한 바와 같이, 우선, 도 3과 마찬가지로 강유전체 커패시터(4)에 도달하는 콘택트 홀(31, 32)이 형성된다. 그 후, 강유전체 커패시터(4)의 회복 어닐링이 행해진다. 회복 어닐링 후는, 도 4와 마찬가지로 플러그(9)에 도달하는 콘택트 홀(33)이 형성된다. 그 후, 도 5와 마찬가지로, 그들의 콘택트 홀(31, 32, 33)이 매립되고, CMP를 행하여 플러그(13, 14, 15)가 형성된다. 이어서, 도 6과 마찬가지로, 배선(16, 17, 18)이 형성되고, 제 3 층간 절연막(19)이 형성되고, 플러그(20)가 형성된다. 이 후, 상기와 같은 방법으로 하여, 보다 상층의 구조가 형성되도록 해 가면 좋다. 또한, 의사 플러그(40) 위에는, 필요에 따라서, 도 22에 나타낸 바와 같이, 배선(41)이 형성되도록 해도 좋다.
이러한 형성 방법에서는, 의사 콘택트 홀(42)을, 콘택트 홀(31, 32) 또는 콘택트 홀(33)과는 다른 단계에서 형성할 필요가 있다. 또한, 제 2 층간 절연막(12)의 수분 제거를 위한 어닐링을, 강유전체 커패시터(4)의 회복 어닐링과 별도로 행할 필요가 있다. 그러나, 수분이나 수소에 의한 열화가 효과적으로 억제되는 FeRAM이 형성 가능해진다.
또한, 이와 같이 의사 플러그(40)의 주위를 AlO막(80)으로 피복하는 수법은, 상기 제 2∼제 5 실시예의 각 의사 플러그(50, 60, 70)에 대해서도 마찬가지로 적용하는 것이 가능하다.
이상, 제 1∼제 5 실시예에 관하여 설명했지만, 상기 제 1∼제 5 실시예에서 기술한 구성은, FeRAM을 구성하고 있는 다층 구조에 복수 조합시켜서 적용하는 것도 가능하다. 단, FeRAM을 구성하는 다층 구조 내에, 플러그, 의사 플러그, 배선 및 의사 배선이 강유전체 커패시터 부근으로부터 최상의 배선층까지 연속되는 구조 가 존재하는 경우가 있다. 그 때, 그러한 다층 구조가 수분이나 수소의 침입 경로가 될 수 있는 점에 유의한다.
도 25는 연속 구조의 예를 나타낸 도면이다.
예를 들면, 이 도 25에 나타낸 바와 같이, 강유전체 커패시터(4) 주변으로부터 최상 배선층에 이르는 연속 구조(100, 101, 102, 103)를 상정한다.
여기서, 연속 구조(100, 102)는 강유전체 커패시터(4)가 형성된 층으로부터 최상 배선층까지 의사 플러그(90)와 의사 배선(91)이 교대로 접속된 구조이다. 연속 구조(101)는 강유전체 커패시터(4)가 형성된 층으로부터 최상 배선층까지 의사 플러그(90)가 접속된 구조이다. 또한, 연속 구조(103)는 강유전체 커패시터(4)에 접속된 배선(17)으로부터 최상 배선층까지 의사 플러그(90)와 의사 배선(91)이 교대로 접속된 구조이다.
FeRAM을 구성하는 다층 구조 내에, 이들 연속 구조(1OO, 1O1, 1O2, 103) 중 1 또는 2이상을 채용하는 경우가 있다. 그 때, 예를 들면, 의사 플러그(90)나 의사 배선(91)과 각 제 2, 제 3, 제 4, 제 5 층간 절연막(12, 19, 22, 24)의 경계가, 수분이나 수소의 강유전체 커패시터(4) 부근으로의 침입 경로가 될 가능성이 있다.
따라서, 이러한 연속 구조(100, 101, 102, 103)를 고려하여, FeRAM을 구성하는 것이 바람직하다.
또한, 이상 설명한 FeRAM의 구성(층 수, 각 요소의 배치, 재질, 막두께, 형성 방법 등)은, 상기한 것에 한정되는 것이 아니라, 형성해야 할 FeRAM의 요구 특성 등에 따라서 임의로 변경 가능하다.
예를 들면, 상기의 설명에서는, 수분이나 수소를 방지하기 위한 막으로 AlO막을 사용했다. 그러나, AlO막 대신에, 산화 티탄(TiO)막, SiN막, SiON막, 질화 붕소(BN)막, 실리콘 카바이드(SiC)막, 카본(C)막 등, 내습성이고 절연성을 갖는 다른 막을 사용하는 것이 가능하다. 또한, 플러그에는, 상기와 같은 W막 대신에, Al막이 사용되도록 해도 좋다. 또한, 플러그의 확산 방지막에는, Ti막이나 TiN막 대신에, 탄탈(Ta)막이나 질화 탄탈(TaN)막이 사용되도록 해도 좋다. 또한, 상기의 설명에서는, AlCu막을 주된 층으로 하는 배선이 형성되도록 했다. 그러나, 각 층간 절연막에 다마신(damascene) 프로세스를 이용하여 회로용 또는 의사의 Cu 배선이 형성되도록 해도 좋다. 또한, 각 층간 절연막에 듀얼 다마신 프로세스를 이용하여 회로용 또는 의사의 Cu 배선과 Cu 플러그가 동시에 형성되도록 해도 좋다.
또한, 이상의 설명에서는, 플래너(planar) 구조의 FeRAM에 적용한 경우가 예시되어 있다. 그러나, 각 실시예는 스택(stack) 구조 등의 다른 구조의 FeRAM에 대해서도 마찬가지로 적용 가능하다.
(부기 1)
강유전체막을 갖는 강유전체 커패시터와,
상기 강유전체 커패시터 위에 형성된 제 1 층을 갖는 층간 절연막과,
상기 강유전체 커패시터에 접속하는 플러그 및 배선과,
상기 강유전체 커패시터 근방의 의사(擬似) 플러그를 갖는 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 의사 플러그는 상기 제 1 층 내에 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 제 1 층 내에 형성되어 있고, 상기 의사 플러그에 접속된 의사 배선을 더 갖는 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 4)
상기 강유전체 커패시터는 하부 전극을 포함하고, 상기 의사 플러그는 상기 강유전체 커패시터의 상기 하부 전극에 접속되어 있는 것을 특징으로 하는 부기 2 기재의 반도체 장치.
(부기 5)
상기 층간 절연막은 상기 제 1 층과는 다른 제 2 층을 포함하고, 상기 의사 플러그는 상기 제 2 층 내에 형성되어 있는 것을 특징으로 하는 부기 1 기재의 반도체 장치.
(부기 6)
상기 의사 배선은 상기 제 2 층 내에 형성되고, 상기 의사 배선에 접속되어 있는 것을 특징으로 하는 부기 5 기재의 반도체 장치.
(부기 7)
상기 의사 플러그는 내습성의 절연막으로 피복되어 있는 것을 특징으로 하는 부기 6 기재의 반도체 장치.
(부기 8)
강유전체막을 갖는 강유전체 커패시터를 구비하는 반도체 장치의 제조 방법으로서,
상기 강유전체 커패시터 위에 다층 배선을 갖는 층간 절연막을 형성하는 공정과,
상기 층간 절연막 내에 의사 콘택트 홀 및 콘택트 홀을 형성하는 공정과,
상기 의사 콘택트 홀 및 상기 콘택트 홀 내에 도전성 재료를 매립하고, 의사 플러그 및 전기 접속용 플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 9)
상기 층간 절연막은 상기 강유전체 커패시터 위에 형성된 제 1 층을 포함하고, 상기 의사 콘택트 홀은 상기 제 1 층 내에 형성되어 있는 것을 특징으로 하는 부기 8의 반도체 장치의 제조 방법.
(부기 10)
상기 층간 절연막의 형성 전에, 의사 하부 전극 및 상기 강유전체 커패시터의 하부 전극을 형성하는 공정을 더 갖는 것을 특징으로 하는 부기 9 기재의 반도체 장치의 제조 방법.
(부기 11)
상기 의사 콘택트 홀은 상기 의사 전극에 도달하도록 형성되고, 상기 콘택트 홀은 상기 강유전체 커패시터에 도달하도록 형성되는 것을 특징으로 하는 부기 10 기재의 반도체 장치의 제조 방법.
(부기 12)
상기 층간 절연막의 형성 전에, 상기 강유전체 커패시터를 형성하는 공정을 더 가지며, 상기 의사 콘택트 홀은 상기 의사 전극에 도달하도록 형성되고, 상기 콘택트 홀은 상기 강유전체 커패시터에 도달하도록 형성되는 것을 특징으로 하는 부기 10 기재의 반도체 장치의 제조 방법.
(부기 13)
상기 층간 절연막은 상기 강유전체 커패시터 위에 형성된 제 1 층 및 상기 제 1 층 위에 형성된 제 2 층을 포함하고, 상기 의사 콘택트 홀은 상기 제 2 층 내에 형성되어 있는 것을 특징으로 하는 부기 8 기재의 반도체 장치의 제조 방법.
(부기 14)
상기 제 2 층으로 덮여져 있는 배선 및 의사 배선을 형성하는 공정을 더 갖는 것을 특징으로 하는 부기 12 기재의 반도체 장치의 제조 방법.
(부기 15)
상기 의사 콘택트 홀은 상기 의사 배선에 도달하도록 형성되고, 상기 콘택트 홀은 배선에 도달하도록 형성되는 것을 특징으로 하는 부기 8 기재의 반도체 장치의 제조 방법.
(부기 16)
상기 의사 콘택트 홀은 상기 의사 콘택트 홀과 함께 형성되는 것을 특징으로 하는 부기 13 기재의 반도체 장치의 제조 방법.
(부기 17)
상기 제 1 층 위에 내습성의 절연막을 형성하는 공정을 더 갖는 것을 특징으로 하는 부기 13 기재의 반도체 장치의 제조 방법.
(부기 18)
상기 의사 콘택트 홀의 형성 후에 상기 층간 절연막을 어닐링하는 공정을 더 갖는 것을 특징으로 하는 부기 15 기재의 반도체 장치의 제조 방법.
(부기 19)
상기 의사 플러그 및 상기 플러그의 형성 후에, 상기 의사 플러그 위에 상기 의사 배선을 형성하는 공정을 더 갖는 것을 특징으로 하는 부기 13 기재의 반도체 장치의 제조 방법.
(부기 20)
상기 콘택트 홀의 일부 또는/및 의사 콘택트 홀과 오버랩하는 배선홈을 형성하는 공정과, 상기 배선홈을 상기 도전성 재료로 매립하는 공정을 더 갖는 것을 특징으로 하는 부기 16 기재의 반도체 장치의 제조 방법.
도 1은 FeRAM의 요부 단면 모식도.
도 2는 강유전체 커패시터 형성 후의 요부 단면 모식도.
도 3은 제 1 콘택트 홀 형성 공정의 요부 단면 모식도.
도 4는 제 2 콘택트 홀 형성 공정의 요부 단면 모식도.
도 5는 콘택트 홀 매립 공정의 요부 단면 모식도.
도 6은 배선층 형성 공정의 요부 단면 모식도.
도 7은 제 1 실시예의 FeRAM에서의 강유전체 커패시터 주변의 구성예를 나타낸 요부 단면 모식도.
도 8은 제 1 실시예의 FeRAM에서의 강유전체 커패시터를 포함하는 층의 요부 평면 모식도.
도 9는 제 1 실시예의 강유전체 커패시터 형성 후의 요부 단면 모식도.
도 10은 제 1 실시예의 콘택트 홀 형성 공정의 요부 단면 모식도.
도 11은 제 1 실시예의 콘택트 홀 매립 공정의 요부 단면 모식도.
도 12는 제 1 실시예의 배선층 형성 공정의 요부 단면 모식도.
도 13은 제 2 실시예의 FeRAM에서의 강유전체 커패시터 주변의 구성예를 나타낸 요부 단면 모식도.
도 14는 제 2 실시예의 FeRAM에서의 강유전체 커패시터를 포함하는 층의 요부 평면 모식도.
도 15는 제 2 실시예의 강유전체 커패시터 형성 후의 요부 단면 모식도.
도 16은 제 2 실시예의 콘택트 홀 형성 공정의 요부 단면 모식도.
도 17은 제 2 실시예의 변형예를 설명하기 위한 요부 평면 모식도.
도 18은 제 3 실시예의 FeRAM에서의 강유전체 커패시터 주변의 구성예를 나타낸 요부 단면 모식도.
도 19는 제 3 실시예의 FeRAM에서의 강유전체 커패시터를 포함하는 층의 상층의 요부 평면 모식도.
도 20은 제 4 실시예의 FeRAM에서의 강유전체 커패시터 주변의 구성예를 나타낸 요부 단면 모식도.
도 21은 제 4 실시예의 FeRAM에서의 강유전체 커패시터를 포함하는 층의 상층의 요부 평면 모식도.
도 22는 제 5 실시예의 FeRAM에서의 강유전체 커패시터 주변의 구성예를 나타낸 요부 단면 모식도.
도 23은 제 5 실시예의 의사 콘택트 홀 형성 공정의 요부 단면 모식도.
도 24는 제 5 실시예의 AlO막 형성 공정의 요부 단면 모식도.
도 25는 연속 구조의 예를 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
2 : Si 기판
3 : MOS 트랜지스터
3a : 게이트 산화막
3b : 게이트 전극
3c : 사이드월
3d, 3e : 익스텐션 영역
3f : 소스 영역
3g : 드레인 영역
4 : 강유전체 커패시터
4a : 하부 전극
4b : 강유전체막
4c : 상부 전극
5 : 소자 분리 영역
6 : 웰
7 : 커버막
8 : 제 1 층간 절연막
9, 13, 14, 15, 2O, 23 : 플러그
9a, 13a, 14a, 15a, 20a, 23a, 40a, 50a, 60a, 70a : 확산 방지막
9b, 13b, 14b, 15b, 20b, 23b, 35, 40b, 50b, 60b, 70b : W막
10 : 산화 방지막
11, 80 : AlO막
12 : 제 2 층간 절연막
16, 17, 18, 21, 41, 53, 72, 74 : 배선
16a, 16c, 17a, 17c, 18a, 18c, 21a, 21c, 41a, 41c, 53a, 53c, 72a, 72c, 73a, 73c, 74a, 74c : Ti/TiN막
16b, 17b, 18b, 21b, 41b, 53b, 72b, 73b, 74b : AlCu막
19 : 제 3 층간 절연막
22 : 제 4 층간 절연막
24 : 제 5 층간 절연막
31, 32, 33 : 콘택트 홀
34 : TiN막
40, 50, 60, 70, 90 : 의사 플러그
42, 52 : 의사 콘택트 홀
51 : 의사 하부 전극
71 : 에칭 스톱퍼막
73, 91 : 의사 배선
100, 101, 102, 103 : 연속 구조

Claims (10)

  1. 강유전체막을 갖는 강유전체 커패시터(capacitor)와,
    상기 강유전체 커패시터 위에 형성된 제 1 층을 갖는 층간 절연막과,
    상기 강유전체 커패시터에 접속하는 플러그 및 배선과,
    상기 강유전체 커패시터 근방의 의사(擬似) 플러그를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 의사 플러그는 상기 제 1 층 내에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 층 내에 형성되어 있고, 상기 의사 플러그에 접속된 의사 배선을 더 갖는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 강유전체 커패시터는 하부 전극을 포함하고, 상기 의사 플러그는 상기 강유전체 커패시터의 상기 하부 전극에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 층간 절연막은 상기 제 1 층과는 다른 제 2 층을 포함하고, 상기 의사 플러그는 상기 제 2 층 내에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 의사 배선은 상기 제 2 층 내에 형성되고, 상기 의사 배선에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 의사 플러그는 내습성의 절연막으로 피복되어 있는 것을 특징으로 하는 반도체 장치.
  8. 강유전체막을 갖는 강유전체 커패시터를 구비하는 반도체 장치의 제조 방법으로서,
    상기 강유전체 커패시터 위에 다층 배선을 갖는 층간 절연막을 형성하는 공정과,
    상기 층간 절연막 내에 의사 콘택트 홀 및 콘택트 홀을 형성하는 공정과,
    상기 의사 콘택트 홀 및 상기 콘택트 홀 내에 도전성 재료를 매립하여, 의사 플러그 및 전기 접속용 플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 층간 절연막은 상기 강유전체 커패시터 위에 형성된 제 1 층을 포함하고, 상기 의사 콘택트 홀은 상기 제 1 층 내에 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 층간 절연막의 형성 전에, 의사 하부 전극 및 상기 강유전체 커패시터의 하부 전극을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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