KR100698866B1 - 반도체 장치의 제조 방법 - Google Patents

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KR100698866B1
KR100698866B1 KR1020060028334A KR20060028334A KR100698866B1 KR 100698866 B1 KR100698866 B1 KR 100698866B1 KR 1020060028334 A KR1020060028334 A KR 1020060028334A KR 20060028334 A KR20060028334 A KR 20060028334A KR 100698866 B1 KR100698866 B1 KR 100698866B1
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테츠오 야에가시
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 층간 절연막 상에 평탄한 배리어막을 형성하는 경우라도, 도체 플러그를 양호하게 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
반도체 기판(10) 상 및 강유전체 커패시터(42) 상에 제1 절연막(48)을 형성하는 공정과, 제1 배선(56a 내지 56c)을 형성하는 공정과, 제2 절연막(60)을 형성하는 공정과, 제2 절연막의 표면을 평탄화하는 공정과, 열처리로를 이용하여 열처리를 행함으로써 제2 절연막 중으로부터 수분을 제거하는 공정과, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행함으로써 제2 절연막 중으로부터 수분을 제거하는 동시에 제2 절연막의 표면을 질화하는 공정과, 제2 절연막 상에 배리어막(62)을 형성하는 공정과, 배리어막 및 제2 절연막에 컨택트 홀(68)을 형성하는 공정과, 컨택트 홀 내에 도체 플러그(70)를 매립하는 공정을 포함한다.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE FABRICATION METHOD}
도 1은 실리콘 산화막 중에 잔존하는 수분량을 승온 이탈 가스 분석법에 의해 측정한 결과를 도시하는 그래프.
도 2는 승온 이탈 가스 분석법에 의한 측정 결과에 기초하여 얻어진 총 탈수량을 도시하는 그래프.
도 3은 본 발명의 일 실시형태에 의한 반도체 장치를 도시하는 단면도.
도 4는 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(1).
도 5는 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(2).
도 6은 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(3).
도 7은 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(4).
도 8은 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(5).
도 9는 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(6).
도 10은 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(7).
도 11은 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(8).
도 12는 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(9).
도 13은 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(10).
도 14는 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(11).
도 15는 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(12).
도 16은 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(13).
도 17은 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(14).
<도면의 주요 부분에 대한 부호 설명>
10: 반도체 기판
12: 소자 분리 영역
14a, 14b: 웰
16: 게이트 절연막
18: 게이트 전극
19: 절연막
20: 측벽 절연막
22: 소스/드레인 확산층
24: 트랜지스터
25: SiON막
26: 실리콘 산화막
27: 층간 절연막
34: 실리콘 산화막
36: 하부 전극
36a: 산화알루미늄막
36b: Pt막
38: 강유전체막
40: 상부 전극
40a: IrOx막
40b: IrOY막
42: 강유전체 커패시터
44: 배리어막
46: 배리어막
48: 층간 절연막
50a, 50b: 컨택트 홀
52a, 52b: 컨택트 홀
54a, 54b: 도체 플러그
56: 제1 금속 배선층
56a, 56b, 56c: 배선
58: 배리어막
60: 실리콘 산화막
61: 실리콘 산화막
62: 배리어막
64: 실리콘 산화막
66: 층간 절연막
68: 컨택트 홀
70: 도체 플러그
72: 제2 금속 배선층
72a, 72b: 배선
74: 실리콘 산화막
76: 실리콘 산화막
78: 배리어막
80: 실리콘 산화막
82: 층간 절연막
84a, 84b: 컨택트 홀
86a, 86b: 도체 플러그
88: 제3 금속 배선층
88a, 88b: 배선
90: 실리콘 산화막
92: 실리콘 질화막
94: 폴리이미드 수지막
96: 개구부
96a: 개구부
96b: 개구부
98: 포토레지스트막
100: 포토레지스트막
102: 포토레지스트막
본 발명은, 반도체 장치의 제조 방법에 관한 것이며, 특히 강유전체 커패시 터를 갖는 반도체 장치의 제조 방법에 관한 것이다.
최근, 커패시터의 유전체막으로서 강유전체막을 이용하는 것이 주목되고 있다. 이러한 강유전체 커패시터를 이용한 강유전체 메모리(FeRAM: Ferroelectric Random Access Memory)는 고속 동작이 가능하고 저 소비 전력이며 기록/판독 내구성이 우수하다는 등의 특징을 갖는 비휘발성 메모리로서, 금후의 더 나은 발전이 예상되고 있다.
그러나, 강유전체 커패시터는 외부로부터의 수소 가스나 수분에 의해 쉽게 그 특성이 열화된다고 하는 성질을 갖고 있다. 구체적으로는, Pt막으로 이루어지는 하부 전극과, PZT막으로 이루어지는 강유전체막과, Pt막으로 이루어지는 상부 전극이 순차 적층되어 이루어지는 표준 FeRAM의 강유전체 커패시터의 경우, 수소 분압 40 Pa(0.3 Torr) 정도의 분위기에서 200 ℃ 정도의 온도로 기판을 가열하면, PbZr1 -XTiXO3막(PZT막)의 강유전성은 거의 잃어버리는 것으로 알려져 있다. 또한, 강유전체 커패시터가 수분을 흡착한 상태, 또는 수분이 강유전체 커패시터 근방에 존재하는 상태에서 열처리를 행하면, 강유전체 커패시터의 강유전체막의 강유전성은 현저히 열화되어 버리는 것으로 알려져 있다.
이러한 강유전체 커패시터의 성질 때문에, FeRAM의 제조 공정에서는 강유전체막을 형성한 후의 프로세스로서, 가능한 한 수분의 발생이 적으면서 저온인 프로세스가 선택되고 있다. 또한, 층간 절연막을 성막하는 프로세스에는 예컨대, 수소의 발생량이 비교적 적은 원료 가스를 이용한 CVD(Chemical Vapor Deposition)법 등에 의한 성막 프로세스가 선택되고 있다.
더 나아가서는, 수소나 수분에 의한 강유전체막의 열화를 방지하는 기술로서, 강유전체 커패시터를 덮도록 산화알루미늄막으로 이루어지는 배리어막을 형성하는 기술이나, 강유전체 커패시터 상에 형성된 층간 절연막 상에 산화알루미늄막으로 이루어지는 배리어막을 형성하는 기술이 제안되어 있다. 산화알루미늄막으로 이루어지는 배리어막은 수소나 수분의 확산을 방지하는 기능을 갖고 있다. 이 때문에, 제안되어 있는 기술에 의하면 수소나 수분이 강유전체막에 도달하는 것을 방지할 수 있어, 수소나 수분에 의한 강유전체막의 열화를 방지하는 것이 가능해진다.
그러나, 표면에 단차가 발생하고 있는 층간 절연막 상에 단순히 배리어막을 형성한 경우에는 배리어막의 피복성이 그다지 양호하지 않기 때문에, 배리어막에 있어서 수소나 수분의 확산을 충분히 방지할 수 없다. 수소나 수분이 강유전체 커패시터의 강유전체막에 도달하면, 강유전체막을 구성하는 금속 산화물이 수소에 의해 환원되어 버려, 강유전체 커패시터의 전기적 특성의 열화를 초래하게 된다.
그래서, 층간 절연막의 표면을 평탄화시키고, 평탄화된 층간 절연막 상에 배리어막을 형성하는 기술이 제안되어 있다. 평탄한 배리어막은 피복성이 매우 양호하기 때문에, 배리어막에 의해 수소나 수분의 확산을 보다 확실하게 방지하는 것이 가능해진다.
[특허 문헌 1] 일본 특허 공개 2005-217044호 공보
[특허 문헌 2] 일본 특허 공개 2003-152165호 공보
[특허 문헌 3] 일본 특허 공개 2004-23086호 공보
[특허 문헌 4] 일본 특허 공개 2004-153031호 공보
[특허 문헌 5] 일본 특허 공개 2002-76296호 공보
[특허 문헌 6] 일본 특허 공개 평10-144681호 공보
[특허 문헌 7] 일본 특허 공개 2003-158247호 공보
[특허 문헌 8] 일본 특허 공개 2004-303995호 공보
[특허 문헌 9] 일본 특허 공개 2004-320063호 공보
[특허 문헌 10] 일본 특허 공개 2003-273325호 공보
그러나, 층간 절연막 상에 평탄한 배리어막을 형성한 경우에는, 층간 절연막에 매립하는 도체 플러그가 양호하게 형성되지 않아, 제조 수율이 저하되어 버리는 경우가 있었다.
본 발명의 목적은 층간 절연막 상에 평탄한 배리어막을 형성하는 경우라도, 도체 플러그를 양호하게 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 일 관점에 의하면, 반도체 기판 상에 하부 전극, 상기 하부 전극상에 형성된 강유전체막 및 상기 강유전체막 상에 형성된 상부 전극을 갖는 강유전체 커패시터를 형성하는 공정과, 상기 반도체 기판 상 및 상기 강유전체 커패시터 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 제1 배선을 형성하는 공정과, 상기 제1 절연막 상 및 상기 제1 배선 상에 제2 절연막을 형성하는 공정 과, 상기 제2 절연막의 표면을 평탄화하는 공정과, 열처리로를 이용하여 열처리를 행함으로써, 상기 제2 절연막 중으로부터 수분을 제거하는 공정과, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행함으로써, 상기 제2 절연막 중으로부터 수분을 제거하는 동시에, 상기 제2 절연막의 표면을 질화하는 공정과, 상기 제2 절연막 상에 수소 또는 수분의 확산을 방지하는 평탄한 제1 배리어막을 형성하는 공정과, 상기 제1 배리어막 및 상기 제2 절연막에 상기 제1 배선에 도달하는 제1 컨택트 홀을 형성하는 공정과, 상기 제1 컨택트 홀 내에 제1 도체 플러그를 매립하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
[본 발명의 원리]
평탄한 배리어막은 피복성이 매우 양호하기 때문에, 수분 등을 배리어하는 기능이 매우 높다. 이 때문에, 층간 절연막 중에 수분이 어느 정도 잔존하고 있는 상태에서, 층간 절연막 상에 평탄한 배리어막이 형성되고, 이 후, 층간 절연막에 열이 가해진 경우에는 층간 절연막 중에서의 수분의 방출이 배리어막에 의해 폐쇄된 상태가 된다. 이 때문에, 층간 절연막 및 배리어막에 컨택트 홀이 형성되어 있는 상태에서 층간 절연막에 열이 가해진 경우에는 층간 절연막 중의 수분이 컨택트 홀을 통해 대량으로 방출된다. 컨택트 홀 내에 CVD법에 의해 도체 플러그를 매립할 때에는 층간 절연막에 열이 가해지기 때문에, 층간 절연막 중의 수분이 컨택트 홀을 통해 대량으로 방출된다. 도체 플러그를 매립할 때에 층간 절연막 중의 수분이 컨택트 홀을 통해 대량으로 방출되면, 도체 플러그를 형성하기 위한 원료 가스가 컨택트 홀 내에 도달하는 것이 저해된다. 그러면, 컨택트 홀 내에 도체 플러그가 양호하게 형성되지 않아, 신뢰성의 저하를 초래하게 된다.
그런데, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서 열처리를 장시간 행하면, 층간 절연막 중의 수분을 충분히 제거하는 것은 가능하다. 그러나, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서 열처리를 장시간 행한 경우에는, 강유전체 커패시터에 큰 손상이 가해져, 전기적 특성이 양호한 강유전체 커패시터를 얻을 수는 없다.
본원 발명자는 예의 검토한 결과, 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 조합하여 행함으로써, 강유전체 커패시터에 과도한 손상을 가하지 않고, 절연막 중에서 수분을 충분히 제거하는 것에 상도하였다.
도 1은 실리콘 산화막 중에 잔존하는 수분량을 승온 이탈 가스 분석법(TDS, Thermal Desorption Spectroscopy)에 의해 측정한 결과를 도시하는 그래프이다.
TDS법이란, 시료를 진공 중에서 가열·승온시키고, 승온 중에 시료로부터 이탈하는 가스 성분을 질량 분석기로 검출하는 방법이다.
도 1에서, 횡축은 TDS법에 의한 분석을 행할 때의 기판 온도를 나타내고, 종축은 TDS법에 의한 측정을 행할 때에 시료 중으로부터 이탈한 수분의 양(탈수량)을 나타내고 있다.
비교예 1은 실리콘 기판 상에 실리콘 산화막을 형성하고, 이 후 열처리를 행하지 않은 것을 시료로 하여 측정을 행한 것이다.
비교예 2는 실리콘 기판 상에 실리콘 산화막을 형성하고, 이 후 열처리로를 이용하여 650 ℃, 60 분의 열처리를 행한 것을 시료로 하여 측정을 행한 것이다.
비교예 3은 실리콘 기판 상에 실리콘 산화막을 형성하고, 이 후 N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 2 분간 열처리를 행한 것을 시료로 하여 측정을 행한 것이다.
실시예 1은 실리콘 기판 상에 실리콘 산화막을 형성하고, 이 후 열처리로를 이용하여 650 ℃, 60 분의 열처리를 행하고, 또한 N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 2 분간의 열처리를 행한 것을 시료로 하여 측정을 행한 것이다.
실시예 2는 실리콘 기판 상에 실리콘 산화막을 형성하고, 이 후 N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 2 분간 열처리를 행하며, 이 후 열처리로를 이용하여 650 ℃, 60 분의 열처리를 행한 것을 시료로 하여 측정을 행한 것이다.
또한, 도 2는 TDS법에 의한 측정 결과에 기초하여 얻어진 총 탈수량을 도시하는 그래프이다.
도 1 및 도 2로부터 알 수 있는 바와 같이, 비교예 1에서는 시료로부터의 탈수량이 많았다. 이것은, 특별한 열처리를 행하지 않은 경우에는 실리콘 산화막 중 에 많은 수분이 잔존하는 것을 나타내고 있다.
비교예 2에서는 비교예 1의 경우보다 탈수량이 적어져 있다. 이것은 열처리로를 이용한 열처리를 행한 경우에는 실리콘 산화막 중의 수분을 어느 정도 제거할 수 있는 것을 나타내고 있다. 비교예 2의 경우에도 실리콘 산화막 중에는 상당한 수분이 잔존하고 있어, 실리콘 산화막 중에 잔존하고 있는 수분을 충분히 제거할 수 있다고는 말할 수 없다.
비교예 3에서는 비교예 2의 경우와 비교하여 탈수량이 더 적어져 있다. 이것은 N2O 가스를 이용하여 생성한 플라즈마 분위기 중에서 열처리를 행한 경우에는 실리콘 산화막 중의 수분을 보다 많이 제거할 수 있다는 것을 나타내고 있다.
실시예 1에서는 비교예 3의 경우와 비교하여 탈수량이 더 적어져 있다. 이것은 N2O 가스를 이용하여 생성한 플라즈마 분위기 중에서의 열처리와 열처리로를 이용한 열처리의 양방을 조합시켜 행함으로써, 실리콘 산화막 중의 수분을 보다 많이 제거할 수 있다는 것을 나타내고 있다.
실시예 2에서는 실시예 1과 비교하여 탈수량이 더 적어져 있다. 이것은 열처리로를 이용한 열처리를 행한 후에 N2O 가스를 이용하여 생성한 플라즈마 분위기 중에서의 열처리를 행함으로써, 실리콘 산화막 중의 수분을 보다 많이 제거할 수 있다는 것을 나타내고 있다.
이러한 측정치에 기초하여 예의 검토한 결과, 본원 발명자는 절연막을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스를 이용하여 생성된 플라즈마 분위 기 중에서의 열처리를 행하면, 강유전체 커패시터에 과도한 손상을 가하지 않고, 층간 절연막 중에서 수분을 충분히 제거할 수 있다는 것에 상도하였다.
또한, 본원 발명자는 열처리로를 이용한 열처리를 행한 후에 N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행하면, 층간 절연막 중의 수분을 더 충분히 제거할 수 있다는 것에 상도하였다.
열처리로를 이용한 열처리 후에 N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행한 경우가, n2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행한 후에 열처리로를 이용한 열처리를 행한 경우보다, 층간 절연막 중의 수분을 많이 제거할 수 있는 것은 이하와 같은 이유에 의한 것이라고 생각된다.
즉, N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행하면, 실리콘 산화막 중의 수분이 제거되는 동시에, 실리콘 산화막의 표면이 질화되어 실리콘 산화막 표면에 실리콘 질화 산화막이 형성된다. 이러한 실리콘 질화산화막은 외부로부터 실리콘 산화막 중에 수분이 들어가는 것을 방지하는 기능을 갖지만, 실리콘 산화막 중의 수분이 외부로 방출되는 것도 저해한다. 즉, N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행한 후에 열처리로를 이용한 열처리를 행하는 경우에는, 실리콘 산화막 중의 수분이 그다지 충분히 제거되어 있지 않은 단계에서 실리콘 산화막 표면에 실리콘 질화산화막이 형성되기 때문에, 열처리로를 이용한 열처리를 행하였을 때의 실리콘 산화막 중으로부터의 수분의 방출이 실리콘 질화막에 의해 저해되게 된다. 이 때문에, N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행한 후에 열처리로를 이용한 열처리를 행한 경우에는, 열처리로를 이용한 열처리 후에 N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행한 경우보다, 실리콘 산화막 중에 잔존하는 수분이 많아진다.
이러한 이유에 의해, 열처리로를 이용한 열처리 후에 N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행한 경우가, N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행한 후에 열처리로를 이용한 열처리를 행한 경우보다, 층간 절연막 중의 수분을 많이 제거할 수 있다고 생각된다.
또한, 플라즈마 분위기로서 N2O 가스를 이용하여 생성된 플라즈마 분위기를 이용하는 대신에, N2 가스를 이용하여 생성된 플라즈마 분위기를 이용한 경우에도, 같은 결과를 얻을 수 있다고 생각된다,
이와 같이, 본 발명에 의하면 층간 절연막을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하기 때문에, 강유전체 커패시터에 과도한 손상을 가하지 않고, 층간 절연막 중에서 수분을 충분히 제거할 수 있다. 본 발명에 의하면, 평탄한 배리어막을 형성하기 전에 층간 절연막 중의 수분을 충분히 제거할 수 있기 때문에, 후 공정에서 컨택트 홀 내에 도체 플러그를 매립할 때에 층간 절연막 중의 수분이 컨택 트 홀을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀 내에 도체 플러그를 매립할 때에 층간 절연막 중의 수분이 컨택트 홀을 통해 대량으로 방출되지 않기 때문에, 도체 플러그를 형성하기 위한 원료 가스가 컨택트 홀 내에 충분히 도달한다. 이 때문에, 본 발명에 의하면 컨택트 홀 내에 도체 플러그를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
[일 실시형태]
본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도 3 내지 도 17를 이용하여 설명한다.
(반도체 장치)
우선, 본 실시형태에 의한 반도체 장치의 구조에 관해서 도 3을 이용하여 설명한다. 도 3은 본 실시형태에 의한 반도체 장치를 도시하는 단면도이다.
도 3에 도시하는 바와 같이, 예컨대 실리콘으로 이루어지는 반도체 기판(10) 상에는 소자 영역을 구획하는 소자 분리 영역(12)이 형성되어 있다. 소자 분리 영역(12)이 형성된 반도체 기판(10) 내에는 웰(14a, 14b)이 형성되어 있다.
웰(14a, 14b)이 형성된 반도체 기판(10) 상에는 게이트 절연막(16)을 통해 게이트 전극(게이트 전선)(18)이 형성되어 있다. 게이트 전극(18)은 예컨대 폴리실리콘막 상에 텅스텐 실리사이드막 등의 금속 실리사이드막이 적층된 폴리사이드 구조를 갖고 있다. 게이트 전극(18) 상에는 실리콘 산화막으로 이루어지는 절연막(19)이 형성되어 있다. 게이트 전극(18) 및 절연막(19)의 측벽 부분에는 측벽 절연막(20)이 형성되어 있다.
측벽 절연막(20)이 형성된 게이트 전극(18)의 양측에는 소스/드레인 확산층(22)이 형성되어 있다. 이렇게 하여, 게이트 전극(18)과 소스/드레인 확산층(22)을 갖는 트랜지스터(24)가 구성되어 있다. 트랜지스터(24)의 게이트 길이는 예컨대 0.35 μm, 또는 예컨대 0.11 내지 0.18 μm로 설정되어 있다.
트랜지스터(24)가 형성된 반도체 기판(10) 상에는 예컨대 막 두께 200 nm의 SiON막(25)과, 예컨대 막 두께 600 nm의 실리콘 산화막(26)이 순차 적층되어 있다. 이렇게 하여, SiON막(25)과 실리콘 산화막(26)을 순차 적층하여 이루어지는 층간 절연막(27)이 형성되어 있다. 층간 절연막(27)의 표면은 평탄화되어 있다.
층간 절연막(27) 상에는 예컨대 막 두께 100 nm의 실리콘 산화막(34)이 형성되어 있다. 평탄화된 층간 절연막(27) 상에 실리콘 산화막(34)이 형성되어 있기 때문에, 실리콘 산화막(34)은 평탄하게 되어 있다.
실리콘 산화막(34) 상에는 강유전체 커패시터(42)의 하부 전극(36)이 형성되어 있다. 하부 전극(36)은 예컨대 막 두께 20 내지 50 nm의 산화알루미늄막(36a)과 막 두께 100 내지 200 nm의 Pt막(36b)을 순차 적층하여 이루어지는 적층막에 의해 구성되어 있다. 여기서는 Pt막(36b)의 막 두께는 165 nm로 설정되어 있다.
하부 전극(36) 상에는 강유전체 커패시터(42)의 강유전체막(38)이 형성되어 있다. 강유전체막(38)으로서는, 예컨대 막 두께 100 내지 250 nm의 PbZr1 - XTiXO3막(PZT막)이 이용되고 있다. 여기서는 강유전체막(38)에는 막 두께 150 nm의 PZT막이 이용되고 있다.
강유전체막(38) 상에는 강유전체 커패시터(42)의 상부 전극(40)이 형성되어 있다. 상부 전극(40)은 예컨대 막 두께 25 내지 75 nm의 IrOX막(40a)과, 막 두께 150 내지 250 nm의 IrOY막(40b)을 순차 적층하여 이루어지는 적층막에 의해 구성되어 있다. 여기서는 IrOX막(40a)의 막 두께는 50 nm로 설정되고, IrOY막(40b)의 막 두께는 200 nm로 설정되어 있다. 또한, IrOY막(40b)의 산소의 조성비(Y)는 IrOX막(40a)의 산소의 조성비 X보다 높게 설정되어 있다.
이렇게 하여, 하부 전극(36)과 강유전체막(38)과 상부 전극(40)으로 이루어지는 강유전체 커패시터(42)가 구성되어 있다.
강유전체막(38) 상 및 상부 전극(40) 상에는 강유전체막(38) 및 상부 전극(40)의 상면 및 측면을 덮도록 배리어막(44)이 형성되어 있다. 배리어막(44)으로서는 예컨대 20 내지 100 nm의 산화알루미늄(Al2O3)막이 이용되고 있다.
배리어막(44)은 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 강유전체 커패시터(42)의 강유전체막(38)에 수소나 수분이 도달하면 강유전체막(38)을 구성하는 금속 산화물이 수소나 수분에 의해 환원되어, 강유전체 커패시터(42)의 전기 특성이 열화되어 버린다. 강유전체막(38) 및 상부 전극(40)의 상면 및 측면을 덮도록 배리어막(44)을 형성함으로써, 강유전체막(38)에 수소 및 수분이 도달하는 것이 억제되기 때문에, 강유전체 커패시터(42)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
배리어막(44)에 의해 덮인 강유전체 커패시터(42) 상 및 실리콘 산화막(34) 상에는 배리어막(46)이 형성되어 있다. 배리어막(46)으로서는 예컨대 막 두께 20 내지 100 nm의 산화알루미늄막이 이용되고 있다.
배리어막(46)은 배리어막(44)과 마찬가지로, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다.
배리어막(46) 상에는 예컨대 막 두께 1500 nm의 실리콘 산화막으로 이루어지는 층간 절연막(48)이 형성되어 있다. 층간 절연막(48)의 표면은 평탄화되어 있다.
층간 절연막(48), 배리어막(46), 실리콘 산화막(34), 및 층간 절연막(27)에는 소스/드레인 확산층(22)에 도달하는 컨택트 홀(50a, 50b)이 각각 형성되어 있다. 또한, 층간 절연막(48), 배리어막(46), 및 배리어막(44)에는 상부 전극(40)에 도달하는 컨택트 홀(52a)이 형성되어 있다. 또한, 층간 절연막(48), 배리어막(46) 및 배리어막(44)에는 하부 전극(36)에 도달하는 컨택트 홀(52b)이 형성되어 있다.
컨택트 홀(50a, 50b) 내에는 예컨대 막 두께 20 nm의 Ti막과, 예컨대 막 두께 50 nm의 TiN막을 순차 적층하여 이루어지는 배리어 메탈막(도시 생략)이 형성되어 있다. 배리어 메탈막 중 Ti막은 컨택트 저항을 저감하기 위해 형성되고, TiN막은 도체 플러그 재료의 텅스텐의 확산을 방지하기 위해 형성되어 있다. 후술하는 컨택트 홀이 각각 형성되는 배리어 메탈막에 관해서도, 같은 목적으로 형성되어 있다.
배리어 메탈막이 형성된 컨택트 홀(50a, 50b) 내에는 텅스텐으로 이루어지는 도체 플러그(54a, 54b)가 각각 매립되어 있다.
층간 절연막(48) 상 및 컨택트 홀(52a) 내에는 도체 플러그(54a)와 상부 전극(40)에 전기적으로 접속된 배선(56a)이 형성되어 있다. 또한, 층간 절연막(48) 상 및 컨택트 홀(52b) 내에는 하부 전극(36)에 전기적으로 접속된 배선(56b)이 형성되어 있다. 또한, 층간 절연막(48) 상에는 도체 플러그(54b)에 전기적으로 접속된 배선(56c)이 형성되어 있다. 배선(56a, 56b, 56c)[제1 금속 배선층(56)]은 예컨대 막 두께 150 nm의 TiN막, 막 두께 550 nm의 AlCu 합금막, 막 두께 5 nm의 Ti막, 및 막 두께 150 nm의 TiN막을 순차 적층하여 이루어지는 적층막에 의해 구성되어 있다.
이렇게 하여, 트랜지스터(24)의 소스/드레인 확산층(22)과 강유전체 커패시터(42)의 상부 전극(40)이 도체 플러그(54a) 및 배선(56a)을 통해 전기적으로 접속되고, 하나의 트랜지스터(24) 및 하나의 강유전체 커패시터(42)를 갖는 FeRAM의 1T1C 형 메모리 셀이 구성되어 있다. 실제로는 복수의 메모리 셀이 FeRAM 칩의 메모리 셀 영역에 배열되어 있다.
배선(56a, 56b, 56c)이 형성된 층간 절연막(48) 상에는 배선(56a, 56b, 56c)의 상면 및 측면을 덮도록, 배리어막(58)이 형성되어 있다. 배리어막(58)으로서는 예컨대 20 nm의 산화알루미늄막이 이용되고 있다.
배리어막(58)은 배리어막(44, 46)과 마찬가지로, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 또한, 배리어막(58)은 플라즈마에 의한 손상을 억제하기 위해서도 이용되고 있다.
배리어막(58) 상에는 예컨대 막 두께 2600 nm의 실리콘 산화막(60)이 형성되 어 있다. 실리콘 산화막(60)의 표면은 평탄화되어 있다. 평탄화된 실리콘 산화막(60)은 배선(56a, 56b, 56c) 상에 예컨대 1000 nm의 막 두께로 잔존하고 있다.
실리콘 산화막(60)은 후술하는 바와 같이, 실리콘 산화막(60)을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행함으로써 형성되어 있다. 이 때문에, 실리콘 산화막(60) 중의 수분은 충분히 제거되어 있다. 실리콘 산화막(60) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(60) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(60) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(70)를 형성하기 위한 원료 가스가 컨택트 홀(68) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(68) 내에 도체 플러그(70)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
실리콘 산화막(60)은 후술하는 바와 같이, 실리콘 산화막(60)의 표면을 평탄화한 후에 열처리로를 이용한 열처리와, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행함으로써 형성되어 있다. 이 때문에, 실리콘 산화막(60) 중의 수분은 충분히 제거되어 있다. 실리콘 산화막(60) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(60) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되는 것을 방지할 수 있다. 이 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
실리콘 산화막(60) 상에는 예컨대 막 두께 100 nm의 실리콘 산화막(61)이 형성되어 있다. 평탄화된 실리콘 산화막(60) 상에 실리콘 산화막(61)이 형성되어 있기 때문에, 실리콘 산화막(61)은 평탄하게 되어 있다.
실리콘 산화막(61)은 후술하는 바와 같이, 실리콘 산화막(61)을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행함으로써 형성되어 있다. 이 때문에, 실리콘 산화막(61) 중의 수분은 충분히 제거되어 있다. 실리콘 산화막(61) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(61) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(61) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(70)를 형성하기 위한 원료 가스가 컨택트 홀(68) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(68) 내에 도체 플러그(70)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
실리콘 산화막(61) 상에는 배리어막(62)이 형성되어 있다. 배리어막(62)으로서는, 예컨대 막 두께 20 내지 70 nm의 산화알루미늄막이 이용되고 있다. 여기서는 배리어막(62)으로서, 막 두께 50 nm의 산화알루미늄막이 이용되고 있다. 평탄한 실 리콘 산화막(61) 상에 배리어막(62)이 형성되어 있기 때문에, 배리어막(62)은 평탄하게 되어 있다.
배리어막(62)은 배리어막(44, 46, 58)과 마찬가지로, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 또한, 배리어막(62)은 평탄한 실리콘 산화막(61) 상에 형성되어 있기 때문에 평탄하게 되어 있고, 배리어막(44, 46, 58)과 비교하여 매우 양호한 피복성으로 형성되어 있다. 따라서, 이러한 평탄한 배리어막(62)에 의해 더 확실하게 수소 및 수분의 확산을 방지할 수 있다. 또한, 실제로는 배리어막(62)은 강유전체 커패시터(42)를 갖는 복수의 메모리 셀이 배열된 FeRAM 칩의 메모리 셀 영역뿐만 아니라, 주변 회로 영역 등을 포함하는 FeRAM 칩의 전체면에 걸쳐 형성되어 있다.
배리어막(62) 상에는 예컨대 막 두께 50 내지 100 nm의 실리콘 산화막(64)이 형성되어 있다. 여기서는 실리콘 산화막(64)의 막 두께는 100 nm로 설정되어 있다. 실리콘 산화막(64)은 도전막을 패터닝하여 배선(72a, 72b)을 형성할 때에 배리어막(62)까지도 에칭되어 버리는 것을 방지하기 위한 것이다.
실리콘 산화막(64)은 후술하는 바와 같이, 실리콘 산화막(64)을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행함으로써 형성되어 있다. 이 때문에, 실리콘 산화막(64) 중의 수분은 충분히 제거되어 있다. 실리콘 산화막(64) 중으로부터 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산 화막(64) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(64) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(70)를 형성하기 위한 원료 가스가 컨택트 홀(68) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(68) 내에 도체 플러그(70)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능하게 된다.
이렇게 하여, 배리어막(58), 실리콘 산화막(60), 실리콘 산화막(61), 배리어막(62), 및 실리콘 산화막(64)에 의해 층간 절연막(66)이 구성되어 있다.
층간 절연막(66)에는 배선(56c)에 도달하는 컨택트 홀(68)이 형성되어 있다.
컨택트 홀(68) 내에는, 예컨대 막 두께 20 nm의 Ti막과, 예컨대 막 두께 50 nm의 TiN막을 순차 적층하여 이루어지는 배리어 메탈막(도시 생략)이 형성되어 있다. 또한, Ti막을 형성하지 않고, TiN막으로 이루어지는 배리어 메탈막을 형성하여도 좋다.
배리어 메탈막이 형성된 컨택트 홀(68) 내에는 텅스텐으로 이루어지는 도체 플러그(70)가 매립되어 있다.
층간 절연막(66) 상에는 배선(72a)이 형성되어 있다. 또한, 층간 절연막(66) 상에는 도체 플러그(70)에 전기적으로 접속된 배선(72b)이 형성되어 있다. 배선(72a, 72b)[제2 금속 배선층(72)]은 예컨대, 막 두께 50 nm의 TiN막, 막 두께 500 nm의 AlCu 합금막, 막 두께 5 nm의 Ti막, 및 막 두께 150 nm의 TiN막을 순차 적층하여 이루어지는 적층막에 의해 구성되어 있다.
층간 절연막(66) 상 및 배선(72a, 72b) 상에는 예컨대 막 두께 2200 nm의 실리콘 산화막(74)이 형성되어 있다. 실리콘 산화막(74)의 표면은 평탄화되어 있다.
실리콘 산화막(74)은 후술하는 바와 같이, 실리콘 산화막(74)의 표면을 평탄화한 후에 열처리로를 이용한 열처리와, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행함으로써 형성되어 있다. 이 때문에, 실리콘 산화막(74) 중의 수분은 충분히 제거되어 있다. 실리콘 산화막(74) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(74) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(76) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(86a, 86b)를 형성하기 위한 원료 가스가 컨택트 홀(84a, 84b) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
실리콘 산화막(74) 상에는, 예컨대 막 두께 100 nm의 실리콘 산화막(76)이 형성되어 있다. 평탄화된 실리콘 산화막(74) 상에 실리콘 산화막(76)이 형성되어 있기 때문에, 실리콘 산화막(76)은 평탄하게 되어 있다.
실리콘 산화막(76)은 후술하는 바와 같이, 실리콘 산화막(76)을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행함으로써 형성되어 있다. 이 때문에, 실리콘 산화막(76) 중의 수분은 충분히 제거되어 있다. 실리콘 산화막(76) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(76) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(76) 중의 수분이 컨택트 홀(84a, 84b)를 통해 대량으로 방출되지 않기 때문에, 도체 플러그(86a, 86b)를 형성하기 위한 원료 가스가 컨택트 홀(84a, 84b) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
실리콘 산화막(76) 상에는, 배리어막(78)이 형성되어 있다. 배리어막(78)으로서는 예컨대 막 두께 20 내지 100 nm의 산화알루미늄막이 이용되고 있다. 여기서는 배리어막(78)으로서, 막 두께 50 nm의 산화알루미늄막이 이용되고 있다. 평탄한 실리콘 산화막(76) 상에 배리어막(78)이 형성되어 있기 때문에, 배리어막(78)은 평탄하게 되어 있다.
배리어막(78)은 배리어막(44, 46, 58, 62)과 마찬가지로, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 또한, 배리어막(78)은 평탄한 실리콘 산화막(76) 상에 형성되어 있기 때문에 평탄하게 되어 있고, 배리어막(62)과 마찬가지로, 배리어막(44, 46, 58)과 비교하여 매우 양호한 피복성으로 형성되어 있다. 따라서, 이러한 평탄한 배리어막(78)에 의해 더 확실하게 수소 및 수분의 확산을 방지할 수 있다. 또한, 실제로는 배리어막(78)은 배리어막(62)과 마찬가지로, 강유전체 커패시터(42)를 갖는 복수의 메모리 셀이 배열된 FeRAM 칩의 메모리 셀 영역뿐만 아니라, 주변 회로 영역 등을 포함하는 FeRAM 칩의 전체면에 걸쳐 형성되어 있다.
배리어막(78) 상에는 예컨대 막 두께 100 nm의 실리콘 산화막(80)이 형성되어 있다. 실리콘 산화막(80)은 도전막을 패터닝하여 배선(88a, 88b)을 형성할 때에 배리어막(78)까지도 에칭되어 버리는 것을 방지하기 위한 것이다.
실리콘 산화막(80)은 후술하는 바와 같이, 실리콘 산화막(80)을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행함으로써 형성되어 있다. 이 때문에, 실리콘 산화막(80) 중의 수분은 충분히 제거되어 있다. 실리콘 산화막(80) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(80) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(80) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(86a, 86b)를 형성하기 위한 원료 가스가 컨택트 홀(84a, 84b) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
이렇게 하여, 실리콘 산화막(74), 실리콘 산화막(76), 배리어막(78), 및 실 리콘 산화막(80)에 의해 층간 절연막(82)이 구성되어 있다.
층간 절연막(82)에는 배선(72a, 72b)에 도달하는 컨택트 홀(84a, 84b)이 각각 형성되어 있다.
컨택트 홀(84a, 84b) 내에는 예컨대 막 두께 20 nm의 Ti막과, 예컨대 막 두께 50 nm의 TiN막을 순차 적층하여 이루어지는 배리어 메탈막(도시 생략)이 형성되어 있다. 또한, Ti막을 형성하지 않고, TiN막으로 이루어지는 배리어 메탈막을 형성하여도 좋다.
배리어 메탈막이 형성된 컨택트 홀(84a, 84b) 내에는 텅스텐으로 이루어지는 도체 플러그(86a, 86b)가 각각 매립되어 있다.
도체 플러그(86a, 86b)가 매립된 층간 절연막(82) 상에는 도체 플러그(86a)에 전기적으로 접속된 배선(88a), 및 도체 플러그(86b)에 전기적으로 접속된 배선(본딩 패드)(88b)이 형성되어 있다. 배선(88a, 88b)[제3 금속 배선 층(88)]은 예컨대 막 두께 50 nm의 TiN막, 막 두께 500 nm의 AlCu 합금막, 및 막 두께 150 nm의 TiN막을 순차 적층하여 이루어지는 적층막에 의해 구성되어 있다.
층간 절연막(82) 상 및 배선(88a, 88b) 상에는 예컨대 막 두께 100 내지 300 nm의 실리콘 산화막(90)이 형성되어 있다. 여기서는, 실리콘 산화막(90)의 막 두께는 100 nm로 설정되어 있다.
실리콘 산화막(90) 상에는 예컨대 막 두께 350 nm의 실리콘 질화막(92)이 형성되어 있다.
실리콘 질화막(92) 상에는, 예컨대 막 두께 2 내지 6 μm의 폴리이미드 수지 막(94)이 형성되어 있다.
폴리이미드 수지막(94), 실리콘 질화막(92), 및 실리콘 산화막(90)에는 배선(본딩 패드)(88b)에 도달하는 개구부(96)가 형성되어 있다. 즉, 실리콘 질화막(92) 및 실리콘 산화막(90)에는 배선(본딩 패드)(88b)에 도달하는 개구부(96a)가 형성되어 있다. 폴리이미드 수지막(94)에는 실리콘 질화막(92) 및 실리콘 산화막(90)에 형성된 개구부(96a)를 포함하는 영역에 개구부(96b)가 형성되어 있다.
배선(본딩 패드)(88b)에는 개구부(96)를 통해 외부 회로(도시 생략)가 전기적으로 접속된다.
이렇게 하여 본 실시형태에 의한 반도체 장치가 구성되어 있다.
(반도체 장치의 제조 방법)
다음에, 본 실시형태에 의한 반도체 장치의 제조 방법에 관해서 도 4 내지 도 17을 이용하여 설명한다. 도 4 내지 도 17은 본 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
우선, 예컨대 실리콘으로 이루어지는 반도체 기판(10)에 예컨대 LOCOS(L0Cal 0xidation of Silicon)법에 의해 소자 영역을 구획하는 소자 분리 영역(12)을 형성한다.
계속해서, 이온 주입법에 의해 도펀트 불순물을 도입함으로써, 웰(14a, 14b)을 형성한다.
계속해서, 통상의 트랜지스터의 형성 방법을 이용하여 소자 영역에 게이트 전극(게이트 배선)(18)과 소스/드레인 확산층(22)을 갖는 트랜지스터(24)를 형성한 다[도 4(a)를 참조].
계속해서, 전체면에 예컨대 플라즈마 CVD(Chemical Vapor Deposition)법에 의해 예컨대 막 두께 200 nm의 SiON막(25)을 형성한다.
계속해서, 전체면에 플라즈마 TEOSCVD법에 의해 예컨대 막 두께 600 nm의 실리콘 산화막(26)을 형성한다[도 4(b)를 참조].
계속해서, 예컨대 CMP법에 의해 실리콘 산화막(26)의 표면을 평탄화한다[도 4(c)를 참조].
이렇게 하여, SiON막(25)과 실리콘 산화막(26)에 의해 층간 절연막(27)이 구성된다.
계속해서, 일산화이질소(N2O) 또는 질소(N2) 분위기에서, 예컨대 650 ℃, 30 분간의 열처리를 행한다.
계속해서, 전체면에 예컨대 플라즈마 TEOSCVD법에 의해 예컨대 막 두께 100 nm의 실리콘 산화막(34)을 형성한다[도 5(a)를 참조].
계속해서, N2O 가스를 이용하여 생성된 플라즈마 분위기에서, 예컨대 350 ℃, 2 분간의 열처리를 행한다.
계속해서, 전체면에 예컨대 스퍼터법 또는 CVD법에 의해 예컨대 막 두께 20 내지 50 nm의 산화알루미늄막(36a)을 형성한다.
계속해서, 예컨대 RTA(Rapid Thermal Annealing)법에 의해 산소 분위기 중에서 열처리를 행한다. 열처리 온도는 예컨대 650 ℃로 하고, 열처리 시간은 예컨대 1 내지 2 분으로 한다.
계속해서, 전체면에 예컨대 스퍼터법에 의해 예컨대 막 두께 100 내지 200 nm의 Pt막(36b)을 형성한다.
이렇게 하여, 산화알루미늄막(36a)과 Pt막(36b)으로 이루어지는 적층막(36)이 형성된다. 적층막(36)은 강유전체 커패시터(42)의 하부 전극이 되는 것이다.
계속해서, 전체면에 예컨대 스퍼터법에 의해 강유전체막(38)을 형성한다. 강유전체막(38)으로서는 예컨대 막 두께 100 내지 250 nm의 PZT막을 형성한다.
또한, 여기서는 강유전체막(38)을 스퍼터법에 의해 형성하는 경우를 예로 설명하였지만, 강유전체막의 형성 방법은 스퍼터법에 한정되는 것은 아니다. 예컨대, 졸·겔법, MOD(Metal Organic Deposition)법, MOCVD법 등에 의해 강유전체막을 형성하여도 좋다.
계속해서, 예컨대 RTA법에 의해 산소 분위기 중에서 열처리를 행한다. 열처리 온도는 예컨대 550 내지 600 ℃로 하고, 열처리 시간은 예컨대 60 내지 120 초로 한다.
계속해서, 예컨대 스퍼터법 또는 MOCVD법에 의해 예컨대 막 두께 25 내지 75 nm의 IrOX막(40a)을 형성한다.
계속해서, 아르곤 및 산소 분위기에서, 예컨대 600 내지 800 ℃, 10 내지 100 초간의 열처리를 행한다.
계속해서, 예컨대 스퍼터법 또는 MOCVD법에 의해 예컨대 막 두께 150 내지 250 nm의 IrOY막(40b)을 형성한다. 이 때, IrOY막(40b)의 산소의 조성비 Y가, IrOX막(40a)의 산소의 조성비 X보다 높아지도록, IrOY막(40b)을 형성한다.
이렇게 하여, IrOx막(40a)과 IrOY막(40b)으로 이루어지는 적층막(40)이 형성된다[도 5(b)를 참조]. 적층막(40)은 강유전체 커패시터(42)의 상부 전극이 되는 것이다.
계속해서, 전체면에 예컨대 스핀코트법에 의해 포토레지스트막(98)을 형성한다.
계속해서, 포토리소그래피에 의해 포토레지스트막(98)을 강유전체 커패시터(42)의 상부 전극(40)의 평면 형상으로 패터닝한다.
계속해서, 포토레지스트막(98)을 마스크로 하여 적층막(40)을 에칭한다. 에칭 가스로서는 예컨대 Ar 가스와 Cl2 가스를 이용한다. 이렇게 하여, 적층막으로 이루어지는 상부 전극(40)이 형성된다[도 5(c)를 참조]. 이 후, 포토레지스트막(98)을 박리한다.
계속해서, 예컨대 산소 분위기에서, 예컨대 400 내지 700 ℃, 30 내지 120 분간의 열처리를 행한다. 이 열처리는 상부 전극(40) 표면에 이상이 발생하는 것을 방지하기 위한 것이다.
계속해서, 전체면에 예컨대 스핀코트법에 의해 포토레지스트막(100)을 형성한다.
계속해서, 포토리소그래피에 의해 포토레지스트막(100)을 강유전체 커패시터 (42)의 강유전체막(38)의 평면 형상으로 패터닝한다.
계속해서, 포토레지스트막(100)을 마스크로 하여, 강유전체막(38)을 에칭한다[도 6(a)를 참조]. 이 후, 포토레지스트막(100)을 박리한다.
계속해서, 산소 분위기에서, 예컨대 300 내지 400 ℃, 30 내지 120 분간의 열처리를 행한다.
계속해서, 예컨대 스퍼터법 또는 CVD법에 의해 배리어막(44)을 형성한다[도 6(b)를 참조]. 배리어막(44)으로서는 예컨대 막 두께 20 내지 50 nm의 산화알루미늄막을 형성한다.
계속해서, 산소 분위기에서, 예컨대 400 내지 600 ℃, 30 내지 120 분간의 열처리를 행한다.
계속해서, 전체면에 예컨대 스핀코트법에 의해 포토레지스트막(102)을 형성한다.
계속해서, 포토리소그래피에 의해 포토레지스트막(102)을 강유전체 커패시터(42)의 하부 전극(36)의 평면 형상으로 패터닝한다.
계속해서, 포토레지스트막(102)을 마스크로 하여, 배리어막(44) 및 적층막(36)을 에칭한다[도 6(c)을 참조]. 이렇게 하여, 적층막으로 이루어지는 하부 전극(36)이 형성된다. 또한, 배리어막(44)이 상부 전극(40) 및 강유전체막(38)을 덮도록 잔존한다. 이 후, 포토레지스트막(102)을 박리한다.
계속해서, 산소 분위기에서, 예컨대 400 내지 600 ℃, 30 내지 120 분간의 열처리를 행한다.
계속해서, 전체면에 예컨대 스퍼터법 또는 CVD법에 의해 배리어막(46)을 형성한다. 배리어막(46)으로서는, 예컨대 막 두께 20 내지 100 nm의 산화알루미늄막을 형성한다[도 7(a)를 참조). 이렇게 하여, 배리어막(44)에 의해 덮인 강유전체 커패시터(42)를 더 덮도록 배리어막(46)이 형성된다.
계속해서, 산소 분위기에서, 예컨대 500 내지 700 ℃, 30 내지 120 분간의 열처리를 행한다.
계속해서, 전체면에 예컨대 플라즈마 TEOSCVD법에 의해 예컨대 막 두께 1500 nm의 실리콘 산화막으로 이루어지는 층간 절연막(48)을 형성한다[도 7(b)를 참조].
계속해서, 예컨대 CMP법에 의해 층간 절연막(48)의 표면을 평탄화한다[도 7(c)를 참조].
계속해서, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서, 예컨대 350 ℃, 2 분간의 열처리를 행한다. 이 열처리는 층간 절연막(48) 중의 수분을 제거하는 동시에, 층간 절연막(48)의 막질을 변화시켜, 층간 절연막(48) 중에 수분이 잘 들어가지 않게 하기 위한 것이다. 이 열처리에 의해 층간 절연막(48)의 표면은 질화되어, 층간 절연막(48)의 표면에는 Si0N막(도시 생략)이 형성된다.
계속해서, 포토리소그래피 및 에칭에 의해 층간 절연막(48), 배리어막(46), 실리콘 산화막(34), 및 층간 절연막(27)에 소스/드레인 확산층(22)에 도달하는 컨택트 홀(50a, 50b)을 형성한다[도 8(a)를 참조].
계속해서, 전체면에 예컨대 스퍼터법에 의해 예컨대 막 두께 20 nm의 Ti막을 형성한다. 계속해서, 전체면에 예컨대 스퍼터법에 의해 예컨대 막 두께 50 nm의 TiN막을 형성한다. 이렇게 하여, Ti막과 TiN막에 의해 배리어 메탈막(도시 생략)이 구성된다.
계속해서, 전체면에 예컨대 CVD법에 의해 예컨대 막 두께 500 nm의 텅스텐막을 형성한다.
계속해서, 예컨대 CMP법에 의해 층간 절연막(48)의 표면이 노출될 때까지, 텅스텐막 및 배리어 메탈막을 연마한다. 이렇게 하여, 컨택트 홀(50a, 50b) 내에 텅스텐으로 이루어지는 도체 플러그(54a, 54b)가 각각 매립된다[도 8(b)를 참조].
계속해서, 예컨대 아르곤 가스를 이용한 플라즈마 세정을 행한다. 이에 따라, 도체 플러그(54a, 54b) 표면에 존재하는 자연 산화막 등이 제거된다.
계속해서, 전체면에 예컨대 CVD법에 의해 예컨대 막 두께 100 nm의 SiON막(104)을 형성한다.
계속해서, 포토리소그래피 및 드라이 에칭에 의해 SiON막(104), 층간 절연막(48), 배리어막(46), 및 배리어막(44)에 강유전체 커패시터(42)의 상부 전극(40)에 도달하는 컨택트 홀(52a)과, 강유전체 커패시터(42)의 하부 전극(36)에 도달하는 컨택트 홀(52a)을 형성한다.[도 8(c)를 참조]
계속해서, 산소 분위기에서, 예컨대 400 내지 600 ℃, 30 내지 120 분간의 열처리를 행한다. 이 열처리는 강유전체 커패시터(42)의 강유전체막(38)에 산소를 공급하여, 강유전체 커패시터(42)의 전기적 특성을 회복하기 위한 것이다. 또한, 여기서는 산소 분위기 중에서 열처리를 행하는 경우를 예로 설명하였지만, 오존 분 위기 중에서 열처리를 행하여도 좋다. 오존 분위기 중에서 열처리를 행한 경우에도, 커패시터의 강유전체막(38)에 산소를 공급할 수 있어, 강유전체 커패시터(42)의 전기적 특성을 회복하는 것이 가능하다.
계속해서, 에칭에 의해 SiON막(104)을 제거한다.
계속해서, 전체면에 예컨대 막 두께 150 nm의 TiN막과, 예컨대 막 두께 550 nm의 AlCu 합금막과, 예컨대 막 두께 5 nm의 Ti막과, 막 두께 150 nm의 TiN막을 순차 적층한다. 이렇게 하여, TiN막과 AlCu 합금막과 Ti막과 TiN막을 순차 적층하여 이루어지는 도체막이 형성된다.
계속해서, 포토리소그래피 및 드라이 에칭에 의해 도체막을 패터닝한다. 이에 따라, 제1 금속 배선층(56), 즉 강유전체 커패시터(42)의 상부 전극(40)과 도체 플러그(54a)에 전기적으로 접속된 배선(56a)이 형성된다. 또한, 강유전체 커패시터(42)의 하부 전극(36)에 전기적에 접속된 배선(56b)이 형성된다. 또한, 도체 플러그(54b)에 전기적으로 접속된 배선(56c)이 형성된다[도 9(a)를 참조].
계속해서, 산소 분위기에서, 예컨대 350 ℃, 30 분간의 열처리를 행한다.
계속해서, 전체면에 예컨대 스퍼터법 또는 CVD법에 의해 배리어막(58)을 형성한다. 배리어막(58)으로서는, 예컨대 막 두께 20 내지 70 nm의 산화알루미늄막을 형성한다[도 9(b)를 참조]. 여기서는 배리어막(58)으로서, 막 두께 20 nm의 산화알루미늄막을 형성한다. 이렇게 하여, 배선(56a, 56b, 56c)의 상면 및 측면을 덮도록 배리어막(58)이 형성된다.
계속해서, 전체면에 예컨대 플라즈마 TEOSCVD법에 의해, 예컨대 막 두께 2600 nm의 실리콘 산화막(60)을 형성한다[도 10(a)를 참조]. 플라즈마를 발생시킬 때에 전극간에 인가하는 고주파 전력은 예컨대 200 W로 한다.
계속해서, 예컨대 CMP법에 의해 실리콘 산화막(60)의 표면을 평탄화한다[도 10(b)를 참조].
계속해서, 열처리로(퍼니스) 내에 반도체 기판(10)을 도입하고, 열처리를 행한다. 이 열처리는 실리콘 산화막(60) 중의 수분을 제거하기 위한 것이다. 이 열처리를 행할 때에 열처리로 내에 도입하는 가스로서는, 예컨대 N2O 가스 또는 N2 가스를 이용한다. 열처리로 내에 도입하는 N2O 가스 또는 N2 가스의 유량은 예컨대 10000 내지 20000 sccm으로 한다. 열처리로 내의 압력은 예컨대 대기압으로 한다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 650 ℃로 한다. 열처리 시간은 예컨대 30 내지 120 분으로 한다.
계속해서, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(60) 중의 수분을 더 제거하는 동시에, 실리콘 산화막(60)의 막질을 변화시켜, 실리콘 산화막(60) 중에 수분이 잘 들어가지 않게 하기 위한 것이다. 이 열처리에 의해 실리콘 산화막(60) 표면이 질화되어, 실리콘 산화막(60)의 표면에는 SiON막(도시 생략)이 형성된다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 400 ℃로 한다. 처리 시간은 예컨대 2 내지 4 분으로 한다. N2O 가스 또는 N2 가스의 유량은 예컨대 350 sccm 정도로 한다.
본 실시형태에 의하면, 실리콘 산화막(60)을 평탄화한 후에 열처리로를 이용 한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하기 때문에, 실리콘 산화막(60) 중의 수분을 충분히 제거할 수 있다. 실리콘 산화막(60) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(60) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(60) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(70)를 형성하기 위한 원료 가스가 컨택트 홀(68) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(68) 내에 도체 플러그(70)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
또한, 여기서는 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우를 예로 설명하였지만, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하여도 좋다.
단, 실리콘 산화막(60) 중의 수분을 보다 많이 제거하는 관점에서는, 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우가, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하는 경우보다 바람직하다.
계속해서, 평탄화된 실리콘 산화막(60) 상에 예컨대 플라즈마 TEOSCVD법에 의해 예컨대 막 두께 100 nm의 실리콘 산화막(61)을 형성한다. 플라즈마를 발생시킬 때에 전극간에 인가하는 고주파 전력은 예컨대 200 W로 한다. 평탄화된 실리콘 산화막(60) 상에 실리콘 산화막(61)을 형성하기 때문에, 실리콘 산화막(61)은 평탄하게 된다.
계속해서, 열처리로(퍼니스) 내에 반도체 기판(10)을 도입하고, 열처리를 행한다. 이 열처리는 실리콘 산화막(61) 중의 수분을 제거하기 위한 것이다. 이 열처리를 행할 때에 열처리로 내에 도입하는 가스로서는, 예컨대 N2O 가스 또는 N2 가스를 이용한다. 열처리로 내에 도입하는 N2O 가스 또는 N2 가스의 유량은 예컨대 10000 내지 20000 sccm으로 한다. 열처리로 내의 압력은 예컨대 대기압으로 한다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 650 ℃로 한다. 열처리 시간은 예컨대 30 내지 120 분으로 한다.
계속해서, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(61) 중의 수분을 더 제거하는 동시에, 실리콘 산화막(61)의 막질을 변화시켜, 실리콘 산화막(61) 중에 수분이 잘 들어가지 않게 하기 위한 것이다. 이 열처리에 의해 실리콘 산화막(61)의 표면이 질화되어, 실리콘 산화막(61)의 표면에는 SiON막(도시 생략)이 형성된다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 400 ℃로 한다. 열처리 시간은 예컨대 2 내지 4 분으로 한다. N2O 가스 또는 N2 가스의 유량은 예컨대 350 sccm 정도로 한다.
본 실시형태에 의하면, 실리콘 산화막(61)을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하기 때문에, 실리콘 산화막(61) 중의 수분을 충분히 제거할 수 있다. 실리콘 산화막(61) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(61) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(61) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(70)를 형성하기 위한 원료 가스가 컨택트 홀(68) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(68) 내에 도체 플러그(70)를 확실하게 매립시킬 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
또한, 여기서는 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 경우를 예로 설명하였지만, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하여도 좋다.
단, 실리콘 산화막(61) 중의 수분을 보다 많이 제거하는 관점에서는, 열처리 로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우가, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하는 경우보다 바람직하다.
계속해서, 실리콘 산화막(61) 상에 예컨대 스퍼터법 또는 CVD법에 의해 배리어막(62)을 형성한다. 배리어막(62)으로서는 예컨대 막 두께 20 내지 70 nm의 산화알루미늄막을 형성한다. 여기서는 배리어막(62)으로서, 막 두께 50 nm의 산화알루미늄막을 형성한다. 평탄화된 실리콘 산화막(61) 상에 배리어막(62)을 형성하기 때문에, 배리어막(62)은 평탄하게 된다.
계속해서, 전체면에 예컨대 플라즈마 TEOSCVD법에 의해 예컨대 막 두께 100 nm의 실리콘 산화막(64)을 형성한다[도 11(a)를 참조]. 플라즈마를 발생시킬 때에 전극간에 인가하는 고주파 전력은 예컨대 200 W로 한다. 실리콘 산화막(64)은 도전막을 패터닝하여 배선(72a, 72b)을 형성할 때에 배리어막(62)이 에칭되어 버리는 것을 방지하기 위한 것이다.
계속해서, 열처리로 내에 반도체 기판(10)을 도입하고, 열처리를 행한다. 이 열처리는 실리콘 산화막(64) 중의 수분을 제거하기 위한 것이다. 이 열처리를 행할 때에 열처리로 내에 도입하는 가스로서는, 예컨대 N2O 가스 또는 N2 가스를 이용한다. 열처리로 내에 도입하는 N2O 가스 또는 N2 가스의 유량은 예컨대 10000 내지 20000 sccm으로 한다. 열처리로 내의 압력은 예컨대 대기압으로 한다. 열처리를 행 할 때의 기판 온도는 예컨대 350 내지 650 ℃로 한다. 열처리 시간은 예컨대 30 내지 120 분으로 한다.
계속해서, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(64) 중의 수분을 더 제거하는 동시에, 실리콘 산화막(64)의 막질을 변화시켜, 실리콘 산화막(64) 중에 수분이 잘 들어가지 않게 하기 위한 것이다. 이 열처리에 의해 실리콘 산화막(64)의 표면이 질화되어, 실리콘 산화막(64)의 표면에는 SiON막(도시 생략)이 형성된다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 400 ℃로 한다. 열처리 시간은 예컨대 2 내지 4 분으로 한다. N2O 가스 또는 N2 가스의 유량은 예컨대 350 sccm 정도로 한다.
본 실시형태에 의하면, 실리콘 산화막(64)을 평탄화한 후에 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하기 때문에, 실리콘 산화막(64) 중의 수분을 충분히 제거할 수 있다. 실리콘 산화막(64) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(64) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(64) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(70)를 형성하기 위한 원료 가스가 컨택트 홀(68) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(68) 내에 도체 플러그(70)를 확실하게 매립시킬 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
또한, 여기서는 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우를 예로 설명하였지만, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하여도 좋다.
단, 실리콘 산화막(64) 중의 수분을 보다 많이 제거하는 관점에서는, 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우가, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하는 경우보다 바람직하다.
이렇게 하여, 배리어막(58), 실리콘 산화막(60), 실리콘 산화막(61), 배리어막(62), 및 실리콘 산화막(64)에 의해 층간 절연막(66)이 구성된다.
계속해서, 포토리소그래피 및 드라이 에칭에 의해 층간 절연막(66)에 배선(56c)에 도달하는 컨택트 홀(68)을 형성한다[도 11(b)를 참조].
계속해서, N2 분위기에서, 예컨대 350 ℃, 120 분간의 열처리를 행한다.
계속해서, 전체면에 예컨대 스퍼터법에 의해 예컨대 막 두께 50 nm의 TiN막을 형성한다. 이렇게 하여, TiN막에 의해 배리어 메탈막(도시 생략)이 구성된다.
계속해서, 전체면에 예컨대 CVD법에 의해 예컨대 막 두께 500 nm의 텅스텐막 을 형성한다. 원료 가스로서는 예컨대 WF6 가스를 이용한다. 원료 가스의 유량은 예컨대 10 sccm으로 한다. 성막 온도는 예컨대 300 내지 500 ℃로 한다. 실리콘 산화막(60, 61, 64) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(60, 61, 64) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되는 일은 없다. 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(60, 61, 64) 중에서 컨택트 홀(68)을 통해 대량의 수분이 방출되지 않기 때문에, 도체 플러그(70)를 형성하기 위한 원료 가스가 컨택트 홀(68) 내에 충분히 도달한다. 이 때문에 본 실시형태에 의하면, 컨택트 홀(68) 내에 도체 플러그(70)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
계속해서, 예컨대 EB(에치 백)법에 의해 TiN막의 표면이 노출될 때까지, 텅스텐막을 에치 백한다. 이렇게 하여, 컨택트 홀(68) 내에 텅스텐으로 이루어지는 도체 플러그(70)가 매립된다[도 12(a)를 참조].
계속해서, 전체면에 예컨대 막 두께 500 nm의 AlCu 합금막과, 예컨대 막 두께 5 nm의 Ti막과, 예컨대 막 두께 150 nm의 TiN막을 순차 적층한다. 이렇게 하여, TiN막과 AlCu 합금막과 Ti막과 TiN막을 순차 적층하여 이루어지는 도체막이 형성된다.
계속해서, 포토리소그래피 및 드라이 에칭에 의해 도체막을 패터닝한다. 이에 따라, 제2 금속 배선층(72), 즉 배선(72a), 및 도체 플러그(70)에 전기적으로 접속된 배선(72b)이 형성된다[도 12(b)를 참조].
계속해서, 전체면에 예컨대 플라즈마 TEOSCVD법에 의해 예컨대 막 두께 2200 nm의 실리콘 산화막(74)을 형성한다[도 13(a)를 참조]. 플라즈마를 발생시킬 때에 전극간에 인가하는 고주파 전력은 예컨대 200 W로 한다.
계속해서, 예컨대 CMP법에 의해 실리콘 산화막(74)의 표면을 평탄화한다[도 13(b)를 참조].
계속해서, 열처리로 내에 도체 기판(10)을 도입하고, 열처리를 행한다. 이 열처리는 실리콘 산화막(74) 중의 수분을 제거하기 위한 것이다. 이 열처리를 행할 때에 열처리로 내에 도입하는 가스로서는, 예컨대 N2O 가스 또는 N2 가스를 이용한다. 열처리로내에 도입하는 N2O 가스 또는 N2 가스의 유량은 예컨대 10000 내지 20000 sccm으로 한다. 열처리로 내의 압력은 예컨대 대기압으로 한다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 650 ℃로 한다. 열처리 시간은 예컨대 30 내지 120 분으로 한다.
계속해서, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(74) 중의 수분을 더 제거하는 동시에, 실리콘 산화막(74)의 막질을 변화시켜, 실리콘 산화막(74) 중에 수분이 잘 들어가지 않게 하기 위한 것이다. 이 열처리에 의해 실리콘 산화막(74) 표면이 질화되어, 실리콘 산화막(74)의 표면에는 SiON막(도시 생략)이 형성된다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 400 ℃로 한다. 처리 시간은 예컨대 2 내지 4 분으로 한다. N2O 가스 또는 N2 가스의 유량은 예컨대 350 sccm 정도로 한다.
실리콘 산화막(74)을 평탄화한 후에 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하기 때문에, 실리콘 산화막(74) 중의 수분을 충분히 제거할 수 있다. 실리콘 산화막(74) 중의 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(74) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(74) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(86a, 86b)를 형성하기 위한 원료 가스가 컨택트 홀(84a, 84b) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
또한, 여기서는 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우를 예로 설명하였지만, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하여도 좋다.
단, 실리콘 산화막(74) 중의 수분을 보다 많이 제거하는 관점에서는, 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈 마 분위기 중에서의 열처리를 행하는 경우가, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하는 경우보다 바람직하다.
계속해서, 전체면에 예컨대 플라즈마 TEOSCVD법에 의해 예컨대 막 두께 100 nm의 실리콘 산화막(76)을 형성한다. 플라즈마를 발생시킬 때에 전극간에 인가하는 고주파 전력은 예컨대 200 W로 한다. 평탄화된 실리콘 산화막(74) 상에 실리콘 산화막(76)을 형성하기 때문에, 실리콘 산화막(76)은 평탄하게 된다.
계속해서, 열처리로(퍼니스) 내에 반도체 기판(10)을 도입하고, 열처리를 행한다. 이 열처리는 실리콘 산화막(76) 중의 수분을 제거하기 위한 것이다. 이 열처리를 행할 때에 열처리로 내에 도입하는 가스로서는, 예컨대 N2O 가스 또는 N2 가스를 이용한다. 열처리로 내에 도입하는 N2O 가스 또는 N2 가스의 유량은 예컨대 10000 내지 20000 sccm으로 한다. 열처리로 내의 압력은 예컨대 대기압으로 한다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 650 ℃로 한다. 열처리 시간은 예컨대 30 내지 120 분으로 한다.
계속해서, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(76) 중의 수분을 더 제거하는 동시에, 실리콘 산화막(76)의 막질을 변화시켜, 실리콘 산화막(76) 중에 수분이 잘 들어가지 않게 하기 위한 것이다. 이 열처리에 의해 실리콘 산화막(76)의 표면이 질화되어, 실리콘 산화막(76)의 표면에는 SiON막(도시 생략)이 형성된다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 400 ℃로 한다. 열처리 시간은 예컨대 2 내지 4 분으로 한다. N2O 가스 또는 N2 가스의 유량은 예컨대 350 sccm 정도로 한다.
실리콘 산화막(76)을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하기 때문에, 실리콘 산화막(76) 중의 수분을 충분히 제거할 수 있다. 실리콘 산화막(76) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(76) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(76) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(86a, 86b)를 형성하기 위한 원료 가스가 컨택트 홀(84a, 84b) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 확실하게 매립시킬 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
또한, 여기서는 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 경우를 예로 설명하였지만, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하여도 좋다.
단, 실리콘 산화막(76) 중의 수분을 보다 많이 제거하는 관점에서는, 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우가, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하는 경우보다 바람직하다.
계속해서, 실리콘 산화막(76) 상에 예컨대 스퍼터법 또는 CVD법에 의해 배리어막(78)을 형성한다. 배리어막(78)으로서는 예컨대 막 두께 20 내지 70 nm의 산화알루미늄막을 형성한다. 여기서는 배리어막(78)으로서, 막 두께 50 nm의 산화알루미늄막을 형성한다. 평탄화된 실리콘 산화막(76) 상에 배리어막(78)을 형성하기 때문에, 배리어막(78)은 평탄하게 된다.
계속해서, 전체면에 예컨대 플라즈마 TEOSCVD법에 의해, 예컨대 막 두께 100 nm의 실리콘 산화막(80)을 형성한다[도 14(a)를 참조]. 플라즈마를 발생시킬 때에 전극간에 인가하는 고주파 전력은 예컨대 200 W로 한다.
계속해서, 열처리로 내에 반도체 기판(10)을 도입하고, 열처리를 행한다. 이 열처리는 실리콘 산화막(80) 중의 수분을 제거하기 위한 것이다. 이 열처리를 행할 때에 열처리로 내에 도입하는 가스로서는, 예컨대 N2O 가스 또는 N2 가스를 이용한다. 열처리로 내에 도입하는 N2O 가스 또는 N2 가스의 유량은 예컨대 10000 내지 20000 sccm으로 한다. 열처리로 내의 압력은 예컨대 대기압으로 한다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 650 ℃로 한다. 열처리 시간은 예컨대 30 내 지 120 분으로 한다.
계속해서, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(80) 중의 수분을 더 제거하는 동시에, 실리콘 산화막(80)의 막질을 변화시켜, 실리콘 산화막(80) 중에 수분이 잘 들어가지 않게 하기 위한 것이다. 이 열처리에 의해 실리콘 산화막(80)의 표면이 질화되어, 실리콘 산화막(80)의 표면에는 SiON막(도시 생략)이 형성된다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 400 ℃로 한다. 열처리 시간은 예컨대 2 내지 4 분으로 한다. N2O 가스 또는 N2 가스의 유량은 예컨대 350 sccm 정도로 한다.
실리콘 산화막(80)을 평탄화한 후에 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하기 때문에, 실리콘 산화막(80) 중의 수분을 충분히 제거할 수 있다. 실리콘 산화막(80) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(80) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(80) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(86a, 86b)를 형성하기 위한 원료 가스가 컨택트 홀(84a, 84b) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 확실하게 매립시킬 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
또한, 여기서는 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우를 예로 설명하였지만, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하여도 좋다.
단, 실리콘 산화막(80) 중의 수분을 보다 많이 제거하는 관점에서는, 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우가, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하는 경우보다 바람직하다.
이렇게 하여, 실리콘 산화막(74), 실리콘 산화막(76), 배리어막(78), 및 실리콘 산화막(80)에 의해 층간 절연막(82)이 구성된다.
계속해서, 포토리소그래피 및 드라이 에칭에 의해 층간 절연막(82)에 배선(72a, 72b)에 도달하는 컨택트 홀(84a, 84b)을 형성한다[도 14(b)를 참조].
계속해서, N2 분위기에서, 예컨대 350 ℃, 120 분간의 열처리를 행한다.
계속해서, 전체면에 예컨대 스퍼터법에 의해 예컨대 막 두께 50 nm의 TiN막을 형성한다. 이렇게 하여, TiN막에 의해 배리어 메탈막(도시 생략)이 구성된다.
계속해서, 전체면에 예컨대 CVD법에 의해, 예컨대 막 두께 500 nm의 텅스텐막을 형성한다. 원료 가스로서는 예컨대 WF6 가스를 이용한다. 원료 가스의 유량은 예컨대 10 sccm 정도로 한다. 성막 온도는 예컨대 300 내지 500 ℃로 한다. 실리콘 산화막(74, 76, 80) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(74, 76, 80) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되는 일은 없다. 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(74, 76, 80) 중에서 컨택트 홀(84a, 84b)을 통해 대량의 수분이 방출되지 않기 때문에, 도체 플러그(86a, 86b)를 형성하기 위한 원료 가스가 컨택트 홀(84a, 84b) 내에 충분히 도달한다. 이 때문에 본 실시형태에 의하면, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
계속해서, 예컨대 EB법에 의해 TiN막의 표면이 노출될 때까지, 텅스텐막을 에치 백한다. 이렇게 하여, 컨택트 홀(84a, 84b) 내에 텅스텐으로 이루어지는 도체 플러그(86a, 86b)가 매립된다[도 15(a)를 참조].
계속해서, 전체면에 예컨대 막 두께 500 nm의 AlCu 합금막과, 예컨대 막 두께 150 nm의 TiN막을 순차 적층한다. 이렇게 하여, TiN막과 AlCu 합금막과 Ti막과 TiN막을 순차 적층하여 이루어지는 도체막이 형성된다.
계속해서, 포토리소그래피 및 드라이 에칭에 의해 도체막을 패터닝한다. 이에 따라, 제3 금속 배선층(88), 즉 도체 플러그(86a)에 전기적으로 접속된 배선(88a)이 형성된다. 또한, 도체 플러그(88b)에 전기적으로 접속된 배선(88b)이 형성된다[도 15(b)를 참조].
계속해서, 전체면에 예컨대 플라즈마 TEOSCVD법에 의해, 예컨대 막 두께 100 nm의 실리콘 산화막(90)을 형성한다.
계속해서, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서, 예컨대 350 ℃, 2 분간의 열처리를 행한다. 이 열처리는 실리콘 산화막(90) 중의 수분을 제거하는 동시에, 실리콘 산화막(90)의 막질을 변화시켜, 실리콘 산화막(90) 중에 수분이 잘 들어가지 않게 하기 위한 것이다. 이 열처리에 의해 실리콘 산화막(90)의 표면은 질화되어, 실리콘 절연막(90)의 표면에는 Si0N막(도시 생략)이 형성된다.
계속해서, 전체면에 예컨대 CVD법에 의해 예컨대 막 두께 350 nm의 실리콘 질화막(92)을 형성한다[도 16(a)을 참조]. 실리콘 질화막(92)은 수분을 차단하고, 수분에 의해 금속 배선층(88, 72, 56) 등이 부식하는 것을 방지하기 위한 것이다.
계속해서, 전체면에 예컨대 스핀코트법에 의해 포토레지스트막(106)을 형성한다.
계속해서, 포토리소그래피에 의해, 포토레지스트막(106)에 배선(본딩 패드)(88b)에 도달하는 개구부를 실리콘 질화막(92) 및 실리콘 산화막(90)에 형성하는 영역을 노출하는 개구부(108)를 형성한다.
계속해서, 포토레지스트막(106)을 마스크로 하여, 실리콘 질화막(92) 및 실리콘 산화막(90)을 에칭한다. 이렇게 하여, 실리콘 질화막(92) 및 실리콘 산화막(90)에 배선(본딩 패드)(88b)에 도달하는 개구부(96a)가 형성된다[도 16(b)를 참 조). 이 후, 포토레지스트막(106)을 박리한다.
계속해서, 예컨대 스핀코트법에 의해 예컨대 막 두께 2 내지 6 μm의 폴리이미드 수지막(94)을 형성한다[도 17(a)를 참조].
계속해서, 포토리소그래피에 의해 폴리이미드 수지막(94)에 배선(본딩 패드)(88b)에 도달하는 개구부(96b)를 형성한다[도 17(b)를 참조].
이렇게 하여, 본 실시형태에 의한 반도체 장치가 제조된다.
본 실시형태에 의한 반도체 장치의 제조 방법은 절연막을 형성한 후, 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서의 열처리를 행하는 것에 주된 특징이 하나 있다. 본 실시형태에 의하면 절연막을 형성한 후, 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서의 열처리를 행하기 때문에, 절연막 중에서 수분을 충분히 제거할 수 있다. 이 때문에, 절연막 상에 평탄한 배리어막을 형성한 경우더라도, 도체 플러그를 형성할 때에 대량의 수분이 컨택트 홀을 통해 방출되는 것을 방지할 수 있다. 컨택트 홀 내에 도체 플러그를 매립할 때에 절연막 중의 수분이 컨택트 홀을 통해 대량으로 방출되지 않기 때문에, 도체 플러그를 형성하기 위한 원료 가스가 컨택트 홀 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀 내에 도체 플러그를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
[변형 실시 형태]
본 발명은 상기 실시형태에 한하지 않고 여러 가지의 변형이 가능하다.
예컨대, 상기 실시형태에서는 강유전체막(38)으로서 PZT막을 이용하는 경우를 예로 설명하였지만, 강유전체막(38)은 PZT막에 한정되는 것이 아니라, 다른 모든 강유전체막을 적절하게 이용할 수 있다. 예컨대, 강유전체막(38)으로서, Pb1 -XLaXZr1-YTiYO3막(PLZT막), SrBi2(TaXNb1 -X)2O9 막, Bi4Ti2O12 막 등을 이용하여도 좋다.
또한, 상기 실시형태에서는 산화알루미늄막(36a)과 Pt막(36b)의 적층막에 의해 하부 전극(36)을 구성하였지만, 하부 전극(36)을 구성하는 도체막 등의 재료는 이러한 재료에 한정되는 것은 아니다. 예컨대, Ir막, IrO2막, Ru막, RuO2막, SrRuO(스트론튬 루테늄 옥사이드)막(SRO막), Pd막에 의해 하부 전극(38)을 구성하여도 좋다.
또한, 상기 실시형태에서는 IrOx막(40a)과 IrOY막(40b)의 적층막에 의해 상부 전극(40)을 구성하였지만, 상부 전극(40)을 구성하는 도체막의 재료는 이러한 재료에 한정되는 것은 아니다. 예컨대, Ir막, Ru막, RuO2막, SRO막, Pd막에 의해 상부 전극(40)을 구성하여도 좋다.
또한, 상기 실시형태에서는 제1 금속 배선층(56)과 제2 금속 배선층(72) 사이에 평탄한 배리어막(62)을 형성하고, 제2 금속 배선층(72)과 제3 금속 배선층(88) 사이에 평탄한 배리어막(78)을 형성하는 경우에 관해서 설명하였지만, 제1 금속 배선층(56)과 제2 금속 배선층(72) 사이에만 평탄한 배리어막(62)을 형성하도록 하여도 좋고, 제2 금속 배선층(72)과 제3 금속 배선층(88) 사이에만 평탄한 배리어막(78)을 형성하여도 좋다.
또한, 반도체 기판(10) 상에 형성하는 금속 배선층의 층수에 따라서, 더 많은 평탄한 배리어막을 형성하여도 좋다.
또한, 상기 실시형태에서는 배리어막으로서 산화알루미늄막을 이용하는 경우를 예로 설명하였지만, 배리어막은 산화알루미늄막에 한정되는 것은 아니다. 수소 또는 수분의 확산을 방지하는 기능을 갖는 막을 배리어막으로서 적절하게 이용할 수 있다. 배리어막으로서는 예컨대 금속 산화물로 이루어지는 막을 적절하게 이용할 수 있다. 금속 산화물로 이루어지는 배리어막으로서는, 예컨대 탄탈산화물이나 티타늄산화물 등을 이용할 수 있다. 또한, 배리어막은 금속 산화물로 이루어지는 막에 한정되는 것은 아니다. 예컨대, 실리콘 질화막(Si3N4 막)이나 실리콘 질화산화막(SiON막) 등을 배리어막으로서 이용할 수도 있다. 또한, 도포형 산화막, 또는 폴리이미드, 폴리아릴렌, 폴리아릴렌에테르, 벤조시클로부텐 등으로 이루어지는 수지막과 같은 흡습성을 갖는 유기막을 배리어막으로서 이용할 수 있다.
또한, 상기 실시형태에서는 형성하는 배리어막 모두에 동일 재료로 이루어지는 배리어막을 이용하는 경우에 관해서 설명하였지만, 이하에 진술하는 바와 같이, 다른 재료로 이루어지는 배리어막을 적절하게 이용할 수도 있다. 예컨대 배리어막(62)의 재료로서 산화알루미늄막을 이용하고, 배리어막(78)의 재료로서 실리콘 질화막을 이용하여도 좋다.
또한, 상기 실시형태에서는 절연막(60, 61, 64, 74, 76, 80)으로서 실리콘 산화막을 이용하는 경우를 예로 설명하였지만, 절연막(60, 61, 64, 74, 76, 80)의 재료는 실리콘 산화막에 한정되는 것은 아니다. 절연막(60, 61, 64, 74, 76, 80)의 재료로서, 예컨대 불순물을 함유하는 실리콘 산화막 등을 이용하여도 좋다.
또한, 상기 실시형태에서는 절연막(26, 48, 60, 74)을 CMP법에 의해 평탄화하는 경우를 예로 설명하였지만, 절연막(26, 48, 60, 74)의 표면을 평탄화하는 방법은 CMP법에 한정되는 것은 아니다. 예컨대, 에칭에 의해 절연막(26, 48, 60, 74)의 표면을 평탄화하여도 좋다. 에칭 가스로서는 예컨대 Ar 가스를 이용할 수 있다.
또한, 상기 실시형태에서는 제1 금속 배선층(56), 제2 금속 배선층(72), 및 제3 금속 배선층(88)의 3 층의 금속 배선층에 의해 반도체 기판(10) 상에 회로가 구성되는 경우를 예로 설명하였지만, 반도체 기판(10) 상의 회로를 구성하는 금속 배선층의 층 수는 3 층에 한정되는 것은 아니다. 금속 배선층의 층 수는 반도체 기판(10) 상에 구성하는 회로의 설계에 따라 적절하게 설정할 수 있다.
또한, 상기 실시형태에서는 하나의 트랜지스터(24) 및 하나의 강유전체 커패시터(42)를 갖는 1T1C 형 메모리 셀이 형성되어 있는 경우를 예로 설명하였지만, 메모리 셀의 구성은 1T1C 형에 한정되는 것은 아니다. 메모리 셀의 구성으로서는 1T1C형 외에, 예컨대 2 개의 트랜지스터 및 2 개의 강유전체 커패시터를 갖는 2T2C형 등의 여러 가지의 구성을 이용할 수 있다.
또한, 상기 실시형태에서는 메모리 셀이 플래이너형(planar)인 경우를 예로 설명하였지만, 메모리 셀을 스택형으로 하여도 좋다.
본 발명에 의하면, 층간 절연막을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하기 때문에, 강유전체 커패시터에 과도한 손상을 가하지 않고, 층간 절연막 중에서 수분을 충분히 제거할 수 있다. 본 발명에 의하면, 평탄한 배리어막을 형성하기 전에 층간 절연막 중의 수분을 충분히 제거할 수 있기 때문에, 후 공정에 있어서, 컨택트 홀 내에 도체 플러그를 매립할 때에 층간 절연막 중의 수분이 컨택트 홀을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀 내에 도체 플러그를 매립할 때에 층간 절연막 중의 수분이 컨택트 홀을 통해 대량으로 방출되지 않기 때문에, 도체 플러그를 형성하기 위한 원료 가스가 컨택트 홀 내에 충분히 도달한다. 이 때문에, 본 발명에 의하면, 컨택트 홀 내에 도체 플러그를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능하게 된다.

Claims (10)

  1. 반도체 기판 상에 하부 전극, 상기 하부 전극상에 형성된 강유전체막 및 상기 강유전체막 상에 형성된 상부 전극을 갖는 강유전체 커패시터를 형성하는 공정과,
    상기 반도체 기판 상 및 상기 강유전체 커패시터 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 제1 배선을 형성하는 공정과,
    상기 제1 절연막 상 및 상기 제1 배선 상에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막의 표면을 평탄화하는 공정과,
    열처리로를 이용하여 열처리를 행함으로써, 상기 제2 절연막 중으로부터 수분을 제거하는 공정과,
    N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행함으로써, 상기 제2 절연막 중으로부터 수분을 제거하는 동시에, 상기 제2 절연막의 표면을 질화하는 공정과,
    상기 제2 절연막 상에 수소 또는 수분의 확산을 방지하는 평탄한 제1 배리어막을 형성하는 공정과,
    상기 제1 배리어막 및 상기 제2 절연막에 상기 제1 배선에 도달하는 제1 컨택트 홀을 형성하는 공정과,
    상기 제1 컨택트 홀 내에 제1 도체 플러그를 매립하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 열처리로를 이용하여 열처리를 행하는 공정 후에, 상기 플라즈마 분위기 중에서 열처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 도체 플러그를 매립하는 공정에서는 텅스텐으로 이루어지는 도체 플러그를 CVD법에 의해 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 제1 배리어막은 산화알루미늄, 산화티타늄, 또는 산화탄탈로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서, 상기 열처리로를 이용하여 열처리를 행하는 공정에서는 상기 열처리로 내에 N2O 가스 또는 N2 가스를 도입하면서, 열처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 열처리로를 이용하여 열처리를 행하는 공 정에서의 열처리 온도는 350 내지 650 ℃인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서, 상기 열처리로를 이용하여 열처리를 행하는 공정에서의 열처리 시간은 30 내지 120 분인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항 또는 제2항에 있어서, 상기 플라즈마 분위기 중에서 열처리를 행하는 공정에서의 열처리 온도는 350 내지 400 ℃인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항 또는 제2항에 있어서, 상기 플라즈마 분위기 중에서 열처리를 행하는 공정에서의 열처리 시간은 2 내지 4 분인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항 또는 제2항에 있어서, 상기 제1 도체 플러그를 매립하는 공정 후에, 상기 제1 배리어막 상에 제2 배선을 형성하는 공정과; 상기 제1 배리어막 상 및 상기 제2 배선 상에 제3 절연막을 형성하는 공정과; 상기 제3 절연막의 표면을 평탄화하는 공정과; 열처리로를 이용하여 열처리를 행함으로써, 상기 제3 절연막 중으 로부터 수분을 제거하는 공정과; N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행함으로써, 상기 제3 절연막 중으로부터 수분을 제거하는 동시에, 상기 제3 절연막의 표면을 질화하는 공정과; 상기 제3 절연막 상에 수소 또는 수분의 확산을 방지하는 평탄한 제4 배리어막을 형성하는 공정과; 상기 제4 배리어막 및 상기 제3 절연막에 상기 제2 배선에 도달하는 제2 컨택트 홀을 형성하는 공정과; 상기 제2 컨택트 홀 내에 제2 도체 플러그를 매립하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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