KR100698866B1 - Semiconductor device fabrication method - Google Patents

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KR100698866B1
KR100698866B1 KR1020060028334A KR20060028334A KR100698866B1 KR 100698866 B1 KR100698866 B1 KR 100698866B1 KR 1020060028334 A KR1020060028334 A KR 1020060028334A KR 20060028334 A KR20060028334 A KR 20060028334A KR 100698866 B1 KR100698866 B1 KR 100698866B1
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테츠오 야에가시
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후지쯔 가부시끼가이샤
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Abstract

A method for fabricating a semiconductor device is provided to suppress damage of a ferroelectric capacitor and remove moisture from an interlayer dielectric by forming a thermal process under plasma atmosphere using N2O gas or N2 gas. A ferroelectric capacitor(42) including a lower electrode(36), a ferroelectric layer(38), and an upper electrode(40) is formed on a semiconductor substrate(10). A first insulating layer is formed on the semiconductor substrate and the ferroelectric capacitor. A first wiring(56a-56c) is formed on the first insulating layer. A second insulating layer is formed on the first insulating layer and the first wiring. A surface of the second insulating layer is planarized. A thermal process is performed to remove moisture from the second insulating layer. The thermal process is performed under plasma atmosphere using N2O gas or N2 gas to remove moisture from the second insulating layer and nitrify a surface of the second insulating layer. A first barrier layer(58) is formed on the second insulating layer. A first contact hole is formed on the first barrier layer and the second insulating layer. A first conductive plug(54a,54b) is formed within the first contact hole.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE FABRICATION METHOD}Manufacturing method of semiconductor device {SEMICONDUCTOR DEVICE FABRICATION METHOD}

도 1은 실리콘 산화막 중에 잔존하는 수분량을 승온 이탈 가스 분석법에 의해 측정한 결과를 도시하는 그래프. BRIEF DESCRIPTION OF THE DRAWINGS The graph which shows the result of having measured the amount of moisture which remain | survives in a silicon oxide film by the temperature-release gas analysis method.

도 2는 승온 이탈 가스 분석법에 의한 측정 결과에 기초하여 얻어진 총 탈수량을 도시하는 그래프. FIG. 2 is a graph showing the total amount of dehydration obtained based on the measurement result by the temperature escaping gas analysis method. FIG.

도 3은 본 발명의 일 실시형태에 의한 반도체 장치를 도시하는 단면도. 3 is a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.

도 4는 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(1). 4 is a cross-sectional view (1) showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.

도 5는 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(2). FIG. 5 is a cross-sectional view (2) showing a method for manufacturing a semiconductor device according to one embodiment of the present invention. FIG.

도 6은 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(3).FIG. 6 is a cross-sectional view (3) showing a method for manufacturing a semiconductor device according to one embodiment of the present invention. FIG.

도 7은 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(4). FIG. 7 is a process sectional view 4 illustrating the method for manufacturing the semiconductor device according to one embodiment of the present invention. FIG.

도 8은 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(5).8 is a process sectional view 5 illustrating the method for manufacturing the semiconductor device according to one embodiment of the present invention.

도 9는 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(6). 9 is a cross sectional view 6 showing the method of manufacturing the semiconductor device according to the embodiment of the present invention.

도 10은 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(7). 10 is a cross-sectional view 7 showing a method of manufacturing a semiconductor device according to one embodiment of the present invention.

도 11은 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(8). 11 is a cross-sectional view 8 showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.

도 12는 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(9).12 is a cross-sectional view 9 showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.

도 13은 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(10). FIG. 13 is a cross-sectional view 10 illustrating the method of manufacturing the semiconductor device according to the embodiment of the present invention. FIG.

도 14는 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(11).14 is a cross-sectional view 11 showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.

도 15는 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(12).15 is a cross-sectional view 12 showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.

도 16은 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(13).16 is a cross-sectional view 13 showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.

도 17은 본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(14). 17 is a cross-sectional view 14 showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

10: 반도체 기판10: semiconductor substrate

12: 소자 분리 영역12: device isolation region

14a, 14b: 웰14a, 14b: well

16: 게이트 절연막16: gate insulating film

18: 게이트 전극18: gate electrode

19: 절연막19: insulating film

20: 측벽 절연막20: sidewall insulating film

22: 소스/드레인 확산층22: source / drain diffusion layer

24: 트랜지스터24: transistor

25: SiON막25: SiON film

26: 실리콘 산화막26: silicon oxide film

27: 층간 절연막27: interlayer insulating film

34: 실리콘 산화막34: silicon oxide film

36: 하부 전극36: lower electrode

36a: 산화알루미늄막36a: aluminum oxide film

36b: Pt막36b: Pt film

38: 강유전체막38: ferroelectric film

40: 상부 전극40: upper electrode

40a: IrOx막40a: IrOx film

40b: IrOY막40b: IrO Y membrane

42: 강유전체 커패시터42: ferroelectric capacitor

44: 배리어막44: barrier film

46: 배리어막46: barrier film

48: 층간 절연막48: interlayer insulating film

50a, 50b: 컨택트 홀50a, 50b: contact hole

52a, 52b: 컨택트 홀52a, 52b: contact hole

54a, 54b: 도체 플러그54a, 54b: conductor plug

56: 제1 금속 배선층56: first metal wiring layer

56a, 56b, 56c: 배선56a, 56b, 56c: wiring

58: 배리어막58: barrier film

60: 실리콘 산화막60: silicon oxide film

61: 실리콘 산화막61: silicon oxide film

62: 배리어막62: barrier film

64: 실리콘 산화막64: silicon oxide film

66: 층간 절연막66: interlayer insulating film

68: 컨택트 홀68: contact hall

70: 도체 플러그70: conductor plug

72: 제2 금속 배선층72: second metal wiring layer

72a, 72b: 배선72a, 72b: wiring

74: 실리콘 산화막74: silicon oxide film

76: 실리콘 산화막76: silicon oxide film

78: 배리어막78: barrier film

80: 실리콘 산화막80: silicon oxide film

82: 층간 절연막82: interlayer insulating film

84a, 84b: 컨택트 홀84a, 84b: contact holes

86a, 86b: 도체 플러그86a, 86b: conductor plug

88: 제3 금속 배선층88: third metal wiring layer

88a, 88b: 배선88a, 88b: wiring

90: 실리콘 산화막90: silicon oxide film

92: 실리콘 질화막92: silicon nitride film

94: 폴리이미드 수지막94: polyimide resin film

96: 개구부96: opening

96a: 개구부96a: opening

96b: 개구부96b: opening

98: 포토레지스트막98: photoresist film

100: 포토레지스트막100: photoresist film

102: 포토레지스트막102: photoresist film

본 발명은, 반도체 장치의 제조 방법에 관한 것이며, 특히 강유전체 커패시 터를 갖는 반도체 장치의 제조 방법에 관한 것이다. TECHNICAL FIELD This invention relates to the manufacturing method of a semiconductor device. Specifically, It is related with the manufacturing method of the semiconductor device which has a ferroelectric capacitor.

최근, 커패시터의 유전체막으로서 강유전체막을 이용하는 것이 주목되고 있다. 이러한 강유전체 커패시터를 이용한 강유전체 메모리(FeRAM: Ferroelectric Random Access Memory)는 고속 동작이 가능하고 저 소비 전력이며 기록/판독 내구성이 우수하다는 등의 특징을 갖는 비휘발성 메모리로서, 금후의 더 나은 발전이 예상되고 있다. In recent years, attention has been paid to using ferroelectric films as dielectric films for capacitors. Ferroelectric Random Access Memory (FeRAM) using such a ferroelectric capacitor is a non-volatile memory that is characterized by high-speed operation, low power consumption, and excellent write / read durability, and further development is expected in the future. have.

그러나, 강유전체 커패시터는 외부로부터의 수소 가스나 수분에 의해 쉽게 그 특성이 열화된다고 하는 성질을 갖고 있다. 구체적으로는, Pt막으로 이루어지는 하부 전극과, PZT막으로 이루어지는 강유전체막과, Pt막으로 이루어지는 상부 전극이 순차 적층되어 이루어지는 표준 FeRAM의 강유전체 커패시터의 경우, 수소 분압 40 Pa(0.3 Torr) 정도의 분위기에서 200 ℃ 정도의 온도로 기판을 가열하면, PbZr1 -XTiXO3막(PZT막)의 강유전성은 거의 잃어버리는 것으로 알려져 있다. 또한, 강유전체 커패시터가 수분을 흡착한 상태, 또는 수분이 강유전체 커패시터 근방에 존재하는 상태에서 열처리를 행하면, 강유전체 커패시터의 강유전체막의 강유전성은 현저히 열화되어 버리는 것으로 알려져 있다.However, ferroelectric capacitors have the property of easily deteriorating their properties by hydrogen gas or moisture from the outside. Specifically, in the case of a ferroelectric capacitor of a standard FeRAM in which a lower electrode made of a Pt film, a ferroelectric film made of a PZT film, and an upper electrode made of a Pt film are sequentially stacked, a hydrogen partial pressure of about 40 Pa (0.3 Torr) is used. It is known that the ferroelectricity of the PbZr 1- X Ti X O 3 film (PZT film) is almost lost when the substrate is heated at a temperature of about 200 ° C. In addition, it is known that the ferroelectricity of the ferroelectric film of the ferroelectric capacitor is significantly degraded when the heat treatment is performed in the state in which the ferroelectric capacitor absorbs water or in the state where the water is present in the vicinity of the ferroelectric capacitor.

이러한 강유전체 커패시터의 성질 때문에, FeRAM의 제조 공정에서는 강유전체막을 형성한 후의 프로세스로서, 가능한 한 수분의 발생이 적으면서 저온인 프로세스가 선택되고 있다. 또한, 층간 절연막을 성막하는 프로세스에는 예컨대, 수소의 발생량이 비교적 적은 원료 가스를 이용한 CVD(Chemical Vapor Deposition)법 등에 의한 성막 프로세스가 선택되고 있다. Due to the nature of such ferroelectric capacitors, in the manufacturing process of FeRAM, as a process after the formation of the ferroelectric film, a process that is as low as possible and generates water as little as possible is selected. As the process for forming the interlayer insulating film, for example, a film forming process using a chemical vapor deposition (CVD) method using a source gas having a relatively small amount of hydrogen generation is selected.

더 나아가서는, 수소나 수분에 의한 강유전체막의 열화를 방지하는 기술로서, 강유전체 커패시터를 덮도록 산화알루미늄막으로 이루어지는 배리어막을 형성하는 기술이나, 강유전체 커패시터 상에 형성된 층간 절연막 상에 산화알루미늄막으로 이루어지는 배리어막을 형성하는 기술이 제안되어 있다. 산화알루미늄막으로 이루어지는 배리어막은 수소나 수분의 확산을 방지하는 기능을 갖고 있다. 이 때문에, 제안되어 있는 기술에 의하면 수소나 수분이 강유전체막에 도달하는 것을 방지할 수 있어, 수소나 수분에 의한 강유전체막의 열화를 방지하는 것이 가능해진다. Furthermore, as a technique for preventing deterioration of the ferroelectric film due to hydrogen or moisture, a technique of forming a barrier film made of an aluminum oxide film so as to cover the ferroelectric capacitor, or a barrier made of an aluminum oxide film on an interlayer insulating film formed on the ferroelectric capacitor A technique for forming a film has been proposed. The barrier film made of an aluminum oxide film has a function of preventing diffusion of hydrogen or moisture. For this reason, according to the proposed technique, it is possible to prevent hydrogen or moisture from reaching the ferroelectric film, and it is possible to prevent deterioration of the ferroelectric film due to hydrogen or water.

그러나, 표면에 단차가 발생하고 있는 층간 절연막 상에 단순히 배리어막을 형성한 경우에는 배리어막의 피복성이 그다지 양호하지 않기 때문에, 배리어막에 있어서 수소나 수분의 확산을 충분히 방지할 수 없다. 수소나 수분이 강유전체 커패시터의 강유전체막에 도달하면, 강유전체막을 구성하는 금속 산화물이 수소에 의해 환원되어 버려, 강유전체 커패시터의 전기적 특성의 열화를 초래하게 된다.However, in the case where the barrier film is simply formed on the interlayer insulating film having a step difference on the surface, the barrier film has poor coverage, and thus it is not possible to sufficiently prevent the diffusion of hydrogen or moisture in the barrier film. When hydrogen or moisture reaches the ferroelectric film of the ferroelectric capacitor, the metal oxide constituting the ferroelectric film is reduced by hydrogen, resulting in deterioration of the electrical characteristics of the ferroelectric capacitor.

그래서, 층간 절연막의 표면을 평탄화시키고, 평탄화된 층간 절연막 상에 배리어막을 형성하는 기술이 제안되어 있다. 평탄한 배리어막은 피복성이 매우 양호하기 때문에, 배리어막에 의해 수소나 수분의 확산을 보다 확실하게 방지하는 것이 가능해진다. Therefore, a technique for flattening the surface of the interlayer insulating film and forming a barrier film on the flattened interlayer insulating film has been proposed. Since the flat barrier film has a very good coating property, it becomes possible to more reliably prevent the diffusion of hydrogen and water by the barrier film.

[특허 문헌 1] 일본 특허 공개 2005-217044호 공보 [Patent Document 1] Japanese Unexamined Patent Publication No. 2005-217044

[특허 문헌 2] 일본 특허 공개 2003-152165호 공보[Patent Document 2] Japanese Unexamined Patent Publication No. 2003-152165

[특허 문헌 3] 일본 특허 공개 2004-23086호 공보[Patent Document 3] Japanese Unexamined Patent Publication No. 2004-23086

[특허 문헌 4] 일본 특허 공개 2004-153031호 공보[Patent Document 4] Japanese Patent Application Laid-Open No. 2004-153031

[특허 문헌 5] 일본 특허 공개 2002-76296호 공보[Patent Document 5] Japanese Unexamined Patent Publication No. 2002-76296

[특허 문헌 6] 일본 특허 공개 평10-144681호 공보[Patent Document 6] Japanese Patent Application Laid-Open No. 10-144681

[특허 문헌 7] 일본 특허 공개 2003-158247호 공보[Patent Document 7] Japanese Unexamined Patent Publication No. 2003-158247

[특허 문헌 8] 일본 특허 공개 2004-303995호 공보[Patent Document 8] Japanese Unexamined Patent Publication No. 2004-303995

[특허 문헌 9] 일본 특허 공개 2004-320063호 공보[Patent Document 9] Japanese Unexamined Patent Publication No. 2004-320063

[특허 문헌 10] 일본 특허 공개 2003-273325호 공보[Patent Document 10] Japanese Unexamined Patent Publication No. 2003-273325

그러나, 층간 절연막 상에 평탄한 배리어막을 형성한 경우에는, 층간 절연막에 매립하는 도체 플러그가 양호하게 형성되지 않아, 제조 수율이 저하되어 버리는 경우가 있었다. However, in the case where a flat barrier film is formed on the interlayer insulating film, the conductor plug embedded in the interlayer insulating film is not formed satisfactorily, and the production yield may be lowered.

본 발명의 목적은 층간 절연막 상에 평탄한 배리어막을 형성하는 경우라도, 도체 플러그를 양호하게 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다. An object of the present invention is to provide a method for manufacturing a semiconductor device which can form a conductor plug satisfactorily even when a flat barrier film is formed on an interlayer insulating film.

본 발명의 일 관점에 의하면, 반도체 기판 상에 하부 전극, 상기 하부 전극상에 형성된 강유전체막 및 상기 강유전체막 상에 형성된 상부 전극을 갖는 강유전체 커패시터를 형성하는 공정과, 상기 반도체 기판 상 및 상기 강유전체 커패시터 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 제1 배선을 형성하는 공정과, 상기 제1 절연막 상 및 상기 제1 배선 상에 제2 절연막을 형성하는 공정 과, 상기 제2 절연막의 표면을 평탄화하는 공정과, 열처리로를 이용하여 열처리를 행함으로써, 상기 제2 절연막 중으로부터 수분을 제거하는 공정과, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행함으로써, 상기 제2 절연막 중으로부터 수분을 제거하는 동시에, 상기 제2 절연막의 표면을 질화하는 공정과, 상기 제2 절연막 상에 수소 또는 수분의 확산을 방지하는 평탄한 제1 배리어막을 형성하는 공정과, 상기 제1 배리어막 및 상기 제2 절연막에 상기 제1 배선에 도달하는 제1 컨택트 홀을 형성하는 공정과, 상기 제1 컨택트 홀 내에 제1 도체 플러그를 매립하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.According to an aspect of the present invention, a process of forming a ferroelectric capacitor having a lower electrode on the semiconductor substrate, a ferroelectric film formed on the lower electrode and an upper electrode formed on the ferroelectric film, and on the semiconductor substrate and the ferroelectric capacitor Forming a first insulating film on the first insulating film, forming a first wiring on the first insulating film, forming a second insulating film on the first insulating film and the first wiring, and the second A step of planarizing the surface of the insulating film, a step of removing heat from the second insulating film by performing a heat treatment using a heat treatment furnace, and a N 2 O gas or N 2. The heat treatment is performed in a plasma atmosphere generated using a gas to remove moisture from the second insulating film and to nitride the surface of the second insulating film, and to spread diffusion of hydrogen or moisture on the second insulating film. Forming a first flat barrier film to prevent the formation; forming a first contact hole reaching the first wiring in the first barrier film and the second insulating film; and a first conductor plug in the first contact hole. There is provided a method for manufacturing a semiconductor device, which has a step of embedding the semiconductor device.

[본 발명의 원리][Principle of the present invention]

평탄한 배리어막은 피복성이 매우 양호하기 때문에, 수분 등을 배리어하는 기능이 매우 높다. 이 때문에, 층간 절연막 중에 수분이 어느 정도 잔존하고 있는 상태에서, 층간 절연막 상에 평탄한 배리어막이 형성되고, 이 후, 층간 절연막에 열이 가해진 경우에는 층간 절연막 중에서의 수분의 방출이 배리어막에 의해 폐쇄된 상태가 된다. 이 때문에, 층간 절연막 및 배리어막에 컨택트 홀이 형성되어 있는 상태에서 층간 절연막에 열이 가해진 경우에는 층간 절연막 중의 수분이 컨택트 홀을 통해 대량으로 방출된다. 컨택트 홀 내에 CVD법에 의해 도체 플러그를 매립할 때에는 층간 절연막에 열이 가해지기 때문에, 층간 절연막 중의 수분이 컨택트 홀을 통해 대량으로 방출된다. 도체 플러그를 매립할 때에 층간 절연막 중의 수분이 컨택트 홀을 통해 대량으로 방출되면, 도체 플러그를 형성하기 위한 원료 가스가 컨택트 홀 내에 도달하는 것이 저해된다. 그러면, 컨택트 홀 내에 도체 플러그가 양호하게 형성되지 않아, 신뢰성의 저하를 초래하게 된다. Since the flat barrier film has a very good coating property, it has a very high function of barriering moisture and the like. For this reason, a flat barrier film is formed on the interlayer insulating film in a state where moisture remains in the interlayer insulating film to some extent. Then, when heat is applied to the interlayer insulating film, the release of moisture in the interlayer insulating film is closed by the barrier film. It becomes a state. For this reason, when heat is applied to the interlayer insulating film in a state in which contact holes are formed in the interlayer insulating film and the barrier film, moisture in the interlayer insulating film is released in large quantities through the contact holes. Since heat is applied to the interlayer insulating film when the conductor plug is embedded in the contact hole by the CVD method, a large amount of water in the interlayer insulating film is released through the contact hole. When a large amount of moisture in the interlayer insulating film is discharged through the contact hole when the conductor plug is embedded, the arrival of the source gas for forming the conductor plug in the contact hole is inhibited. Then, the conductor plug is not formed satisfactorily in the contact hole, resulting in a decrease in reliability.

그런데, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서 열처리를 장시간 행하면, 층간 절연막 중의 수분을 충분히 제거하는 것은 가능하다. 그러나, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서 열처리를 장시간 행한 경우에는, 강유전체 커패시터에 큰 손상이 가해져, 전기적 특성이 양호한 강유전체 커패시터를 얻을 수는 없다. By the way, when heat treatment is performed for a long time in the plasma atmosphere generated using N 2 O gas or the like, it is possible to sufficiently remove the moisture in the interlayer insulating film. However, when heat treatment is performed for a long time in a plasma atmosphere generated using N 2 O gas or the like, large damage is caused to the ferroelectric capacitor, and a ferroelectric capacitor having good electrical characteristics cannot be obtained.

본원 발명자는 예의 검토한 결과, 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 조합하여 행함으로써, 강유전체 커패시터에 과도한 손상을 가하지 않고, 절연막 중에서 수분을 충분히 제거하는 것에 상도하였다. As a result of earnestly examining the inventors of the present invention, the heat treatment using a heat treatment furnace and N 2 O gas or N 2 By combining heat treatment in a plasma atmosphere generated using a gas, it is conceivable to sufficiently remove moisture from the insulating film without excessively damaging the ferroelectric capacitor.

도 1은 실리콘 산화막 중에 잔존하는 수분량을 승온 이탈 가스 분석법(TDS, Thermal Desorption Spectroscopy)에 의해 측정한 결과를 도시하는 그래프이다. 1 is a graph showing the results of measurement of the amount of water remaining in a silicon oxide film by a thermal desorption spectroscopy (TDS).

TDS법이란, 시료를 진공 중에서 가열·승온시키고, 승온 중에 시료로부터 이탈하는 가스 성분을 질량 분석기로 검출하는 방법이다. The TDS method is a method in which a sample is heated and heated in a vacuum to detect a gas component which is separated from the sample during the temperature increase by a mass spectrometer.

도 1에서, 횡축은 TDS법에 의한 분석을 행할 때의 기판 온도를 나타내고, 종축은 TDS법에 의한 측정을 행할 때에 시료 중으로부터 이탈한 수분의 양(탈수량)을 나타내고 있다. In FIG. 1, the horizontal axis shows the substrate temperature at the time of performing the analysis by TDS method, and the vertical axis | shaft has shown the quantity (dehydration amount) of the water | moisture content removed from the sample at the time of performing the measurement by TDS method.

비교예 1은 실리콘 기판 상에 실리콘 산화막을 형성하고, 이 후 열처리를 행하지 않은 것을 시료로 하여 측정을 행한 것이다. In Comparative Example 1, a silicon oxide film was formed on a silicon substrate, and measurement was performed using a sample that was not subjected to heat treatment thereafter.

비교예 2는 실리콘 기판 상에 실리콘 산화막을 형성하고, 이 후 열처리로를 이용하여 650 ℃, 60 분의 열처리를 행한 것을 시료로 하여 측정을 행한 것이다. In Comparative Example 2, a silicon oxide film was formed on a silicon substrate and then subjected to heat treatment at 650 ° C. for 60 minutes using a heat treatment furnace as a sample.

비교예 3은 실리콘 기판 상에 실리콘 산화막을 형성하고, 이 후 N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 2 분간 열처리를 행한 것을 시료로 하여 측정을 행한 것이다. In Comparative Example 3, a silicon oxide film was formed on a silicon substrate and then subjected to heat treatment for 2 minutes in a plasma atmosphere generated using N 2 O gas as a sample.

실시예 1은 실리콘 기판 상에 실리콘 산화막을 형성하고, 이 후 열처리로를 이용하여 650 ℃, 60 분의 열처리를 행하고, 또한 N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 2 분간의 열처리를 행한 것을 시료로 하여 측정을 행한 것이다. In Example 1, a silicon oxide film was formed on a silicon substrate, followed by heat treatment at 650 ° C. for 60 minutes using a heat treatment furnace, and further heat treatment for 2 minutes in a plasma atmosphere generated using N 2 O gas. The sample was measured as a sample.

실시예 2는 실리콘 기판 상에 실리콘 산화막을 형성하고, 이 후 N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 2 분간 열처리를 행하며, 이 후 열처리로를 이용하여 650 ℃, 60 분의 열처리를 행한 것을 시료로 하여 측정을 행한 것이다. In Example 2, a silicon oxide film was formed on a silicon substrate, followed by heat treatment for 2 minutes in a plasma atmosphere generated using N 2 O gas, followed by heat treatment at 650 ° C. for 60 minutes using a heat treatment furnace. The sample was measured as a sample.

또한, 도 2는 TDS법에 의한 측정 결과에 기초하여 얻어진 총 탈수량을 도시하는 그래프이다. 2 is a graph which shows the total amount of dehydration obtained based on the measurement result by TDS method.

도 1 및 도 2로부터 알 수 있는 바와 같이, 비교예 1에서는 시료로부터의 탈수량이 많았다. 이것은, 특별한 열처리를 행하지 않은 경우에는 실리콘 산화막 중 에 많은 수분이 잔존하는 것을 나타내고 있다. As can be seen from FIG. 1 and FIG. 2, in Comparative Example 1, the amount of dehydration from the sample was large. This indicates that much moisture remains in the silicon oxide film when no special heat treatment is performed.

비교예 2에서는 비교예 1의 경우보다 탈수량이 적어져 있다. 이것은 열처리로를 이용한 열처리를 행한 경우에는 실리콘 산화막 중의 수분을 어느 정도 제거할 수 있는 것을 나타내고 있다. 비교예 2의 경우에도 실리콘 산화막 중에는 상당한 수분이 잔존하고 있어, 실리콘 산화막 중에 잔존하고 있는 수분을 충분히 제거할 수 있다고는 말할 수 없다. In Comparative Example 2, the amount of dehydration is smaller than in the case of Comparative Example 1. This indicates that the water in the silicon oxide film can be removed to some extent when the heat treatment using the heat treatment furnace is performed. Also in Comparative Example 2, considerable moisture remains in the silicon oxide film, and it cannot be said that moisture remaining in the silicon oxide film can be sufficiently removed.

비교예 3에서는 비교예 2의 경우와 비교하여 탈수량이 더 적어져 있다. 이것은 N2O 가스를 이용하여 생성한 플라즈마 분위기 중에서 열처리를 행한 경우에는 실리콘 산화막 중의 수분을 보다 많이 제거할 수 있다는 것을 나타내고 있다. In Comparative Example 3, the amount of dehydration is smaller than in the case of Comparative Example 2. This indicates that more water in the silicon oxide film can be removed when the heat treatment is performed in the plasma atmosphere generated using the N 2 O gas.

실시예 1에서는 비교예 3의 경우와 비교하여 탈수량이 더 적어져 있다. 이것은 N2O 가스를 이용하여 생성한 플라즈마 분위기 중에서의 열처리와 열처리로를 이용한 열처리의 양방을 조합시켜 행함으로써, 실리콘 산화막 중의 수분을 보다 많이 제거할 수 있다는 것을 나타내고 있다. In Example 1, the amount of dehydration is smaller than in the case of Comparative Example 3. This shows that by carrying out a combination of both the heat treatment in the plasma atmosphere generated using the N 2 O gas and the heat treatment using the heat treatment furnace, more water in the silicon oxide film can be removed.

실시예 2에서는 실시예 1과 비교하여 탈수량이 더 적어져 있다. 이것은 열처리로를 이용한 열처리를 행한 후에 N2O 가스를 이용하여 생성한 플라즈마 분위기 중에서의 열처리를 행함으로써, 실리콘 산화막 중의 수분을 보다 많이 제거할 수 있다는 것을 나타내고 있다.In Example 2, the amount of dehydration is smaller than in Example 1. This indicates that more heat can be removed from the silicon oxide film by performing heat treatment in a plasma atmosphere generated using N 2 O gas after the heat treatment using a heat treatment furnace.

이러한 측정치에 기초하여 예의 검토한 결과, 본원 발명자는 절연막을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스를 이용하여 생성된 플라즈마 분위 기 중에서의 열처리를 행하면, 강유전체 커패시터에 과도한 손상을 가하지 않고, 층간 절연막 중에서 수분을 충분히 제거할 수 있다는 것에 상도하였다. As a result of earnestly examining based on these measurements, the inventors of the present invention, after forming an insulating film, subjected to heat treatment using a heat treatment furnace and heat treatment in a plasma atmosphere generated using N 2 O gas, resulting in excessive damage to the ferroelectric capacitor. It was conceivable that moisture could be sufficiently removed from the interlayer insulating film without addition.

또한, 본원 발명자는 열처리로를 이용한 열처리를 행한 후에 N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행하면, 층간 절연막 중의 수분을 더 충분히 제거할 수 있다는 것에 상도하였다.In addition, the inventors of the present invention conceived that the heat treatment in the plasma atmosphere generated using the N 2 O gas after the heat treatment using the heat treatment furnace can more sufficiently remove the moisture in the interlayer insulating film.

열처리로를 이용한 열처리 후에 N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행한 경우가, n2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행한 후에 열처리로를 이용한 열처리를 행한 경우보다, 층간 절연막 중의 수분을 많이 제거할 수 있는 것은 이하와 같은 이유에 의한 것이라고 생각된다. The heat treatment in the plasma atmosphere generated using the N 2 O gas after the heat treatment using the heat treatment furnace is more performed than the heat treatment using the heat treatment furnace after the heat treatment in the plasma atmosphere generated using the n 2 O gas. It is thought that the reason which can remove a lot of water in an interlayer insulation film is for the following reasons.

즉, N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행하면, 실리콘 산화막 중의 수분이 제거되는 동시에, 실리콘 산화막의 표면이 질화되어 실리콘 산화막 표면에 실리콘 질화 산화막이 형성된다. 이러한 실리콘 질화산화막은 외부로부터 실리콘 산화막 중에 수분이 들어가는 것을 방지하는 기능을 갖지만, 실리콘 산화막 중의 수분이 외부로 방출되는 것도 저해한다. 즉, N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행한 후에 열처리로를 이용한 열처리를 행하는 경우에는, 실리콘 산화막 중의 수분이 그다지 충분히 제거되어 있지 않은 단계에서 실리콘 산화막 표면에 실리콘 질화산화막이 형성되기 때문에, 열처리로를 이용한 열처리를 행하였을 때의 실리콘 산화막 중으로부터의 수분의 방출이 실리콘 질화막에 의해 저해되게 된다. 이 때문에, N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행한 후에 열처리로를 이용한 열처리를 행한 경우에는, 열처리로를 이용한 열처리 후에 N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행한 경우보다, 실리콘 산화막 중에 잔존하는 수분이 많아진다. That is, when heat treatment is performed in a plasma atmosphere generated using N 2 O gas, moisture in the silicon oxide film is removed, and the surface of the silicon oxide film is nitrided to form a silicon nitride oxide film on the silicon oxide film surface. The silicon nitride oxide film has a function of preventing moisture from entering the silicon oxide film from the outside, but also inhibits the release of water in the silicon oxide film to the outside. That is, in the case where heat treatment using a heat treatment furnace is performed after heat treatment in a plasma atmosphere generated using N 2 O gas, the silicon nitride oxide film is formed on the surface of the silicon oxide film at a stage where water in the silicon oxide film is not sufficiently removed. Therefore, the release of water from the silicon oxide film when the heat treatment using the heat treatment furnace is performed is inhibited by the silicon nitride film. Therefore, N 2 O, if from the generated plasma atmosphere using a gas subjected to heat treatment using a heat treatment after performing the heat treatment, after heat treatment using the heat treatment furnace using an N 2 O gas was subjected to heat treatment in the generated plasma atmosphere More than that, the moisture remaining in the silicon oxide film increases.

이러한 이유에 의해, 열처리로를 이용한 열처리 후에 N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행한 경우가, N2O 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행한 후에 열처리로를 이용한 열처리를 행한 경우보다, 층간 절연막 중의 수분을 많이 제거할 수 있다고 생각된다. For these reasons, the heat treatment after the heat treatment using the heat treatment furnace is, if subjected to heat treatment in the generated plasma atmosphere using a N 2 O gas, using a heat treatment at a later subjected to heat treatment in the generated plasma atmosphere using a N 2 O gas It is thought that much water in the interlayer insulating film can be removed than in the case where the above is performed.

또한, 플라즈마 분위기로서 N2O 가스를 이용하여 생성된 플라즈마 분위기를 이용하는 대신에, N2 가스를 이용하여 생성된 플라즈마 분위기를 이용한 경우에도, 같은 결과를 얻을 수 있다고 생각된다, In addition, instead of using the plasma atmosphere generated using N 2 O gas as the plasma atmosphere, N 2 It is thought that the same result can be obtained even when using a plasma atmosphere generated using gas.

이와 같이, 본 발명에 의하면 층간 절연막을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하기 때문에, 강유전체 커패시터에 과도한 손상을 가하지 않고, 층간 절연막 중에서 수분을 충분히 제거할 수 있다. 본 발명에 의하면, 평탄한 배리어막을 형성하기 전에 층간 절연막 중의 수분을 충분히 제거할 수 있기 때문에, 후 공정에서 컨택트 홀 내에 도체 플러그를 매립할 때에 층간 절연막 중의 수분이 컨택 트 홀을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀 내에 도체 플러그를 매립할 때에 층간 절연막 중의 수분이 컨택트 홀을 통해 대량으로 방출되지 않기 때문에, 도체 플러그를 형성하기 위한 원료 가스가 컨택트 홀 내에 충분히 도달한다. 이 때문에, 본 발명에 의하면 컨택트 홀 내에 도체 플러그를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다. In this way, after forming an interlayer insulating film according to the present invention, using a heat treatment furnace and heat treatment, N 2 O gas or N 2 Since heat treatment is performed in a plasma atmosphere generated using gas, it is possible to sufficiently remove moisture from the interlayer insulating film without excessively damaging the ferroelectric capacitor. According to the present invention, since the moisture in the interlayer insulating film can be sufficiently removed before the flat barrier film is formed, it is confirmed that a large amount of water in the interlayer insulating film is released through the contact hole when the conductor plug is embedded in the contact hole in a later step. You can prevent it. Since the water in the interlayer insulating film is not largely released through the contact hole when the conductor plug is embedded in the contact hole, the source gas for forming the conductor plug sufficiently reaches the contact hole. For this reason, according to this invention, a conductor plug can be reliably embedded in a contact hole, and it becomes possible to provide a highly reliable semiconductor device.

[일 실시형태][One Embodiment]

본 발명의 일 실시형태에 의한 반도체 장치의 제조 방법을 도 3 내지 도 17를 이용하여 설명한다. A method of manufacturing a semiconductor device according to one embodiment of the present invention will be described with reference to FIGS. 3 to 17.

(반도체 장치)(Semiconductor device)

우선, 본 실시형태에 의한 반도체 장치의 구조에 관해서 도 3을 이용하여 설명한다. 도 3은 본 실시형태에 의한 반도체 장치를 도시하는 단면도이다. First, the structure of the semiconductor device according to the present embodiment will be described with reference to FIG. 3. 3 is a cross-sectional view showing the semiconductor device according to the present embodiment.

도 3에 도시하는 바와 같이, 예컨대 실리콘으로 이루어지는 반도체 기판(10) 상에는 소자 영역을 구획하는 소자 분리 영역(12)이 형성되어 있다. 소자 분리 영역(12)이 형성된 반도체 기판(10) 내에는 웰(14a, 14b)이 형성되어 있다. As shown in FIG. 3, an element isolation region 12 is formed on the semiconductor substrate 10 made of silicon, for example, to divide the element region. Wells 14a and 14b are formed in the semiconductor substrate 10 on which the device isolation regions 12 are formed.

웰(14a, 14b)이 형성된 반도체 기판(10) 상에는 게이트 절연막(16)을 통해 게이트 전극(게이트 전선)(18)이 형성되어 있다. 게이트 전극(18)은 예컨대 폴리실리콘막 상에 텅스텐 실리사이드막 등의 금속 실리사이드막이 적층된 폴리사이드 구조를 갖고 있다. 게이트 전극(18) 상에는 실리콘 산화막으로 이루어지는 절연막(19)이 형성되어 있다. 게이트 전극(18) 및 절연막(19)의 측벽 부분에는 측벽 절연막(20)이 형성되어 있다. On the semiconductor substrate 10 on which the wells 14a and 14b are formed, a gate electrode (gate wire) 18 is formed through the gate insulating film 16. The gate electrode 18 has a polyside structure in which a metal silicide film such as a tungsten silicide film is stacked on a polysilicon film, for example. An insulating film 19 made of a silicon oxide film is formed on the gate electrode 18. Sidewall insulating films 20 are formed in the sidewall portions of the gate electrode 18 and the insulating film 19.

측벽 절연막(20)이 형성된 게이트 전극(18)의 양측에는 소스/드레인 확산층(22)이 형성되어 있다. 이렇게 하여, 게이트 전극(18)과 소스/드레인 확산층(22)을 갖는 트랜지스터(24)가 구성되어 있다. 트랜지스터(24)의 게이트 길이는 예컨대 0.35 μm, 또는 예컨대 0.11 내지 0.18 μm로 설정되어 있다. Source / drain diffusion layers 22 are formed on both sides of the gate electrode 18 on which the sidewall insulating film 20 is formed. In this way, the transistor 24 having the gate electrode 18 and the source / drain diffusion layer 22 is configured. The gate length of the transistor 24 is set to, for example, 0.35 μm, or for example 0.11 to 0.18 μm.

트랜지스터(24)가 형성된 반도체 기판(10) 상에는 예컨대 막 두께 200 nm의 SiON막(25)과, 예컨대 막 두께 600 nm의 실리콘 산화막(26)이 순차 적층되어 있다. 이렇게 하여, SiON막(25)과 실리콘 산화막(26)을 순차 적층하여 이루어지는 층간 절연막(27)이 형성되어 있다. 층간 절연막(27)의 표면은 평탄화되어 있다. On the semiconductor substrate 10 on which the transistors 24 are formed, for example, a SiON film 25 having a thickness of 200 nm and a silicon oxide film 26 having a thickness of 600 nm are sequentially stacked. In this way, an interlayer insulating film 27 formed by sequentially stacking the SiON film 25 and the silicon oxide film 26 is formed. The surface of the interlayer insulating film 27 is planarized.

층간 절연막(27) 상에는 예컨대 막 두께 100 nm의 실리콘 산화막(34)이 형성되어 있다. 평탄화된 층간 절연막(27) 상에 실리콘 산화막(34)이 형성되어 있기 때문에, 실리콘 산화막(34)은 평탄하게 되어 있다. On the interlayer insulating film 27, for example, a silicon oxide film 34 having a thickness of 100 nm is formed. Since the silicon oxide film 34 is formed on the planarized interlayer insulating film 27, the silicon oxide film 34 is flat.

실리콘 산화막(34) 상에는 강유전체 커패시터(42)의 하부 전극(36)이 형성되어 있다. 하부 전극(36)은 예컨대 막 두께 20 내지 50 nm의 산화알루미늄막(36a)과 막 두께 100 내지 200 nm의 Pt막(36b)을 순차 적층하여 이루어지는 적층막에 의해 구성되어 있다. 여기서는 Pt막(36b)의 막 두께는 165 nm로 설정되어 있다. The lower electrode 36 of the ferroelectric capacitor 42 is formed on the silicon oxide film 34. The lower electrode 36 is formed of, for example, a laminated film formed by sequentially laminating an aluminum oxide film 36a having a film thickness of 20 to 50 nm and a Pt film 36b having a film thickness of 100 to 200 nm. Here, the film thickness of the Pt film 36b is set to 165 nm.

하부 전극(36) 상에는 강유전체 커패시터(42)의 강유전체막(38)이 형성되어 있다. 강유전체막(38)으로서는, 예컨대 막 두께 100 내지 250 nm의 PbZr1 - XTiXO3막(PZT막)이 이용되고 있다. 여기서는 강유전체막(38)에는 막 두께 150 nm의 PZT막이 이용되고 있다.The ferroelectric film 38 of the ferroelectric capacitor 42 is formed on the lower electrode 36. As the ferroelectric film 38, for example, a PbZr 1 - X Ti X O 3 film (PZT film) having a film thickness of 100 to 250 nm is used. Here, a PZT film having a thickness of 150 nm is used for the ferroelectric film 38.

강유전체막(38) 상에는 강유전체 커패시터(42)의 상부 전극(40)이 형성되어 있다. 상부 전극(40)은 예컨대 막 두께 25 내지 75 nm의 IrOX막(40a)과, 막 두께 150 내지 250 nm의 IrOY막(40b)을 순차 적층하여 이루어지는 적층막에 의해 구성되어 있다. 여기서는 IrOX막(40a)의 막 두께는 50 nm로 설정되고, IrOY막(40b)의 막 두께는 200 nm로 설정되어 있다. 또한, IrOY막(40b)의 산소의 조성비(Y)는 IrOX막(40a)의 산소의 조성비 X보다 높게 설정되어 있다. The upper electrode 40 of the ferroelectric capacitor 42 is formed on the ferroelectric film 38. The upper electrode 40 is formed of, for example, a laminated film formed by sequentially stacking an IrO X film 40a having a film thickness of 25 to 75 nm and an IrO Y film 40b having a film thickness of 150 to 250 nm. Here, the film thickness of the IrO X film 40a is set to 50 nm, and the film thickness of the IrO Y film 40b is set to 200 nm. In addition, the oxygen composition ratio Y of the IrO Y film 40b is set higher than the oxygen composition ratio X of the IrO X film 40a.

이렇게 하여, 하부 전극(36)과 강유전체막(38)과 상부 전극(40)으로 이루어지는 강유전체 커패시터(42)가 구성되어 있다. In this way, the ferroelectric capacitor 42 which consists of the lower electrode 36, the ferroelectric film 38, and the upper electrode 40 is comprised.

강유전체막(38) 상 및 상부 전극(40) 상에는 강유전체막(38) 및 상부 전극(40)의 상면 및 측면을 덮도록 배리어막(44)이 형성되어 있다. 배리어막(44)으로서는 예컨대 20 내지 100 nm의 산화알루미늄(Al2O3)막이 이용되고 있다. The barrier film 44 is formed on the ferroelectric film 38 and the upper electrode 40 so as to cover the top and side surfaces of the ferroelectric film 38 and the upper electrode 40. As the barrier film 44, for example, an aluminum oxide (Al 2 O 3 ) film of 20 to 100 nm is used.

배리어막(44)은 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 강유전체 커패시터(42)의 강유전체막(38)에 수소나 수분이 도달하면 강유전체막(38)을 구성하는 금속 산화물이 수소나 수분에 의해 환원되어, 강유전체 커패시터(42)의 전기 특성이 열화되어 버린다. 강유전체막(38) 및 상부 전극(40)의 상면 및 측면을 덮도록 배리어막(44)을 형성함으로써, 강유전체막(38)에 수소 및 수분이 도달하는 것이 억제되기 때문에, 강유전체 커패시터(42)의 전기적 특성의 열화를 억제하는 것이 가능해진다. The barrier film 44 is a film having a function of preventing diffusion of hydrogen and moisture. When hydrogen or moisture reaches the ferroelectric film 38 of the ferroelectric capacitor 42, the metal oxide constituting the ferroelectric film 38 is reduced by hydrogen or water, and the electrical characteristics of the ferroelectric capacitor 42 are deteriorated. By forming the barrier film 44 so as to cover the top and side surfaces of the ferroelectric film 38 and the upper electrode 40, it is possible to suppress hydrogen and moisture from reaching the ferroelectric film 38, so that the ferroelectric capacitor 42 It becomes possible to suppress deterioration of electrical characteristics.

배리어막(44)에 의해 덮인 강유전체 커패시터(42) 상 및 실리콘 산화막(34) 상에는 배리어막(46)이 형성되어 있다. 배리어막(46)으로서는 예컨대 막 두께 20 내지 100 nm의 산화알루미늄막이 이용되고 있다. The barrier film 46 is formed on the ferroelectric capacitor 42 and the silicon oxide film 34 covered by the barrier film 44. As the barrier film 46, for example, an aluminum oxide film having a thickness of 20 to 100 nm is used.

배리어막(46)은 배리어막(44)과 마찬가지로, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. The barrier film 46, like the barrier film 44, is a film having a function of preventing diffusion of hydrogen and water.

배리어막(46) 상에는 예컨대 막 두께 1500 nm의 실리콘 산화막으로 이루어지는 층간 절연막(48)이 형성되어 있다. 층간 절연막(48)의 표면은 평탄화되어 있다. On the barrier film 46, an interlayer insulating film 48 made of, for example, a silicon oxide film having a thickness of 1500 nm is formed. The surface of the interlayer insulating film 48 is planarized.

층간 절연막(48), 배리어막(46), 실리콘 산화막(34), 및 층간 절연막(27)에는 소스/드레인 확산층(22)에 도달하는 컨택트 홀(50a, 50b)이 각각 형성되어 있다. 또한, 층간 절연막(48), 배리어막(46), 및 배리어막(44)에는 상부 전극(40)에 도달하는 컨택트 홀(52a)이 형성되어 있다. 또한, 층간 절연막(48), 배리어막(46) 및 배리어막(44)에는 하부 전극(36)에 도달하는 컨택트 홀(52b)이 형성되어 있다.In the interlayer insulating film 48, the barrier film 46, the silicon oxide film 34, and the interlayer insulating film 27, contact holes 50a and 50b reaching the source / drain diffusion layer 22 are formed, respectively. In addition, contact holes 52a reaching the upper electrode 40 are formed in the interlayer insulating film 48, the barrier film 46, and the barrier film 44. In addition, contact holes 52b reaching the lower electrode 36 are formed in the interlayer insulating film 48, the barrier film 46, and the barrier film 44.

컨택트 홀(50a, 50b) 내에는 예컨대 막 두께 20 nm의 Ti막과, 예컨대 막 두께 50 nm의 TiN막을 순차 적층하여 이루어지는 배리어 메탈막(도시 생략)이 형성되어 있다. 배리어 메탈막 중 Ti막은 컨택트 저항을 저감하기 위해 형성되고, TiN막은 도체 플러그 재료의 텅스텐의 확산을 방지하기 위해 형성되어 있다. 후술하는 컨택트 홀이 각각 형성되는 배리어 메탈막에 관해서도, 같은 목적으로 형성되어 있다. In the contact holes 50a and 50b, for example, a barrier metal film (not shown) formed by sequentially stacking a Ti film having a thickness of 20 nm and a TiN film having a thickness of 50 nm, for example, is formed. Among the barrier metal films, the Ti film is formed to reduce contact resistance, and the TiN film is formed to prevent diffusion of tungsten from the conductor plug material. The barrier metal film in which contact holes described later are formed, respectively, is also formed for the same purpose.

배리어 메탈막이 형성된 컨택트 홀(50a, 50b) 내에는 텅스텐으로 이루어지는 도체 플러그(54a, 54b)가 각각 매립되어 있다.Conductor plugs 54a and 54b made of tungsten are respectively embedded in the contact holes 50a and 50b in which the barrier metal film is formed.

층간 절연막(48) 상 및 컨택트 홀(52a) 내에는 도체 플러그(54a)와 상부 전극(40)에 전기적으로 접속된 배선(56a)이 형성되어 있다. 또한, 층간 절연막(48) 상 및 컨택트 홀(52b) 내에는 하부 전극(36)에 전기적으로 접속된 배선(56b)이 형성되어 있다. 또한, 층간 절연막(48) 상에는 도체 플러그(54b)에 전기적으로 접속된 배선(56c)이 형성되어 있다. 배선(56a, 56b, 56c)[제1 금속 배선층(56)]은 예컨대 막 두께 150 nm의 TiN막, 막 두께 550 nm의 AlCu 합금막, 막 두께 5 nm의 Ti막, 및 막 두께 150 nm의 TiN막을 순차 적층하여 이루어지는 적층막에 의해 구성되어 있다. Wiring 56a electrically connected to the conductor plug 54a and the upper electrode 40 is formed on the interlayer insulating film 48 and in the contact hole 52a. The wiring 56b electrically connected to the lower electrode 36 is formed on the interlayer insulating film 48 and in the contact hole 52b. On the interlayer insulating film 48, a wiring 56c electrically connected to the conductor plug 54b is formed. The wirings 56a, 56b, 56c (the first metal wiring layer 56) are, for example, a TiN film having a thickness of 150 nm, an AlCu alloy film having a thickness of 550 nm, a Ti film having a thickness of 5 nm, and a film having a thickness of 150 nm. It is comprised by the laminated | multilayer film which sequentially laminates TiN films.

이렇게 하여, 트랜지스터(24)의 소스/드레인 확산층(22)과 강유전체 커패시터(42)의 상부 전극(40)이 도체 플러그(54a) 및 배선(56a)을 통해 전기적으로 접속되고, 하나의 트랜지스터(24) 및 하나의 강유전체 커패시터(42)를 갖는 FeRAM의 1T1C 형 메모리 셀이 구성되어 있다. 실제로는 복수의 메모리 셀이 FeRAM 칩의 메모리 셀 영역에 배열되어 있다.In this way, the source / drain diffusion layer 22 of the transistor 24 and the upper electrode 40 of the ferroelectric capacitor 42 are electrically connected through the conductor plug 54a and the wiring 56a, and one transistor 24 And a 1T1C type memory cell of FeRAM having one ferroelectric capacitor 42 are constructed. In practice, a plurality of memory cells are arranged in the memory cell region of the FeRAM chip.

배선(56a, 56b, 56c)이 형성된 층간 절연막(48) 상에는 배선(56a, 56b, 56c)의 상면 및 측면을 덮도록, 배리어막(58)이 형성되어 있다. 배리어막(58)으로서는 예컨대 20 nm의 산화알루미늄막이 이용되고 있다. On the interlayer insulating film 48 on which the wirings 56a, 56b, and 56c are formed, a barrier film 58 is formed so as to cover the top and side surfaces of the wirings 56a, 56b, and 56c. As the barrier film 58, for example, a 20 nm aluminum oxide film is used.

배리어막(58)은 배리어막(44, 46)과 마찬가지로, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 또한, 배리어막(58)은 플라즈마에 의한 손상을 억제하기 위해서도 이용되고 있다. The barrier film 58 is a film having a function of preventing diffusion of hydrogen and water, similar to the barrier films 44 and 46. The barrier film 58 is also used to suppress damage by plasma.

배리어막(58) 상에는 예컨대 막 두께 2600 nm의 실리콘 산화막(60)이 형성되 어 있다. 실리콘 산화막(60)의 표면은 평탄화되어 있다. 평탄화된 실리콘 산화막(60)은 배선(56a, 56b, 56c) 상에 예컨대 1000 nm의 막 두께로 잔존하고 있다. On the barrier film 58, for example, a silicon oxide film 60 having a film thickness of 2600 nm is formed. The surface of the silicon oxide film 60 is planarized. The planarized silicon oxide film 60 remains on the wirings 56a, 56b, 56c with a film thickness of, for example, 1000 nm.

실리콘 산화막(60)은 후술하는 바와 같이, 실리콘 산화막(60)을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행함으로써 형성되어 있다. 이 때문에, 실리콘 산화막(60) 중의 수분은 충분히 제거되어 있다. 실리콘 산화막(60) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(60) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(60) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(70)를 형성하기 위한 원료 가스가 컨택트 홀(68) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(68) 내에 도체 플러그(70)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.As described later, the silicon oxide film 60 is formed by forming the silicon oxide film 60 and then performing heat treatment using a heat treatment furnace and heat treatment in a plasma atmosphere generated using N 2 O gas or the like. For this reason, the moisture in the silicon oxide film 60 is fully removed. Since the moisture is sufficiently removed in the silicon oxide film 60, when the conductor plug 70 is embedded in the contact hole 68, the water in the silicon oxide film 60 is prevented from being released in a large amount through the contact hole 68. can do. Since the moisture in the silicon oxide film 60 is not released in a large amount through the contact hole 68 when the conductor plug 70 is embedded in the contact hole 68, the source gas for forming the conductor plug 70 is contacted. It sufficiently reaches within the hole 68. For this reason, according to this embodiment, the conductor plug 70 can be reliably embedded in the contact hole 68, and it becomes possible to provide a highly reliable semiconductor device.

실리콘 산화막(60)은 후술하는 바와 같이, 실리콘 산화막(60)의 표면을 평탄화한 후에 열처리로를 이용한 열처리와, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행함으로써 형성되어 있다. 이 때문에, 실리콘 산화막(60) 중의 수분은 충분히 제거되어 있다. 실리콘 산화막(60) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(60) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되는 것을 방지할 수 있다. 이 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다. As described later, the silicon oxide film 60 is formed by flattening the surface of the silicon oxide film 60 and then performing heat treatment using a heat treatment furnace and heat treatment in a plasma atmosphere generated using N 2 O gas or the like. . For this reason, the moisture in the silicon oxide film 60 is fully removed. Since the moisture is sufficiently removed in the silicon oxide film 60, when the conductor plug 70 is embedded in the contact hole 68, the water in the silicon oxide film 60 is prevented from being released in a large amount through the contact hole 68. can do. For this reason, the conductor plug 70 can be embedded reliably in the contact hole 68, and it becomes possible to provide a highly reliable semiconductor device.

실리콘 산화막(60) 상에는 예컨대 막 두께 100 nm의 실리콘 산화막(61)이 형성되어 있다. 평탄화된 실리콘 산화막(60) 상에 실리콘 산화막(61)이 형성되어 있기 때문에, 실리콘 산화막(61)은 평탄하게 되어 있다. On the silicon oxide film 60, for example, a silicon oxide film 61 having a thickness of 100 nm is formed. Since the silicon oxide film 61 is formed on the planarized silicon oxide film 60, the silicon oxide film 61 is flat.

실리콘 산화막(61)은 후술하는 바와 같이, 실리콘 산화막(61)을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행함으로써 형성되어 있다. 이 때문에, 실리콘 산화막(61) 중의 수분은 충분히 제거되어 있다. 실리콘 산화막(61) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(61) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(61) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(70)를 형성하기 위한 원료 가스가 컨택트 홀(68) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(68) 내에 도체 플러그(70)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.As described later, after the silicon oxide film 61 is formed, the silicon oxide film 61 is formed by performing heat treatment using a heat treatment furnace and heat treatment in a plasma atmosphere generated using N 2 O gas or the like. For this reason, the moisture in the silicon oxide film 61 is fully removed. Since the moisture is sufficiently removed in the silicon oxide film 61, the water in the silicon oxide film 61 is prevented from being released in a large amount through the contact hole 68 when the conductor plug 70 is embedded in the contact hole 68. can do. Since the moisture in the silicon oxide film 61 is not released in a large amount through the contact hole 68 when the conductor plug 70 is embedded in the contact hole 68, the source gas for forming the conductor plug 70 is contacted. It sufficiently reaches within the hole 68. For this reason, according to this embodiment, the conductor plug 70 can be reliably embedded in the contact hole 68, and it becomes possible to provide a highly reliable semiconductor device.

실리콘 산화막(61) 상에는 배리어막(62)이 형성되어 있다. 배리어막(62)으로서는, 예컨대 막 두께 20 내지 70 nm의 산화알루미늄막이 이용되고 있다. 여기서는 배리어막(62)으로서, 막 두께 50 nm의 산화알루미늄막이 이용되고 있다. 평탄한 실 리콘 산화막(61) 상에 배리어막(62)이 형성되어 있기 때문에, 배리어막(62)은 평탄하게 되어 있다. The barrier film 62 is formed on the silicon oxide film 61. As the barrier film 62, for example, an aluminum oxide film having a film thickness of 20 to 70 nm is used. As the barrier film 62, an aluminum oxide film having a thickness of 50 nm is used. Since the barrier film 62 is formed on the flat silicon oxide film 61, the barrier film 62 is flat.

배리어막(62)은 배리어막(44, 46, 58)과 마찬가지로, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 또한, 배리어막(62)은 평탄한 실리콘 산화막(61) 상에 형성되어 있기 때문에 평탄하게 되어 있고, 배리어막(44, 46, 58)과 비교하여 매우 양호한 피복성으로 형성되어 있다. 따라서, 이러한 평탄한 배리어막(62)에 의해 더 확실하게 수소 및 수분의 확산을 방지할 수 있다. 또한, 실제로는 배리어막(62)은 강유전체 커패시터(42)를 갖는 복수의 메모리 셀이 배열된 FeRAM 칩의 메모리 셀 영역뿐만 아니라, 주변 회로 영역 등을 포함하는 FeRAM 칩의 전체면에 걸쳐 형성되어 있다. The barrier film 62 is a film having a function of preventing diffusion of hydrogen and water, similar to the barrier films 44, 46, and 58. In addition, since the barrier film 62 is formed on the flat silicon oxide film 61, the barrier film 62 is flat and is formed with a very good coating property as compared with the barrier films 44, 46 and 58. Therefore, the diffusion of hydrogen and water can be prevented more reliably by this flat barrier film 62. Further, the barrier film 62 is actually formed over the entire surface of the FeRAM chip including not only the memory cell region of the FeRAM chip in which a plurality of memory cells having the ferroelectric capacitor 42 are arranged, but also the peripheral circuit region and the like. .

배리어막(62) 상에는 예컨대 막 두께 50 내지 100 nm의 실리콘 산화막(64)이 형성되어 있다. 여기서는 실리콘 산화막(64)의 막 두께는 100 nm로 설정되어 있다. 실리콘 산화막(64)은 도전막을 패터닝하여 배선(72a, 72b)을 형성할 때에 배리어막(62)까지도 에칭되어 버리는 것을 방지하기 위한 것이다. On the barrier film 62, for example, a silicon oxide film 64 having a film thickness of 50 to 100 nm is formed. Here, the film thickness of the silicon oxide film 64 is set to 100 nm. The silicon oxide film 64 is for preventing the barrier film 62 from being etched when the conductive film is patterned to form the wirings 72a and 72b.

실리콘 산화막(64)은 후술하는 바와 같이, 실리콘 산화막(64)을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행함으로써 형성되어 있다. 이 때문에, 실리콘 산화막(64) 중의 수분은 충분히 제거되어 있다. 실리콘 산화막(64) 중으로부터 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산 화막(64) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(64) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(70)를 형성하기 위한 원료 가스가 컨택트 홀(68) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(68) 내에 도체 플러그(70)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능하게 된다.As described later, after the silicon oxide film 64 is formed, the silicon oxide film 64 is formed by performing heat treatment using a heat treatment furnace and heat treatment in a plasma atmosphere generated using N 2 O gas or the like. For this reason, the moisture in the silicon oxide film 64 is fully removed. Since the moisture is sufficiently removed from the silicon oxide film 64, when the conductor plug 70 is embedded in the contact hole 68, the water in the silicon oxide film 64 is discharged in a large amount through the contact hole 68. Can be prevented. Since the moisture in the silicon oxide film 64 is not released in a large amount through the contact hole 68 when the conductor plug 70 is embedded in the contact hole 68, the source gas for forming the conductor plug 70 is contacted. It sufficiently reaches within the hole 68. For this reason, according to this embodiment, the conductor plug 70 can be embedded reliably in the contact hole 68, and it becomes possible to provide a highly reliable semiconductor device.

이렇게 하여, 배리어막(58), 실리콘 산화막(60), 실리콘 산화막(61), 배리어막(62), 및 실리콘 산화막(64)에 의해 층간 절연막(66)이 구성되어 있다. In this way, the interlayer insulating film 66 is formed of the barrier film 58, the silicon oxide film 60, the silicon oxide film 61, the barrier film 62, and the silicon oxide film 64.

층간 절연막(66)에는 배선(56c)에 도달하는 컨택트 홀(68)이 형성되어 있다. In the interlayer insulating film 66, a contact hole 68 reaching the wiring 56c is formed.

컨택트 홀(68) 내에는, 예컨대 막 두께 20 nm의 Ti막과, 예컨대 막 두께 50 nm의 TiN막을 순차 적층하여 이루어지는 배리어 메탈막(도시 생략)이 형성되어 있다. 또한, Ti막을 형성하지 않고, TiN막으로 이루어지는 배리어 메탈막을 형성하여도 좋다. In the contact hole 68, a barrier metal film (not shown) formed by sequentially stacking a Ti film having a thickness of 20 nm and a TiN film having a thickness of 50 nm, for example, is formed. Further, a barrier metal film made of a TiN film may be formed without forming a Ti film.

배리어 메탈막이 형성된 컨택트 홀(68) 내에는 텅스텐으로 이루어지는 도체 플러그(70)가 매립되어 있다. A conductor plug 70 made of tungsten is embedded in the contact hole 68 in which the barrier metal film is formed.

층간 절연막(66) 상에는 배선(72a)이 형성되어 있다. 또한, 층간 절연막(66) 상에는 도체 플러그(70)에 전기적으로 접속된 배선(72b)이 형성되어 있다. 배선(72a, 72b)[제2 금속 배선층(72)]은 예컨대, 막 두께 50 nm의 TiN막, 막 두께 500 nm의 AlCu 합금막, 막 두께 5 nm의 Ti막, 및 막 두께 150 nm의 TiN막을 순차 적층하여 이루어지는 적층막에 의해 구성되어 있다. A wiring 72a is formed on the interlayer insulating film 66. On the interlayer insulating film 66, a wiring 72b electrically connected to the conductor plug 70 is formed. The wirings 72a and 72b (the second metal wiring layer 72) are, for example, a TiN film having a thickness of 50 nm, an AlCu alloy film having a thickness of 500 nm, a Ti film having a thickness of 5 nm, and a TiN having a thickness of 150 nm. It is comprised by the laminated | multilayer film | membrane formed by laminating | stacking a film | sequential sequentially.

층간 절연막(66) 상 및 배선(72a, 72b) 상에는 예컨대 막 두께 2200 nm의 실리콘 산화막(74)이 형성되어 있다. 실리콘 산화막(74)의 표면은 평탄화되어 있다. On the interlayer insulating film 66 and the wirings 72a and 72b, for example, a silicon oxide film 74 having a film thickness of 2200 nm is formed. The surface of the silicon oxide film 74 is planarized.

실리콘 산화막(74)은 후술하는 바와 같이, 실리콘 산화막(74)의 표면을 평탄화한 후에 열처리로를 이용한 열처리와, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행함으로써 형성되어 있다. 이 때문에, 실리콘 산화막(74) 중의 수분은 충분히 제거되어 있다. 실리콘 산화막(74) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(74) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(76) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(86a, 86b)를 형성하기 위한 원료 가스가 컨택트 홀(84a, 84b) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.As described later, the silicon oxide film 74 is formed by flattening the surface of the silicon oxide film 74 and then performing heat treatment using a heat treatment furnace and heat treatment in a plasma atmosphere generated using N 2 O gas or the like. . For this reason, the moisture in the silicon oxide film 74 is fully removed. Since the moisture is sufficiently removed in the silicon oxide film 74, the moisture in the silicon oxide film 74 passes through the contact holes 84a and 84b when the conductor plugs 86a and 86b are embedded in the contact holes 84a and 84b. It is possible to prevent the release in large quantities. Since the moisture in the silicon oxide film 76 is not released in a large amount through the contact holes 84a and 84b when the conductor plugs 86a and 86b are embedded in the contact holes 84a and 84b, the conductor plugs 86a and 86b are used. The source gas for forming the gas reaches sufficiently in the contact holes 84a and 84b. For this reason, according to this embodiment, the conductor plug 86a, 86b can be reliably embedded in the contact hole 84a, 84b, and it becomes possible to provide a highly reliable semiconductor device.

실리콘 산화막(74) 상에는, 예컨대 막 두께 100 nm의 실리콘 산화막(76)이 형성되어 있다. 평탄화된 실리콘 산화막(74) 상에 실리콘 산화막(76)이 형성되어 있기 때문에, 실리콘 산화막(76)은 평탄하게 되어 있다. On the silicon oxide film 74, for example, a silicon oxide film 76 having a film thickness of 100 nm is formed. Since the silicon oxide film 76 is formed on the planarized silicon oxide film 74, the silicon oxide film 76 is flat.

실리콘 산화막(76)은 후술하는 바와 같이, 실리콘 산화막(76)을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행함으로써 형성되어 있다. 이 때문에, 실리콘 산화막(76) 중의 수분은 충분히 제거되어 있다. 실리콘 산화막(76) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(76) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(76) 중의 수분이 컨택트 홀(84a, 84b)를 통해 대량으로 방출되지 않기 때문에, 도체 플러그(86a, 86b)를 형성하기 위한 원료 가스가 컨택트 홀(84a, 84b) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다. As described later, the silicon oxide film 76 is formed by forming a silicon oxide film 76 and then performing heat treatment using a heat treatment furnace and heat treatment in a plasma atmosphere generated using N 2 O gas or the like. For this reason, the moisture in the silicon oxide film 76 is fully removed. Since the moisture is sufficiently removed in the silicon oxide film 76, the moisture in the silicon oxide film 76 passes through the contact holes 84a and 84b when the conductor plugs 86a and 86b are embedded in the contact holes 84a and 84b. It is possible to prevent the release in large quantities. Since the water in the silicon oxide film 76 is not discharged in a large amount through the contact holes 84a and 84b when the conductor plugs 86a and 86b are embedded in the contact holes 84a and 84b, the conductor plugs 86a and 86b are used. The source gas for forming the gas reaches sufficiently in the contact holes 84a and 84b. For this reason, according to this embodiment, the conductor plug 86a, 86b can be reliably embedded in the contact hole 84a, 84b, and it becomes possible to provide a highly reliable semiconductor device.

실리콘 산화막(76) 상에는, 배리어막(78)이 형성되어 있다. 배리어막(78)으로서는 예컨대 막 두께 20 내지 100 nm의 산화알루미늄막이 이용되고 있다. 여기서는 배리어막(78)으로서, 막 두께 50 nm의 산화알루미늄막이 이용되고 있다. 평탄한 실리콘 산화막(76) 상에 배리어막(78)이 형성되어 있기 때문에, 배리어막(78)은 평탄하게 되어 있다. The barrier film 78 is formed on the silicon oxide film 76. As the barrier film 78, for example, an aluminum oxide film having a thickness of 20 to 100 nm is used. As the barrier film 78, an aluminum oxide film having a thickness of 50 nm is used. Since the barrier film 78 is formed on the flat silicon oxide film 76, the barrier film 78 is flat.

배리어막(78)은 배리어막(44, 46, 58, 62)과 마찬가지로, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 또한, 배리어막(78)은 평탄한 실리콘 산화막(76) 상에 형성되어 있기 때문에 평탄하게 되어 있고, 배리어막(62)과 마찬가지로, 배리어막(44, 46, 58)과 비교하여 매우 양호한 피복성으로 형성되어 있다. 따라서, 이러한 평탄한 배리어막(78)에 의해 더 확실하게 수소 및 수분의 확산을 방지할 수 있다. 또한, 실제로는 배리어막(78)은 배리어막(62)과 마찬가지로, 강유전체 커패시터(42)를 갖는 복수의 메모리 셀이 배열된 FeRAM 칩의 메모리 셀 영역뿐만 아니라, 주변 회로 영역 등을 포함하는 FeRAM 칩의 전체면에 걸쳐 형성되어 있다. The barrier film 78 is a film having a function of preventing diffusion of hydrogen and water, similar to the barrier films 44, 46, 58, and 62. In addition, since the barrier film 78 is formed on the flat silicon oxide film 76, the barrier film 78 is flat and has a very good coating property compared with the barrier films 44, 46, and 58 similarly to the barrier film 62. Formed. Therefore, the diffusion of hydrogen and water can be prevented more reliably by this flat barrier film 78. In addition, the barrier film 78 actually includes a memory cell region of the FeRAM chip in which a plurality of memory cells having the ferroelectric capacitor 42 are arranged, as well as the peripheral circuit region and the like, like the barrier film 62. It is formed over the whole surface.

배리어막(78) 상에는 예컨대 막 두께 100 nm의 실리콘 산화막(80)이 형성되어 있다. 실리콘 산화막(80)은 도전막을 패터닝하여 배선(88a, 88b)을 형성할 때에 배리어막(78)까지도 에칭되어 버리는 것을 방지하기 위한 것이다. On the barrier film 78, for example, a silicon oxide film 80 having a thickness of 100 nm is formed. The silicon oxide film 80 is for preventing the barrier film 78 from being etched when the conductive film is patterned to form the wirings 88a and 88b.

실리콘 산화막(80)은 후술하는 바와 같이, 실리콘 산화막(80)을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 등을 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행함으로써 형성되어 있다. 이 때문에, 실리콘 산화막(80) 중의 수분은 충분히 제거되어 있다. 실리콘 산화막(80) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(80) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(80) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(86a, 86b)를 형성하기 위한 원료 가스가 컨택트 홀(84a, 84b) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다. As described later, the silicon oxide film 80 is formed by forming a silicon oxide film 80 and then performing heat treatment using a heat treatment furnace and heat treatment in a plasma atmosphere generated using N 2 O gas or the like. For this reason, the moisture in the silicon oxide film 80 is fully removed. Since the moisture is sufficiently removed in the silicon oxide film 80, the moisture in the silicon oxide film 80 passes through the contact holes 84a and 84b when the conductor plugs 86a and 86b are embedded in the contact holes 84a and 84b. It is possible to prevent the release in large quantities. Since the moisture in the silicon oxide film 80 is not released in a large amount through the contact holes 84a and 84b when the conductor plugs 86a and 86b are embedded in the contact holes 84a and 84b, the conductor plugs 86a and 86b are used. The source gas for forming the gas reaches sufficiently in the contact holes 84a and 84b. For this reason, according to this embodiment, the conductor plug 86a, 86b can be reliably embedded in the contact hole 84a, 84b, and it becomes possible to provide a highly reliable semiconductor device.

이렇게 하여, 실리콘 산화막(74), 실리콘 산화막(76), 배리어막(78), 및 실 리콘 산화막(80)에 의해 층간 절연막(82)이 구성되어 있다. In this way, the interlayer insulating film 82 is formed of the silicon oxide film 74, the silicon oxide film 76, the barrier film 78, and the silicon oxide film 80.

층간 절연막(82)에는 배선(72a, 72b)에 도달하는 컨택트 홀(84a, 84b)이 각각 형성되어 있다. In the interlayer insulating film 82, contact holes 84a and 84b reaching the wirings 72a and 72b are formed, respectively.

컨택트 홀(84a, 84b) 내에는 예컨대 막 두께 20 nm의 Ti막과, 예컨대 막 두께 50 nm의 TiN막을 순차 적층하여 이루어지는 배리어 메탈막(도시 생략)이 형성되어 있다. 또한, Ti막을 형성하지 않고, TiN막으로 이루어지는 배리어 메탈막을 형성하여도 좋다. In the contact holes 84a and 84b, for example, a barrier metal film (not shown) formed by sequentially stacking a Ti film having a thickness of 20 nm and a TiN film having a thickness of 50 nm, for example, is formed. Further, a barrier metal film made of a TiN film may be formed without forming a Ti film.

배리어 메탈막이 형성된 컨택트 홀(84a, 84b) 내에는 텅스텐으로 이루어지는 도체 플러그(86a, 86b)가 각각 매립되어 있다. In the contact holes 84a and 84b in which the barrier metal film is formed, conductor plugs 86a and 86b made of tungsten are respectively embedded.

도체 플러그(86a, 86b)가 매립된 층간 절연막(82) 상에는 도체 플러그(86a)에 전기적으로 접속된 배선(88a), 및 도체 플러그(86b)에 전기적으로 접속된 배선(본딩 패드)(88b)이 형성되어 있다. 배선(88a, 88b)[제3 금속 배선 층(88)]은 예컨대 막 두께 50 nm의 TiN막, 막 두께 500 nm의 AlCu 합금막, 및 막 두께 150 nm의 TiN막을 순차 적층하여 이루어지는 적층막에 의해 구성되어 있다. On the interlayer insulating film 82 in which the conductor plugs 86a and 86b are embedded, the wiring 88a electrically connected to the conductor plug 86a, and the wiring (bonding pad) 88b electrically connected to the conductor plug 86b. Is formed. The wirings 88a and 88b (the third metal wiring layer 88) are formed on a laminated film formed by sequentially stacking a TiN film having a thickness of 50 nm, an AlCu alloy film having a thickness of 500 nm, and a TiN film having a thickness of 150 nm, for example. It is composed by.

층간 절연막(82) 상 및 배선(88a, 88b) 상에는 예컨대 막 두께 100 내지 300 nm의 실리콘 산화막(90)이 형성되어 있다. 여기서는, 실리콘 산화막(90)의 막 두께는 100 nm로 설정되어 있다.On the interlayer insulating film 82 and the wirings 88a and 88b, for example, a silicon oxide film 90 having a thickness of 100 to 300 nm is formed. Here, the film thickness of the silicon oxide film 90 is set to 100 nm.

실리콘 산화막(90) 상에는 예컨대 막 두께 350 nm의 실리콘 질화막(92)이 형성되어 있다. On the silicon oxide film 90, for example, a silicon nitride film 92 having a film thickness of 350 nm is formed.

실리콘 질화막(92) 상에는, 예컨대 막 두께 2 내지 6 μm의 폴리이미드 수지 막(94)이 형성되어 있다.On the silicon nitride film 92, for example, a polyimide resin film 94 having a film thickness of 2 to 6 mu m is formed.

폴리이미드 수지막(94), 실리콘 질화막(92), 및 실리콘 산화막(90)에는 배선(본딩 패드)(88b)에 도달하는 개구부(96)가 형성되어 있다. 즉, 실리콘 질화막(92) 및 실리콘 산화막(90)에는 배선(본딩 패드)(88b)에 도달하는 개구부(96a)가 형성되어 있다. 폴리이미드 수지막(94)에는 실리콘 질화막(92) 및 실리콘 산화막(90)에 형성된 개구부(96a)를 포함하는 영역에 개구부(96b)가 형성되어 있다. The openings 96 that reach the wiring (bonding pad) 88b are formed in the polyimide resin film 94, the silicon nitride film 92, and the silicon oxide film 90. That is, the opening 96a which reaches the wiring (bonding pad) 88b is formed in the silicon nitride film 92 and the silicon oxide film 90. In the polyimide resin film 94, an opening 96b is formed in a region including the opening 96a formed in the silicon nitride film 92 and the silicon oxide film 90.

배선(본딩 패드)(88b)에는 개구부(96)를 통해 외부 회로(도시 생략)가 전기적으로 접속된다. An external circuit (not shown) is electrically connected to the wiring (bonding pad) 88b through the opening 96.

이렇게 하여 본 실시형태에 의한 반도체 장치가 구성되어 있다. In this way, the semiconductor device according to the present embodiment is configured.

(반도체 장치의 제조 방법)(Manufacturing Method of Semiconductor Device)

다음에, 본 실시형태에 의한 반도체 장치의 제조 방법에 관해서 도 4 내지 도 17을 이용하여 설명한다. 도 4 내지 도 17은 본 실시형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.Next, the manufacturing method of the semiconductor device by this embodiment is demonstrated using FIGS. 4 to 17 are cross-sectional views illustrating the method of manufacturing the semiconductor device according to the present embodiment.

우선, 예컨대 실리콘으로 이루어지는 반도체 기판(10)에 예컨대 LOCOS(L0Cal 0xidation of Silicon)법에 의해 소자 영역을 구획하는 소자 분리 영역(12)을 형성한다. First, an element isolation region 12 is formed on the semiconductor substrate 10 made of silicon, for example, to divide the element region by the LOCOS (L0Cal 0xidation of Silicon) method.

계속해서, 이온 주입법에 의해 도펀트 불순물을 도입함으로써, 웰(14a, 14b)을 형성한다.Subsequently, dopant impurities are introduced by ion implantation to form wells 14a and 14b.

계속해서, 통상의 트랜지스터의 형성 방법을 이용하여 소자 영역에 게이트 전극(게이트 배선)(18)과 소스/드레인 확산층(22)을 갖는 트랜지스터(24)를 형성한 다[도 4(a)를 참조]. Subsequently, a transistor 24 having a gate electrode (gate wiring) 18 and a source / drain diffusion layer 22 is formed in the element region by using a conventional transistor formation method (see Fig. 4A). ].

계속해서, 전체면에 예컨대 플라즈마 CVD(Chemical Vapor Deposition)법에 의해 예컨대 막 두께 200 nm의 SiON막(25)을 형성한다. Subsequently, an SiON film 25 having a thickness of 200 nm, for example, is formed on the entire surface by, for example, plasma CVD (Chemical Vapor Deposition) method.

계속해서, 전체면에 플라즈마 TEOSCVD법에 의해 예컨대 막 두께 600 nm의 실리콘 산화막(26)을 형성한다[도 4(b)를 참조]. Subsequently, a silicon oxide film 26 having a thickness of, for example, 600 nm is formed on the entire surface by plasma TEOSCVD (see Fig. 4B).

계속해서, 예컨대 CMP법에 의해 실리콘 산화막(26)의 표면을 평탄화한다[도 4(c)를 참조].Subsequently, the surface of the silicon oxide film 26 is planarized by, for example, the CMP method (see Fig. 4C).

이렇게 하여, SiON막(25)과 실리콘 산화막(26)에 의해 층간 절연막(27)이 구성된다.In this way, the interlayer insulating film 27 is formed by the SiON film 25 and the silicon oxide film 26.

계속해서, 일산화이질소(N2O) 또는 질소(N2) 분위기에서, 예컨대 650 ℃, 30 분간의 열처리를 행한다.Subsequently, heat treatment is performed at, for example, 650 ° C. for 30 minutes in a dinitrogen monoxide (N 2 O) or nitrogen (N 2 ) atmosphere.

계속해서, 전체면에 예컨대 플라즈마 TEOSCVD법에 의해 예컨대 막 두께 100 nm의 실리콘 산화막(34)을 형성한다[도 5(a)를 참조]. Subsequently, a silicon oxide film 34 having a thickness of 100 nm, for example, is formed on the entire surface by, for example, plasma TEOSCVD (see Fig. 5A).

계속해서, N2O 가스를 이용하여 생성된 플라즈마 분위기에서, 예컨대 350 ℃, 2 분간의 열처리를 행한다. Subsequently, heat treatment is performed for 2 minutes at 350 ° C., for example, in a plasma atmosphere generated using N 2 O gas.

계속해서, 전체면에 예컨대 스퍼터법 또는 CVD법에 의해 예컨대 막 두께 20 내지 50 nm의 산화알루미늄막(36a)을 형성한다. Subsequently, an aluminum oxide film 36a having a film thickness of 20 to 50 nm, for example, is formed on the entire surface by, for example, sputtering or CVD.

계속해서, 예컨대 RTA(Rapid Thermal Annealing)법에 의해 산소 분위기 중에서 열처리를 행한다. 열처리 온도는 예컨대 650 ℃로 하고, 열처리 시간은 예컨대 1 내지 2 분으로 한다. Subsequently, heat treatment is performed in an oxygen atmosphere by, for example, RTA (Rapid Thermal Annealing) method. The heat treatment temperature is, for example, 650 ° C., and the heat treatment time is, for example, 1 to 2 minutes.

계속해서, 전체면에 예컨대 스퍼터법에 의해 예컨대 막 두께 100 내지 200 nm의 Pt막(36b)을 형성한다.Subsequently, a Pt film 36b having a thickness of 100 to 200 nm, for example, is formed on the entire surface by, for example, a sputtering method.

이렇게 하여, 산화알루미늄막(36a)과 Pt막(36b)으로 이루어지는 적층막(36)이 형성된다. 적층막(36)은 강유전체 커패시터(42)의 하부 전극이 되는 것이다. In this way, a laminated film 36 composed of the aluminum oxide film 36a and the Pt film 36b is formed. The laminated film 36 serves as the lower electrode of the ferroelectric capacitor 42.

계속해서, 전체면에 예컨대 스퍼터법에 의해 강유전체막(38)을 형성한다. 강유전체막(38)으로서는 예컨대 막 두께 100 내지 250 nm의 PZT막을 형성한다. Subsequently, the ferroelectric film 38 is formed on the entire surface by, for example, a sputtering method. As the ferroelectric film 38, for example, a PZT film having a film thickness of 100 to 250 nm is formed.

또한, 여기서는 강유전체막(38)을 스퍼터법에 의해 형성하는 경우를 예로 설명하였지만, 강유전체막의 형성 방법은 스퍼터법에 한정되는 것은 아니다. 예컨대, 졸·겔법, MOD(Metal Organic Deposition)법, MOCVD법 등에 의해 강유전체막을 형성하여도 좋다. Although the case where the ferroelectric film 38 is formed by the sputtering method has been described as an example, the method of forming the ferroelectric film is not limited to the sputtering method. For example, the ferroelectric film may be formed by a sol-gel method, a metal organic deposition method, a MOCVD method, or the like.

계속해서, 예컨대 RTA법에 의해 산소 분위기 중에서 열처리를 행한다. 열처리 온도는 예컨대 550 내지 600 ℃로 하고, 열처리 시간은 예컨대 60 내지 120 초로 한다. Subsequently, heat treatment is performed in an oxygen atmosphere, for example, by the RTA method. The heat treatment temperature is, for example, 550 to 600 ° C, and the heat treatment time is, for example, 60 to 120 seconds.

계속해서, 예컨대 스퍼터법 또는 MOCVD법에 의해 예컨대 막 두께 25 내지 75 nm의 IrOX막(40a)을 형성한다.Subsequently, for example, an IrO X film 40a having a film thickness of 25 to 75 nm is formed by, for example, sputtering or MOCVD.

계속해서, 아르곤 및 산소 분위기에서, 예컨대 600 내지 800 ℃, 10 내지 100 초간의 열처리를 행한다.Subsequently, heat treatment is performed, for example, at 600 to 800 ° C. for 10 to 100 seconds in an argon and oxygen atmosphere.

계속해서, 예컨대 스퍼터법 또는 MOCVD법에 의해 예컨대 막 두께 150 내지 250 nm의 IrOY막(40b)을 형성한다. 이 때, IrOY막(40b)의 산소의 조성비 Y가, IrOX막(40a)의 산소의 조성비 X보다 높아지도록, IrOY막(40b)을 형성한다. Subsequently, for example, an IrO Y film 40b having a film thickness of 150 to 250 nm is formed by, for example, sputtering or MOCVD. At this time, the IrO Y film 40b is formed so that the oxygen composition ratio Y of the IrO Y film 40b becomes higher than the oxygen composition ratio X of the IrO X film 40a.

이렇게 하여, IrOx막(40a)과 IrOY막(40b)으로 이루어지는 적층막(40)이 형성된다[도 5(b)를 참조]. 적층막(40)은 강유전체 커패시터(42)의 상부 전극이 되는 것이다. In this way, a laminated film 40 composed of an IrO x film 40a and an IrO Y film 40b is formed (see Fig. 5 (b)). The laminated film 40 becomes an upper electrode of the ferroelectric capacitor 42.

계속해서, 전체면에 예컨대 스핀코트법에 의해 포토레지스트막(98)을 형성한다. Subsequently, the photoresist film 98 is formed on the entire surface by, for example, a spin coating method.

계속해서, 포토리소그래피에 의해 포토레지스트막(98)을 강유전체 커패시터(42)의 상부 전극(40)의 평면 형상으로 패터닝한다. Subsequently, the photoresist film 98 is patterned into the planar shape of the upper electrode 40 of the ferroelectric capacitor 42 by photolithography.

계속해서, 포토레지스트막(98)을 마스크로 하여 적층막(40)을 에칭한다. 에칭 가스로서는 예컨대 Ar 가스와 Cl2 가스를 이용한다. 이렇게 하여, 적층막으로 이루어지는 상부 전극(40)이 형성된다[도 5(c)를 참조]. 이 후, 포토레지스트막(98)을 박리한다. Subsequently, the laminated film 40 is etched using the photoresist film 98 as a mask. As the etching gas, for example, Ar gas and Cl 2 Use gas. In this way, an upper electrode 40 made of a laminated film is formed (see Fig. 5C). Thereafter, the photoresist film 98 is peeled off.

계속해서, 예컨대 산소 분위기에서, 예컨대 400 내지 700 ℃, 30 내지 120 분간의 열처리를 행한다. 이 열처리는 상부 전극(40) 표면에 이상이 발생하는 것을 방지하기 위한 것이다. Then, for example, heat treatment is performed at, for example, 400 to 700 ° C. for 30 to 120 minutes in an oxygen atmosphere. This heat treatment is to prevent abnormality from occurring on the surface of the upper electrode 40.

계속해서, 전체면에 예컨대 스핀코트법에 의해 포토레지스트막(100)을 형성한다.Subsequently, the photoresist film 100 is formed over the entire surface by, for example, a spin coating method.

계속해서, 포토리소그래피에 의해 포토레지스트막(100)을 강유전체 커패시터 (42)의 강유전체막(38)의 평면 형상으로 패터닝한다. Subsequently, the photoresist film 100 is patterned into a planar shape of the ferroelectric film 38 of the ferroelectric capacitor 42 by photolithography.

계속해서, 포토레지스트막(100)을 마스크로 하여, 강유전체막(38)을 에칭한다[도 6(a)를 참조]. 이 후, 포토레지스트막(100)을 박리한다. Subsequently, the ferroelectric film 38 is etched using the photoresist film 100 as a mask (see Fig. 6A). Thereafter, the photoresist film 100 is peeled off.

계속해서, 산소 분위기에서, 예컨대 300 내지 400 ℃, 30 내지 120 분간의 열처리를 행한다.Subsequently, heat treatment is performed, for example, at 300 to 400 ° C. for 30 to 120 minutes in an oxygen atmosphere.

계속해서, 예컨대 스퍼터법 또는 CVD법에 의해 배리어막(44)을 형성한다[도 6(b)를 참조]. 배리어막(44)으로서는 예컨대 막 두께 20 내지 50 nm의 산화알루미늄막을 형성한다. Subsequently, the barrier film 44 is formed by, for example, a sputtering method or a CVD method (see Fig. 6B). As the barrier film 44, for example, an aluminum oxide film having a film thickness of 20 to 50 nm is formed.

계속해서, 산소 분위기에서, 예컨대 400 내지 600 ℃, 30 내지 120 분간의 열처리를 행한다.Subsequently, heat treatment is performed, for example, at 400 to 600 ° C. for 30 to 120 minutes in an oxygen atmosphere.

계속해서, 전체면에 예컨대 스핀코트법에 의해 포토레지스트막(102)을 형성한다. Subsequently, the photoresist film 102 is formed over the entire surface by, for example, a spin coating method.

계속해서, 포토리소그래피에 의해 포토레지스트막(102)을 강유전체 커패시터(42)의 하부 전극(36)의 평면 형상으로 패터닝한다. Subsequently, the photoresist film 102 is patterned into a planar shape of the lower electrode 36 of the ferroelectric capacitor 42 by photolithography.

계속해서, 포토레지스트막(102)을 마스크로 하여, 배리어막(44) 및 적층막(36)을 에칭한다[도 6(c)을 참조]. 이렇게 하여, 적층막으로 이루어지는 하부 전극(36)이 형성된다. 또한, 배리어막(44)이 상부 전극(40) 및 강유전체막(38)을 덮도록 잔존한다. 이 후, 포토레지스트막(102)을 박리한다. Subsequently, the barrier film 44 and the laminated film 36 are etched using the photoresist film 102 as a mask (see FIG. 6C). In this way, the lower electrode 36 which consists of laminated | multilayer film is formed. In addition, the barrier film 44 remains to cover the upper electrode 40 and the ferroelectric film 38. Thereafter, the photoresist film 102 is peeled off.

계속해서, 산소 분위기에서, 예컨대 400 내지 600 ℃, 30 내지 120 분간의 열처리를 행한다.Subsequently, heat treatment is performed, for example, at 400 to 600 ° C. for 30 to 120 minutes in an oxygen atmosphere.

계속해서, 전체면에 예컨대 스퍼터법 또는 CVD법에 의해 배리어막(46)을 형성한다. 배리어막(46)으로서는, 예컨대 막 두께 20 내지 100 nm의 산화알루미늄막을 형성한다[도 7(a)를 참조). 이렇게 하여, 배리어막(44)에 의해 덮인 강유전체 커패시터(42)를 더 덮도록 배리어막(46)이 형성된다. Subsequently, the barrier film 46 is formed on the entire surface by, for example, sputtering or CVD. As the barrier film 46, for example, an aluminum oxide film having a film thickness of 20 to 100 nm is formed (see Fig. 7A). In this way, the barrier film 46 is formed so as to further cover the ferroelectric capacitor 42 covered by the barrier film 44.

계속해서, 산소 분위기에서, 예컨대 500 내지 700 ℃, 30 내지 120 분간의 열처리를 행한다.Subsequently, heat treatment is performed, for example, at 500 to 700 ° C. for 30 to 120 minutes in an oxygen atmosphere.

계속해서, 전체면에 예컨대 플라즈마 TEOSCVD법에 의해 예컨대 막 두께 1500 nm의 실리콘 산화막으로 이루어지는 층간 절연막(48)을 형성한다[도 7(b)를 참조]. Subsequently, an interlayer insulating film 48 made of, for example, a silicon oxide film having a thickness of 1500 nm is formed on the entire surface, for example, by plasma TEOSCVD (see Fig. 7 (b)).

계속해서, 예컨대 CMP법에 의해 층간 절연막(48)의 표면을 평탄화한다[도 7(c)를 참조].Subsequently, the surface of the interlayer insulating film 48 is planarized by, for example, the CMP method (see FIG. 7C).

계속해서, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서, 예컨대 350 ℃, 2 분간의 열처리를 행한다. 이 열처리는 층간 절연막(48) 중의 수분을 제거하는 동시에, 층간 절연막(48)의 막질을 변화시켜, 층간 절연막(48) 중에 수분이 잘 들어가지 않게 하기 위한 것이다. 이 열처리에 의해 층간 절연막(48)의 표면은 질화되어, 층간 절연막(48)의 표면에는 Si0N막(도시 생략)이 형성된다.Then, N 2 O gas or N 2 In the plasma atmosphere generated using the gas, for example, 350 ° C., heat treatment is performed for 2 minutes. This heat treatment removes moisture in the interlayer insulating film 48 and changes the film quality of the interlayer insulating film 48 so that moisture does not enter the interlayer insulating film 48 well. By the heat treatment, the surface of the interlayer insulating film 48 is nitrided, and a Si0N film (not shown) is formed on the surface of the interlayer insulating film 48.

계속해서, 포토리소그래피 및 에칭에 의해 층간 절연막(48), 배리어막(46), 실리콘 산화막(34), 및 층간 절연막(27)에 소스/드레인 확산층(22)에 도달하는 컨택트 홀(50a, 50b)을 형성한다[도 8(a)를 참조]. Subsequently, contact holes 50a and 50b reaching the source / drain diffusion layer 22 in the interlayer insulating film 48, the barrier film 46, the silicon oxide film 34, and the interlayer insulating film 27 by photolithography and etching. ) (See Fig. 8 (a)).

계속해서, 전체면에 예컨대 스퍼터법에 의해 예컨대 막 두께 20 nm의 Ti막을 형성한다. 계속해서, 전체면에 예컨대 스퍼터법에 의해 예컨대 막 두께 50 nm의 TiN막을 형성한다. 이렇게 하여, Ti막과 TiN막에 의해 배리어 메탈막(도시 생략)이 구성된다. Subsequently, a Ti film having a thickness of 20 nm, for example, is formed on the entire surface by, for example, a sputtering method. Subsequently, a TiN film having a thickness of 50 nm, for example, is formed on the entire surface by, for example, a sputtering method. In this way, a barrier metal film (not shown) is formed of the Ti film and the TiN film.

계속해서, 전체면에 예컨대 CVD법에 의해 예컨대 막 두께 500 nm의 텅스텐막을 형성한다. Subsequently, a tungsten film having a thickness of, for example, 500 nm is formed on the entire surface, for example, by CVD.

계속해서, 예컨대 CMP법에 의해 층간 절연막(48)의 표면이 노출될 때까지, 텅스텐막 및 배리어 메탈막을 연마한다. 이렇게 하여, 컨택트 홀(50a, 50b) 내에 텅스텐으로 이루어지는 도체 플러그(54a, 54b)가 각각 매립된다[도 8(b)를 참조]. Then, the tungsten film and the barrier metal film are polished until the surface of the interlayer insulating film 48 is exposed by, for example, the CMP method. In this way, the conductor plugs 54a and 54b made of tungsten are respectively embedded in the contact holes 50a and 50b (see Fig. 8B).

계속해서, 예컨대 아르곤 가스를 이용한 플라즈마 세정을 행한다. 이에 따라, 도체 플러그(54a, 54b) 표면에 존재하는 자연 산화막 등이 제거된다. Subsequently, plasma cleaning using, for example, argon gas is performed. Thereby, the natural oxide film etc. which exist in the surface of conductor plug 54a, 54b are removed.

계속해서, 전체면에 예컨대 CVD법에 의해 예컨대 막 두께 100 nm의 SiON막(104)을 형성한다. Subsequently, an SiON film 104 having a thickness of 100 nm, for example, is formed on the entire surface by, for example, CVD.

계속해서, 포토리소그래피 및 드라이 에칭에 의해 SiON막(104), 층간 절연막(48), 배리어막(46), 및 배리어막(44)에 강유전체 커패시터(42)의 상부 전극(40)에 도달하는 컨택트 홀(52a)과, 강유전체 커패시터(42)의 하부 전극(36)에 도달하는 컨택트 홀(52a)을 형성한다.[도 8(c)를 참조]Subsequently, the contact which reaches the upper electrode 40 of the ferroelectric capacitor 42 to the SiON film 104, the interlayer insulating film 48, the barrier film 46, and the barrier film 44 by photolithography and dry etching. A hole 52a and a contact hole 52a reaching the lower electrode 36 of the ferroelectric capacitor 42 are formed. (See Fig. 8 (c)).

계속해서, 산소 분위기에서, 예컨대 400 내지 600 ℃, 30 내지 120 분간의 열처리를 행한다. 이 열처리는 강유전체 커패시터(42)의 강유전체막(38)에 산소를 공급하여, 강유전체 커패시터(42)의 전기적 특성을 회복하기 위한 것이다. 또한, 여기서는 산소 분위기 중에서 열처리를 행하는 경우를 예로 설명하였지만, 오존 분 위기 중에서 열처리를 행하여도 좋다. 오존 분위기 중에서 열처리를 행한 경우에도, 커패시터의 강유전체막(38)에 산소를 공급할 수 있어, 강유전체 커패시터(42)의 전기적 특성을 회복하는 것이 가능하다. Subsequently, heat treatment is performed, for example, at 400 to 600 ° C. for 30 to 120 minutes in an oxygen atmosphere. This heat treatment is for supplying oxygen to the ferroelectric film 38 of the ferroelectric capacitor 42 to restore the electrical characteristics of the ferroelectric capacitor 42. In addition, although the case where heat processing is performed in oxygen atmosphere was demonstrated as the example here, you may heat-process in ozone powder. Even when heat treatment is performed in an ozone atmosphere, oxygen can be supplied to the ferroelectric film 38 of the capacitor, so that the electrical characteristics of the ferroelectric capacitor 42 can be restored.

계속해서, 에칭에 의해 SiON막(104)을 제거한다. Subsequently, the SiON film 104 is removed by etching.

계속해서, 전체면에 예컨대 막 두께 150 nm의 TiN막과, 예컨대 막 두께 550 nm의 AlCu 합금막과, 예컨대 막 두께 5 nm의 Ti막과, 막 두께 150 nm의 TiN막을 순차 적층한다. 이렇게 하여, TiN막과 AlCu 합금막과 Ti막과 TiN막을 순차 적층하여 이루어지는 도체막이 형성된다.Subsequently, a TiN film having a thickness of 150 nm, for example, an AlCu alloy film having a thickness of 550 nm, a Ti film having a thickness of 5 nm, and a TiN film having a thickness of 150 nm are sequentially stacked on the entire surface. In this way, a conductor film formed by sequentially stacking a TiN film, an AlCu alloy film, a Ti film, and a TiN film is formed.

계속해서, 포토리소그래피 및 드라이 에칭에 의해 도체막을 패터닝한다. 이에 따라, 제1 금속 배선층(56), 즉 강유전체 커패시터(42)의 상부 전극(40)과 도체 플러그(54a)에 전기적으로 접속된 배선(56a)이 형성된다. 또한, 강유전체 커패시터(42)의 하부 전극(36)에 전기적에 접속된 배선(56b)이 형성된다. 또한, 도체 플러그(54b)에 전기적으로 접속된 배선(56c)이 형성된다[도 9(a)를 참조]. Subsequently, the conductor film is patterned by photolithography and dry etching. As a result, the first metal wiring layer 56, that is, the wiring 56a electrically connected to the upper electrode 40 of the ferroelectric capacitor 42 and the conductor plug 54a is formed. In addition, a wiring 56b electrically connected to the lower electrode 36 of the ferroelectric capacitor 42 is formed. Moreover, the wiring 56c electrically connected to the conductor plug 54b is formed (refer FIG. 9 (a)).

계속해서, 산소 분위기에서, 예컨대 350 ℃, 30 분간의 열처리를 행한다. Subsequently, heat treatment is performed, for example, at 350 ° C. for 30 minutes in an oxygen atmosphere.

계속해서, 전체면에 예컨대 스퍼터법 또는 CVD법에 의해 배리어막(58)을 형성한다. 배리어막(58)으로서는, 예컨대 막 두께 20 내지 70 nm의 산화알루미늄막을 형성한다[도 9(b)를 참조]. 여기서는 배리어막(58)으로서, 막 두께 20 nm의 산화알루미늄막을 형성한다. 이렇게 하여, 배선(56a, 56b, 56c)의 상면 및 측면을 덮도록 배리어막(58)이 형성된다. Subsequently, the barrier film 58 is formed on the entire surface by, for example, sputtering or CVD. As the barrier film 58, for example, an aluminum oxide film having a film thickness of 20 to 70 nm is formed (see Fig. 9B). Here, as the barrier film 58, an aluminum oxide film having a film thickness of 20 nm is formed. In this way, the barrier film 58 is formed so that the upper surface and the side surface of the wiring 56a, 56b, 56c may be covered.

계속해서, 전체면에 예컨대 플라즈마 TEOSCVD법에 의해, 예컨대 막 두께 2600 nm의 실리콘 산화막(60)을 형성한다[도 10(a)를 참조]. 플라즈마를 발생시킬 때에 전극간에 인가하는 고주파 전력은 예컨대 200 W로 한다. Subsequently, a silicon oxide film 60 having a film thickness of 2600 nm, for example, is formed on the entire surface by, for example, plasma TEOSCVD (see Fig. 10A). When generating a plasma, the high frequency electric power applied between electrodes is 200 W, for example.

계속해서, 예컨대 CMP법에 의해 실리콘 산화막(60)의 표면을 평탄화한다[도 10(b)를 참조]. Subsequently, the surface of the silicon oxide film 60 is planarized by, for example, the CMP method (see Fig. 10 (b)).

계속해서, 열처리로(퍼니스) 내에 반도체 기판(10)을 도입하고, 열처리를 행한다. 이 열처리는 실리콘 산화막(60) 중의 수분을 제거하기 위한 것이다. 이 열처리를 행할 때에 열처리로 내에 도입하는 가스로서는, 예컨대 N2O 가스 또는 N2 가스를 이용한다. 열처리로 내에 도입하는 N2O 가스 또는 N2 가스의 유량은 예컨대 10000 내지 20000 sccm으로 한다. 열처리로 내의 압력은 예컨대 대기압으로 한다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 650 ℃로 한다. 열처리 시간은 예컨대 30 내지 120 분으로 한다. Subsequently, the semiconductor substrate 10 is introduced into a heat treatment furnace (furnace), and heat treatment is performed. This heat treatment is for removing moisture in the silicon oxide film 60. As the gas introduced into the heat treatment furnace when the heat treatment is performed, for example, N 2 O gas or N 2 gas is used. N 2 O gas or N 2 introduced into the heat treatment furnace The flow rate of the gas is, for example, 10000 to 20000 sccm. The pressure in the heat treatment furnace is, for example, atmospheric pressure. The substrate temperature at the time of performing heat processing is 350-650 degreeC, for example. The heat treatment time is, for example, 30 to 120 minutes.

계속해서, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(60) 중의 수분을 더 제거하는 동시에, 실리콘 산화막(60)의 막질을 변화시켜, 실리콘 산화막(60) 중에 수분이 잘 들어가지 않게 하기 위한 것이다. 이 열처리에 의해 실리콘 산화막(60) 표면이 질화되어, 실리콘 산화막(60)의 표면에는 SiON막(도시 생략)이 형성된다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 400 ℃로 한다. 처리 시간은 예컨대 2 내지 4 분으로 한다. N2O 가스 또는 N2 가스의 유량은 예컨대 350 sccm 정도로 한다. Then, N 2 O gas or N 2 Heat treatment is performed in a plasma atmosphere generated using gas. This heat treatment is to remove moisture in the silicon oxide film 60 and to change the film quality of the silicon oxide film 60 so that moisture does not enter the silicon oxide film 60 well. By this heat treatment, the surface of the silicon oxide film 60 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 60. The substrate temperature at the time of performing heat processing is 350-400 degreeC, for example. The treatment time is, for example, 2 to 4 minutes. N 2 O gas or N 2 The flow rate of the gas is, for example, about 350 sccm.

본 실시형태에 의하면, 실리콘 산화막(60)을 평탄화한 후에 열처리로를 이용 한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하기 때문에, 실리콘 산화막(60) 중의 수분을 충분히 제거할 수 있다. 실리콘 산화막(60) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(60) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(60) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(70)를 형성하기 위한 원료 가스가 컨택트 홀(68) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(68) 내에 도체 플러그(70)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다. According to the present embodiment, after the silicon oxide film 60 is flattened, heat treatment using a heat treatment furnace and heat treatment in a plasma atmosphere generated using N 2 O gas or N 2 gas are performed. The water in) can be removed sufficiently. Since the moisture is sufficiently removed in the silicon oxide film 60, when the conductor plug 70 is embedded in the contact hole 68, the water in the silicon oxide film 60 is prevented from being released in a large amount through the contact hole 68. can do. Since the moisture in the silicon oxide film 60 is not released in a large amount through the contact hole 68 when the conductor plug 70 is embedded in the contact hole 68, the source gas for forming the conductor plug 70 is contacted. It sufficiently reaches within the hole 68. For this reason, according to this embodiment, the conductor plug 70 can be reliably embedded in the contact hole 68, and it becomes possible to provide a highly reliable semiconductor device.

또한, 여기서는 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우를 예로 설명하였지만, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하여도 좋다.In this case, after performing heat treatment using a heat treatment furnace, N 2 O gas or N 2 Although the case where the heat treatment in the plasma atmosphere generated using the gas has been described as an example, N 2 O gas or N 2 After the heat treatment in the plasma atmosphere generated using the gas, the heat treatment using a heat treatment furnace may be performed.

단, 실리콘 산화막(60) 중의 수분을 보다 많이 제거하는 관점에서는, 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우가, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하는 경우보다 바람직하다. However, from the viewpoint of removing more moisture in the silicon oxide film 60, after performing heat treatment using a heat treatment furnace, N 2 O gas or N 2 In the case of performing heat treatment in a plasma atmosphere generated using a gas, N 2 O gas or N 2 It is more preferable than the case where heat treatment using a heat treatment furnace is performed after heat treatment in a plasma atmosphere generated using gas.

계속해서, 평탄화된 실리콘 산화막(60) 상에 예컨대 플라즈마 TEOSCVD법에 의해 예컨대 막 두께 100 nm의 실리콘 산화막(61)을 형성한다. 플라즈마를 발생시킬 때에 전극간에 인가하는 고주파 전력은 예컨대 200 W로 한다. 평탄화된 실리콘 산화막(60) 상에 실리콘 산화막(61)을 형성하기 때문에, 실리콘 산화막(61)은 평탄하게 된다. Subsequently, a silicon oxide film 61 having a thickness of 100 nm, for example, is formed on the planarized silicon oxide film 60 by, for example, plasma TEOSCVD. When generating a plasma, the high frequency electric power applied between electrodes is 200 W, for example. Since the silicon oxide film 61 is formed on the planarized silicon oxide film 60, the silicon oxide film 61 becomes flat.

계속해서, 열처리로(퍼니스) 내에 반도체 기판(10)을 도입하고, 열처리를 행한다. 이 열처리는 실리콘 산화막(61) 중의 수분을 제거하기 위한 것이다. 이 열처리를 행할 때에 열처리로 내에 도입하는 가스로서는, 예컨대 N2O 가스 또는 N2 가스를 이용한다. 열처리로 내에 도입하는 N2O 가스 또는 N2 가스의 유량은 예컨대 10000 내지 20000 sccm으로 한다. 열처리로 내의 압력은 예컨대 대기압으로 한다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 650 ℃로 한다. 열처리 시간은 예컨대 30 내지 120 분으로 한다. Subsequently, the semiconductor substrate 10 is introduced into a heat treatment furnace (furnace), and heat treatment is performed. This heat treatment is for removing moisture in the silicon oxide film 61. As the gas to be introduced into the heat treatment furnace when the heat treatment is performed, for example, N 2 O gas or N 2. Use gas. N 2 O gas or N 2 introduced into the heat treatment furnace The flow rate of the gas is, for example, 10000 to 20000 sccm. The pressure in the heat treatment furnace is, for example, atmospheric pressure. The substrate temperature at the time of performing heat processing is 350-650 degreeC, for example. The heat treatment time is, for example, 30 to 120 minutes.

계속해서, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(61) 중의 수분을 더 제거하는 동시에, 실리콘 산화막(61)의 막질을 변화시켜, 실리콘 산화막(61) 중에 수분이 잘 들어가지 않게 하기 위한 것이다. 이 열처리에 의해 실리콘 산화막(61)의 표면이 질화되어, 실리콘 산화막(61)의 표면에는 SiON막(도시 생략)이 형성된다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 400 ℃로 한다. 열처리 시간은 예컨대 2 내지 4 분으로 한다. N2O 가스 또는 N2 가스의 유량은 예컨대 350 sccm 정도로 한다. Subsequently, heat treatment is performed in a plasma atmosphere generated using N 2 O gas or N 2 gas. This heat treatment is to remove moisture in the silicon oxide film 61 and to change the film quality of the silicon oxide film 61 so that moisture does not enter the silicon oxide film 61 well. By this heat treatment, the surface of the silicon oxide film 61 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 61. The substrate temperature at the time of performing heat processing is 350-400 degreeC, for example. The heat treatment time is, for example, 2 to 4 minutes. The flow rate of the N 2 O gas or the N 2 gas is, for example, about 350 sccm.

본 실시형태에 의하면, 실리콘 산화막(61)을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하기 때문에, 실리콘 산화막(61) 중의 수분을 충분히 제거할 수 있다. 실리콘 산화막(61) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(61) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(61) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(70)를 형성하기 위한 원료 가스가 컨택트 홀(68) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(68) 내에 도체 플러그(70)를 확실하게 매립시킬 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다. According to the present embodiment, after the silicon oxide film 61 is formed, heat treatment using a heat treatment furnace, and N 2 O gas or N 2 Since the heat treatment is performed in the plasma atmosphere generated using the gas, the moisture in the silicon oxide film 61 can be sufficiently removed. Since the moisture is sufficiently removed in the silicon oxide film 61, the water in the silicon oxide film 61 is prevented from being released in a large amount through the contact hole 68 when the conductor plug 70 is embedded in the contact hole 68. can do. Since the moisture in the silicon oxide film 61 is not released in a large amount through the contact hole 68 when the conductor plug 70 is embedded in the contact hole 68, the source gas for forming the conductor plug 70 is contacted. It sufficiently reaches within the hole 68. For this reason, according to this embodiment, the conductor plug 70 can be embedded reliably in the contact hole 68, and it becomes possible to provide a highly reliable semiconductor device.

또한, 여기서는 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 경우를 예로 설명하였지만, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하여도 좋다.In this case, after performing heat treatment using a heat treatment furnace, N 2 O gas or N 2 Although the case where the heat treatment in the plasma atmosphere generated using the gas has been described as an example, N 2 O gas or N 2 After the heat treatment in the plasma atmosphere generated using the gas, the heat treatment using a heat treatment furnace may be performed.

단, 실리콘 산화막(61) 중의 수분을 보다 많이 제거하는 관점에서는, 열처리 로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우가, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하는 경우보다 바람직하다. However, from the viewpoint of removing more water in the silicon oxide film 61, after performing a heat treatment using a heat treatment furnace the case of performing a heat treatment of from a plasma atmosphere generated by using the N 2 O gas or N 2 gas, N 2 O gas or N 2 It is more preferable than the case where heat treatment using a heat treatment furnace is performed after heat treatment in a plasma atmosphere generated using gas.

계속해서, 실리콘 산화막(61) 상에 예컨대 스퍼터법 또는 CVD법에 의해 배리어막(62)을 형성한다. 배리어막(62)으로서는 예컨대 막 두께 20 내지 70 nm의 산화알루미늄막을 형성한다. 여기서는 배리어막(62)으로서, 막 두께 50 nm의 산화알루미늄막을 형성한다. 평탄화된 실리콘 산화막(61) 상에 배리어막(62)을 형성하기 때문에, 배리어막(62)은 평탄하게 된다. Subsequently, a barrier film 62 is formed on the silicon oxide film 61 by, for example, a sputtering method or a CVD method. As the barrier film 62, for example, an aluminum oxide film having a film thickness of 20 to 70 nm is formed. Here, as the barrier film 62, an aluminum oxide film having a film thickness of 50 nm is formed. Since the barrier film 62 is formed on the planarized silicon oxide film 61, the barrier film 62 becomes flat.

계속해서, 전체면에 예컨대 플라즈마 TEOSCVD법에 의해 예컨대 막 두께 100 nm의 실리콘 산화막(64)을 형성한다[도 11(a)를 참조]. 플라즈마를 발생시킬 때에 전극간에 인가하는 고주파 전력은 예컨대 200 W로 한다. 실리콘 산화막(64)은 도전막을 패터닝하여 배선(72a, 72b)을 형성할 때에 배리어막(62)이 에칭되어 버리는 것을 방지하기 위한 것이다. Subsequently, a silicon oxide film 64 having a thickness of 100 nm, for example, is formed on the entire surface by, for example, plasma TEOSCVD (see Fig. 11 (a)). When generating a plasma, the high frequency electric power applied between electrodes is 200 W, for example. The silicon oxide film 64 is for preventing the barrier film 62 from being etched when the conductive films are patterned to form the wirings 72a and 72b.

계속해서, 열처리로 내에 반도체 기판(10)을 도입하고, 열처리를 행한다. 이 열처리는 실리콘 산화막(64) 중의 수분을 제거하기 위한 것이다. 이 열처리를 행할 때에 열처리로 내에 도입하는 가스로서는, 예컨대 N2O 가스 또는 N2 가스를 이용한다. 열처리로 내에 도입하는 N2O 가스 또는 N2 가스의 유량은 예컨대 10000 내지 20000 sccm으로 한다. 열처리로 내의 압력은 예컨대 대기압으로 한다. 열처리를 행 할 때의 기판 온도는 예컨대 350 내지 650 ℃로 한다. 열처리 시간은 예컨대 30 내지 120 분으로 한다. Subsequently, the semiconductor substrate 10 is introduced into the heat treatment furnace and heat treatment is performed. This heat treatment is for removing moisture in the silicon oxide film 64. As the gas to be introduced into the heat treatment furnace when the heat treatment is performed, for example, N 2 O gas or N 2. Use gas. The flow rate of the N 2 O gas or the N 2 gas introduced into the heat treatment furnace is, for example, 10000 to 20000 sccm. The pressure in the heat treatment furnace is, for example, atmospheric pressure. The substrate temperature at the time of performing heat processing is 350-650 degreeC, for example. The heat treatment time is, for example, 30 to 120 minutes.

계속해서, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(64) 중의 수분을 더 제거하는 동시에, 실리콘 산화막(64)의 막질을 변화시켜, 실리콘 산화막(64) 중에 수분이 잘 들어가지 않게 하기 위한 것이다. 이 열처리에 의해 실리콘 산화막(64)의 표면이 질화되어, 실리콘 산화막(64)의 표면에는 SiON막(도시 생략)이 형성된다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 400 ℃로 한다. 열처리 시간은 예컨대 2 내지 4 분으로 한다. N2O 가스 또는 N2 가스의 유량은 예컨대 350 sccm 정도로 한다. Then, N 2 O gas or N 2 Heat treatment is performed in a plasma atmosphere generated using gas. This heat treatment is to remove moisture in the silicon oxide film 64 and to change the film quality of the silicon oxide film 64 so that moisture does not enter the silicon oxide film 64 well. By this heat treatment, the surface of the silicon oxide film 64 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 64. The substrate temperature at the time of performing heat processing is 350-400 degreeC, for example. The heat treatment time is, for example, 2 to 4 minutes. N 2 O gas or N 2 The flow rate of the gas is, for example, about 350 sccm.

본 실시형태에 의하면, 실리콘 산화막(64)을 평탄화한 후에 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하기 때문에, 실리콘 산화막(64) 중의 수분을 충분히 제거할 수 있다. 실리콘 산화막(64) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(64) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(64) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(70)를 형성하기 위한 원료 가스가 컨택트 홀(68) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(68) 내에 도체 플러그(70)를 확실하게 매립시킬 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다. According to this embodiment, since the silicon oxide film 64 is planarized, heat treatment using a heat treatment furnace and heat treatment in a plasma atmosphere generated using N 2 O gas or N 2 gas are performed. The water in the water can be sufficiently removed. Since the moisture is sufficiently removed in the silicon oxide film 64, the water in the silicon oxide film 64 is prevented from being released in a large amount through the contact hole 68 when the conductor plug 70 is embedded in the contact hole 68. can do. Since the moisture in the silicon oxide film 64 is not released in a large amount through the contact hole 68 when the conductor plug 70 is embedded in the contact hole 68, the source gas for forming the conductor plug 70 is contacted. It sufficiently reaches within the hole 68. For this reason, according to this embodiment, the conductor plug 70 can be embedded reliably in the contact hole 68, and it becomes possible to provide a highly reliable semiconductor device.

또한, 여기서는 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우를 예로 설명하였지만, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하여도 좋다.In this case, after performing heat treatment using a heat treatment furnace, N 2 O gas or N 2 Although the case where the heat treatment in the plasma atmosphere generated using the gas has been described as an example, N 2 O gas or N 2 After the heat treatment in the plasma atmosphere generated using the gas, the heat treatment using a heat treatment furnace may be performed.

단, 실리콘 산화막(64) 중의 수분을 보다 많이 제거하는 관점에서는, 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우가, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하는 경우보다 바람직하다. However, from the viewpoint of removing more moisture in the silicon oxide film 64, after heat treatment using a heat treatment furnace, N 2 O gas or N 2 In the case of performing heat treatment in a plasma atmosphere generated using a gas, N 2 O gas or N 2 It is more preferable than the case where heat treatment using a heat treatment furnace is performed after heat treatment in a plasma atmosphere generated using gas.

이렇게 하여, 배리어막(58), 실리콘 산화막(60), 실리콘 산화막(61), 배리어막(62), 및 실리콘 산화막(64)에 의해 층간 절연막(66)이 구성된다. In this way, the interlayer insulating film 66 is formed by the barrier film 58, the silicon oxide film 60, the silicon oxide film 61, the barrier film 62, and the silicon oxide film 64.

계속해서, 포토리소그래피 및 드라이 에칭에 의해 층간 절연막(66)에 배선(56c)에 도달하는 컨택트 홀(68)을 형성한다[도 11(b)를 참조]. Subsequently, a contact hole 68 reaching the wiring 56c is formed in the interlayer insulating film 66 by photolithography and dry etching (see Fig. 11 (b)).

계속해서, N2 분위기에서, 예컨대 350 ℃, 120 분간의 열처리를 행한다. Going on, N 2 In an atmosphere, for example, heat treatment is performed at 350 ° C. for 120 minutes.

계속해서, 전체면에 예컨대 스퍼터법에 의해 예컨대 막 두께 50 nm의 TiN막을 형성한다. 이렇게 하여, TiN막에 의해 배리어 메탈막(도시 생략)이 구성된다. Subsequently, a TiN film having a thickness of 50 nm, for example, is formed on the entire surface by, for example, a sputtering method. In this way, a barrier metal film (not shown) is formed of the TiN film.

계속해서, 전체면에 예컨대 CVD법에 의해 예컨대 막 두께 500 nm의 텅스텐막 을 형성한다. 원료 가스로서는 예컨대 WF6 가스를 이용한다. 원료 가스의 유량은 예컨대 10 sccm으로 한다. 성막 온도는 예컨대 300 내지 500 ℃로 한다. 실리콘 산화막(60, 61, 64) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(60, 61, 64) 중의 수분이 컨택트 홀(68)을 통해 대량으로 방출되는 일은 없다. 컨택트 홀(68) 내에 도체 플러그(70)를 매립할 때에 실리콘 산화막(60, 61, 64) 중에서 컨택트 홀(68)을 통해 대량의 수분이 방출되지 않기 때문에, 도체 플러그(70)를 형성하기 위한 원료 가스가 컨택트 홀(68) 내에 충분히 도달한다. 이 때문에 본 실시형태에 의하면, 컨택트 홀(68) 내에 도체 플러그(70)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다. Subsequently, a tungsten film having a thickness of, for example, 500 nm is formed on the entire surface, for example, by CVD. As the source gas, for example, WF 6 Use gas. The flow rate of the source gas is, for example, 10 sccm. The film formation temperature is, for example, 300 to 500 ° C. Since the moisture is sufficiently removed in the silicon oxide films 60, 61, and 64, the moisture in the silicon oxide films 60, 61, and 64 is filled in the contact holes 68 when the conductor plug 70 is embedded in the contact hole 68. It is never released in bulk. Since a large amount of water is not released through the contact hole 68 among the silicon oxide films 60, 61, and 64 when the conductor plug 70 is embedded in the contact hole 68, the conductor plug 70 may be formed. The source gas sufficiently reaches the contact hole 68. For this reason, according to this embodiment, the conductor plug 70 can be reliably embedded in the contact hole 68, and it becomes possible to provide a highly reliable semiconductor device.

계속해서, 예컨대 EB(에치 백)법에 의해 TiN막의 표면이 노출될 때까지, 텅스텐막을 에치 백한다. 이렇게 하여, 컨택트 홀(68) 내에 텅스텐으로 이루어지는 도체 플러그(70)가 매립된다[도 12(a)를 참조]. Then, the tungsten film is etched back until the surface of the TiN film is exposed by, for example, the EB (etch back) method. In this way, the conductor plug 70 made of tungsten is embedded in the contact hole 68 (see Fig. 12 (a)).

계속해서, 전체면에 예컨대 막 두께 500 nm의 AlCu 합금막과, 예컨대 막 두께 5 nm의 Ti막과, 예컨대 막 두께 150 nm의 TiN막을 순차 적층한다. 이렇게 하여, TiN막과 AlCu 합금막과 Ti막과 TiN막을 순차 적층하여 이루어지는 도체막이 형성된다. Subsequently, an AlCu alloy film having a film thickness of 500 nm, a Ti film having a film thickness of 5 nm, and a TiN film having a film thickness of 150 nm are sequentially stacked on the entire surface, for example. In this way, a conductor film formed by sequentially stacking a TiN film, an AlCu alloy film, a Ti film, and a TiN film is formed.

계속해서, 포토리소그래피 및 드라이 에칭에 의해 도체막을 패터닝한다. 이에 따라, 제2 금속 배선층(72), 즉 배선(72a), 및 도체 플러그(70)에 전기적으로 접속된 배선(72b)이 형성된다[도 12(b)를 참조]. Subsequently, the conductor film is patterned by photolithography and dry etching. Thereby, the wiring 72b electrically connected to the 2nd metal wiring layer 72, ie, the wiring 72a, and the conductor plug 70 is formed (refer FIG. 12 (b)).

계속해서, 전체면에 예컨대 플라즈마 TEOSCVD법에 의해 예컨대 막 두께 2200 nm의 실리콘 산화막(74)을 형성한다[도 13(a)를 참조]. 플라즈마를 발생시킬 때에 전극간에 인가하는 고주파 전력은 예컨대 200 W로 한다. Subsequently, a silicon oxide film 74 having a film thickness of 2200 nm, for example, is formed over the entire surface by, for example, plasma TEOSCVD (see Fig. 13A). When generating a plasma, the high frequency electric power applied between electrodes is 200 W, for example.

계속해서, 예컨대 CMP법에 의해 실리콘 산화막(74)의 표면을 평탄화한다[도 13(b)를 참조].Subsequently, the surface of the silicon oxide film 74 is planarized by, for example, the CMP method (see Fig. 13B).

계속해서, 열처리로 내에 도체 기판(10)을 도입하고, 열처리를 행한다. 이 열처리는 실리콘 산화막(74) 중의 수분을 제거하기 위한 것이다. 이 열처리를 행할 때에 열처리로 내에 도입하는 가스로서는, 예컨대 N2O 가스 또는 N2 가스를 이용한다. 열처리로내에 도입하는 N2O 가스 또는 N2 가스의 유량은 예컨대 10000 내지 20000 sccm으로 한다. 열처리로 내의 압력은 예컨대 대기압으로 한다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 650 ℃로 한다. 열처리 시간은 예컨대 30 내지 120 분으로 한다. Subsequently, the conductor substrate 10 is introduced into the heat treatment furnace and heat treatment is performed. This heat treatment is for removing moisture in the silicon oxide film 74. As the gas to be introduced into the heat treatment furnace when the heat treatment is performed, for example, N 2 O gas or N 2. Use gas. The flow rate of the N 2 O gas or the N 2 gas introduced into the heat treatment furnace is, for example, 10000 to 20000 sccm. The pressure in the heat treatment furnace is, for example, atmospheric pressure. The substrate temperature at the time of performing heat processing is 350-650 degreeC, for example. The heat treatment time is, for example, 30 to 120 minutes.

계속해서, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(74) 중의 수분을 더 제거하는 동시에, 실리콘 산화막(74)의 막질을 변화시켜, 실리콘 산화막(74) 중에 수분이 잘 들어가지 않게 하기 위한 것이다. 이 열처리에 의해 실리콘 산화막(74) 표면이 질화되어, 실리콘 산화막(74)의 표면에는 SiON막(도시 생략)이 형성된다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 400 ℃로 한다. 처리 시간은 예컨대 2 내지 4 분으로 한다. N2O 가스 또는 N2 가스의 유량은 예컨대 350 sccm 정도로 한다. Then, N 2 O gas or N 2 Heat treatment is performed in a plasma atmosphere generated using gas. This heat treatment is to remove moisture in the silicon oxide film 74 and to change the film quality of the silicon oxide film 74 so that moisture does not enter the silicon oxide film 74 well. By this heat treatment, the surface of the silicon oxide film 74 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 74. The substrate temperature at the time of performing heat processing is 350-400 degreeC, for example. The treatment time is, for example, 2 to 4 minutes. N 2 O gas or N 2 The flow rate of the gas is, for example, about 350 sccm.

실리콘 산화막(74)을 평탄화한 후에 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하기 때문에, 실리콘 산화막(74) 중의 수분을 충분히 제거할 수 있다. 실리콘 산화막(74) 중의 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(74) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(74) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(86a, 86b)를 형성하기 위한 원료 가스가 컨택트 홀(84a, 84b) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다. After the silicon oxide film 74 is flattened, heat treatment using a heat treatment furnace and heat treatment in a plasma atmosphere generated using N 2 O gas or N 2 gas are performed to sufficiently remove moisture in the silicon oxide film 74. Can be. Since the moisture in the silicon oxide film 74 is sufficiently removed, the moisture in the silicon oxide film 74 passes through the contact holes 84a and 84b when the conductor plugs 86a and 86b are embedded in the contact holes 84a and 84b. It is possible to prevent the release in large quantities. Since the moisture in the silicon oxide film 74 is not discharged in a large amount through the contact holes 84a and 84b when the conductor plugs 86a and 86b are embedded in the contact holes 84a and 84b, the conductor plugs 86a and 86b are used. The source gas for forming the gas reaches sufficiently in the contact holes 84a and 84b. For this reason, according to this embodiment, the conductor plug 86a, 86b can be reliably embedded in the contact hole 84a, 84b, and it becomes possible to provide a highly reliable semiconductor device.

또한, 여기서는 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우를 예로 설명하였지만, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하여도 좋다.In this case, after performing heat treatment using a heat treatment furnace, N 2 O gas or N 2 Although the case where the heat treatment in the plasma atmosphere generated using the gas has been described as an example, N 2 O gas or N 2 After the heat treatment in the plasma atmosphere generated using the gas, the heat treatment using a heat treatment furnace may be performed.

단, 실리콘 산화막(74) 중의 수분을 보다 많이 제거하는 관점에서는, 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈 마 분위기 중에서의 열처리를 행하는 경우가, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하는 경우보다 바람직하다. However, from the viewpoint of removing more moisture in the silicon oxide film 74, after performing a heat treatment using a heat treatment furnace, N 2 O gas or N 2 In the case of performing heat treatment in a plasma atmosphere generated using a gas, N 2 O gas or N 2 It is more preferable than the case where heat treatment using a heat treatment furnace is performed after heat treatment in a plasma atmosphere generated using gas.

계속해서, 전체면에 예컨대 플라즈마 TEOSCVD법에 의해 예컨대 막 두께 100 nm의 실리콘 산화막(76)을 형성한다. 플라즈마를 발생시킬 때에 전극간에 인가하는 고주파 전력은 예컨대 200 W로 한다. 평탄화된 실리콘 산화막(74) 상에 실리콘 산화막(76)을 형성하기 때문에, 실리콘 산화막(76)은 평탄하게 된다. Subsequently, a silicon oxide film 76 having a thickness of 100 nm, for example, is formed on the entire surface by, for example, plasma TEOSCVD. When generating a plasma, the high frequency electric power applied between electrodes is 200 W, for example. Since the silicon oxide film 76 is formed on the planarized silicon oxide film 74, the silicon oxide film 76 becomes flat.

계속해서, 열처리로(퍼니스) 내에 반도체 기판(10)을 도입하고, 열처리를 행한다. 이 열처리는 실리콘 산화막(76) 중의 수분을 제거하기 위한 것이다. 이 열처리를 행할 때에 열처리로 내에 도입하는 가스로서는, 예컨대 N2O 가스 또는 N2 가스를 이용한다. 열처리로 내에 도입하는 N2O 가스 또는 N2 가스의 유량은 예컨대 10000 내지 20000 sccm으로 한다. 열처리로 내의 압력은 예컨대 대기압으로 한다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 650 ℃로 한다. 열처리 시간은 예컨대 30 내지 120 분으로 한다. Subsequently, the semiconductor substrate 10 is introduced into a heat treatment furnace (furnace), and heat treatment is performed. This heat treatment is for removing moisture in the silicon oxide film 76. As the gas to be introduced into the heat treatment furnace when the heat treatment is performed, for example, N 2 O gas or N 2. Use gas. N 2 O gas or N 2 introduced into the heat treatment furnace The flow rate of the gas is, for example, 10000 to 20000 sccm. The pressure in the heat treatment furnace is, for example, atmospheric pressure. The substrate temperature at the time of performing heat processing is 350-650 degreeC, for example. The heat treatment time is, for example, 30 to 120 minutes.

계속해서, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(76) 중의 수분을 더 제거하는 동시에, 실리콘 산화막(76)의 막질을 변화시켜, 실리콘 산화막(76) 중에 수분이 잘 들어가지 않게 하기 위한 것이다. 이 열처리에 의해 실리콘 산화막(76)의 표면이 질화되어, 실리콘 산화막(76)의 표면에는 SiON막(도시 생략)이 형성된다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 400 ℃로 한다. 열처리 시간은 예컨대 2 내지 4 분으로 한다. N2O 가스 또는 N2 가스의 유량은 예컨대 350 sccm 정도로 한다. Subsequently, heat treatment is performed in a plasma atmosphere generated using N 2 O gas or N 2 gas. This heat treatment is to remove moisture in the silicon oxide film 76 and to change the film quality of the silicon oxide film 76 so that moisture does not enter the silicon oxide film 76 well. By this heat treatment, the surface of the silicon oxide film 76 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 76. The substrate temperature at the time of performing heat processing is 350-400 degreeC, for example. The heat treatment time is, for example, 2 to 4 minutes. The flow rate of the N 2 O gas or the N 2 gas is, for example, about 350 sccm.

실리콘 산화막(76)을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하기 때문에, 실리콘 산화막(76) 중의 수분을 충분히 제거할 수 있다. 실리콘 산화막(76) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(76) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(76) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(86a, 86b)를 형성하기 위한 원료 가스가 컨택트 홀(84a, 84b) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 확실하게 매립시킬 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다. After the silicon oxide film 76 is formed, heat treatment using a heat treatment furnace, and N 2 O gas or N 2 Since the heat treatment is performed in the plasma atmosphere generated using the gas, the moisture in the silicon oxide film 76 can be sufficiently removed. Since the moisture is sufficiently removed in the silicon oxide film 76, the moisture in the silicon oxide film 76 passes through the contact holes 84a and 84b when the conductor plugs 86a and 86b are embedded in the contact holes 84a and 84b. It is possible to prevent the release in large quantities. Since the moisture in the silicon oxide film 76 is not released in a large amount through the contact holes 84a and 84b when the conductor plugs 86a and 86b are embedded in the contact holes 84a and 84b, the conductor plugs 86a and 86b are used. The source gas for forming the gas reaches sufficiently in the contact holes 84a and 84b. For this reason, according to this embodiment, the conductor plug 86a, 86b can be reliably embedded in the contact hole 84a, 84b, and it becomes possible to provide a highly reliable semiconductor device.

또한, 여기서는 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 경우를 예로 설명하였지만, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하여도 좋다.In this case, after performing heat treatment using a heat treatment furnace, N 2 O gas or N 2 Although the case where the heat treatment in the plasma atmosphere generated using the gas has been described as an example, N 2 O gas or N 2 After the heat treatment in the plasma atmosphere generated using the gas, the heat treatment using a heat treatment furnace may be performed.

단, 실리콘 산화막(76) 중의 수분을 보다 많이 제거하는 관점에서는, 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우가, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하는 경우보다 바람직하다. However, from the viewpoint of removing more water in the silicon oxide film 76, after performing a heat treatment using a heat treatment furnace the case of performing a heat treatment of from a plasma atmosphere generated by using the N 2 O gas or N 2 gas, N 2 O gas or N 2 It is more preferable than the case where heat treatment using a heat treatment furnace is performed after heat treatment in a plasma atmosphere generated using gas.

계속해서, 실리콘 산화막(76) 상에 예컨대 스퍼터법 또는 CVD법에 의해 배리어막(78)을 형성한다. 배리어막(78)으로서는 예컨대 막 두께 20 내지 70 nm의 산화알루미늄막을 형성한다. 여기서는 배리어막(78)으로서, 막 두께 50 nm의 산화알루미늄막을 형성한다. 평탄화된 실리콘 산화막(76) 상에 배리어막(78)을 형성하기 때문에, 배리어막(78)은 평탄하게 된다. Subsequently, a barrier film 78 is formed on the silicon oxide film 76 by, for example, a sputtering method or a CVD method. As the barrier film 78, for example, an aluminum oxide film having a film thickness of 20 to 70 nm is formed. Here, as the barrier film 78, an aluminum oxide film having a film thickness of 50 nm is formed. Since the barrier film 78 is formed on the planarized silicon oxide film 76, the barrier film 78 becomes flat.

계속해서, 전체면에 예컨대 플라즈마 TEOSCVD법에 의해, 예컨대 막 두께 100 nm의 실리콘 산화막(80)을 형성한다[도 14(a)를 참조]. 플라즈마를 발생시킬 때에 전극간에 인가하는 고주파 전력은 예컨대 200 W로 한다. Subsequently, a silicon oxide film 80 having a thickness of 100 nm, for example, is formed on the entire surface by, for example, the plasma TEOSCVD method (see Fig. 14A). When generating a plasma, the high frequency electric power applied between electrodes is 200 W, for example.

계속해서, 열처리로 내에 반도체 기판(10)을 도입하고, 열처리를 행한다. 이 열처리는 실리콘 산화막(80) 중의 수분을 제거하기 위한 것이다. 이 열처리를 행할 때에 열처리로 내에 도입하는 가스로서는, 예컨대 N2O 가스 또는 N2 가스를 이용한다. 열처리로 내에 도입하는 N2O 가스 또는 N2 가스의 유량은 예컨대 10000 내지 20000 sccm으로 한다. 열처리로 내의 압력은 예컨대 대기압으로 한다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 650 ℃로 한다. 열처리 시간은 예컨대 30 내 지 120 분으로 한다. Subsequently, the semiconductor substrate 10 is introduced into the heat treatment furnace and heat treatment is performed. This heat treatment is for removing moisture in the silicon oxide film 80. As the gas to be introduced into the heat treatment furnace when the heat treatment is performed, for example, N 2 O gas or N 2. Use gas. The flow rate of the N 2 O gas or the N 2 gas introduced into the heat treatment furnace is, for example, 10000 to 20000 sccm. The pressure in the heat treatment furnace is, for example, atmospheric pressure. The substrate temperature at the time of performing heat processing is 350-650 degreeC, for example. The heat treatment time is, for example, 30 to 120 minutes.

계속해서, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(80) 중의 수분을 더 제거하는 동시에, 실리콘 산화막(80)의 막질을 변화시켜, 실리콘 산화막(80) 중에 수분이 잘 들어가지 않게 하기 위한 것이다. 이 열처리에 의해 실리콘 산화막(80)의 표면이 질화되어, 실리콘 산화막(80)의 표면에는 SiON막(도시 생략)이 형성된다. 열처리를 행할 때의 기판 온도는 예컨대 350 내지 400 ℃로 한다. 열처리 시간은 예컨대 2 내지 4 분으로 한다. N2O 가스 또는 N2 가스의 유량은 예컨대 350 sccm 정도로 한다. Then, N 2 O gas or N 2 Heat treatment is performed in a plasma atmosphere generated using gas. This heat treatment is to remove moisture in the silicon oxide film 80 and to change the film quality of the silicon oxide film 80 so that moisture does not enter the silicon oxide film 80 well. By this heat treatment, the surface of the silicon oxide film 80 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 80. The substrate temperature at the time of performing heat processing is 350-400 degreeC, for example. The heat treatment time is, for example, 2 to 4 minutes. N 2 O gas or N 2 The flow rate of the gas is, for example, about 350 sccm.

실리콘 산화막(80)을 평탄화한 후에 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하기 때문에, 실리콘 산화막(80) 중의 수분을 충분히 제거할 수 있다. 실리콘 산화막(80) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(80) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(80) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되지 않기 때문에, 도체 플러그(86a, 86b)를 형성하기 위한 원료 가스가 컨택트 홀(84a, 84b) 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 확실하게 매립시킬 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다. After the silicon oxide film 80 is planarized, heat treatment using a heat treatment furnace and heat treatment in a plasma atmosphere generated using N 2 O gas or N 2 gas are performed to sufficiently remove moisture in the silicon oxide film 80. Can be. Since the moisture is sufficiently removed in the silicon oxide film 80, the moisture in the silicon oxide film 80 passes through the contact holes 84a and 84b when the conductor plugs 86a and 86b are embedded in the contact holes 84a and 84b. It is possible to prevent the release in large quantities. Since the moisture in the silicon oxide film 80 is not released in a large amount through the contact holes 84a and 84b when the conductor plugs 86a and 86b are embedded in the contact holes 84a and 84b, the conductor plugs 86a and 86b are used. The source gas for forming the gas reaches sufficiently in the contact holes 84a and 84b. For this reason, according to this embodiment, the conductor plug 86a, 86b can be reliably embedded in the contact hole 84a, 84b, and it becomes possible to provide a highly reliable semiconductor device.

또한, 여기서는 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우를 예로 설명하였지만, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하여도 좋다.In this case, after performing heat treatment using a heat treatment furnace, N 2 O gas or N 2 Although the case where the heat treatment in the plasma atmosphere generated using the gas has been described as an example, N 2 O gas or N 2 After the heat treatment in the plasma atmosphere generated using the gas, the heat treatment using a heat treatment furnace may be performed.

단, 실리콘 산화막(80) 중의 수분을 보다 많이 제거하는 관점에서는, 열처리로를 이용한 열처리를 행한 후에 N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하는 경우가, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행한 후에 열처리로를 이용한 열처리를 행하는 경우보다 바람직하다. However, from the viewpoint of removing more moisture in the silicon oxide film 80, after heat treatment using a heat treatment furnace, N 2 O gas or N 2 In the case of performing heat treatment in a plasma atmosphere generated using a gas, N 2 O gas or N 2 It is more preferable than the case where heat treatment using a heat treatment furnace is performed after heat treatment in a plasma atmosphere generated using gas.

이렇게 하여, 실리콘 산화막(74), 실리콘 산화막(76), 배리어막(78), 및 실리콘 산화막(80)에 의해 층간 절연막(82)이 구성된다. In this way, the interlayer insulating film 82 is formed by the silicon oxide film 74, the silicon oxide film 76, the barrier film 78, and the silicon oxide film 80.

계속해서, 포토리소그래피 및 드라이 에칭에 의해 층간 절연막(82)에 배선(72a, 72b)에 도달하는 컨택트 홀(84a, 84b)을 형성한다[도 14(b)를 참조]. Subsequently, contact holes 84a and 84b reaching the wirings 72a and 72b are formed in the interlayer insulating film 82 by photolithography and dry etching (see Fig. 14 (b)).

계속해서, N2 분위기에서, 예컨대 350 ℃, 120 분간의 열처리를 행한다. Going on, N 2 In an atmosphere, for example, heat treatment is performed at 350 ° C. for 120 minutes.

계속해서, 전체면에 예컨대 스퍼터법에 의해 예컨대 막 두께 50 nm의 TiN막을 형성한다. 이렇게 하여, TiN막에 의해 배리어 메탈막(도시 생략)이 구성된다. Subsequently, a TiN film having a thickness of 50 nm, for example, is formed on the entire surface by, for example, a sputtering method. In this way, a barrier metal film (not shown) is formed of the TiN film.

계속해서, 전체면에 예컨대 CVD법에 의해, 예컨대 막 두께 500 nm의 텅스텐막을 형성한다. 원료 가스로서는 예컨대 WF6 가스를 이용한다. 원료 가스의 유량은 예컨대 10 sccm 정도로 한다. 성막 온도는 예컨대 300 내지 500 ℃로 한다. 실리콘 산화막(74, 76, 80) 중에서 수분이 충분히 제거되어 있기 때문에, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(74, 76, 80) 중의 수분이 컨택트 홀(84a, 84b)을 통해 대량으로 방출되는 일은 없다. 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 매립할 때에 실리콘 산화막(74, 76, 80) 중에서 컨택트 홀(84a, 84b)을 통해 대량의 수분이 방출되지 않기 때문에, 도체 플러그(86a, 86b)를 형성하기 위한 원료 가스가 컨택트 홀(84a, 84b) 내에 충분히 도달한다. 이 때문에 본 실시형태에 의하면, 컨택트 홀(84a, 84b) 내에 도체 플러그(86a, 86b)를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다. Subsequently, a tungsten film having a thickness of, for example, 500 nm is formed on the entire surface by, for example, CVD. As the source gas, for example, WF 6 Use gas. The flow rate of the source gas is, for example, about 10 sccm. The film formation temperature is, for example, 300 to 500 ° C. Since moisture is sufficiently removed in the silicon oxide films 74, 76, and 80, the moisture in the silicon oxide films 74, 76, and 80 contacts when the conductor plugs 86a, 86b are embedded in the contact holes 84a, 84b. No large amount is emitted through the holes 84a and 84b. Since a large amount of moisture is not released through the contact holes 84a and 84b among the silicon oxide films 74, 76, and 80 when the conductor plugs 86a and 86b are embedded in the contact holes 84a and 84b, the conductor plug ( The source gas for forming the 86a, 86b sufficiently reaches the contact holes 84a, 84b. For this reason, according to this embodiment, the conductor plug 86a, 86b can be reliably embedded in the contact hole 84a, 84b, and it becomes possible to provide a highly reliable semiconductor device.

계속해서, 예컨대 EB법에 의해 TiN막의 표면이 노출될 때까지, 텅스텐막을 에치 백한다. 이렇게 하여, 컨택트 홀(84a, 84b) 내에 텅스텐으로 이루어지는 도체 플러그(86a, 86b)가 매립된다[도 15(a)를 참조]. Then, the tungsten film is etched back until the surface of the TiN film is exposed by, for example, the EB method. In this way, the conductor plugs 86a and 86b made of tungsten are embedded in the contact holes 84a and 84b (see Fig. 15 (a)).

계속해서, 전체면에 예컨대 막 두께 500 nm의 AlCu 합금막과, 예컨대 막 두께 150 nm의 TiN막을 순차 적층한다. 이렇게 하여, TiN막과 AlCu 합금막과 Ti막과 TiN막을 순차 적층하여 이루어지는 도체막이 형성된다. Subsequently, an AlCu alloy film having a film thickness of 500 nm and a TiN film having a film thickness of 150 nm are sequentially stacked on the entire surface, for example. In this way, a conductor film formed by sequentially stacking a TiN film, an AlCu alloy film, a Ti film, and a TiN film is formed.

계속해서, 포토리소그래피 및 드라이 에칭에 의해 도체막을 패터닝한다. 이에 따라, 제3 금속 배선층(88), 즉 도체 플러그(86a)에 전기적으로 접속된 배선(88a)이 형성된다. 또한, 도체 플러그(88b)에 전기적으로 접속된 배선(88b)이 형성된다[도 15(b)를 참조].Subsequently, the conductor film is patterned by photolithography and dry etching. As a result, the third metal wiring layer 88, that is, the wiring 88a electrically connected to the conductor plug 86a is formed. Moreover, the wiring 88b electrically connected to the conductor plug 88b is formed (refer FIG. 15 (b)).

계속해서, 전체면에 예컨대 플라즈마 TEOSCVD법에 의해, 예컨대 막 두께 100 nm의 실리콘 산화막(90)을 형성한다. Subsequently, a silicon oxide film 90 having a thickness of 100 nm, for example, is formed on the entire surface by, for example, plasma TEOSCVD.

계속해서, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서, 예컨대 350 ℃, 2 분간의 열처리를 행한다. 이 열처리는 실리콘 산화막(90) 중의 수분을 제거하는 동시에, 실리콘 산화막(90)의 막질을 변화시켜, 실리콘 산화막(90) 중에 수분이 잘 들어가지 않게 하기 위한 것이다. 이 열처리에 의해 실리콘 산화막(90)의 표면은 질화되어, 실리콘 절연막(90)의 표면에는 Si0N막(도시 생략)이 형성된다.Then, N 2 O gas or N 2 In the plasma atmosphere generated using the gas, for example, 350 ° C., heat treatment is performed for 2 minutes. This heat treatment is to remove moisture in the silicon oxide film 90 and to change the film quality of the silicon oxide film 90 so that moisture does not enter the silicon oxide film 90 well. By this heat treatment, the surface of the silicon oxide film 90 is nitrided, and a Si0N film (not shown) is formed on the surface of the silicon insulating film 90.

계속해서, 전체면에 예컨대 CVD법에 의해 예컨대 막 두께 350 nm의 실리콘 질화막(92)을 형성한다[도 16(a)을 참조]. 실리콘 질화막(92)은 수분을 차단하고, 수분에 의해 금속 배선층(88, 72, 56) 등이 부식하는 것을 방지하기 위한 것이다. Subsequently, a silicon nitride film 92 having a film thickness of 350 nm, for example, is formed on the entire surface by, for example, CVD (see Fig. 16A). The silicon nitride film 92 blocks moisture and prevents the metal wiring layers 88, 72, 56 and the like from being corroded by moisture.

계속해서, 전체면에 예컨대 스핀코트법에 의해 포토레지스트막(106)을 형성한다. Subsequently, the photoresist film 106 is formed over the entire surface by, for example, a spin coating method.

계속해서, 포토리소그래피에 의해, 포토레지스트막(106)에 배선(본딩 패드)(88b)에 도달하는 개구부를 실리콘 질화막(92) 및 실리콘 산화막(90)에 형성하는 영역을 노출하는 개구부(108)를 형성한다. Subsequently, by photolithography, the opening 108 that exposes the region in which the openings that reach the wiring (bonding pad) 88b in the photoresist film 106 are formed in the silicon nitride film 92 and the silicon oxide film 90. To form.

계속해서, 포토레지스트막(106)을 마스크로 하여, 실리콘 질화막(92) 및 실리콘 산화막(90)을 에칭한다. 이렇게 하여, 실리콘 질화막(92) 및 실리콘 산화막(90)에 배선(본딩 패드)(88b)에 도달하는 개구부(96a)가 형성된다[도 16(b)를 참 조). 이 후, 포토레지스트막(106)을 박리한다. Subsequently, the silicon nitride film 92 and the silicon oxide film 90 are etched using the photoresist film 106 as a mask. In this way, an opening 96a reaching the wiring (bonding pad) 88b is formed in the silicon nitride film 92 and the silicon oxide film 90 (see Fig. 16B). Thereafter, the photoresist film 106 is peeled off.

계속해서, 예컨대 스핀코트법에 의해 예컨대 막 두께 2 내지 6 μm의 폴리이미드 수지막(94)을 형성한다[도 17(a)를 참조]. Subsequently, for example, a polyimide resin film 94 having a film thickness of 2 to 6 탆 is formed by, for example, a spin coating method (see Fig. 17 (a)).

계속해서, 포토리소그래피에 의해 폴리이미드 수지막(94)에 배선(본딩 패드)(88b)에 도달하는 개구부(96b)를 형성한다[도 17(b)를 참조]. Then, the opening 96b which reaches the wiring (bonding pad) 88b is formed in the polyimide resin film 94 by photolithography (refer FIG. 17 (b)).

이렇게 하여, 본 실시형태에 의한 반도체 장치가 제조된다. In this way, the semiconductor device according to the present embodiment is manufactured.

본 실시형태에 의한 반도체 장치의 제조 방법은 절연막을 형성한 후, 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서의 열처리를 행하는 것에 주된 특징이 하나 있다. 본 실시형태에 의하면 절연막을 형성한 후, 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기에서의 열처리를 행하기 때문에, 절연막 중에서 수분을 충분히 제거할 수 있다. 이 때문에, 절연막 상에 평탄한 배리어막을 형성한 경우더라도, 도체 플러그를 형성할 때에 대량의 수분이 컨택트 홀을 통해 방출되는 것을 방지할 수 있다. 컨택트 홀 내에 도체 플러그를 매립할 때에 절연막 중의 수분이 컨택트 홀을 통해 대량으로 방출되지 않기 때문에, 도체 플러그를 형성하기 위한 원료 가스가 컨택트 홀 내에 충분히 도달한다. 이 때문에, 본 실시형태에 의하면, 컨택트 홀 내에 도체 플러그를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다. In the method of manufacturing a semiconductor device according to the present embodiment, after forming an insulating film, heat treatment using a heat treatment furnace, and N 2 O gas or N 2 One main feature is the heat treatment in a plasma atmosphere generated using gas. According to this embodiment, after forming an insulating film, heat processing using a heat treatment furnace, and N 2 O gas or N 2 Since heat treatment is performed in the plasma atmosphere generated using the gas, moisture can be sufficiently removed from the insulating film. For this reason, even when a flat barrier film is formed on the insulating film, it is possible to prevent a large amount of water from being released through the contact hole when forming the conductor plug. Since the water in the insulating film is not discharged in large quantities through the contact hole when the conductor plug is embedded in the contact hole, the source gas for forming the conductor plug sufficiently reaches the contact hole. For this reason, according to this embodiment, a conductor plug can be reliably embedded in a contact hole, and it becomes possible to provide a highly reliable semiconductor device.

[변형 실시 형태][Modification Embodiment]

본 발명은 상기 실시형태에 한하지 않고 여러 가지의 변형이 가능하다. The present invention is not limited to the above embodiment, and various modifications are possible.

예컨대, 상기 실시형태에서는 강유전체막(38)으로서 PZT막을 이용하는 경우를 예로 설명하였지만, 강유전체막(38)은 PZT막에 한정되는 것이 아니라, 다른 모든 강유전체막을 적절하게 이용할 수 있다. 예컨대, 강유전체막(38)으로서, Pb1 -XLaXZr1-YTiYO3막(PLZT막), SrBi2(TaXNb1 -X)2O9 막, Bi4Ti2O12 막 등을 이용하여도 좋다.For example, in the above embodiment, the case where the PZT film is used as the ferroelectric film 38 has been described as an example. However, the ferroelectric film 38 is not limited to the PZT film, and all other ferroelectric films can be suitably used. For example, as the ferroelectric film 38, a Pb 1- X La X Zr 1-Y Ti Y O 3 film (PLZT film), SrBi 2 (Ta X Nb 1 -X ) 2 O 9 Membrane, Bi 4 Ti 2 O 12 Membrane or the like may be used.

또한, 상기 실시형태에서는 산화알루미늄막(36a)과 Pt막(36b)의 적층막에 의해 하부 전극(36)을 구성하였지만, 하부 전극(36)을 구성하는 도체막 등의 재료는 이러한 재료에 한정되는 것은 아니다. 예컨대, Ir막, IrO2막, Ru막, RuO2막, SrRuO(스트론튬 루테늄 옥사이드)막(SRO막), Pd막에 의해 하부 전극(38)을 구성하여도 좋다. In the above embodiment, the lower electrode 36 is constituted by the laminated film of the aluminum oxide film 36a and the Pt film 36b, but the material such as the conductor film constituting the lower electrode 36 is limited to such materials. It doesn't happen. For example, the lower electrode 38 may be formed of an Ir film, an IrO 2 film, a Ru film, a RuO 2 film, an SrRuO (strontium ruthenium oxide) film (SRO film), and a Pd film.

또한, 상기 실시형태에서는 IrOx막(40a)과 IrOY막(40b)의 적층막에 의해 상부 전극(40)을 구성하였지만, 상부 전극(40)을 구성하는 도체막의 재료는 이러한 재료에 한정되는 것은 아니다. 예컨대, Ir막, Ru막, RuO2막, SRO막, Pd막에 의해 상부 전극(40)을 구성하여도 좋다.In the above embodiment, the upper electrode 40 is constituted by the laminated film of the IrO x film 40a and the IrO Y film 40b, but the material of the conductive film constituting the upper electrode 40 is limited to such a material. It is not. For example, the upper electrode 40 may be formed of an Ir film, a Ru film, a RuO 2 film, an SRO film, and a Pd film.

또한, 상기 실시형태에서는 제1 금속 배선층(56)과 제2 금속 배선층(72) 사이에 평탄한 배리어막(62)을 형성하고, 제2 금속 배선층(72)과 제3 금속 배선층(88) 사이에 평탄한 배리어막(78)을 형성하는 경우에 관해서 설명하였지만, 제1 금속 배선층(56)과 제2 금속 배선층(72) 사이에만 평탄한 배리어막(62)을 형성하도록 하여도 좋고, 제2 금속 배선층(72)과 제3 금속 배선층(88) 사이에만 평탄한 배리어막(78)을 형성하여도 좋다. In the above embodiment, a flat barrier film 62 is formed between the first metal wiring layer 56 and the second metal wiring layer 72, and between the second metal wiring layer 72 and the third metal wiring layer 88. Although the case of forming the flat barrier film 78 has been described, the flat barrier film 62 may be formed only between the first metal wiring layer 56 and the second metal wiring layer 72, and the second metal wiring layer ( A flat barrier film 78 may be formed only between the 72 and the third metal wiring layer 88.

또한, 반도체 기판(10) 상에 형성하는 금속 배선층의 층수에 따라서, 더 많은 평탄한 배리어막을 형성하여도 좋다. Further, depending on the number of layers of the metal wiring layer formed on the semiconductor substrate 10, more flat barrier films may be formed.

또한, 상기 실시형태에서는 배리어막으로서 산화알루미늄막을 이용하는 경우를 예로 설명하였지만, 배리어막은 산화알루미늄막에 한정되는 것은 아니다. 수소 또는 수분의 확산을 방지하는 기능을 갖는 막을 배리어막으로서 적절하게 이용할 수 있다. 배리어막으로서는 예컨대 금속 산화물로 이루어지는 막을 적절하게 이용할 수 있다. 금속 산화물로 이루어지는 배리어막으로서는, 예컨대 탄탈산화물이나 티타늄산화물 등을 이용할 수 있다. 또한, 배리어막은 금속 산화물로 이루어지는 막에 한정되는 것은 아니다. 예컨대, 실리콘 질화막(Si3N4 막)이나 실리콘 질화산화막(SiON막) 등을 배리어막으로서 이용할 수도 있다. 또한, 도포형 산화막, 또는 폴리이미드, 폴리아릴렌, 폴리아릴렌에테르, 벤조시클로부텐 등으로 이루어지는 수지막과 같은 흡습성을 갖는 유기막을 배리어막으로서 이용할 수 있다.In the above embodiment, the case where the aluminum oxide film is used as the barrier film has been described as an example, but the barrier film is not limited to the aluminum oxide film. A film having a function of preventing diffusion of hydrogen or moisture can be suitably used as a barrier film. As the barrier film, for example, a film made of a metal oxide can be appropriately used. As a barrier film made of a metal oxide, for example, tantalum oxide, titanium oxide, or the like can be used. In addition, a barrier film is not limited to the film which consists of metal oxides. For example, a silicon nitride film (Si 3 N 4 film), a silicon nitride oxide film (SiON film), or the like may be used as the barrier film. In addition, an organic film having hygroscopicity such as a coated oxide film or a resin film made of polyimide, polyarylene, polyarylene ether, benzocyclobutene and the like can be used as the barrier film.

또한, 상기 실시형태에서는 형성하는 배리어막 모두에 동일 재료로 이루어지는 배리어막을 이용하는 경우에 관해서 설명하였지만, 이하에 진술하는 바와 같이, 다른 재료로 이루어지는 배리어막을 적절하게 이용할 수도 있다. 예컨대 배리어막(62)의 재료로서 산화알루미늄막을 이용하고, 배리어막(78)의 재료로서 실리콘 질화막을 이용하여도 좋다. In addition, in the above embodiment, the case where a barrier film made of the same material is used for all the barrier films to be formed has been described. However, as described below, a barrier film made of another material may be suitably used. For example, an aluminum oxide film may be used as the material of the barrier film 62 and a silicon nitride film may be used as the material of the barrier film 78.

또한, 상기 실시형태에서는 절연막(60, 61, 64, 74, 76, 80)으로서 실리콘 산화막을 이용하는 경우를 예로 설명하였지만, 절연막(60, 61, 64, 74, 76, 80)의 재료는 실리콘 산화막에 한정되는 것은 아니다. 절연막(60, 61, 64, 74, 76, 80)의 재료로서, 예컨대 불순물을 함유하는 실리콘 산화막 등을 이용하여도 좋다. In the above embodiment, the case where the silicon oxide film is used as the insulating films 60, 61, 64, 74, 76, and 80 has been described as an example, but the material of the insulating films 60, 61, 64, 74, 76, and 80 is a silicon oxide film. It is not limited to. As a material of the insulating films 60, 61, 64, 74, 76, 80, for example, a silicon oxide film containing impurities may be used.

또한, 상기 실시형태에서는 절연막(26, 48, 60, 74)을 CMP법에 의해 평탄화하는 경우를 예로 설명하였지만, 절연막(26, 48, 60, 74)의 표면을 평탄화하는 방법은 CMP법에 한정되는 것은 아니다. 예컨대, 에칭에 의해 절연막(26, 48, 60, 74)의 표면을 평탄화하여도 좋다. 에칭 가스로서는 예컨대 Ar 가스를 이용할 수 있다. In the above embodiment, the case where the insulating films 26, 48, 60, 74 are planarized by the CMP method has been described as an example. However, the method of planarizing the surfaces of the insulating films 26, 48, 60, 74 is limited to the CMP method. It doesn't happen. For example, the surface of the insulating films 26, 48, 60, 74 may be planarized by etching. As the etching gas, for example, Ar gas can be used.

또한, 상기 실시형태에서는 제1 금속 배선층(56), 제2 금속 배선층(72), 및 제3 금속 배선층(88)의 3 층의 금속 배선층에 의해 반도체 기판(10) 상에 회로가 구성되는 경우를 예로 설명하였지만, 반도체 기판(10) 상의 회로를 구성하는 금속 배선층의 층 수는 3 층에 한정되는 것은 아니다. 금속 배선층의 층 수는 반도체 기판(10) 상에 구성하는 회로의 설계에 따라 적절하게 설정할 수 있다.In addition, in the said embodiment, when a circuit is comprised on the semiconductor substrate 10 by the metal wiring layer of three layers of the 1st metal wiring layer 56, the 2nd metal wiring layer 72, and the 3rd metal wiring layer 88. In addition, in FIG. For example, the number of layers of the metal wiring layer constituting the circuit on the semiconductor substrate 10 is not limited to three layers. The number of layers of the metal wiring layer can be appropriately set according to the design of the circuit constituting the semiconductor substrate 10.

또한, 상기 실시형태에서는 하나의 트랜지스터(24) 및 하나의 강유전체 커패시터(42)를 갖는 1T1C 형 메모리 셀이 형성되어 있는 경우를 예로 설명하였지만, 메모리 셀의 구성은 1T1C 형에 한정되는 것은 아니다. 메모리 셀의 구성으로서는 1T1C형 외에, 예컨대 2 개의 트랜지스터 및 2 개의 강유전체 커패시터를 갖는 2T2C형 등의 여러 가지의 구성을 이용할 수 있다. In the above embodiment, the case where the 1T1C type memory cell having one transistor 24 and one ferroelectric capacitor 42 is formed is described as an example, but the configuration of the memory cell is not limited to the 1T1C type. As the configuration of the memory cell, in addition to the 1T1C type, various configurations such as the 2T2C type having two transistors and two ferroelectric capacitors can be used.

또한, 상기 실시형태에서는 메모리 셀이 플래이너형(planar)인 경우를 예로 설명하였지만, 메모리 셀을 스택형으로 하여도 좋다. In the above embodiment, the case where the memory cells are planar type is described as an example, but the memory cells may be stacked type.

본 발명에 의하면, 층간 절연막을 형성한 후에, 열처리로를 이용한 열처리와, N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서의 열처리를 행하기 때문에, 강유전체 커패시터에 과도한 손상을 가하지 않고, 층간 절연막 중에서 수분을 충분히 제거할 수 있다. 본 발명에 의하면, 평탄한 배리어막을 형성하기 전에 층간 절연막 중의 수분을 충분히 제거할 수 있기 때문에, 후 공정에 있어서, 컨택트 홀 내에 도체 플러그를 매립할 때에 층간 절연막 중의 수분이 컨택트 홀을 통해 대량으로 방출되는 것을 방지할 수 있다. 컨택트 홀 내에 도체 플러그를 매립할 때에 층간 절연막 중의 수분이 컨택트 홀을 통해 대량으로 방출되지 않기 때문에, 도체 플러그를 형성하기 위한 원료 가스가 컨택트 홀 내에 충분히 도달한다. 이 때문에, 본 발명에 의하면, 컨택트 홀 내에 도체 플러그를 확실하게 매립할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능하게 된다.According to the present invention, after forming the interlayer insulating film, heat treatment using a heat treatment furnace, and N 2 O gas or N 2 Since heat treatment is performed in a plasma atmosphere generated using gas, it is possible to sufficiently remove moisture from the interlayer insulating film without excessively damaging the ferroelectric capacitor. According to the present invention, since the water in the interlayer insulating film can be sufficiently removed before the flat barrier film is formed, in a later step, when the conductor plug is embedded in the contact hole, the water in the interlayer insulating film is released in large quantities through the contact hole. Can be prevented. Since the water in the interlayer insulating film is not largely released through the contact hole when the conductor plug is embedded in the contact hole, the source gas for forming the conductor plug sufficiently reaches the contact hole. For this reason, according to this invention, a conductor plug can be reliably embedded in a contact hole, and it becomes possible to provide a highly reliable semiconductor device.

Claims (10)

반도체 기판 상에 하부 전극, 상기 하부 전극상에 형성된 강유전체막 및 상기 강유전체막 상에 형성된 상부 전극을 갖는 강유전체 커패시터를 형성하는 공정과, Forming a ferroelectric capacitor having a lower electrode on the semiconductor substrate, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film; 상기 반도체 기판 상 및 상기 강유전체 커패시터 상에 제1 절연막을 형성하는 공정과, Forming a first insulating film on the semiconductor substrate and on the ferroelectric capacitor; 상기 제1 절연막 상에 제1 배선을 형성하는 공정과,Forming a first wiring on the first insulating film; 상기 제1 절연막 상 및 상기 제1 배선 상에 제2 절연막을 형성하는 공정과, Forming a second insulating film on the first insulating film and on the first wiring; 상기 제2 절연막의 표면을 평탄화하는 공정과,Planarizing the surface of the second insulating film; 열처리로를 이용하여 열처리를 행함으로써, 상기 제2 절연막 중으로부터 수분을 제거하는 공정과, Performing a heat treatment using a heat treatment furnace to remove moisture from the second insulating film; N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행함으로써, 상기 제2 절연막 중으로부터 수분을 제거하는 동시에, 상기 제2 절연막의 표면을 질화하는 공정과, N 2 O gas or N 2 Performing heat treatment in a plasma atmosphere generated using a gas to remove moisture from the second insulating film and to nitride the surface of the second insulating film; 상기 제2 절연막 상에 수소 또는 수분의 확산을 방지하는 평탄한 제1 배리어막을 형성하는 공정과, Forming a flat first barrier film on the second insulating film to prevent diffusion of hydrogen or moisture; 상기 제1 배리어막 및 상기 제2 절연막에 상기 제1 배선에 도달하는 제1 컨택트 홀을 형성하는 공정과, Forming a first contact hole reaching the first wiring in the first barrier film and the second insulating film; 상기 제1 컨택트 홀 내에 제1 도체 플러그를 매립하는 공정Embedding a first conductor plug in the first contact hole 을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. Method for manufacturing a semiconductor device comprising a. 제1항에 있어서, 상기 열처리로를 이용하여 열처리를 행하는 공정 후에, 상기 플라즈마 분위기 중에서 열처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법. The semiconductor device manufacturing method according to claim 1, wherein after the step of performing heat treatment using the heat treatment furnace, heat treatment is performed in the plasma atmosphere. 제1항 또는 제2항에 있어서, 상기 도체 플러그를 매립하는 공정에서는 텅스텐으로 이루어지는 도체 플러그를 CVD법에 의해 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법. The semiconductor device manufacturing method according to claim 1 or 2, wherein in the step of embedding the conductor plug, a conductor plug made of tungsten is embedded by CVD. 제1항 또는 제2항에 있어서, 상기 제1 배리어막은 산화알루미늄, 산화티타늄, 또는 산화탄탈로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법. The method of manufacturing a semiconductor device according to claim 1 or 2, wherein the first barrier film is made of aluminum oxide, titanium oxide, or tantalum oxide. 제1항 또는 제2항에 있어서, 상기 열처리로를 이용하여 열처리를 행하는 공정에서는 상기 열처리로 내에 N2O 가스 또는 N2 가스를 도입하면서, 열처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법. The N 2 O gas or N 2 in the heat treatment furnace according to claim 1 or 2, in the step of performing heat treatment using the heat treatment furnace. A method of manufacturing a semiconductor device, wherein the heat treatment is performed while introducing a gas. 제1항 또는 제2항에 있어서, 상기 열처리로를 이용하여 열처리를 행하는 공 정에서의 열처리 온도는 350 내지 650 ℃인 것을 특징으로 하는 반도체 장치의 제조 방법. The method of manufacturing a semiconductor device according to claim 1 or 2, wherein the heat treatment temperature in the process of performing heat treatment using the heat treatment furnace is 350 to 650 ° C. 제1항 또는 제2항에 있어서, 상기 열처리로를 이용하여 열처리를 행하는 공정에서의 열처리 시간은 30 내지 120 분인 것을 특징으로 하는 반도체 장치의 제조 방법. The method of manufacturing a semiconductor device according to claim 1 or 2, wherein the heat treatment time is 30 to 120 minutes in the step of performing heat treatment using the heat treatment furnace. 제1항 또는 제2항에 있어서, 상기 플라즈마 분위기 중에서 열처리를 행하는 공정에서의 열처리 온도는 350 내지 400 ℃인 것을 특징으로 하는 반도체 장치의 제조 방법. The semiconductor device manufacturing method according to claim 1 or 2, wherein the heat treatment temperature in the step of performing heat treatment in the plasma atmosphere is 350 to 400 ° C. 제1항 또는 제2항에 있어서, 상기 플라즈마 분위기 중에서 열처리를 행하는 공정에서의 열처리 시간은 2 내지 4 분인 것을 특징으로 하는 반도체 장치의 제조 방법. The method of manufacturing a semiconductor device according to claim 1 or 2, wherein the heat treatment time in the step of performing heat treatment in the plasma atmosphere is 2 to 4 minutes. 제1항 또는 제2항에 있어서, 상기 제1 도체 플러그를 매립하는 공정 후에, 상기 제1 배리어막 상에 제2 배선을 형성하는 공정과; 상기 제1 배리어막 상 및 상기 제2 배선 상에 제3 절연막을 형성하는 공정과; 상기 제3 절연막의 표면을 평탄화하는 공정과; 열처리로를 이용하여 열처리를 행함으로써, 상기 제3 절연막 중으 로부터 수분을 제거하는 공정과; N2O 가스 또는 N2 가스를 이용하여 생성된 플라즈마 분위기 중에서 열처리를 행함으로써, 상기 제3 절연막 중으로부터 수분을 제거하는 동시에, 상기 제3 절연막의 표면을 질화하는 공정과; 상기 제3 절연막 상에 수소 또는 수분의 확산을 방지하는 평탄한 제4 배리어막을 형성하는 공정과; 상기 제4 배리어막 및 상기 제3 절연막에 상기 제2 배선에 도달하는 제2 컨택트 홀을 형성하는 공정과; 상기 제2 컨택트 홀 내에 제2 도체 플러그를 매립하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. The method of claim 1 or 2, further comprising: forming a second wiring on the first barrier film after the step of embedding the first conductor plug; Forming a third insulating film on the first barrier film and on the second wiring; Planarizing the surface of the third insulating film; Performing a heat treatment using a heat treatment furnace to remove water from the third insulating film; N 2 O gas or N 2 Performing heat treatment in a plasma atmosphere generated using a gas to remove moisture from the third insulating film and to nitride the surface of the third insulating film; Forming a flat fourth barrier film on the third insulating film to prevent diffusion of hydrogen or moisture; Forming a second contact hole reaching the second wiring in the fourth barrier film and the third insulating film; And embedding a second conductor plug in the second contact hole.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020072655A (en) * 2001-03-12 2002-09-18 삼성전자 주식회사 Semiconductor device having hydrogen diffusion barrier layer and method of fabricating the same
JP2003100994A (en) 2001-09-27 2003-04-04 Oki Electric Ind Co Ltd Ferroelectric memory and its manufacturing method
US20030176037A1 (en) 2002-03-15 2003-09-18 Daisuke Inomata Method of fabricating semiconductor device
US6858442B2 (en) 2003-02-25 2005-02-22 Infineon Technologies Aktiengesellschaft Ferroelectric memory integrated circuit with improved reliability
JP2005317917A (en) 2004-03-30 2005-11-10 Matsushita Electric Ind Co Ltd Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020072655A (en) * 2001-03-12 2002-09-18 삼성전자 주식회사 Semiconductor device having hydrogen diffusion barrier layer and method of fabricating the same
JP2003100994A (en) 2001-09-27 2003-04-04 Oki Electric Ind Co Ltd Ferroelectric memory and its manufacturing method
US20030176037A1 (en) 2002-03-15 2003-09-18 Daisuke Inomata Method of fabricating semiconductor device
US6858442B2 (en) 2003-02-25 2005-02-22 Infineon Technologies Aktiengesellschaft Ferroelectric memory integrated circuit with improved reliability
JP2005317917A (en) 2004-03-30 2005-11-10 Matsushita Electric Ind Co Ltd Semiconductor device

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