KR100985793B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 기판(10) 위에 형성되고, 하부 전극(36)과, 하부 전극(36) 위에 형성된 강유전체막(38)과, 강유전체막(38) 위에 형성된 상부 전극(40)을 갖는 강유전체 커패시터(42)와, 반도체 기판(10) 위 및 상기 강유전체 커패시터(42) 위에 형성되고, 표면이 평탄화된 실리콘 산화막(60)과, 실리콘 산화막(60) 위에 실리콘 산화막(61)을 통하여 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 배리어막(62)과, 배리어막(62) 위에 형성되고, 표면이 평탄화된 실리콘 산화막(74)과, 실리콘 산화막(74) 위에 실리콘 산화막(76)을 통하여 형성되며, 수소 또는 수분의 확산을 방지하는 평탄한 배리어막(78)을 갖고 있다.
강유전체막, 강유전체 커패시터, 실리콘 산화막, 배리어막
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이고, 특히 강유전체 커패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 커패시터의 유전체막으로서 강유전체막을 사용하는 것이 주목받고 있다. 이러한 강유전체 커패시터를 사용한 강유전체 메모리(FeRAM: Ferroelectric Random Access Memory)는 고속동작이 가능함, 저소비전력임, 기입/판독 내구성이 우수함 등의 특징을 갖는 불휘발성 메모리이고, 금후 발전이 더욱 예상된다.
그러나, 강유전체 커패시터는 외부로부터의 수소 가스나 수분에 의해 용이하게 그 특성이 열화된다는 성질을 갖고 있다. 구체적으로는, Pt막으로 이루어지는 하부 전극과, PZT막으로 이루어지는 강유전체막과, Pt막으로 이루어지는 상부 전극이 차례로 적층되어 이루어지는 표준적인 FeRAM의 강유전체 커패시터의 경우, 수소 분압 40㎩(0.3Torr) 정도의 분위기에서 200℃ 정도의 온도로 기판을 가열하면, PbZr1-XTiXO3막(PZT막)의 강유전체성은 거의 잃게 되는 것이 알려져 있다. 또한, 강유전체 커패시터가 수분을 흡착한 상태, 또는 수분이 강유전체 커패시터의 근방에 존재하는 상태에서 열처리를 행하면, 강유전체 커패시터의 강유전체막의 강유전성은 현저하게 열화되는 것이 알려져 있다.
이러한 강유전체 커패시터의 성질 때문에, FeRAM의 제조 공정에서는 강유전체막을 형성한 후의 프로세스로서, 가능한 한, 수분의 발생이 적고, 또한 저온의 프로세스가 선택되고 있다. 또한, 층간 절연막을 성막하는 프로세스에는 예를 들어 수소의 발생량이 비교적 적은 원료 가스를 사용한 CVD(Chemical Vapor Deposition)법 등에 의한 성막(成膜) 프로세스가 선택되고 있다.
또한, 수소나 수분에 의한 강유전체막의 열화를 방지하는 기술로서, 강유전체 커패시터를 덮도록 산화알루미늄막을 형성하는 기술이나, 강유전체 커패시터 위에 형성된 층간 절연막 위에 산화알루미늄막을 형성하는 기술이 제안되고 있다. 산화알루미늄막은 수소나 수분의 확산을 방지하는 기능을 갖고 있다. 따라서, 제안되고 있는 기술에 의하면, 수소나 수분이 강유전체막에 도달하는 것을 방지할 수 있고, 수소나 수분에 의한 강유전체막의 열화를 방지하는 것이 가능하게 된다. 이러한 기술은 예를 들어 특허문헌 1∼7에 기재되어 있다.
특허문헌 1: 일본국 공개특허2003-197878호 공보
특허문헌 2: 일본국 공개특허2001-68639호 공보
특허문헌 3: 일본국 공개특허2003-174145호 공보
특허문헌 4: 일본국 공개특허2002-176149호 공보
특허문헌 5: 일본국 공개특허2003-100994호 공보
특허문헌 6: 일본국 공개특허2001-36026호 공보
특허문헌 7: 일본국 공개특허2001-15703호 공보
상술한 바와 같이, 강유전체 커패시터는 외부로부터의 수소 가스나 수분에 의해 용이하게 그 특성이 열화된다는 성질을 갖고 있다. 따라서, 종래의 FeRAM은 가속 수명 시험의 하나인 PTHS(Pressure Temperature Humidity Stress) 시험에 대해서 양호한 시험 결과를 얻는 것이 곤란했다.
통상, PTHS 시험은 JEDEC(Joint Electron Device Engineering Council) 규격 등에 의거하고, 예를 들어 온도 135℃, 습도 85%의 조건 하에서 실행되고 있다. 이러한 PTHS 시험에서는 FeRAM의 수소에 대한 내성이나 내습성이 충분히 확보되어 있지 않으면, 강유전체 커패시터가 열화되고, 불량이 발생하게 된다.
지금까지, 수소나 수분에 의한 강유전체막의 열화를 방지하는 기술이 제안되고 있지만, 강유전체 커패시터를 갖는 FeRAM 등의 반도체 장치의 PTHS 특성을 향상시키고, PTHS 시험에 대해서 양산(量産) 인정 레벨을 충분히 상회(上回)하는 양호한 시험 결과를 얻는 것을 가능하게 하기 위해서는, 지금까지의 기술은 충분하지 않았다.
본 발명은 수소 가스에 대한 내성 및 내습성이 우수하고, 강유전체 커패시터의 특성의 열화를 충분히 억제하며, PTHS 특성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 관점에 의하면, 반도체 기판 위에 형성되고, 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극을 갖는 강유전체 커패시터와, 상기 반도체 기판 위 및 상기 강유전체 커패시터 위에 형성되고, 표면이 평탄화된 제 1 절연막과, 상기 제 1 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 1 배리어막과, 상기 제 1 배리어막 위에 형성되고, 표면이 평탄화된 제 2 절연막과, 상기 제 2 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 2 배리어막을 갖는 반도체 장치가 제공된다.
또한, 본 발명의 다른 관점에 의하면, 반도체 기판 위에 형성되고, 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극을 갖는 강유전체 커패시터와, 상기 반도체 기판 위 및 상기 강유전체 커패시터 위에 형성되고, 표면이 평탄화된 제 1 절연막과, 상기 제 1 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 1 배리어막과, 상기 제 1 배리어막 위에 형성되고, 표면이 평탄화된 제 2 절연막과, 상기 제 2 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 2 배리어막을 갖는 메모리 셀부와, 본딩패드가 형성된 패드부를 가지며, 상기 제 1 배리어막 및 상기 제 2 배리어막 중 적어도 어느 하나는 상기 메모리 셀부 및 상기 패드부에 걸쳐 형성되어 있는 반도체 장치가 제공된다.
또한, 본 발명의 다른 관점에 의하면, 반도체 기판 위에 형성되고, 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극을 갖는 강유전체 커패시터와, 상기 반도체 기판 위 및 상기 강유전체 커패시터 위에 형성되고, 표면이 평탄화된 제 1 절연막과, 상기 제 1 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 1 배리어막과, 상기 제 1 배리어막 위에 형성되고, 표면이 평탄화된 제 2 절연막과, 상기 제 2 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 2 배리어막을 갖는 칩 영역과, 상기 반도체 기판에, 상기 칩 영역에 인접하여 설치된 스크라이브부를 가지며, 상기 제 1 배리어막 및 상기 제 2 배리어막 중 적어도 어느 하나는 상기 칩 영역 및 상기 스크라이브부에 걸쳐 형성되어 있는 반도체 장치가 제공된다.
또한, 본 발명의 다른 관점에 의하면, 반도체 기판 위에, 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극을 갖는 강유전체 커패시터를 형성하는 공정과, 상기 반도체 기판 위 및 상기 강유전체 커패시터 위에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막의 표면을 평탄화하는 공정과, 상기 제 1 절연막 위에 수소 또는 수분의 확산을 방지하는 평탄한 제 1 배리어막을 형성하는 공정과, 상기 제 1 배리어막 위에 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막의 표면을 평탄화하는 공정과, 상기 제 2 절연막 위에 수소 또는 수분의 확산을 방지하는 평탄한 제 2 배리어막을 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
또한, 본원 명세서에 있어서, 「기판 위」, 「강유전체 커패시터 위」, 「절연막 위」, 「배선층 위」 등의 기재에서의 「위」는 기판 등의 「바로 위」뿐만 아니라, 「상방(上方)」도 포함하는 것으로 한다.
본 발명에 의하면, 반도체 기판 위에 형성되고, 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 강유전체막 위에 형성된 상부 전극을 갖는 강유전체 커패시터를 갖는 반도체 장치에 있어서, 반도체 기판 위 및 강유전체 커패시터 위에 형성되고, 표면이 평탄화된 제 1 절연막과, 제 1 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 1 배리어막과, 제 1 배리어막 위에 형성되고, 표면이 평탄화된 제 2 절연막과, 제 2 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 2 배리어막이 형성되어 있기 때문에, 수소 및 수분을 확실하게 배리어하고, 수소 및 수분이 강유전체 커패시터의 강유전체막에 도달하는 것을 확실하게 방지할 수 있다. 이에 따라, 수소 및 수분에 의한 강유전체 커패시터의 전기적 특성의 열화를 확실하게 방지할 수 있고, 강유전체 커패시터를 갖는 반도체 장치의 PTHS 특성을 큰 폭으로 향상시킬 수 있다.
도 1은 본 발명의 제 1 실시예에 의한 반도체 장치의 칩 구성을 나타내는 평면도.
도 2는 본 발명의 제 1 실시예에 의한 반도체 장치의 칩 표층의 에리어 구성을 나타내는 평면도.
도 3은 본 발명의 제 1 실시예에 의한 반도체 장치의 구조를 나타내는 제 1 단면도.
도 4는 본 발명의 제 1 실시예에 의한 반도체 장치의 구조를 나타내는 제 2 단면도.
도 5는 본 발명의 제 1 실시예에 의한 반도체 장치에서 배리어막이 형성되어 있는 범위를 나타내는 제 1 평면도.
도 6은 본 발명의 제 1 실시예에 의한 반도체 장치에서 배리어막이 형성되어 있는 범위를 나타내는 제 2 평면도.
도 7은 강유전체 커패시터를 매립하는 SOG막의 단면 관찰의 결과를 나타내는 투과형 전자 현미경 사진.
도 8은 강유전체 커패시터에 의한 단차(段差) 위에 형성된 산화알루미늄막의 단면 관찰의 결과를 나타내는 투과형 전자 현미경 사진.
도 9는 도포형 절연막 위에 배리어막을 형성한 경우의 결점을 설명하는 제 1 공정 단면도.
도 10은 도포형 절연막 위에 배리어막을 형성한 경우의 결점을 설명하는 제 2 공정 단면도.
도 11은 도포형 절연막 위에 배리어막을 형성한 경우의 다른 결점을 설명하는 제 1 공정 단면도.
도 12는 도포형 절연막 위에 배리어막을 형성한 경우의 다른 결점을 설명하는 제 2 공정 단면도.
도 13은 도포형 절연막 위에 배리어막을 형성한 경우의 다른 결점을 설명하는 제 3 공정 단면도.
도 14는 도포형 절연막 위에 배리어막을 형성한 경우의 다른 결점을 설명하는 제 4 공정 단면도.
도 15는 승온 이탈 분석법에 의한 배리어막의 평가 결과를 나타내는 그래프.
도 16은 배리어막을 비교적 두껍게 형성한 경우에서의 결점을 설명하는 도 면.
도 17은 본 발명의 제 1 실시예에 의한 반도체 장치의 효과를 설명하는 제 1 도면.
도 18은 본 발명의 제 1 실시예에 의한 반도체 장치의 효과를 설명하는 제 2 도면.
도 19는 본 발명의 제 1 실시예에 의한 반도체 장치의 효과를 설명하는 제 3 도면.
도 20은 본 발명의 제 1 실시예에 의한 반도체 장치의 효과를 설명하는 제 4 도면.
도 21은 본 발명의 제 1 실시예에 의한 반도체 장치의 효과를 설명하는 제 5 도면.
도 22는 배리어막을 포함하는 층간 절연막에 매립된 도체 플러그에 생기는 결손을 설명하는 단면도.
도 23은 배리어막을 포함하는 층간 절연막에 매립된 도체 플러그에 생긴 결손을 관찰한 투과형 전자 현미경 사진.
도 24는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 25는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 26은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 27은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 4 공정 단면도.
도 28은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 5 공정 단면도.
도 29는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 6 공정 단면도.
도 30은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 7 공정 단면도.
도 31은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 8 공정 단면도.
도 32는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 9 공정 단면도.
도 33은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 10 공정 단면도.
도 34는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 11 공정 단면도.
도 35는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 12 공정 단면도.
도 36은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 13 공정 단면도.
도 37은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 14 공정 단면도.
도 38은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 15 공정 단면도.
도 39는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 16 공정 단면도.
도 40은 본 발명의 제 2 실시예에 의한 반도체 장치의 구조를 나타내는 제 1 공정 단면도.
도 41은 본 발명의 제 2 실시예에 의한 반도체 장치의 구조를 나타내는 제 2 공정 단면도.
도 42는 본 발명의 제 2 실시예에 의한 반도체 장치에서 배리어막이 형성되어 있는 범위를 나타내는 평면도.
도 43은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 44는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 45는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 46은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 4 공정 단면도.
도 47은 본 발명의 제 3 실시예에 의한 반도체 장치의 구조를 나타내는 제 1 단면도.
도 48은 본 발명의 제 3 실시예에 의한 반도체 장치의 구조를 나타내는 제 2 단면도.
도 49는 본 발명의 제 3 실시예에 의한 반도체 장치에서 배리어막이 형성되어 있는 범위를 나타내는 평면도.
도 50은 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 51은 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 52는 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 53은 본 발명을 적용한 스택형 셀을 갖는 FeRAM 구조의 반도체 장치의 구조를 나타내는 제 1 단면도.
도 54는 본 발명을 적용한 스택형 셀을 갖는 FeRAM 구조의 반도체 장치의 구조를 나타내는 제 2 단면도.
도 55는 Cu배선을 사용한 경우에서의 본딩패드의 구조를 나타내는 단면도.
도면의 주요 부분에 대한 부호의 설명
10: 반도체 기판 12: 소자 분리 영역
14a, 14b: 웰 16: 게이트 절연막
18: 게이트 전극 19: 절연막
20: 측벽 절연막 22: 소스/드레인 확산층
24: 트랜지스터 25: SiON막
26: 실리콘 산화막 27: 층간 절연막
34: 실리콘 산화막 36: 하부 전극
36a: 산화알루미늄막 36b: Pt막
38: 강유전체막 40: 상부 전극
40a: IrOX막 40b: IrOY막
42: 강유전체 커패시터 44: 배리어막
46: 배리어막 48: 실리콘 산화막
49: 층간 절연막 50a, 50b: 컨택트 홀
52a, 52b: 컨택트 홀 54a, 54b: 도체 플러그
56: 제 1 금속 배선층 56a, 56b, 56c: 배선
58: 배리어막 60: 실리콘 산화막
61: 실리콘 산화막 62: 배리어막
64: 실리콘 산화막 66: 층간 절연막
68: 컨택트 홀 70: 도체 플러그
72: 제 2 금속 배선층 72a, 72b: 배선
74: 실리콘 산화막 76: 실리콘 산화막
78: 배리어막 80: 실리콘 산화막
82: 층간 절연막 84a, 84b: 컨택트 홀
86a, 86b: 도체 플러그 88: 제 3 금속 배선층
88a, 88b: 배선 90: 실리콘 산화막
92: 실리콘 질화막 93: 적층막
94: 폴리이미드 수지막 96, 96a, 96a : 개구부
98: 포토레지스트막 100: 포토레지스트막
102: 포토레지스트막 104: SiON막
106: 포토레지스트막 108: 개구부
110: 결함 부분 112: 실리콘 산화막
114: 배리어막 116: 배리어막
118: 실리콘 산화막 120a, 120b: 컨택트 홀
122: SiON막 210: 반도체 기판
212: 소자 분리 영역 214a, 214b: 웰
216: 게이트 절연막 218: 게이트 전극
219: 실리콘 산화막 220: 측벽 절연막
222: 소스/드레인 확산층 224: 트랜지스터
225: SiON막 226: 실리콘 산화막
227: 층간 절연막 228: 배리어막
230a, 230b: 컨택트 홀 232a, 232b: 도체 플러그
234: Ir막 236: 하부 전극
238: 강유전체막 240: 상부 전극
242: 강유전체 커패시터 244: SiON막
246: 배리어막 248: 실리콘 산화막
250: 배리어막 252: 실리콘 산화막
253: 층간 절연막 254a, 254b: 컨택트 홀
256a, 256b: 도체 플러그 258a, 258b: 배선
260, 260a, 260b: 실리콘 산화막 262: 배리어막
264: 실리콘 산화막 265: 층간 절연막
268: 컨택트 홀 270: 도체 플러그
272: 배선 274: 실리콘 산화막
276: 배리어막 278: 실리콘 산화막
280a, 280b: 배선 홈 282a, 282b: Cu배선
284: 층간 절연막 285: 배선 홈
286: Cu배선 288: 실리콘 산화막
289: 컨택트 홀 290: 도체 플러그
292: 본딩패드 294: 실리콘 산화막
296: 실리콘 질화막 298: 폴리이미드 수지막
299, 299a, 299b: 개구부 300: 쇼트(short)
302: FeRAM 칩 영역 304: 스크라이브부
306: FeRAM 셀부 308: FeRAM의 주변 회로부
310: 논리 회로부 312: 논리 회로의 주변 회로부
314: 패드부 316: 스크라이브부·패드부간 경계부
318: 패드부·회로부간 경계부 320: 회로부·회로부간 경계부
322: 내습링 324: 층간 절연막
326: 배선층 328: 배리어막
330: 층간 절연막 332: 컨택트 홀
334: 도체 플러그 336: 배선층
338: 도체 플러그의 결손 400: 층간 절연막
402: 하부 전극 404: 강유전체막
406: 상부 전극 408: 강유전체 커패시터
410: SOG막 412: 배선
414: 산화알루미늄막 416: 층간 절연막
418: 배리어막 420: 포토레지스트막
422a, 422b: 컨택트 홀 424: 금속막
426: 포토레지스트막 428a, 428b: 배선
430: 도체 플러그 432: 층간 절연막
434: 배선 436: 층간 절연막
438: 배리어막 440: 배리어막
442: Al배선 444: 도체 플러그
446: 컨택트 홀
[제 1 실시예]
본 발명의 제 1 실시예에 의한 반도체 장치 및 그 제조 방법을 도 1 내지 도 39를 사용하여 설명한다.
(반도체 장치)
우선, 본 실시예에 의한 반도체 장치에 대해서 도 1 내지 도 23을 사용하여 설명한다.
처음에, 본 실시예에 의한 반도체 장치의 칩 구성에 대해서 도 1 및 도 2를 사용하여 설명한다. 도 1은 본 실시예에 의한 반도체 장치의 칩 구성을 나타내는 평면도, 도 2는 본 실시예에 의한 반도체 장치의 칩 표층의 에리어 구성을 나타내는 평면도이다. 도 1의 (b)는 1쇼트에서의 FeRAM 칩 영역을 나타낸 평면도이고, 도 1의 (a)는 도 1의 (b)에서의 FeRAM 칩 영역을 확대하여 나타낸 평면도이다. 도 2의 (a)는 도 1의 (a)의 X-X'선에 따른 칩 표층의 에리어 구성을 나타내는 평면도이고, 도 2의 (b)는 도 1의 (a)의 Y-Y'선에 따른 칩 표층의 에리어 구성을 나타내는 평면도이다.
도 1에 나타낸 바와 같이, 반도체 기판(10)에는 쇼트(300)마다 복수의 FeRAM 칩 영역(302)이 형성되어 있다. 인접하는 FeRAM 칩 영역(302) 사이에는 각 FeRAM 칩 영역(302)을 FeRAM 칩으로 개편화(個片化)하기 위한 절단 영역인 스크라이브 부(304)가 설치되어 있다.
FeRAM 칩 영역(302)에는 FeRAM 셀이 형성된 FeRAM 셀부(306), FeRAM의 주변 회로가 형성된 주변 회로부(308), 논리 회로가 형성된 논리 회로부(310), 및 논리 회로의 주변 회로가 형성된 주변 회로부(312)가 각각 설치되어 있다. 또한, FeRAM 칩 영역(302)의 둘레부에는 칩 회로와 외부 회로를 접속하기 위한 본딩패드가 형성된 패드부(314)가 설치되어 있다. 또한, 패드부(314)는 FeRAM 패키지의 종류 등에 따라, 사각형 형상의 FeRAM 칩 영역(302) 둘레부의 모든 변에 걸쳐 형성되어 있을 수도 있고, 대향하는 1세트의 변에만 형성되어 있을 수도 있다.
도 1의 (a)에서의 X-X'선에 따른 칩 표층의 에리어 구성은, 도 2의 (a)에 나타낸 바와 같이, X측으로부터 X'측을 향하여 차례로, 스크라이브부(304), 스크라이브부·패드부간 경계부(316), 패드부(314), 패드부·회로부간 경계부(318), FeRAM 셀부(306), 회로부·회로부간 경계부(320), 논리 회로부(310), 패드부·회로부간 경계부(318), 패드부(314), 스크라이브부·패드부간 경계부(316), 스크라이브부(304)로 되어 있다.
도 1의 (a)에서의 Y-Y'선에 따른 칩 표층의 에리어 구성은, 도 2의 (b)에 나타낸 바와 같이, Y측으로부터 Y'측을 향하여 차례로, 스크라이브부(304), 스크라이브부·패드부간 경계부(316), 패드부(314), 패드부·회로부간 경계부(318), FeRAM 셀부(306), 회로부·회로부간 경계부(320), FeRAM의 주변 회로부(308), 회로부·회로부간 경계부(320), 논리 회로의 주변 회로부(312), 패드부·회로부간 경계부(318), 패드부(314), 스크라이브부·패드부간 경계부(316), 스크라이브부(304)로 되어 있다.
다음으로, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 3 내지 도 6을 사용하여 설명한다. 도 3 및 도 4는 본 실시예에 의한 반도체 장치의 구조를 나타내는 단면도, 도 5 및 도 6은 본 실시예에 의한 반도체 장치에서 배리어막이 형성되어 있는 범위를 나타내는 평면도이다. 또한, 도 4에서는 FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸치는 단면 구조를 그대로 나타내고 있지만, 도 3에서는 편의상, FeRAM 칩 영역(302)을 구성하는 FeRAM 칩부(306), 주변 회로부(308), 패드부(314)를 합쳐서 간략화한 단면 구조를 나타내고 있다.
도 3에 나타낸 바와 같이, 예를 들어 실리콘으로 이루어지는 반도체 기판(10) 위에는 소자 영역을 획정하는 소자 분리 영역(12)이 형성되어 있다. 소자 분리 영역(12)이 형성된 반도체 기판(10) 내에는 웰(14a, 14b)이 형성되어 있다.
웰(14a, 14b)이 형성된 반도체 기판(10) 위에는 게이트 절연막(16)을 통하여 게이트 전극(게이트 배선)(18)이 형성되어 있다. 게이트 전극(18)은 예를 들어 폴리실리콘막 위에 텅스텐 실리사이드막 등의 금속 실리사이드막이 적층된 폴리사이드 구조를 갖고 있다. 게이트 전극(18) 위에는 실리콘 산화막으로 이루어지는 절연막(19)이 형성되어 있다. 게이트 전극(18) 및 절연막(19)의 측벽 부분에는 측벽 절연막(20)이 형성되어 있다.
측벽 절연막(20)이 형성된 게이트 전극(18)의 양측에는 소스/드레인 확산층(22)이 형성되어 있다. 이와 같이 하여, 게이트 전극(18)과 소스/드레인 확산층(22)을 갖는 트랜지스터(24)가 구성되어 있다. 트랜지스터(24)의 게이트 길이는 예를 들어 0.35㎛, 또는 예를 들어 0.11∼0.18㎛로 설정되어 있다.
트랜지스터(24)가 형성된 반도체 기판(10) 위에는 예를 들어 막 두께 200㎚의 SiON막(25)과, 예를 들어 막 두께 600㎚의 실리콘 산화막(26)이 차례로 적층되어 있다. 이와 같이 하여, SiON막(25)과 실리콘 산화막(26)을 차례로 적층하여 이루어지는 층간 절연막(27)이 형성되어 있다. 층간 절연막(27)의 표면은 평탄화되어 있다.
층간 절연막(27) 위에는 예를 들어 막 두께 100㎚의 실리콘 산화막(34)이 형성되어 있다. 평탄화된 층간 절연막(27) 위에 실리콘 산화막(34)이 형성되어 있기 때문에, 실리콘 산화막(34)은 평탄하게 되어 있다.
실리콘 산화막(34) 위에는 강유전체 커패시터(42)의 하부 전극(36)이 형성되어 있다. 하부 전극(36)은 예를 들어 막 두께 20∼50㎚의 산화알루미늄막(36a)과 막 두께 100∼200㎚의 Pt막(36b)을 차례로 적층하여 이루어지는 적층막에 의해 구성되어 있다. 여기서는, Pt막(36b)의 막 두께는 165㎚로 설정되어 있다.
하부 전극(36) 위에는 강유전체 커패시터(42)의 강유전체막(38)이 형성되어 있다. 강유전체막(38)으로서는 예를 들어 막 두께 100∼250㎚의 PbZr1 - XTiXO3막(PZT막)이 사용되고 있다. 여기서는, 강유전체막(38)에는 막 두께 150㎚의 PZT막이 사용되고 있다.
강유전체막(38) 위에는 강유전체 커패시터(42)의 상부 전극(40)이 형성되어 있다. 상부 전극(40)은 예를 들어 막 두께 25∼75㎚의 IrOX막(40a)과, 막 두께 150 ∼250㎚의 IrOY막(40b)을 차례로 적층하여 이루어지는 적층막에 의해 구성되어 있다. 여기서는, IrOX막(40a)의 막 두께는 50㎚로 설정되고, IrOY막(40b)의 막 두께는 200㎚로 설정되어 있다. 또한, IrOY막(40b)의 산소의 조성비 Y는 IrOX막(40a)의 산소의 조성비 X보다 높게 설정되어 있다.
이와 같이 하여, 하부 전극(36)과 강유전체막(38)과 상부 전극(40)으로 이루어지는 강유전체 커패시터(42)가 구성되어 있다.
강유전체막(38) 위 및 상부 전극(40) 위에는 강유전체막(38) 및 상부 전극(40)의 상면 및 측면을 덮도록 배리어막(44)이 형성되어 있다. 배리어막(44)으로서는 예를 들어 20∼100㎚의 산화알루미늄(Al2O3)막이 사용되고 있다.
배리어막(44)은 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 강유전체 커패시터(42)의 강유전체막(38)에 수소나 수분이 도달하면, 강유전체막(38)을 구성하는 금속산화물이 수소나 수분에 의해 환원되어, 강유전체 커패시터(42)의 전기 특성이 열화된다. 강유전체막(38) 및 상부 전극(40)의 상면 및 측면을 덮도록 배리어막(44)을 형성함으로써, 강유전체막(38)에 수소 및 수분이 도달하는 것이 억제되기 때문에, 강유전체 커패시터(42)의 전기적 특성의 열화를 억제하는 것이 가능하게 된다.
배리어막(44)에 의해 덮인 강유전체 커패시터(42) 위 및 실리콘 산화막(34) 위에는 배리어막(46)이 형성되어 있다. 배리어막(46)으로서는 예를 들어 막 두께 20∼100㎚의 산화알루미늄막이 사용되고 있다.
배리어막(46)은 배리어막(44)과 동일하게, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다.
배리어막(46) 위에는 예를 들어 막 두께 1500㎚의 실리콘 산화막(48)이 형성되어 있다. 실리콘 산화막(48)의 표면은 평탄화되어 있다. 실리콘 산화막(48)은 예를 들어 CVD법, MOCVD법 등의 기상(氣相) 성장법에 의해 형성된 것이다.
실리콘 산화막(34), 배리어막(46), 및 실리콘 산화막(48)에 의해 층간 절연막(49)이 구성되어 있다.
실리콘 산화막(48), 배리어막(46), 실리콘 산화막(34), 및 층간 절연막(27)에는 소스/드레인 확산층(22)에 이르는 컨택트 홀(50a, 50b)이 각각 형성되어 있다. 또한, 실리콘 산화막(48), 배리어막(46), 및 배리어막(44)에는 상부 전극(40)에 이르는 컨택트 홀(52a)이 형성되어 있다. 또한, 실리콘 산화막(48), 배리어막(46), 및 배리어막(44)에는 하부 전극(36)에 이르는 컨택트 홀(52b)이 형성되어 있다.
컨택트 홀(50a, 50b) 내에는 예를 들어 막 두께 20㎚의 Ti막과, 예를 들어 막 두께 50㎚의 TiN막을 차례로 적층하여 이루어지는 배리어 메탈막(도시 생략)이 형성되어 있다. 배리어 메탈막 중 Ti막은 컨택트 저항을 저감하기 위해 형성되고, TiN막은 도체 플러그 재료의 텅스텐의 확산을 방지하기 위해 형성되어 있다. 후술하는 컨택트 홀의 각각에 형성되는 배리어 메탈막에 대해서도, 동일한 목적에서 형성되어 있다.
배리어 메탈막이 형성된 컨택트 홀(50a, 50b) 내에는 텅스텐으로 이루어지는 도체 플러그(54a, 54b)가 각각 매립되어 있다.
실리콘 산화막(48) 위 및 컨택트 홀(52a) 내에는 도체 플러그(54a)와 상부 전극(40)에 전기적으로 접속된 배선(56a)이 형성되어 있다. 또한, 실리콘 산화막(48) 위 및 컨택트 홀(52b) 내에는 하부 전극(36)에 전기적으로 접속된 배선(56b)이 형성되어 있다. 또한, 실리콘 산화막(48) 위에는 도체 플러그(54b)에 전기적으로 접속된 배선(56c)이 형성되어 있다. 배선(56a, 56b, 56c)(제 1 금속 배선층(56))은 예를 들어 막 두께 150㎚의 TiN막, 막 두께 550㎚의 AlCu 합금막, 막 두께 5㎚의 Ti막, 및 막 두께 150㎚의 TiN막을 차례로 적층하여 이루어지는 적층막에 의해 구성되어 있다.
이와 같이 하여, 트랜지스터(24)의 소스/드레인 확산층(22)과 강유전체 커패시터(42)의 상부 전극(40)이 도체 플러그(54a) 및 배선(56a)을 통하여 전기적으로 접속되고, 1개의 트랜지스터(24) 및 1개의 강유전체 커패시터(42)를 갖는 FeRAM의 1T1C형 메모리 셀이 구성되어 있다. 실제로는, 복수의 메모리 셀이 FeRAM 칩의 메모리 셀 영역에 배열되어 있다.
배선(56a, 56b, 56c)이 형성된 실리콘 산화막(48) 위에는 배선(56a, 56b, 56c)의 상면 및 측면을 덮도록, 배리어막(58)이 형성되어 있다. 배리어막(58)으로서는 예를 들어 20㎚의 산화알루미늄막이 사용되고 있다.
배리어막(58)은 배리어막(44, 46)과 동일하게, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 또한, 배리어막(58)은 플라스마에 의한 손상을 억제하기 위해서도 사용되고 있다.
배리어막(58) 위에는 예를 들어 막 두께 2600㎚의 실리콘 산화막(60)이 형성되어 있다. 실리콘 산화막(60)의 표면은 평탄화되어 있다. 평탄화된 실리콘 산화막(60)은 배선(56a, 56b, 56c) 위에 예를 들어 1000㎚의 막 두께로 잔존되어 있다.
실리콘 산화막(60) 위에는 예를 들어 막 두께 100㎚의 실리콘 산화막(61)이 형성되어 있다. 평탄화된 실리콘 산화막(60) 위에 실리콘 산화막(61)이 형성되어 있기 때문에, 실리콘 산화막(61)은 평탄하게 되어 있다.
실리콘 산화막(61) 위에는 배리어막(62)이 형성되어 있다. 배리어막(62)으로서는 예를 들어 막 두께 20∼70㎚의 산화알루미늄막이 사용되고 있다. 여기서는, 배리어막(62)으로서, 막 두께 50㎚의 산화알루미늄막이 사용되고 있다. 평탄한 실리콘 산화막(61) 위에 배리어막(62)이 형성되어 있기 때문에, 배리어막(62)은 평탄하게 되어 있다.
배리어막(62)은 배리어막(44, 46, 58)과 동일하게, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 또한, 배리어막(62)은 평탄한 실리콘 산화막(61) 위에 형성되어 있기 때문에 평탄하게 되어 있고, 배리어막(44, 46, 58)과 비교하여, 매우 양호한 피복성에 의해 형성되어 있다. 따라서, 이러한 평탄한 배리어막(62)에 의해, 수소 및 수분의 확산을 더 확실하게 방지할 수 있다. 또한, 실제로는, 배리어막(62)은 강유전체 커패시터(42)를 갖는 복수의 메모리 셀이 배열된 FeRAM 셀부(306)뿐만 아니라, FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되어 있는 동시에, 인접하는 FeRAM 칩 영역(302)에까지 걸쳐 형성되어 있다. 이 점에 대해서는 후술한다.
배리어막(62) 위에는 예를 들어 막 두께 50∼100㎚의 실리콘 산화막(64)이 형성되어 있다. 여기서는, 실리콘 산화막(64)의 막 두께는 100㎚로 설정되어 있다. 실리콘 산화막(64)은 후술하는 배선(72a, 72b)을 형성할 때의 에칭 스톱퍼막으로서 기능한다. 이 실리콘 산화막(64)에 의해 배리어막(62)이 보호되고, 배선(72a, 72b)을 형성할 때의 에칭에 의해 배리어막(62)의 막 두께가 감소되며, 또는 배리어막(62)이 제거되는 것을 방지할 수 있다. 이에 따라, 배리어막(62)의 수소 및 수분의 확산 기능이 열화되는 것을 방지할 수 있다.
이와 같이 하여, 배리어막(58), 실리콘 산화막(60), 실리콘 산화막(61), 배리어막(62), 및 실리콘 산화막(64)에 의해 층간 절연막(66)이 구성되어 있다.
층간 절연막(66)에는 배선(56c)에 이르는 컨택트 홀(68)이 형성되어 있다.
컨택트 홀(68) 내에는 예를 들어 막 두께 20㎚의 Ti막과, 예를 들어 막 두께 50㎚의 TiN막을 차례로 적층하여 이루어지는 배리어 메탈막(도시 생략)이 형성되어 있다. 또한, Ti막을 형성하지 않고, TiN막으로 이루어지는 배리어 메탈막을 형성할 수도 있다.
배리어 메탈막이 형성된 컨택트 홀(68) 내에는 텅스텐으로 이루어지는 도체 플러그(70)가 매립되어 있다.
층간 절연막(66) 위에는 배선(72a)이 형성되어 있다. 또한, 층간 절연막(66) 위에는 도체 플러그(70)에 전기적으로 접속된 배선(72b)이 형성되어 있다. 배선(72a, 72b)(제 2 금속 배선층(72))은 예를 들어 막 두께 50㎚의 TiN막, 막 두께 500㎚의 AlCu 합금막, 막 두께 5㎚의 Ti막, 및 막 두께 150㎚의 TiN막을 차례로 적층하여 이루어지는 적층막에 의해 구성되어 있다. 또한, AlCu 합금막 아래의 TiN막은 형성하지 않을 수도 있다.
층간 절연막(66) 위 및 배선(72a, 72b) 위에는 예를 들어 막 두께 2200㎚의 실리콘 산화막(74)이 형성되어 있다. 실리콘 산화막(74)의 표면은 평탄화되어 있다.
실리콘 산화막(74) 위에는 예를 들어 막 두께 100㎚의 실리콘 산화막(76)이 형성되어 있다. 평탄화된 실리콘 산화막(74) 위에 실리콘 산화막(76)이 형성되어 있기 때문에, 실리콘 산화막(76)은 평탄하게 되어 있다.
실리콘 산화막(76) 위에는 배리어막(78)이 형성되어 있다. 배리어막(78)으로서는 예를 들어 막 두께 20∼100㎚의 산화알루미늄막이 사용되고 있다. 여기서는, 배리어막(78)로서, 막 두께 50㎚의 산화알루미늄막이 사용되고 있다. 평탄한 실리콘 산화막(76) 위에 배리어막(78)이 형성되어 있기 때문에, 배리어막(78)은 평탄하게 되어 있다.
배리어막(78)은 배리어막(44, 46, 58, 62)과 동일하게, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 또한, 배리어막(78)은 평탄한 실리콘 산화막(76) 위에 형성되어 있기 때문에 평탄하게 되어 있고, 배리어막(62)과 동일하게, 배리어막(44, 46, 58)과 비교하여 매우 양호한 피복성에 의해 형성되어 있다. 따라서, 이러한 평탄한 배리어막(78)에 의해, 수소 및 수분의 확산을 더 확실하게 방지할 수 있다. 또한, 실제로는, 배리어막(78)은 배리어막(62)과 동일하게, 강유전체 커패시터(42)를 갖는 복수의 메모리 셀이 배열된 FeRAM 셀부(306)뿐만 아니라, FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되어 있는 동시에, 인접하는 FeRAM 칩 영역(302)에까지 걸쳐 형성되어 있다. 이 점에 대해서는 후술한다.
배리어막(78) 위에는 예를 들어 막 두께 50∼100㎚의 실리콘 산화막(80)이 형성되어 있다. 여기서는, 실리콘 산화막(80)의 막 두께는 100㎚로 설정되어 있다. 실리콘 산화막(80)은 후술하는 배선(88a, 88b)을 형성할 때의 에칭 스톱퍼막으로서 기능한다. 이 실리콘 산화막(80)에 의해 배리어막(78)이 보호되고, 배선(88a, 88b)을 형성할 때의 에칭에 의해 배리어막(78)의 막 두께가 감소되며, 또는 배리어막(62)이 제거되는 것을 방지할 수 있다. 이에 따라, 배리어막(78)의 수소 및 수분의 확산 기능이 열화되는 것을 방지할 수 있다.
이와 같이 하여, 실리콘 산화막(74), 실리콘 산화막(76), 배리어막(78), 및 실리콘 산화막(80)에 의해 층간 절연막(82)이 구성되어 있다.
층간 절연막(82)에는 배선(72a, 72b)에 이르는 컨택트 홀(84a, 84b)이 각각 형성되어 있다.
컨택트 홀(84a, 84b) 내에는 예를 들어 막 두께 20㎚의 Ti막과, 예를 들어 막 두께 50㎚의 TiN막을 차례로 적층하여 이루어지는 배리어 메탈막(도시 생략)이 형성되어 있다. 또한, Ti막을 형성하지 않고, TiN막으로 이루어지는 배리어 메탈막을 형성할 수도 있다.
배리어 메탈막이 형성된 컨택트 홀(84a, 84b) 내에는 텅스텐으로 이루어지는 도체 플러그(86a, 86b)가 각각 매립되어 있다.
도체 플러그(86a, 86b)가 매립된 층간 절연막(82) 위에는 도체 플러그(86a) 에 전기적으로 접속된 배선(88a), 및 도체 플러그(86b)에 전기적으로 접속된 배선(본딩패드)(88b)이 형성되어 있다. 배선(88a, 88b)(제 3 금속 배선층(88))은 예를 들어 막 두께 50㎚의 TiN막, 막 두께 500㎚의 AlCu 합금막, 및 막 두께 150㎚의 TiN막을 차례로 적층하여 이루어지는 적층막에 의해 구성되어 있다. 또한, AlCu 합금막 아래의 TiN막은 형성하지 않을 수도 있다.
층간 절연막(82) 위 및 배선(88a, 88b) 위에는 예를 들어 막 두께 100∼300㎚의 실리콘 산화막(90)이 형성되어 있다. 여기서는, 실리콘 산화막(90)의 막 두께는 100㎚로 설정되어 있다.
실리콘 산화막(90) 위에는 예를 들어 막 두께 350㎚의 실리콘 질화막(92)이 형성되어 있다.
이와 같이 하여, 층간 절연막(82) 위 및 배선(88a, 88b) 위에 실리콘 산화막(90)과 실리콘 질화막(92)을 차례로 적층하여 이루어지는 적층막(93)이 형성되어 있다.
실리콘 질화막(92) 위에는 예를 들어 막 두께 2∼6㎛의 폴리이미드 수지막(94)이 형성되어 있다.
폴리이미드 수지막(94), 실리콘 질화막(92), 및 실리콘 산화막(90)에는 배선(본딩패드)(88b)에 이르는 개구부(96)가 형성되어 있다. 즉, 실리콘 질화막(92) 및 실리콘 산화막(90)에는 배선(본딩패드)(88b)에 이르는 개구부(96a)가 형성되어 있다. 폴리이미드 수지막(94)에는 실리콘 질화막(92) 및 실리콘 산화막(90)에 형성된 개구부(96a)를 포함하는 영역에 개구부(96b)가 형성되어 있다.
배선(본딩패드)(88b)에는 개구부(96)를 통하여, 외부 회로(도시 생략)가 전기적으로 접속된다.
여기서, 본 실시예에 의한 반도체 장치에서의 배리어막(62, 78)에 대해서 도 4 내지 도 6을 사용하여 상세하게 설명한다. 도 4는 도 2의 (a)에 나타낸 에리어 구성에 대응하는 본 실시예에 의한 반도체 장치의 구조를 나타내는 단면도이다. 도 5 및 도 6은 각각 본 실시예에 의한 반도체 장치에서 배리어막(62, 78)이 형성되어 있는 범위를 나타내는 평면도이다.
도 4에 나타낸 바와 같이, 반도체 기판(10) 위에는 FeRAM 셀부(306), 논리 회로부(310)에 있어서, 트랜지스터(24)가 형성되어 있다.
트랜지스터(24)가 형성된 반도체 기판(10) 위에는 전면(全面)에 층간 절연막(27)이 형성되어 있다.
층간 절연막(27) 위에는 FeRAM 셀부(306)에 있어서, 강유전체 커패시터(42)가 형성되어 있다.
강유전체 커패시터(42)가 형성된 층간 절연막(27) 위에는 전면에 층간 절연막(49)이 형성되어 있다.
층간 절연막(49) 위에는 FeRAM 셀부(306), 논리 회로부(310), 및 패드부(314)에 있어서, 제 1 금속 배선층(56)이 형성되어 있다. FeRAM 셀부(306)에서의 제 1 금속 배선층(56)은 도체 플러그를 통하여, 강유전체 커패시터(42)의 상부 전극(40), 하부 전극(36), 또는 트랜지스터(24)에 적절하게 전기적으로 접속되어 있다. 논리 회로부(310)에서의 제 1 금속 배선층(56)은 도체 플러그를 통하여, 트 랜지스터(24)에 적절하게 전기적으로 접속되어 있다.
제 1 금속 배선층(56)이 형성된 층간 절연막(49) 위에는 전면에 층간 절연막(66)이 형성되어 있다.
층간 절연막(66)을 구성하는 배리어막(62)은, 도 4 및 도 5에 나타낸 바와 같이, FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되어 있는 동시에, 인접하는 FeRAM 칩 영역(302)에까지 걸쳐 형성되어 있다. 즉, 배리어막(62)은 스크라이브부(304), FeRAM 셀부(306), FeRAM의 주변 회로부(308), 논리 회로부(310), 논리 회로의 주변 회로부(312), 패드부(314), 이들의 경계부인 스크라이브부·패드부간 경계부(316), 패드부·회로부간 경계부(318), 및 회로부·회로부간 경계부(320)에 걸쳐 형성되어 있다.
층간 절연막(66) 위에는 FeRAM 셀부(306), 논리 회로부(310), 및 패드부(314)에 있어서, 제 2 금속 배선층(72)이 형성되어 있다. 제 2 금속 배선층(72)은 도체 플러그를 통하여, 적절하게 전기적으로 제 1 금속 배선층(56)에 전기적으로 접속되어 있다.
제 2 금속 배선층(72)이 형성된 층간 절연막(66) 위에는 전면에 층간 절연막(82)이 형성되어 있다.
층간 절연막(82)을 구성하는 배리어막(78)은, 도 4 및 도 6에 나타낸 바와 같이, FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되어 있는 동시에, 인접하는 FeRAM 칩 영역(302)에까지 걸쳐 형성되어 있다. 즉, 배리어막(78)은 스크라이브부(304), FeRAM 셀부(306), FeRAM의 주변 회로부(308), 논리 회로부(310), 논리 회로의 주변 회로부(312), 패드부(314), 이들의 경계부인 스크라이브부·패드부간 경계부(316), 패드부·회로부간 경계부(318), 및 회로부·회로부간 경계부(320)에 걸쳐 형성되어 있다.
층간 절연막(82) 위에는 FeRAM 셀부(306), 논리 회로부(310), 및 패드부(314)에 있어서, 제 3 금속 배선층(88)이 형성되어 있다. 패드부(314)에서의 제 3 금속 배선층(88)은 본딩패드(88b)로 되어 있다. 제 3 금속 배선층(88)은 도체 플러그를 통하여, 적절하게 전기적으로 제 2 금속 배선층(72)에 전기적으로 접속되어 있다.
제 3 금속 배선층(88)이 형성된 층간 절연막(82) 위에는 적층막(93)이 형성되어 있다.
적층막(93) 위에는 폴리이미드 수지막(94)이 형성되어 있다.
패드부(314)에서의 적층막(93) 및 폴리이미드 수지막(94)에는 본딩패드(88b)에 이르는 개구부(96)가 형성되어 있다.
스크라이브부·패드부간 경계부(316)에서의 층간 절연막(27, 49, 66, 82, 93) 중에는 FeRAM 칩으로의 습도의 영향을 억제하기 위한 내습링(322)이 형성되어 있다. 내습링(322)은 층간 절연막(27, 49, 66, 82, 93) 중에 형성된 금속 배선층, 도체 플러그와 동일한 금속층 등에 의해 구성되어 있다. 내습링(322)은 FeRAM 칩 영역(302)에서의 배선 등과 단락(短絡)하지 않도록 구성되어 있다.
이와 같이 하여, 본 실시예에 의한 반도체 장치가 구성되어 있다.
본 실시예에 의한 반도체 장치는, 수소 및 수분의 확산을 방지하는 배리어막 으로서, 배리어막(44, 46, 58)에 더하여, 강유전체 커패시터(42)의 상방에 형성된 제 1 금속 배선층(56)(배선(56a, 56b, 56c))과 제 2 금속 배선층(72)(배선(72a, 72b)) 사이에 형성된 평탄한 배리어막(62)과, 제 2 금속 배선층(72)(배선(72a, 72b))과 제 3 금속 배선층(88)(배선(88a, 88b)) 사이에 형성된 평탄한 배리어막(78)을 갖는 것에 주된 특징이 있다.
강유전체 커패시터를 갖는 반도체 장치에 있어서, 수소나 수분에 의한 강유전체 커패시터의 전기적 특성의 열화를 방지하는 유효한 수단으로서, 강유전체 커패시터의 상방에 수소나 수분의 확산을 방지하는 산화알루미늄 등으로 이루어지는 배리어막을 형성하는 것이 생각된다.
여기서, 표면에 단차나 경사가 생기는 층간 절연막 등의 하지(下地) 위에 배리어막을 형성한 경우에는, 배리어막의 피복성이 별로 양호하지 않기 때문에, 배리어막에서 수소나 수분의 확산을 충분히 방지할 수 없다. 수소나 수분이 강유전체 커패시터의 강유전체막에 이르면, 수소나 수분에 의해 강유전체막의 강유전성이 저하 또는 소실되고, 강유전체 커패시터의 전기적 특성이 열화되게 된다.
표면에 단차나 경사가 생기는 층간 절연막 등의 하지 위에 배리어막을 형성한 경우의 결점에 대해서 도 7 내지 도 16을 사용하여 상세하게 설명한다.
예를 들어 특허문헌 1과 같이 유기 절연막이나 SOG(Spin On Glass)막 등의 도포형 절연막을 배선층이나 강유전체 커패시터 등에 의한 요철(凹凸)을 포함하는 표면 위에 형성한 경우, 도포형 절연막의 표면을 충분히 평탄하게 하는 것은 곤란하다. 따라서, 도포형 절연막의 표면에는 단차나 경사가 생기게 된다.
도 7은 강유전체 커패시터를 매립하는 SOG막의 단면 관찰의 결과를 나타내는 투과형 전자 현미경 사진이다. 도 7에 나타낸 투과형 전자 현미경 사진에서는 층간 절연막(400) 위에 하부 전극(402)과 강유전체막(404)과 상부 전극(406)으로 이루어지는 강유전체 커패시터(408)가 형성되어 있다. 강유전체 커패시터(408)는 SOG막(410)에 의해 매립되어 있다. SOG막(410) 위에는 상부 전극(406)에 전기적으로 접속된 배선(412)이 형성되어 있다.
도 7에 나타낸 투과형 전자 현미경 사진으로부터 명확히 알 수 있듯이, SOG막(410)의 표면은 평탄하게 되어 있지 않고, 완만한 단차가 생긴다.
이와 같이 표면에 단차나 경사가 생기는 하지 위에 산화알루미늄막 등으로 이루어지는 배리어막을 형성한 경우, 배리어막의 막 두께가 불균일하게 된다.
예를 들어 도 8은 강유전체 커패시터에 의한 단차 위에 형성된 산화알루미늄막의 단면 관찰의 결과를 나타내는 투과형 전자 현미경 사진이다.
도 8에 나타낸 투과형 전자 현미경 사진으로부터 명확히 알 수 있듯이, 상부 전극(406)의 거의 수평한 면 위에는 50㎚의 산화알루미늄막(414)이 거의 균일하게 형성되어 있다. 한편, 상부 전극(406)의 측단부의 경사면 위에서는 도면 중 화살표가 삽입된 구간에 있어서, 경사면을 따라 하방(下方)을 향함에 따라 산화알루미늄막(414)의 막 두께가 감소되고 있다.
상술한 바와 같이, 예를 들어 특허문헌 1과 같이 유기 절연막이나 SOG막 등의 도포형 절연막 위에 배리어막을 형성한 경우에는, 배리어막의 막 두께에 후막(厚膜)이 생기게 된다. 이러한 경우, 후술하는 결점이 생기게 된다.
도 9 및 도 10은 도포형 절연막 위에 배리어막을 형성한 경우의 결점을 설명하는 공정 단면도이다.
우선, 층간 절연막(400) 위에 하부 전극(402)과 강유전체막(404)과 상부 전극(406)으로 이루어지는 강유전체 커패시터(408)를 형성한다(도 9의 (a) 참조).
다음으로, 강유전체 커패시터(408)가 형성된 층간 절연막(400) 위에 유기 절연막이나 SOG막 등의 도포형 절연막으로 이루어지는 층간 절연막(416)을 형성한다(도 9의 (b) 참조). 층간 절연막(416)의 표면은 충분히 평탄해지지 않고, 층간 절연막(416)의 표면에는 단차나 경사가 생긴다.
다음으로, 층간 절연막(416) 위에 산화알루미늄막이나 산화티타늄막 등으로 이루어지는 배리어막(418)을 형성한다(도 9의 (c) 참조). 배리어막(418)은 MOCVD법 이외의 방법에 의해 형성하면, 층간 절연막(416)의 수평면과 비교하여, 층간 절연막(416)의 경사면에서 막 두께가 얇아진다.
다음으로, 포토리소그래피에 의해, 상부 전극(406), 하부 전극(402)에 이르는 컨택트 홀의 형성 예정 영역을 노출하고, 다른 영역을 덮는 포토레지스트막(420)을 형성한다(도 9의 (d) 참조).
다음으로, 포토레지스트막(420)을 마스크로서, 배리어막(418) 및 층간 절연막(416)을 에칭한다. 이와 같이 하여, 배리어막(418) 및 층간 절연막(416)에 상부 전극(406)에 이르는 컨택트 홀(422a), 및 하부 전극(402)에 이르는 컨택트 홀(422b)을 각각 형성한다(도 10의 (a) 참조).
다음으로, 전면(全面)에 배선을 형성하기 위한 금속막(424)을 형성한다(도 10의 (b) 참조).
다음으로, 포토리소그래피에 의해, 상부 전극(406), 하부 전극(402)에 접속되는 배선의 형성 예정 영역을 덮고, 다른 영역을 노출하는 포토레지스트막(426)을 형성한다(도 10의 (c) 참조).
다음으로, 포토레지스트막(426)을 마스크로 하여 금속막(424)을 에칭한다. 이와 같이 하여, 금속막(424)으로 이루어지고, 상부 전극(406)에 접속된 배선(428a), 및 금속막(424)으로 이루어지고, 하부 전극(402)에 접속된 배선(428b)이 형성된다(도 10의 (d) 참조).
배선(428a, 428b)을 형성하기 위해 금속막(424)을 에칭할 때에는, 배리어막(418)은 에칭 스톱퍼막으로서도 이용된다. 따라서, 배리어막(418)도 에칭되어, 막 두께가 감소된다. 이 때, 하지의 단차나 경사에 의해 배리어막(418)의 막 두께에 후막이 생기면, 막 두께가 얇은 부분에서는 에칭에 의해 현저하게 막 두께가 감소되고, 또한 배리어막(418)이 제거되는 경우가 있다. 이 결과, 배리어막(418)이 수소 및 수분의 확산을 방지하는 기능을 충분히 발휘할 수 없게 된다.
예를 들어 배리어막의 막 두께를 1OO㎚로 설정한 경우, 수평면 상에서는 에칭에 의해 50㎚의 막 두께만큼 제거되어 배리어막의 막 두께가 50㎚로 감소되는 것에 대해, 경사면 상에서는 에칭에 의해 배리어막이 제거된 결손이 생긴다. 또한, 배리어막의 막 두께를 200㎚로 설정한 경우, 수평면 상에서는 에칭에 의해 50㎚의 막 두께만큼 제거되어 배리어막의 막 두께가 150㎚로 감소되는 것에 대해, 경사면 상에서는 에칭에 의해 막 두께가 0∼50㎚로 감소되고, 배리어막이 제거된 결손이 일부에 생긴다.
또한, 상술한 결점에 더하여, 예를 들어 특허문헌 1과 같이 유기 절연막이나 SOG막 등의 도포형 절연막 위에 배리어막을 형성한 경우에는, 후술하는 결점도 생기게 된다.
도 11 내지 도 14는 도포형 절연막 위에 배리어막을 형성한 경우의 다른 결점을 설명하는 공정 단면도이다. 도 11 및 도 12는 막 두께 50㎚의 배리어막을 형성한 경우를 나타내고, 도 13 및 도 14은 막 두께 100㎚의 배리어막을 형성한 경우를 나타내고 있다.
우선, 막 두께 50㎚의 배리어막을 형성한 경우에 대해서 도 11 및 도 12를 사용하여 설명한다.
우선, 도체 플러그(430)가 매립된 층간 절연막(432) 위에 배선(434)을 형성한다(도 11의 (a) 참조).
다음으로, 배선(434)이 형성된 층간 절연막(432) 위에 유기 절연막이나 SOG막 등의 도포형 절연막으로 이루어지는 층간 절연막(436)을 형성한다(도 11의 (b) 참조). 층간 절연막(436)의 표면은 충분히 평탄해지지 않고, 층간 절연막(436)의 표면에는 단차나 경사가 생긴다.
다음으로, 층간 절연막(436) 위에 막 두께 50㎚의 배리어막(438)을 형성한다(도 11의 (c) 참조).
다음으로, 배리어막(438) 위에 층간 절연막(440)을 형성한다(도 11의 (d) 참조).
도 12는 도 11의 (c)에 나타낸 배리어막(438)을 확대하여 나타낸 단면도이다. 도면에 나타낸 바와 같이, 층간 절연막(436)의 수평면(H) 상에서는 배리어막(438)의 막 두께는 50㎚로 되어 있다. 한편, 층간 절연막(436)의 경사면(S)에서는 배리어막(438)의 막 두께는 실제로는 20㎚ 이하로 되어 있다. 이와 같이, 막 두께 50㎚의 배리어막(438)을 형성한 경우에는 피복성이 양호하지 않아 배리어막(438)의 막 두께가 부분적으로 얇아진다. 따라서, 배리어막(438)은 수소 및 수분의 확산을 방지하는 기능을 충분히 발휘할 수 없게 된다.
다음으로, 막 두께 100㎚의 배리어막을 형성한 경우에 대해서 도 13 및 도 14를 사용하여 설명한다.
우선, 도체 플러그(430)가 매립된 층간 절연막(432) 위에 배선(434)을 형성한다(도 13의 (a) 참조).
다음으로, 배선(434)이 형성된 층간 절연막(432) 위에 유기 절연막이나 SOG막 등의 도포형 절연막으로 이루어지는 층간 절연막(436)을 형성한다(도 13의 (b) 참조). 층간 절연막(436)의 표면은 충분히 평탄해지지 않고, 층간 절연막(436)의 표면에는 단차나 경사가 생긴다.
다음으로, 층간 절연막(436) 위에 막 두께 100㎚의 배리어막(438)을 형성한다(도 13의 (c) 참조).
다음으로, 배리어막(438) 위에 층간 절연막(440)을 형성한다(도 13의 (d) 참조).
도 14는 도 13의 (c)에 나타낸 배리어막(438)을 확대하여 나타낸 단면도이 다. 도면에 나타낸 바와 같이, 층간 절연막(436)의 수평면(H) 상에서는 배리어막(438)의 막 두께는 100㎚로 되어 있다. 한편, 층간 절연막(436)의 경사면(S)의 대부분에서는 배리어막(438)의 막 두께는 실제로는 20∼50㎚로 되어 있다. 그러나, 경사면(S) 중 가장 급준(急峻)한 부분에서는 배리어막(438)의 막 두께는 20㎚ 이하로 되어 있다.
이와 같이, 막 두께 100㎚의 배리어막(438)을 형성한 경우에는 막 두께 50㎚의 경우와 비교하여 피복성이 양호해진다. 그러나, 배리어막(438)의 막 두께가 20㎚ 이하와 막 두께가 얇아지는 부분이 여전히 존재하고 있다. 따라서, 배리어막(438)은 수소 및 수분의 확산을 방지하는 기능을 충분히 발휘할 수 없게 된다.
상술한 바와 같이 배리어막의 막 두께를 1OO㎚로 설정한 경우, 수평면 상에서의 막 두께는 1OO㎚로 되는 것에 대해, 경사면 상에서는 배리어막이 형성되지 않는 결손이 일부에 생긴다. 또한, 배리어막의 막 두께를 200㎚로 설정한 경우, 수평면 상에서의 막 두께는 200㎚로 되는 것에 대해, 경사면 상에서는 막 두께가 50∼100㎚로 된다.
표면에 완만한 단차가 존재하는 하지 위에 배리어막을 형성한 경우와 표면이 평탄한 하지 위에 배리어막을 형성한 경우의 비교 결과에 대해서 도 15를 사용하여 설명한다. 도 15는 승온 이탈 분석법(Thermal Desorption Spectroscopy, TDS)에 의한 배리어막의 평가 결과를 나타내는 그래프이다. 도 15에 있어서, 횡축(橫軸)은 기판 온도를 나타내고 있고, 종축(縱軸)은 시료로부터의 수소 이온의 석출량을 나타내고 있다. 또한, 도 15의 (a)의 종축의 자리수와 도 15의 (b)의 종축의 자리 수의 차이는 TDS에 의한 해석을 행한 시료 면적의 광협(廣狹)에 의한 것이다.
도 15의 (a)는 표면에 완만한 단차가 존재하고 있는 하지 위에 배리어막을 형성한 경우를 나타내고 있다. 시료로서는 실리콘 기판 위에 도포법에 의해 SOG막으로 형성하고, 그 후 스퍼터링법에 의해 전면에 배리어막으로서 산화알루미늄막을 형성한 것을 사용했다. 도 15의 (a)에 있어서, ●표시는 산화알루미늄막을 형성하지 않은 경우를 나타내고 있다. △표시는 산화알루미늄막의 막 두께가 20㎚인 경우를 나타내고 있다. □표시는 산화알루미늄막의 막 두께가 50㎚인 경우를 나타내고 있다. ◇표시는 산화알루미늄막의 막 두께가 1OO㎚인 경우를 나타내고 있다.
도 15의 (b)는 본 실시예에 의한 반도체 장치에서의 배리어막(62, 78)과 같이, 표면이 평탄한 하지 위에 배리어막을 형성한 경우를 나타내고 있다. 시료로서는 실리콘 기판 위에 플라스마 TEOSCVD법에 의해 실리콘 산화막을 형성하고, 그 후 스퍼터링법에 의해 전면에 배리어막으로서 산화알루미늄막을 형성한 것을 사용했다. 도 15의 (b)에 있어서, ●표시는 산화알루미늄막을 형성하지 않은 경우를 나타내고 있다. △표시는 산화알루미늄막의 막 두께가 1O㎚인 경우를 나타내고 있다. □표시는 산화알루미늄막의 막 두께가 20㎚인 경우를 나타내고 있다. ◇표시는 산화알루미늄막의 막 두께가 50㎚인 경우를 나타내고 있다. ○표시는 실리콘 기판만의 경우를 나타내고 있다.
도 15의 (a)로부터 명확히 알 수 있듯이, 표면에 완만한 단차가 존재하는 하지 위에 배리어막을 형성한 경우에는, 수소에 대한 충분한 배리어성을 얻을 수 없고, 수소가 확산되는 것을 배리어막에 의해 충분히 방지할 수 없음을 알 수 있다.
이에 대해, 도 15의 (b)로부터 명확히 알 수 있듯이, 표면이 평탄한 하지 위에 배리어막을 형성한 경우에서의 수소 이온의 석출량은 막 두께 10㎚, 20㎚, 50㎚ 중 어떤 경우도, 배리어막을 형성하지 않은 경우에서의 수소 이온의 석출량에 비해 현저하게 적어지고 있음을 알 수 있다. 이로부터, 본 실시예에 의한 반도체 장치와 같이 표면이 평탄한 하지 위에 배리어막을 형성한 경우에는, 수소에 대한 충분한 배리어성을 얻을 수 있고, 수소가 확산되는 것을 배리어막에 의해 확실하게 방지할 수 있다.
또한, 수분에 대한 배리어성은 기본적으로 수소에 대한 배리어성과 연동하고 있고, 수소에 대한 배리어성을 얻을 수 없는 경우에는, 수분에 대한 배리어성도 또한 얻을 수 없다. 도면에는 나타내지 않았지만, 수분에 대한 배리어성에 관하여 행한 TDS에 의한 평가 결과에 대해서도, 상술한 수소에 대한 배리어성에 관한 평가 결과와 동일한 결과가 얻어지고 있다. 또한, 물질의 크기라는 관점에서는 물보다도 수소가 더 작은 물질이기 때문에, 수소 및 물의 양자에 대하여 충분한 배리어성을 얻기 위해서는 충분히 평탄한 하지 위에 배리어막을 형성할 필요가 있다고 할 수 있다.
표면에 단차나 경사가 생기는 하지 위에 배리어막을 형성한 경우에 있어서, 수소 및 수분에 대한 충분한 배리어성을 얻기 위해서는 배리어막을 비교적 두꺼운 막 두께로 형성하는 것이 생각된다. 그러나, 배리어막을 예를 들어 막 두께 1OO㎚ 이상과 같이 비교적 두껍게 형성하면, 컨택트 홀을 형성하기 위한 에칭이 곤란해진다는 결점이 생긴다. 이하, 배리어막을 비교적 두껍게 형성한 경우에서의 결점에 대해서 도 16을 사용하여 설명한다.
도 16의 (a)에 나타낸 바와 같이, 강유전체 커패시터(408)의 상부 전극(406)과 Al배선(442)을 접속하는 도체 플러그(444)를 형성하는 경우에 있어서, 상부 전극(406)과 Al배선(442) 사이의 층간 절연막 중에 배리어막을 형성한다. 이 때, 배리어막의 막 두께가 비교적 두꺼우면, 도체 플러그(444)가 매립되는 컨택트 홀(446)을 형성하기 위한 에칭 시에 컨택트 홀(446) 저부(底部)의 폭이 좁아지고, 컨택트 저항이 상승하며, 또는 컨택트 불량이 발생한다.
도 16의 (b)는 도체 플러그(444)가 매립된 컨택트 홀(446)을 나타내는 단면도이다. Al배선(442) 측으로 되는 컨택트 홀(446) 상부의 폭을 Wt로 하고 상부 전극(406)이 노출하는 컨택트 홀(446) 저부의 폭을 Wb로 하며, 양자의 차 Wt-Wb를 H 시프트로 정의한다. 배리어막으로서 막 두께 1OO㎚의 산화알루미늄막을 형성한 경우, H 시프트는 150㎚로 되고, 컨택트 저항은 상승했다. 또한, 배리어막으로서 막 두께 200㎚의 산화알루미늄막을 형성한 경우, H 시프트는 300㎚ 이상으로 되고, 컨택트 불량이 발생했다.
이상, 상세하게 설명한 바와 같이, 예를 들어 특허문헌 1과 같이 유기 절연막이나 SOG막 등의 도포형 절연막 위에 배리어막을 형성한 경우, 즉 표면에 단차나 경사가 생기는 하지 위에 배리어막을 형성한 경우에는 배리어막의 막 두께를 비교적 얇게 해도 비교적 두껍게 해도, 상이한 결점이 생기게 되었다.
또한, SOG막은 일반적으로, 막 응력은 작지만, 막 중의 잔류 수분이 매우 많 은 것이 알려져 있다. 따라서, 층간 절연막으로서 SOG막을 사용한 경우에 있어서, 후공정에서 250℃ 이상의 열이 가해지면, SOG막 중의 수분이 강유전체 커패시터까지 도달하고, 강유전체 커패시터의 특성이 열화된다고 생각된다.
이러한 표면에 단차나 경사가 생기는 하지 위에 형성된 배리어막에 대하여, 본 실시예에 의한 반도체 장치에서의 평탄화된 절연막 위에 형성된 평탄한 배리어막은 피복성이 매우 양호하다. 따라서, 이러한 평탄한 배리어막에 의해 수소 및 수분을 확실하게 배리어하고, 수소 및 수분이 강유전체 커패시터의 강유전체막에 도달하는 것을 방지할 수 있다.
그러나, 강유전체 커패시터의 상방에 단순히 1층의 평탄한 배리어막을 형성한 경우에는, PTHS 시험에서 불량이 발생하는 등, 가혹한 환경 하에서 수소에 대한 내성이나 내습성을 충분히 확보할 수 없게 되는 경우가 있었다. 이것은 평탄한 배리어막의 하지층으로 되는 층간 절연막을 CMP법 등에 의해 평탄화할 때에 층간 절연막의 표면에 생긴 마이크로·스크래치에 의한 단차가 영향을 주고 있다고 생각된다. 즉, 층간 절연막의 표면에 생긴 마이크로·스크래치에 의한 단차 때문에 평탄한 배리어막에서도 피복성이 별로 양호하지 않은 결함 부분이 생기고 있고, 이러한 결함 부분이 평탄한 배리어막에 의해도 수소에 대한 내성이나 내습성을 충분히 확보할 수 없는 경우가 어떤 원인 중 하나로 되어 있다고 생각된다. 실제로는, 마이크로·스크래치에 의한 단차를 고려하여, CMP법 등에 의한 하지층의 평탄화 후에 예를 들어 막 두께 100㎚의 실리콘 산화막을 형성하고 있지만, 이러한 수법을 이용해도, 마이크로·스크래치에 의한 영향을 완전히 회피할 수는 없었다.
도 17은 강유전체 커패시터를 갖는 반도체 장치에서 형성된 평탄한 배리어막에 생기는 결함 부분을 나타내는 단면도이다. 또한, 도 17에 나타낸 반도체 장치에서는 본 실시예에 의한 반도체 장치와는 상이하게, 평탄한 배리어막으로서 1층의 배리어막(78)만 형성되어 있고, 배리어막(62)은 형성되어 있지 않다.
도 17에 나타낸 바와 같이, 평탄한 배리어막(78)에서도, 그 하층의 절연막의 표면에 생기는 마이크로·스크래치에 의한 단차 등에 의해, 피복성이 별로 양호하지 않은 결함 부분(110)이 생긴다고 생각된다.
따라서, 반도체 장치가 설치되는 환경 하에 따라서는 평탄한 배리어막(78)의 결함 부분(110)을 통하여 반도체 장치의 내부에 수소나 수분이 침투하게 된다고 생각된다.
또한, 도 17에 나타낸 반도체 장치와 같이, 단순히 1층의 평탄한 배리어막이 형성되어 있는 것만으로는 결함 부분(110)을 통하여 반도체 장치의 내부에 침입한 수소나 수분이 강유전체 커패시터(42)에 도달하는 것을 충분히 방지하는 것이 곤란해진다. 그 결과, 평탄한 배리어막이 강유전체 커패시터의 상방에 형성되어 있는 경우일지라도, 단순히 1층의 평탄한 배리어막이 형성되어 있는 것만으로는 강유전체 커패시터의 전기적 특성이 열화되는 경우가 있다고 생각된다.
이에 대해, 본 실시예에 의한 반도체 장치에서는, 2층의 평탄한 배리어막, 즉 강유전체 커패시터(42)의 상방에 형성된 제 1 금속 배선층(56)과 제 2 금속 배선층(72) 사이에 형성된 평탄한 배리어막(62)과, 제 2 금속 배선층(72)과 제 3 금속 배선층(88) 사이에 형성된 평탄한 배리어막(78)이 형성되어 있다.
본 실시예에 의한 반도체 장치에서도, 도 18 및 도 19에 나타낸 바와 같이, 2층의 평탄한 배리어막(62, 78)에 피복성이 별로 양호하지 않은 결함 부분(110)이 생기는 경우가 상정된다. 또한, 도 18은 본 실시예에 의한 반도체 장치의 구조를 나타내는 단면도이고, 도 19의 (b)는 도 19의 (a)에 나타낸 패드부(314)를 포함하는 영역을 확대하여 나타낸 평면도이다. 도 18 및 도 19의 (b)에 있어서, 2층의 평탄한 배리어막(62, 78)에 생기는 결함 부분(110)을 개략적으로 나타내고 있다.
그러나, 도 18에 나타낸 바와 같이, 평탄한 배리어막(62, 78)에 있어서, 서로 거의 동일한 평면 위치에 결함 부분(110)이 생길 확률은 매우 작다고 할 수 있다. 따라서, 본 실시예에 의한 반도체 장치에서는, 상층에 위치하는 평탄한 배리어막(78)에 생기는 결함 부분(110)을 통하여 수소나 수분이 반도체 장치의 내부에 침입했다고 해도, 하층에 위치하는 평탄한 배리어막(62)에 의해, 침입한 수소나 수분이 강유전체 커패시터(42)에 도달하는 것을 확실하게 차단할 수 있다.
또한, 상세한 메커니즘은 불분명하지만, 2층의 배리어막(62, 78)이 형성되어 있기 때문에, 2층의 배리어막(62, 78) 사이에 층간 절연막 중에 존재하는 잔류 수소가 밀봉되고, 강유전체 커패시터(42) 상의 잔류 수소가 강유전체 커패시터(42)에 도달하는 것이 방지된다고 생각된다. 이러한 다른 요인에 의해도, 강유전체 커패시터(42)의 전기적 특성의 열화가 방지되고, PTHS 특성을 향상시킬 수 있다고 생각된다.
즉, 도 20에 나타낸 바와 같이, 평탄한 배리어막으로서 1층의 배리어막(78)만이 형성되어 있고, 배리어막(62)이 형성되어 있지 않은 경우에서는, 강유전체 커 패시터(42) 상의 잔류 수소가 용이하게 강유전체 커패시터(42)에 도달할 수 있다. 따라서, 이 경우에는 강유전체 커패시터(42)의 전기적 특성의 열화를 충분히 방지하는 것은 곤란하다고 생각된다.
한편, 도 21에 나타낸 본 실시예에 의한 반도체 장치와 같이, 2층의 배리어막(62, 78)이 형성되어 있을 경우, 층간 절연막 중의 잔류 수소는 2층의 배리어막(62, 78) 사이에 밀봉되도록 되어 있다. 따라서, 강유전체 커패시터(42) 상의 잔류 수소가 강유전체 커패시터(42)에 도달하는 것이 방지된다. 그 결과, 강유전체 커패시터(42)의 전기적 특성의 열화가 방지되고, PTHS 특성을 향상시킬 수 있다고 생각된다.
또한, 본 실시예에 의한 반도체 장치는, 배리어막(62, 78)이 FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되어 있는 동시에, 인접하는 FeRAM 칩 영역(302)에까지 걸쳐 형성되어 있는 것에도 주된 특징이 있다.
이에 대하여, 예를 들어 특허문헌 7에 기재된 반도체 장치에서는 FeRAM 셀부에만 수소 배리어층이 형성되어 있다. 따라서, 특허문헌 7에 기재된 반도체 장치에서는 FeRAM 셀부의 상방 또는 측방으로부터 수소 및 수분이 FeRAM 셀부에 침입하고, 강유전체 커패시터에 도달하는 것을 방지하는 것은 곤란하다고 생각된다. 따라서, 예를 들어 고습도의 환경 하에 장시간 방치하면, 강유전체 커패시터의 특성은 열화된다고 생각된다.
본 실시예에 의한 반도체 장치에서는, 배리어막(62, 78)이 FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되어 있는 동시에, 인접하는 FeRAM 칩 영역(302)에까지 걸쳐 형성되어 있기 때문에, FeRAM 셀부(306)의 상방 또는 측방으로부터 수소 및 수분이 FeRAM 셀부(306)에 침입하는 것을 확실하게 방지할 수 있다. 따라서, 예를 들어 고습도의 환경 하에서의 장시간 방치에 의한 강유전체 커패시터(42)의 전기적 특성의 열화도 확실하게 방지할 수 있다.
또한, 본 실시예에 의한 반도체 장치에서는, 배리어막(62, 78)의 피복성을 확보하기 위해 배리어막(62, 78)을 비교적 두껍게 형성할 필요가 없어, 배리어막(62, 78)을 비교적 얇게 형성할 수 있다. 따라서, 배리어막(62, 78)을 포함하는 층간 절연막(66, 82)에 컨택트 홀을 형성할 때에, FeRAM 칩 영역(306)에서의 각부에 있어서, H 시프트를 70㎚ 이하로 억제할 수 있다. 이에 따라, 컨택트 저항의 상승을 억제할 수 있다. 또한, 미세한 컨택트 홀을 확실하게 형성하는 것을 가능하게 하고, 반도체 장치의 미세화에 기여할 수 있다.
상술한 바와 같이, 본 실시예에 의한 반도체 장치에서는, 강유전체 커패시터(42)의 상방에 형성된 제 1 금속 배선층(56)과 제 2 금속 배선층(72) 사이에 형성된 평탄한 배리어막(62)과, 제 2 금속 배선층(72)과 제 3 금속 배선층(88) 사이에 형성된 평탄한 배리어막(78)이 형성되어 있기 때문에, 수소 및 수분을 확실하게 배리어하고, 수소 및 수분이 강유전체 커패시터(42)의 강유전체막(38)에 도달하는 것을 확실하게 방지할 수 있다. 이에 따라, 수소 및 수분에 의한 강유전체 커패시터(42)의 전기적 특성의 열화를 확실하게 방지할 수 있고, 강유전체 커패시터를 갖는 반도체 장치의 PTHS 특성을 큰 폭으로 향상시킬 수 있다.
또한, 본 실시예에 의한 반도체 장치에서는, 평탄한 배리어막(62, 78)이 스 크라이브부(304), FeRAM 셀부(306), FeRAM의 주변 회로부(308), 논리 회로부(310), 논리 회로의 주변 회로부(312), 패드부(314), 이들의 경계부인 스크라이브부·패드부간 경계부(316), 패드부·회로부간 경계부(318), 및 회로부·회로부간 경계부(320)에 걸쳐 형성되어 있기 때문에, 수소 및 수분에 의한 강유전체 커패시터(42)의 전기적 특성의 열화를 더 확실하게 방지할 수 있다.
또한, 배리어막(62, 78)의 막 두께는 후술하는 관점에서, 예를 들어 50㎚ 이상 100㎚ 미만, 보다 바람직하게는 50㎚ 이상 80㎚ 이하로 설정하는 것이 바람직하다.
우선, 배리어막(62, 78)의 막 두께는 도체 플러그에 결손이 발생하는 것을 방지하는 관점에서는 예를 들어 40㎚ 이상 100㎚ 미만, 보다 바람직하게는 40㎚ 이상 80㎚ 이하로 설정하는 것이 바람직하다. 이 점에 대해서 도 22 및 도 23을 사용하여 설명한다.
도 22는 배리어막을 포함하는 층간 절연막에 매립된 도체 플러그에 생기는 결손을 설명하는 단면도이다. 도 22의 (a)는 배리어막이 비교적 얇은 경우를 나타내고, 도 22의 (b)는 배리어막이 비교적 두꺼운 경우를 나타내고 있다. 도 23은 배리어막을 포함하는 층간 절연막에 매립된 도체 플러그에 생긴 결손을 관찰한 투과형 전자 현미경 사진이다.
도 22의 (a) 및 도 22의 (b)에 나타낸 바와 같이, 층간 절연막(324) 위에 배선층(326)이 형성되어 있다. 배선층(326)이 형성된 층간 절연막(324) 위에는 평탄한 배리어막(328)을 포함하는 층간 절연막(330)이 형성되어 있다. 층간 절연 막(330)에는 배선층(326)에 이르는 컨택트 홀(332)이 형성되어 있다. 컨택트 홀(332) 내에는 텅스텐으로 이루어지는 도체 플러그(334)가 매립되어 있다. 도체 플러그(334)가 매립된 층간 절연막(330) 위에는 배선층(336)이 형성되어 있다.
산화알루미늄막으로 이루어지는 배리어막(328)의 막 두께가 80㎚ 이하의 경우에는, 도 22의 (a)에 나타낸 바와 같이, 도체 플러그(334)는 컨택트 홀(332) 내에 충분히 매립되고, 도체 플러그(334)에 결손은 생기지 않는다.
한편, 산화알루미늄막으로 이루어지는 배리어막(328)의 막 두께가 80㎚를 초과한 경우에는, 도 22의 (b)에 나타낸 바와 같이, 도체 플러그(334)가 컨택트 홀(332) 내에 충분히 매립되지 않고, 도체 플러그(334)에 결손(338)이 생긴다. 도 23의 (a) 및 도 23의 (b)는 각각 배리어막을 포함하는 층간 절연막에 매립된 도체 플러그에 생긴 결손을 관찰한 투과형 전자 현미경 사진이다. 이러한 결손(338)은 배리어막의 막 두께가 100㎚ 이상이 되면 높은 빈도로 발생하는 것이 확인되고 있다.
따라서, 배리어막(62, 78)의 막 두께는 도체 플러그에 결손이 발생하는 것을 방지하는 관점에서는 예를 들어 40㎚ 이상 100㎚ 미만, 보다 바람직하게는 40㎚ 이상 80㎚ 이하로 설정하는 것이 바람직하다.
한편, 배리어막(62, 78)에 수소 및 수분의 확산 방지 기능을 충분히 발휘시키기 위해서는, 배리어막(62, 78)의 막 두께는 예를 들어 50㎚ 이상으로 설정하는 것이 바람직하다.
이상으로부터, 배리어막(62, 78)의 막 두께는 예를 들어 50㎚ 이상 100㎚ 미만, 보다 바람직하게는 50㎚ 이상 80㎚ 이하로 설정하는 것이 바람직하다.
(반도체 장치의 제조 방법)
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 24 내지 도 39를 사용하여 설명한다. 또한, 이하에서는 기본적으로, 도 3에 나타낸 반도체 장치의 단면 구조에 대응하는 공정 단면도를 사용하여 설명하지만, 논리 회로부(310), 주변 회로부(308, 312) 등에서의 트랜지스터, 배선 등은 통상의 반도체 장치의 제조 프로세스를 사용하여 형성할 수 있다.
우선, 예를 들어 실리콘으로 이루어지는 반도체 기판(10)에 예를 들어 LOCOS(LOCal Oxidation of Silicon)법에 의해, 소자 영역을 획정하는 소자 분리 영역(12)을 형성한다.
다음으로, 이온 주입법에 의해, 도판트(dopant) 불순물을 도입함으로써, 웰(14a, 14b)을 형성한다.
다음으로, 일반적인 트랜지스터의 형성 방법을 이용하여, 소자 영역에 게이트 전극(게이트 배선)(18)과 소스/드레인 확산층(22)을 갖는 트랜지스터(24)를 형성한다(도 24의 (a)를 참조).
다음으로, 전면(全面)에 예를 들어 플라스마 CVD(Chemical Vapor Deposition)법에 의해, 예를 들어 막 두께 200㎚의 SiON막(25)을 형성한다.
다음으로, 전면에 플라스마 TEOSCVD법에 의해, 예를 들어 막 두께 600㎚의 실리콘 산화막(26)을 형성한다(도 24의 (b)를 참조).
이와 같이 하여, SiON막(25)과 실리콘 산화막(26)에 의해 층간 절연막(27)이 구성된다.
다음으로, 예를 들어 CMP법에 의해, 층간 절연막(27)의 표면을 평탄화한다(도 24의 (c)를 참조).
다음으로, 일산화이질소(N2O) 또는 질소(N2) 분위기에서 예를 들어 650℃, 30분간의 열처리를 행한다.
다음으로, 전면에 예를 들어 플라스마 TEOSCVD법에 의해, 예를 들어 막 두께 100㎚의 실리콘 산화막(34)을 형성한다(도 25 (a)를 참조).
다음으로, N2O가스를 사용하여 발생시킨 플라스마 분위기에서 예를 들어 350℃, 2분간의 열처리를 행한다.
다음으로, 전면에 예를 들어 스퍼터링법 또는 CVD법에 의해, 예를 들어 막 두께 20∼50㎚의 산화알루미늄막(36a)을 형성한다.
다음으로, 예를 들어 RTA(Rapid Thermal Annealing)법에 의해, 산소 분위기 중에서 열처리를 행한다. 열처리 온도는 예를 들어 650℃로 하고, 열처리 시간은 예를 들어 1∼2분으로 한다.
다음으로, 전면에 예를 들어 스퍼터링법에 의해, 예를 들어 막 두께 100∼200㎚의 Pt막(36b)을 형성한다.
이와 같이 하여, 산화알루미늄막(36a)과 Pt막(36b)으로 이루어지는 적층막(36)이 형성된다. 적층막(36)은 강유전체 커패시터(42)의 하부 전극으로 되는 것이다.
다음으로, 전면에 예를 들어 스퍼터링법에 의해, 강유전체막(38)을 형성한다. 강유전체막(38)으로서는 예를 들어 막 두께 100∼250㎚의 PZT막을 형성한다.
또한, 여기서는, 강유전체막(38)을 스퍼터링법에 의해 형성하는 경우를 예로 설명했지만, 강유전체막의 형성 방법은 스퍼터링법에 한정되지 않는다. 예를 들어 졸·겔법, MOD(Metal Organic Deposition)법, MOCVD법 등에 의해 강유전체막을 형성할 수도 있다.
다음으로, 예를 들어 RTA법에 의해, 산소 분위기 중에서 열처리를 행한다. 열처리 온도는 예를 들어 550∼600℃로 하고, 열처리 시간은 예를 들어 60∼120초로 한다.
다음으로, 예를 들어 스퍼터링법 또는 MOCVD법에 의해, 예를 들어 막 두께 25∼75㎚의 IrOX막(40a)을 형성한다.
다음으로, 아르곤 및 산소 분위기에서 예를 들어 600∼800℃, 10∼100초간의 열처리를 행한다.
다음으로, 예를 들어 스퍼터링법 또는 MOCVD법에 의해, 예를 들어 막 두께 150∼250㎚의 IrOY막(40b)을 형성한다. 이 때, IrOY막(40b)의 산소 조성비 Y가 IrOX막(40a)의 산소 조성비 X보다 높아지도록 IrOY막(40b)을 형성한다.
이와 같이 하여, IrOX막(40a)과 IrOY막(40b)으로 이루어지는 적층막(40)이 형성된다(도 25의 (b)를 참조). 적층막(40)은 강유전체 커패시터(42)의 상부 전극으로 되는 것이다.
다음으로, 전면에 예를 들어 스핀 코팅법에 의해, 포토레지스트막(98)을 형성한다.
다음으로, 포토리소그래피에 의해, 포토레지스트막(98)을 강유전체 커패시터(42)의 상부 전극(40)의 평면 형상에 패터닝한다.
다음으로, 포토레지스트막(98)을 마스크로 하여 적층막(40)을 에칭한다. 에칭 가스로서는 예를 들어 Ar가스와 Cl2가스를 사용한다. 이와 같이 하여, 적층막으로 이루어지는 상부 전극(40)이 형성된다(도 25의 (c)를 참조). 그 후, 포토레지스트막(98)을 박리한다.
다음으로, 예를 들어 산소 분위기에서 예를 들어 400∼700℃, 30∼120분간의 열처리를 행한다. 이 열처리는 상부 전극(40)의 표면에 이상이 생기는 것을 방지하기 위한 것이다.
다음으로, 전면에 예를 들어 스핀 코팅법에 의해, 포토레지스트막(100)을 형성한다.
다음으로, 포토리소그래피에 의해, 포토레지스트막(100)을 강유전체 커패시터(42)의 강유전체막(38)의 평면 형상에 패터닝한다.
다음으로, 포토레지스트막(100)을 마스크로 하여 강유전체막(38)을 에칭한다(도 26의 (a)를 참조). 그 후, 포토레지스트막(100)을 박리한다.
다음으로, 산소 분위기에서 예를 들어 300∼400℃, 30∼120분간의 열처리를 행한다.
다음으로, 예를 들어 스퍼터링법 또는 CVD법에 의해, 배리어막(44)을 형성한다(도 26의 (b)를 참조). 배리어막(44)으로서는 예를 들어 막 두께 20∼50㎚의 산화알루미늄막을 형성한다.
다음으로, 산소 분위기에서 예를 들어 400∼600℃, 30∼120분간의 열처리를 행한다.
다음으로, 전면에 예를 들어 스핀 코팅법에 의해, 포토레지스트막(102)을 형성한다.
다음으로, 포토리소그래피에 의해, 포토레지스트막(102)을 강유전체 커패시터(42)의 하부 전극(36)의 평면 형상에 패터닝한다.
다음으로, 포토레지스트막(102)을 마스크로 하여 배리어막(44) 및 적층막(36)을 에칭한다(도 26의 (c)를 참조). 이와 같이 하여, 적층막으로 이루어지는 하부 전극(36)이 형성된다. 또한, 배리어막(44)이 상부 전극(40) 및 강유전체막(38)을 덮도록 잔존된다. 그 후, 포토레지스트막(102)을 박리한다.
다음으로, 산소 분위기에서 예를 들어 400∼600℃, 30∼120분간의 열처리를 행한다.
다음으로, 전면에 예를 들어 스퍼터링법 또는 CVD법에 의해, 배리어막(46)을 형성한다. 배리어막(46)으로서는 예를 들어 막 두께 20∼100㎚의 산화알루미늄막을 형성한다(도 27의 (a)를 참조). 이와 같이 하여, 배리어막(44)에 의해 덮인 강유전체 커패시터(42)를 또한 덮도록 배리어막(46)이 형성된다.
다음으로, 산소 분위기에서 예를 들어 500∼700℃, 30∼120분간의 열처리를 행한다.
다음으로, 전면에 예를 들어 플라스마 TEOSCVD법에 의해, 예를 들어 막 두께 1500㎚의 실리콘 산화막으로 이루어지는 실리콘 산화막(48)을 형성한다(도 27의 (b)를 참조).
다음으로, 예를 들어 CMP법에 의해, 실리콘 산화막(48)의 표면을 평탄화한다(도 27의 (c)를 참조).
다음으로, N2O가스 또는 N2가스를 사용하여 발생시킨 플라스마 분위기에서 예를 들어 350℃, 2분간의 열처리를 행한다. 이 열처리는 실리콘 산화막(48) 내의 수분을 제거하는 동시에, 실리콘 산화막(48)의 막질을 변화시켜서, 실리콘 산화막(48) 내에 수분이 침투하기 어렵게 하기 위한 것이다. 이 열처리에 의해, 실리콘 산화막(48)의 표면은 질화되고, 실리콘 산화막(48)의 표면에는 SiON막(도시 생략)이 형성된다.
다음으로, 포토리소그래피 및 에칭에 의해, 실리콘 산화막(48), 배리어막(46), 실리콘 산화막(34), 및 층간 절연막(27)에 소스/드레인 확산층(22)에 이르는 컨택트 홀(50a, 50b)을 형성한다(도 28의 (a)를 참조).
다음으로, 전면에 예를 들어 스퍼터링법에 의해, 예를 들어 막 두께 20㎚의 Ti막을 형성한다. 이어서, 전면에 예를 들어 스퍼터링법에 의해, 예를 들어 막 두께 50㎚의 TiN막을 형성한다. 이와 같이 하여, Ti막과 TiN막에 의해 배리어 메탈막(도시 생략)이 구성된다.
다음으로, 전면에 예를 들어 CVD법에 의해, 예를 들어 막 두께 500㎚의 텅스텐막을 형성한다.
다음으로, 예를 들어 CMP법에 의해, 실리콘 산화막(48)의 표면이 노출될 때까지, 텅스텐막 및 배리어 메탈막을 연마한다. 이와 같이 하여, 컨택트 홀(50a, 50b) 내에 텅스텐으로 이루어지는 도체 플러그(54a, 54b)가 각각 매립된다(도 28의 (b)를 참조).
다음으로, 예를 들어 아르곤 가스를 사용한 플라스마 세정을 행한다. 이에 따라, 도체 플러그(54a, 54b) 표면에 존재하는 자연 산화막 등이 제거된다.
다음으로, 전면에 예를 들어 CVD법에 의해, 예를 들어 막 두께 100㎚의 SiON막(104)을 형성한다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, SiON막(104), 실리콘 산화막(48), 배리어막(46), 및 배리어막(44)에 강유전체 커패시터(42)의 상부 전극(40)에 이르는 컨택트 홀(52a)과, 강유전체 커패시터(42)의 하부 전극(36)에 이르는 컨택트 홀(52a)을 형성한다(도 28의 (c)를 참조).
다음으로, 산소 분위기에서 예를 들어 400∼600℃, 30∼120분간의 열처리를 행한다. 이 열처리는 강유전체 커패시터(42)의 강유전체막(38)에 산소를 공급하고, 강유전체 커패시터(42)의 전기적 특성을 회복하기 위한 것이다. 또한, 여기서는 산소 분위기 중에서 열처리를 행할 경우를 예로 설명했지만, 오존 분위기 중에서 열처리를 행할 수도 있다. 오존 분위기 중에서 열처리를 행한 경우에도, 커패시터의 강유전체막(38)에 산소를 공급할 수 있고, 강유전체 커패시터(42)의 전기적 특성을 회복할 수 있다.
다음으로, 에칭에 의해 SiON막(104)을 제거한다.
다음으로, 전면에 예를 들어 막 두께 150㎚의 TiN막과, 예를 들어 막 두께 550㎚의 AlCu 합금막과, 예를 들어 막 두께 5㎚의 Ti막과, 막 두께 150㎚의 TiN막을 차례로 적층한다. 이와 같이 하여, TiN막과 AlCu 합금막과 Ti막과 TiN막을 차례로 적층하여 이루어지는 도체막이 형성된다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 도체막을 패터닝한다. 이에 따라, 제 1 금속 배선층(56), 즉 강유전체 커패시터(42)의 상부 전극(40)과 도체 플러그(54a)에 전기적으로 접속된 배선(56a), 강유전체 커패시터(42)의 하부 전극(36)에 전기적으로 접속된 배선(56b), 및 도체 플러그(54b)에 전기적으로 접속된 배선(56c)이 형성된다(도 29의 (a)를 참조).
다음으로, 산소 분위기에서 예를 들어 350℃, 30분간의 열처리를 행한다.
다음으로, 전면에 예를 들어 스퍼터링법 또는 CVD법에 의해, 배리어막(58)을 형성한다. 배리어막(58)으로서는 예를 들어 막 두께 20∼70㎚의 산화알루미늄막을 형성한다(도 29의 (b)를 참조). 여기서는, 배리어막(58)으로서, 막 두께 20㎚의 산화알루미늄막을 형성한다. 이와 같이 하여, 배선(56a, 56b, 56c)의 상면 및 측면을 덮도록 배리어막(58)이 형성된다.
다음으로, 전면에 예를 들어 플라스마 TEOSCVD법에 의해, 예를 들어 막 두께 2600㎚의 실리콘 산화막(60)을 형성한다(도 30의 (a)를 참조).
다음으로, 예를 들어 CMP법에 의해, 실리콘 산화막(60)의 표면을 평탄화한 다(도 30의 (b)를 참조).
다음으로, N2O가스 또는 N2가스를 사용하여 발생시킨 플라스마 분위기에서 예를 들어 350℃, 4분간의 열처리를 행한다. 이 열처리는 실리콘 산화막(60) 내의 수분을 제거하는 동시에, 실리콘 산화막(60)의 막질을 변화시켜서, 실리콘 산화막(60) 내에 수분이 침투하기 어렵게 하기 위한 것이다. 이 열처리에 의해, 실리콘 산화막(60)의 표면은 질화되고, 실리콘 산화막(60)의 표면에는 SiON막(도시 생략)이 형성된다.
다음으로, 평탄화된 실리콘 산화막(60) 위에 예를 들어 플라스마 TEOSCVD법에 의해, 예를 들어 막 두께 100㎚의 실리콘 산화막(61)을 형성한다. 평탄화된 실리콘 산화막(60) 위에 실리콘 산화막(61)을 형성하기 때문에, 실리콘 산화막(61)은 평탄하게 된다.
다음으로, N2O가스 또는 N2가스를 사용하여 발생시킨 플라스마 분위기에서 예를 들어 350℃, 2분간의 열처리를 행한다. 이 열처리는 실리콘 산화막(61) 내의 수분을 제거하는 동시에, 실리콘 산화막(61)의 막질을 변화시켜서, 실리콘 산화막(61) 내에 수분이 침투하기 어렵게 하기 위한 것이다. 이 열처리에 의해, 실리콘 산화막(61)의 표면은 질화되고, 실리콘 산화막(61)의 표면에는 SiON막(도시 생략)이 형성된다.
다음으로, 평탄한 실리콘 산화막(61) 위에 예를 들어 스퍼터링법 또는 CVD법에 의해, 배리어막(62)을 형성한다. 배리어막(62)으로서는 예를 들어 막 두께 20 ∼70㎚의 산화알루미늄막을 형성한다. 여기서는, 배리어막(62)으로서, 막 두께 50㎚의 산화알루미늄막을 형성한다. 평탄한 실리콘 산화막(61) 위에 배리어막(62)을 형성하기 때문에, 배리어막(62)은 평탄하게 된다. 또한, CMP법에 의해 표면이 평탄화된 실리콘 산화막(60) 위에 실리콘 산화막(61)을 통하여 배리어막(62)을 형성하고 있다. 따라서, 마이크로·스크래치에 의해 실리콘 산화막(60)의 표면에 생긴 단차 등에 의해 배리어막(62)에 결함 부분이 발생하는 것을 억제할 수 있다.
배리어막(62)은, 도 31에 나타낸 바와 같이, FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되는 동시에, 인접하는 FeRAM 칩 영역(302)에까지 걸쳐 형성된다. 즉, 배리어막(62)은 스크라이브부(304), FeRAM 셀부(306), FeRAM의 주변 회로부(308), 논리 회로부(310), 논리 회로의 주변 회로부(312), 패드부(314), 이들의 경계부인 스크라이브부·패드부간 경계부(316), 패드부·회로부간 경계부(318), 및 회로부·회로부간 경계부(320)에 걸쳐 형성된다.
다음으로, 전면에 예를 들어 플라스마 TEOSCVD법에 의해, 예를 들어 막 두께 100㎚의 실리콘 산화막(64)을 형성한다(도 32의 (a)를 참조).
이와 같이 하여, 배리어막(58), 실리콘 산화막(60), 실리콘 산화막(61), 배리어막(62), 및 실리콘 산화막(64)에 의해 층간 절연막(66)이 구성된다.
다음으로, N2O가스 또는 N2가스를 사용하여 발생시킨 플라스마 분위기에서 예를 들어 350℃, 4분간의 열처리를 행한다. 이 열처리는 실리콘 산화막(64) 내의 수분을 제거하는 동시에, 실리콘 산화막(64)의 막질을 변화시켜서, 실리콘 산화 막(64) 내에 수분이 침투하기 어렵게 하기 위한 것이다. 이 열처리에 의해, 실리콘 산화막(64)의 표면은 질화되고, 실리콘 산화막(64)의 표면에는 SiON막(도시 생략)이 형성된다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 실리콘 산화막(64), 배리어막(62), 실리콘 산화막(61), 실리콘 산화막(60), 및 배리어막(58)에, 배선(56c)에 이르는 컨택트 홀(68)을 형성한다(도 32의 (b)를 참조).
다음으로, N2분위기에서 예를 들어 350℃, 120분간의 열처리를 행한다.
다음으로, 전면에 예를 들어 스퍼터링법에 의해, 예를 들어 막 두께 50㎚의 TiN막을 형성한다. 이와 같이 하여, TiN막에 의해 배리어 메탈막(도시 생략)이 구성된다.
다음으로, 전면에 예를 들어 CVD법에 의해, 예를 들어 막 두께 500㎚의 텅스텐막을 형성한다.
다음으로, 예를 들어 EB(에치백)법에 의해, 실리콘 산화막(64)의 표면이 노출될 때까지 텅스텐막을 에치백한다. 이와 같이 하여, 컨택트 홀(68) 내에 텅스텐으로 이루어지는 도체 플러그(70)가 매립된다(도 33의 (a)를 참조).
다음으로, 전면에 예를 들어 막 두께 500㎚의 AlCu 합금막과, 예를 들어 막 두께 5㎚의 Ti막과, 예를 들어 막 두께 150㎚의 TiN막을 차례로 적층한다. 이와 같이 하여, TiN막과 AlCu 합금막과 Ti막과 TiN막을 차례로 적층하여 이루어지는 도체막이 형성된다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 도체막을 패터닝한다. 이에 따라, 제 2 금속 배선층(72), 즉 배선(72a), 및 도체 플러그(70)에 전기적으로 접속된 배선(72b)이 형성된다(도 33의 (b)를 참조). 배선(72a, 72b)을 형성할 때의 건식 에칭에서는 실리콘 산화막(64)이 에칭 스톱퍼막으로서 기능한다. 이 실리콘 산화막(64)에 의해 배리어막(62)이 보호되고, 배선(72a, 72b)을 형성할 때의 에칭에 의해 배리어막(62)의 막 두께가 감소되거나 또는 배리어막(62)이 제거되는 것을 방지할 수 있다. 이에 따라, 배리어막(62)의 수소 및 수분의 확산 기능이 열화되는 것을 방지할 수 있다.
다음으로, 전면에 예를 들어 플라스마 TEOSCVD법에 의해, 예를 들어 막 두께 2200㎚의 실리콘 산화막(74)을 형성한다(도 34의 (a)를 참조).
다음으로, 예를 들어 CMP법에 의해, 실리콘 산화막(74)의 표면을 평탄화한다(도 34의 (b)를 참조).
다음으로, N2O가스 또는 N2가스를 사용하여 발생시킨 플라스마 분위기에서 예를 들어 350℃, 4분간의 열처리를 행한다. 이 열처리는 실리콘 산화막(74) 내의 수분을 제거하는 동시에, 실리콘 산화막(74)의 막질을 변화시켜서, 실리콘 산화막(74) 내에 수분이 침투하기 어렵게 하기 위한 것이다. 이 열처리에 의해, 실리콘 산화막(74)의 표면은 질화되고, 실리콘 산화막(74)의 표면에는 SiON막(도시 생략)이 형성된다.
다음으로, 전면에 예를 들어 플라스마 TEOSCVD법에 의해, 예를 들어 막 두께 100㎚의 실리콘 산화막(76)을 형성한다. 평탄화된 실리콘 산화막(74) 위에 실리콘 산화막(76)을 형성하기 때문에, 실리콘 산화막(76)은 평탄하게 된다.
다음으로, N2O가스 또는 N2가스를 사용하여 발생시킨 플라스마 분위기에서 예를 들어 350℃, 2분간의 열처리를 행한다. 이 열처리는 실리콘 산화막(76) 내의 수분을 제거하는 동시에, 실리콘 산화막(76)의 막질을 변화시켜서, 실리콘 산화막(76) 내에 수분이 침투하기 어렵게 하기 위한 것이다. 이 열처리에 의해, 실리콘 산화막(76)의 표면은 질화되고, 실리콘 산화막(76)의 표면에는 SiON막(도시 생략)이 형성된다.
다음으로, 평탄한 실리콘 산화막(76) 위에 예를 들어 스퍼터링법 또는 CVD법에 의해, 배리어막(78)을 형성한다. 배리어막(78)으로서는 예를 들어 막 두께 20∼70㎚의 산화알루미늄막을 형성한다. 여기서는, 배리어막(78)으로서, 막 두께 50㎚의 산화알루미늄막을 형성한다. 평탄한 실리콘 산화막(76) 위에 배리어막(78)을 형성하기 때문에, 배리어막(78)은 평탄하게 된다. 또한, CMP법에 의해 표면이 평탄화된 실리콘 산화막(74) 위에 실리콘 산화막(76)을 통하여 배리어막(78)을 형성하고 있다. 따라서, 마이크로·스크래치에 의해 실리콘 산화막(74)의 표면에 생긴 단차 등에 의해 배리어막(78)에 결함 부분이 발생하는 것을 억제할 수 있다.
배리어막(78)은, 도 35에 나타낸 바와 같이, FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되는 동시에, 인접하는 FeRAM 칩 영역(302)에까지 걸쳐 형성된다. 즉, 배리어막(78)은 스크라이브부(304), FeRAM 셀부(306), FeRAM의 주변 회로부(308), 논리 회로부(310), 논리 회로의 주변 회로부(312), 패드부(314), 이들의 경계부인 스크라이브부·패드부간 경계부(316), 패드부·회로부간 경계부(318), 및 회로부·회로부간 경계부(320)에 걸쳐 형성된다.
다음으로, 전면에 예를 들어 플라스마 TEOSCVD법에 의해, 예를 들어 막 두께 100㎚의 실리콘 산화막(80)을 형성한다(도 36의 (a)를 참조).
이와 같이 하여, 실리콘 산화막(74), 실리콘 산화막(76), 배리어막(78), 및 실리콘 산화막(80)에 의해 층간 절연막(82)이 구성된다.
다음으로, N2O가스 또는 N2가스를 사용하여 발생시킨 플라스마 분위기에서 예를 들어 350℃, 2분간의 열처리를 행한다. 이 열처리는 실리콘 산화막(80) 내의 수분을 제거하는 동시에, 실리콘 산화막(80)의 막질을 변화시켜서, 실리콘 산화막(80) 내에 수분이 침투하기 어렵게 하기 위한 것이다. 이 열처리에 의해, 실리콘 산화막(80)의 표면은 질화되고, 실리콘 산화막(80)의 표면에는 SiON막(도시 생략)이 형성된다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 실리콘 산화막(80), 배리어막(78), 실리콘 산화막(76), 및 실리콘 산화막(74)에 배선(72a, 72b)에 이르는 컨택트 홀(84a, 84b)을 형성한다(도 36의 (b)를 참조).
다음으로, N2분위기에서 예를 들어 350℃, 120분간의 열처리를 행한다.
다음으로, 전면에 예를 들어 스퍼터링법에 의해, 예를 들어 막 두께 50㎚의 TiN막을 형성한다. 이와 같이 하여, TiN막에 의해 배리어 메탈막(도시 생략)이 구 성된다.
다음으로, 전면에 예를 들어 CVD법에 의해, 예를 들어 막 두께 500㎚의 텅스텐막을 형성한다.
다음으로, 예를 들어 EB법에 의해, 실리콘 산화막(80)의 표면이 노출될 때까지 텅스텐막을 에치백한다. 이와 같이 하여, 컨택트 홀(84a, 84b) 내에 텅스텐으로 이루어지는 도체 플러그(86a, 86b)가 각각 매립된다(도 37의 (a)를 참조).
다음으로, 전면에 예를 들어 막 두께 500㎚의 AlCu 합금막과, 예를 들어 막 두께 150㎚의 TiN막을 차례로 적층한다. 이와 같이 하여, TiN막과 AlCu 합금막과 TiN막을 차례로 적층하여 이루어지는 도체막이 형성된다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 도체막을 패터닝한다. 이에 따라, 제 3 금속 배선층(88), 즉 도체 플러그(86a)에 전기적으로 접속된 배선(88a), 및 도체 플러그(86b)에 전기적으로 접속된 배선(88b)이 형성된다(도 37의 (b)를 참조). 배선(88a, 88b)을 형성할 때의 건식 에칭에서는 실리콘 산화막(80)이 에칭 스톱퍼막으로서 기능한다. 이 실리콘 산화막(80)에 의해 배리어막(78)이 보호되고, 배선(88a, 88b)을 형성할 때의 에칭에 의해 배리어막(78)의 막 두께가 감소되거나 또는 배리어막(78)이 제거되는 것을 방지할 수 있다. 이에 따라, 배리어막(78)의 수소 및 수분의 확산 기능이 열화되는 것을 방지할 수 있다.
다음으로, 전면에 예를 들어 플라스마 TEOSCVD법에 의해, 예를 들어 막 두께 100㎚의 실리콘 산화막(90)을 형성한다.
다음으로, N2O가스 또는 N2가스를 사용하여 발생시킨 플라스마 분위기에서 예를 들어 350℃, 2분간의 열처리를 행한다. 이 열처리는 실리콘 산화막(90) 내의 수분을 제거하는 동시에, 실리콘 산화막(90)의 막질을 변화시켜서, 실리콘 산화막(90) 내에 수분이 침투하기 어렵게 하기 위한 것이다. 이 열처리에 의해, 실리콘 산화막(90)의 표면은 질화되고, 실리콘 산화막(90)의 표면에는 SiON막(도시 생략)이 형성된다.
다음으로, 예를 들어 CVD법에 의해, 예를 들어 막 두께 350㎚의 실리콘 질화막(92)을 형성한다(도 38의 (a)를 참조). 실리콘 질화막(92)은 수분을 차단하고, 수분에 의해 금속 배선층(88, 72, 56) 등이 부식되는 것을 방지하기 위한 것이다.
다음으로, 전면에 예를 들어 스핀 코팅법에 의해, 포토레지스트막(106)을 형성한다.
다음으로, 포토리소그래피에 의해, 포토레지스트막(106)에, 배선(본딩패드)(88b)에 이르는 개구부를 실리콘 질화막(92) 및 실리콘 산화막(90)에 형성하는 영역을 노출시키는 개구부(108)를 형성한다.
다음으로, 포토레지스트막(106)을 마스크로 하여 실리콘 질화막(92) 및 실리콘 산화막(90)을 에칭한다. 이와 같이 하여, 실리콘 질화막(92) 및 실리콘 산화막(90)에, 배선(본딩패드)(88b)에 이르는 개구부(96a)가 형성된다(도 38의 (b)를 참조). 이 후, 포토레지스트막(106)을 박리한다.
다음으로, 예를 들어 스핀 코팅법에 의해, 예를 들어 막 두께 2∼6㎛의 폴리 이미드 수지막(94)을 형성한다(도 39의 (a)를 참조).
다음으로, 포토리소그래피에 의해, 폴리이미드 수지막(94)에, 배선(본딩패드)(88b)에 이르는 개구부(96b)를 형성한다(도 39의 (b)를 참조).
이와 같이 하여, 본 실시예에 의한 반도체 장치가 제조된다.
(평가 결과)
본 실시예에 의한 반도체 장치에 대해서 PTHS 시험을 행하고, 본 실시예에 의한 반도체 장치의 PTHS 특성을 평가한 결과에 대해서 설명한다.
PTHS 시험에서는 2기압, 온도 121℃, 습도 100%의 조건 하에서 본 실시예에 의한 반도체 장치의 FeRAM 칩을 보관하고, 168시간, 336시간, 504시간, 및 672시간 경과한 시점의 각각에서, 상기 웨이퍼를 사용하여 형성된 5개의 칩 시료마다 불량 셀의 발생 유무를 확인했다. PTHS 시험을 행한 본 실시예에 의한 반도체 장치에서는, 배리어막(58)의 막 두께를 20㎚, 평탄한 배리어막(62)의 막 두께를 50㎚, 평탄한 배리어막(78)의 막 두께를 70㎚로 했다.
또한, 비교예로서, 평탄한 배리어막(58)이 형성되어 있지 않은 경우, 즉 평탄한 배리어막이 1층만 형성되어 있는 경우에 대해서도 상기와 동일한 PTHS 시험을 행했다. 비교예 1에 의한 반도체 장치에서는, 배리어막(58)의 막 두께를 70㎚, 평탄한 배리어막(78)의 막 두께를 70㎚로 했다. 또한, 비교예 2에 의한 반도체 장치에서는, 배리어막(58)의 막 두께를 20㎚, 평탄한 배리어막(78)의 막 두께를 50㎚로 했다. 또한, 비교예 1, 2에 의한 반도체 장치의 구조는, 평탄한 배리어막(58)이 형성되어 있지 않은 점을 제외하고는 본 실시예에 의한 반도체 장치와 동일하게 했 다.
PTHS 시험의 결과는 이하와 같았다.
우선, 본 실시예의 경우, 5개의 칩 시료 전부에 대해서, 168시간, 336시간, 504시간, 및 672시간 경과한 시점 어디에서도, 불량 셀이 발생하는 경우는 없었다.
한편, 비교예 1의 경우, 5개의 칩 시료 중, 어떤 칩 시료에서는 168시간 경과한 시점에서 1개의 불량 셀이 발생하고, 336시간 경과한 시점에서 불량 셀은 3개로 되고, 504시간 경과한 시점에서 불량 셀은 10개로 되며, 672시간 경과한 시점에서 불량 셀은 18개로 되었다. 또한, 다른 칩 시료에서는 168시간 및 336시간 경과한 시점까지는 불량 셀은 발생하지 않았지만, 504시간 경과한 시점에서 1개의 불량 셀이 발생하고, 672시간 경과한 시점에서 불량 셀은 26개로 되었다. 또 다른 칩 시료에서는 168시간 및 336시간 경과한 시점까지는 불량 셀은 발생하지 않았지만, 504시간 경과한 시점에서 22개의 불량 셀이 발생하고, 672시간 경과한 시점에서 불량 셀은 62개로 되었다. 5개의 칩 시료 중, 168시간, 336시간, 504시간, 및 672시간 경과한 시점 중 어디에서도 불량 셀이 발생하지 않은 것은 2개의 칩 시료뿐이었다.
또한, 비교예 2의 경우, 5개의 칩 시료 중, 어떤 칩 시료에서는 168시간 경과한 시점에서 19개의 불량 셀이 발생하고, 336시간 경과한 시점에서 불량 셀은 34개로 되고, 504시간 경과한 시점에서 불량 셀은 51개로 되고, 672시간 경과한 시점에서 불량 셀은 72개로 되었다. 또한, 다른 칩 시료에서는, 168시간 경과한 시점에서는 불량 셀은 발생하지 않았지만, 336시간 경과한 시점에서 3개의 불량 셀이 발생하고, 504시간 경과한 시점에서 불량 셀은 5개로 되고, 672시간 경과한 시점에서 불량 셀은 7개로 되었다. 또 다른 칩 시료에서는, 168시간 경과한 시점에서는 불량 셀은 발생하지 않았지만, 336시간 경과한 시점에서 3개의 불량 셀이 발생하고, 504시간 경과한 시점에서 불량 셀은 113개로 되고, 672시간 경과한 시점에서 불량 셀은 811개로 되었다. 또 다른 칩 시료에서는, 168시간 경과한 시점에서 106개의 불량 셀이 발생하고, 336시간 경과한 시점에서 불량 셀은 1690개로 되고, 504시간 경과한 시점에서 불량 셀은 3253개로 되고, 672시간 경과한 시점에서 불량 셀은 5184개로 되었다. 5개의 칩 시료 중, 168시간, 336시간, 504시간, 및 672시간 경과한 시점 중 어디에서도 불량 셀이 발생하지 않은 것은 1개의 칩 시료뿐이었다.
상기 PTHS 시험의 결과로부터, 본 실시예에 의하면, 강유전체 커패시터를 갖는 반도체 장치의 PTHS 특성을 큰 폭으로 향상시킬 수 있고, FeRAM에 관하여 PTHS 시험의 양산(量産) 인정 레벨을 충분히 상회(上回)할 수 있는 것이 확인되었다.
또한, 단순히 평탄한 배리어막을 1층 형성한 것 만으로는 충분한 내습성을 확보할 수 없고, 강유전체 커패시터를 갖는 반도체 장치의 PTHS 특성의 향상을 실현하는 것이 곤란함이 확인되었다.
또한, 단순히 평탄한 배리어막을 1층 형성하여 FeRAM부만을 덮은 시료에 대해서 PTHS 시험을 행했지만, 충분한 내습성을 확보할 수 없었다.
또한, 단순히 평탄한 배리어막을 1층 형성하여 FeRAM부 및 논리 회로부를 덮 은 시료에 대해서 PTHS 시험을 행했지만, 충분한 내습성을 확보할 수 없었다.
또한, 단순히 평탄한 배리어막을 1층 형성하여 FeRAM부, 논리 회로부, 및 패드부를 덮은 시료에 대해서 PTHS 시험을 행했지만, 약간 양호해지지만, 충분한 내습성을 확보할 수 없었다.
또한, 단순히 평탄한 배리어막을 1층 형성하여 FeRAM부, 논리 회로부, 패드부, 및 스크라이브부를 덮은 시료에 대해서 PTHS 시험을 행했지만, 약간 양호해지지만, 충분한 내습도성을 확보할 수 없었다.
이와 같이, 본 실시예에 의하면, 수소 및 수분의 확산을 방지하는 배리어막으로서, 배리어막(44, 46, 58)에 더하여, 강유전체 커패시터(42)의 상방에 형성된 제 1 금속 배선층(56)과 제 2 금속 배선층(72) 사이에 형성된 평탄한 배리어막(62)과, 제 2 금속 배선층(72)과 제 3 금속 배선층(88) 사이에 형성된 평탄한 배리어막(78)을 갖기 때문에, 수소 및 수분을 확실하게 배리어하고, 수소 및 수분이 강유전체 커패시터(42)의 강유전체막(38)에 도달하는 것을 확실하게 방지할 수 있다. 이에 따라, 수소 및 수분에 의한 강유전체 커패시터(42)의 전기적 특성의 열화를 확실하게 방지할 수 있고, 강유전체 커패시터를 갖는 반도체 장치의 PTHS 특성을 큰 폭으로 향상시킬 수 있다.
[제 2 실시예]
본 발명의 제 2 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 40 내지 도 46을 사용하여 설명한다. 도 40 및 도 41은 본 실시예에 의한 반도체 장치의 구조를 나타내는 단면도, 도 42는 본 실시예에 의한 반도체 장치에서 배리어 막이 형성되어 있는 범위를 나타내는 평면도, 도 43 내지 도 46은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다. 또한, 제 1 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성요소에는 동일한 부호를 첨부하여 설명을 생략 또는 간략하게 한다.
(반도체 장치)
본 실시예에 의한 반도체 장치의 기본적 구성은 제 1 실시예에 의한 반도체 장치와 거의 동일하다. 본 실시예에 의한 반도체 장치는, 제 3 금속 배선층(88)(배선(88a, 88b))의 상방에 형성된 배리어막(114)을 더 갖는 점에서 제 1 실시예에 의한 반도체 장치와 상이하다.
즉, 도 40에 나타낸 바와 같이, 층간 절연막(82) 위 및 배선(88a, 88b) 위에는 예를 들어 막 두께 1500㎚의 실리콘 산화막(112)이 형성되어 있다. 실리콘 산화막(112)의 표면은 그 형성 후에 예를 들어 CMP법에 의해 평탄화되어 있고, 배선(88b) 상의 실리콘 산화막(112)은 예를 들어 350㎚의 막 두께로 잔존되어 있다.
평탄화된 실리콘 산화막(112) 위에는 배리어막(114)이 형성되어 있다. 배리어막(114)으로서는 예를 들어 막 두께 20∼70㎚의 산화알루미늄막이 사용되어 있다. 평탄화된 실리콘 산화막(112) 위에 배리어막(114)이 형성되어 있기 때문에, 배리어막(114)은 평탄하게 되어 있다.
배리어막(114)은 배리어막(44, 46, 58, 62, 78)과 동일하게, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 또한, 배리어막(114)은 평탄화된 실리콘 산화막(112) 위에 형성되어 있기 때문에 평탄하게 되어 있고, 배리어막(62, 78)과 동 일하게, 배리어막(44, 46, 58)과 비교하여 매우 양호한 피복성에 의해 형성되어 있다. 따라서, 이러한 평탄한 배리어막(114)에 의해, 수소 및 수분의 확산을 더 확실하게 방지할 수 있다. 또한, 실제로는 배리어막(114)은 배리어막(62, 78)과 동일하게, 강유전체 커패시터(42)를 갖는 복수의 메모리 셀이 배열된 FeRAM 셀부(306)뿐만 아니라, FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되어 있는 동시에, 인접하는 FeRAM 칩 영역(302)에까지 걸쳐 형성되어 있다. 이 점에 대해서는 후술한다.
배리어막(114) 위에는 예를 들어 막 두께 50∼150㎚의 실리콘 산화막(90)이 형성되어 있다. 실리콘 산화막(90)은 배선(도시 생략)을 형성할 때의 에칭 스톱퍼막으로서 기능한다. 이 실리콘 산화막(90)에 의해 배리어막(114)이 보호되고, 배선층을 형성할 때의 에칭에 의해 배리어막(114)의 막 두께가 감소되거나 또는 배리어막(114)이 제거되는 것을 방지할 수 있다. 이에 따라, 배리어막(62)의 수소 및 수분의 확산 기능이 열화되는 것을 방지할 수 있다.
실리콘 산화막(90) 위에는 예를 들어 막 두께 350㎚의 실리콘 질화막(92)이 형성되어 있다.
실리콘 질화막(92) 위에는 예를 들어 막 두께 3∼6㎛의 폴리이미드 수지막(94)이 형성되어 있다.
폴리이미드 수지막(94), 실리콘 질화막(92), 실리콘 산화막(90), 배리어막(114), 및 실리콘 산화막(112)에는 배선(본딩패드)(88b)에 이르는 개구부(96)가 형성되어 있다. 즉, 실리콘 질화막(92), 실리콘 산화막(90), 배리어막(114), 및 실리콘 산화막(112)에는 배선(본딩패드)(88b)에 이르는 개구부(96a)가 형성되어 있다. 폴리이미드 수지막(94)에는 실리콘 질화막(92), 실리콘 산화막(90), 배리어막(114), 및 실리콘 산화막(112)에 형성된 개구부(96a)를 포함하는 영역에 개구부(96b)가 형성되어 있다.
배리어막(114)은 배리어막(62, 78)과 동일하게, 도 41 및 도 42에 나타낸 바와 같이, FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되어 있는 동시에, 인접하는 FeRAM 칩 영역(302)에까지 걸쳐 형성되어 있다. 즉, 배리어막(114)은 스크라이브부(304), FeRAM 셀부(306), FeRAM의 주변 회로부(308), 논리 회로부(310), 논리 회로의 주변 회로부(312), 패드부(314), 이들의 경계부인 스크라이브부·패드부간 경계부(316), 패드부·회로부간 경계부(318), 및 회로부·회로부간 경계부(320)에 걸쳐 형성되어 있다.
이와 같이, 본 실시예에 의한 반도체 장치는, 수소 및 수분의 확산을 방지하는 배리어막으로서, 배리어막(44, 46, 58)에 더하여, 강유전체 커패시터(42)의 상방에 형성된 제 1 금속 배선층(56)(배선(56a, 56b, 56c))과 제 2 금속 배선층(72)(배선(72a, 72b)) 사이에 형성된 평탄한 배리어막(62)과, 제 2 금속 배선층(72)(배선(72a, 72b))과 제 3 금속 배선층(88)(배선(88a, 88b)) 사이에 형성된 평탄한 배리어막(78)과, 제 3 금속 배선층(88)(배선(88a, 88b))의 상방에 형성된 평탄한 배리어막(114)을 갖는 것에 주된 특징이 있다.
본 실시예에 의한 반도체 장치에서는, 제 1 실시예에 의한 반도체 장치에서의 평탄한 배리어막(62, 78)에 더하여, 제 3 금속 배선층(88)의 상방에 평탄한 배 리어막(114)이 형성되어 있기 때문에, 수소 및 수분을 더 확실하게 배리어하고, 수소 및 수분이 강유전체 커패시터(42)의 강유전체막(38)에 도달하는 것을 더 확실하게 방지할 수 있다. 이에 따라, 수소 및 수분에 의한 강유전체 커패시터(42)의 전기적 특성의 열화를 더 확실하게 방지할 수 있고, 강유전체 커패시터를 갖는 반도체 장치의 PTHS 특성을 더 큰 폭으로 향상시킬 수 있다.
또한, 본 실시예에 의한 반도체 장치에서는, 평탄한 배리어막(62, 78, 114)이 스크라이브부(304), FeRAM 셀부(306), FeRAM의 주변 회로부(308), 논리 회로부(310), 논리 회로의 주변 회로부(312), 패드부(314), 이들의 경계부인 스크라이브부·패드부간 경계부(316), 패드부·회로부간 경계부(318), 및 회로부·회로부간 경계부(320)에 걸쳐 형성되어 있기 때문에, 수소 및 수분에 의한 강유전체 커패시터(42)의 전기적 특성의 열화를 더 확실하게 방지할 수 있다.
(반도체 장치의 제조 방법)
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 43 내지 도 46을 사용하여 설명한다.
우선, 도 24 내지 도 37에 나타낸 제 1 실시예에 의한 반도체 장치의 제조 방법과 동일하게 하여, 제 3 금속 배선층(배선(88a), 배선(88b))까지를 형성한다.
다음으로, 전면에 예를 들어 플라스마 TEOSCVD법에 의해, 예를 들어 막 두께 1500㎚의 실리콘 산화막(112)을 형성한다(도 43의 (a)를 참조).
다음으로, 예를 들어 CMP법에 의해, 실리콘 산화막(112)의 표면을 평탄화한다(도 43의 (b)를 참조).
다음으로, N2O가스 또는 N2가스를 사용하여 발생시킨 플라스마 분위기에서 예를 들어 350℃, 4분간의 열처리를 행한다. 이 열처리는 실리콘 산화막(112) 내의 수분을 제거하는 동시에, 실리콘 산화막(112)의 막질을 변화시켜서, 실리콘 산화막(112) 내에 수분이 침투하기 어렵게 하기 위한 것이다. 이 열처리에 의해, 실리콘 산화막(112)의 표면은 질화되고, 실리콘 산화막(112)의 표면에는 SiON막(도시 생략)이 형성된다.
다음으로, 평탄화된 실리콘 산화막(112) 위에 예를 들어 스퍼터링법 또는 CVD법에 의해, 배리어막(114)을 형성한다. 배리어막(114)으로서는 예를 들어 막 두께 20∼70㎚의 산화알루미늄막을 형성한다. 평탄화된 실리콘 산화막(112) 위에 배리어막(114)을 형성하기 때문에, 배리어막(114)은 평탄하게 된다.
배리어막(114)은, 도 44에 나타낸 바와 같이, FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되는 동시에, 인접하는 FeRAM 칩 영역(302)에까지 걸쳐 형성된다. 즉, 배리어막(114)은 스크라이브부(304), FeRAM 셀부(306), FeRAM의 주변 회로부(308), 논리 회로부(310), 논리 회로의 주변 회로부(312), 패드부(314), 이들의 경계부인 스크라이브부·패드부간 경계부(316), 패드부·회로부간 경계부(318), 및 회로부·회로부간 경계부(320)에 걸쳐 형성된다.
다음으로, 전면에 예를 들어 플라스마 TEOSCVD법에 의해, 예를 들어 막 두께 100㎚의 실리콘 산화막(90)을 형성한다.
다음으로, N2O가스 또는 N2가스를 사용하여 발생시킨 플라스마 분위기에서 예를 들어 350℃, 2분간의 열처리를 행한다. 이 열처리는 실리콘 산화막(90) 내의 수분을 제거하는 동시에, 실리콘 산화막(90)의 막질을 변화시켜서, 실리콘 산화막(90) 내에 수분이 침투하기 어렵게 하기 위한 것이다. 이 열처리에 의해, 실리콘 산화막(90)의 표면은 질화되고, 실리콘 산화막(90)의 표면에는 SiON막(도시 생략)이 형성된다.
다음으로, 예를 들어 CVD법에 의해, 예를 들어 막 두께 350㎚의 실리콘 질화막(92)을 형성한다(도 45의 (a)를 참조). 실리콘 질화막(92)은 수분을 차단하고, 수분에 의해 금속 배선층(88, 72, 56) 등이 부식되는 것을 방지하기 위한 것이다.
다음으로, 전면에 예를 들어 스핀 코팅법에 의해, 포토레지스트막(106)을 형성한다.
다음으로, 포토리소그래피에 의해, 포토레지스트막(106)에, 배선(본딩패드)(88b)에 이르는 개구부를 실리콘 질화막(92), 실리콘 산화막(90), 배리어막(114), 및 실리콘 산화막(112)에 형성하는 영역을 노출하는 개구부(108)를 형성한다.
다음으로, 포토레지스트막(106)을 마스크로 하여 실리콘 질화막(92), 실리콘 산화막(90), 배리어막(114), 및 실리콘 산화막(112)을 에칭한다. 이와 같이 하여, 실리콘 질화막(92), 실리콘 산화막(90), 배리어막(114), 및 실리콘 산화막(112)에, 배선(본딩패드)(88b)에 이르는 개구부(96a)가 형성된다(도 45의 (b)를 참조). 이 후, 포토레지스트막(106)을 박리한다.
다음으로, 예를 들어 스핀 코팅법에 의해, 예를 들어 막 두께 3∼6㎛의 폴리 이미드 수지막(94)을 형성한다(도 46의 (a)를 참조).
다음으로, 포토리소그래피에 의해, 폴리이미드 수지막(94)에 개구부(96a)를 통하여 배선(본딩패드)(88b)에 이르는 개구부(96b)를 형성한다(도 46의 (b)를 참조).
이와 같이 하여, 본 실시예에 의한 반도체 장치가 제조된다.
이와 같이, 본 실시예에 의하면, 수소 및 수분의 확산을 방지하는 배리어막으로서, 배리어막(44, 46, 58)에 더하여, 강유전체 커패시터(42)의 상방에 형성된 제 1 금속 배선층(56)과 제 2 금속 배선층(72) 사이에 형성된 평탄한 배리어막(62)과, 제 2 금속 배선층(72)과 제 3 금속 배선층(88) 사이에 형성된 평탄한 배리어막(78)과, 제 3 금속 배선층(88)의 상방에 형성된 평탄한 배리어막(114)을 갖기 때문에, 수소 및 수분을 더 확실하게 배리어하고, 수소 및 수분이 강유전체 커패시터(42)의 강유전체막(38)에 도달하는 것을 더 확실하게 방지할 수 있다. 이에 따라, 수소 및 수분에 의한 강유전체 커패시터(42)의 전기적 특성의 열화를 더 확실하게 방지할 수 있고, 강유전체 커패시터를 갖는 반도체 장치의 PTHS 특성을 더 큰폭으로 향상시킬 수 있다.
[제 3 실시예]
본 발명의 제 3 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 47 내지 도 52를 사용하여 설명한다. 도 47 및 도 48은 본 실시예에 의한 반도체 장치의 구조를 나타내는 단면도, 도 49는 본 실시예에 의한 반도체 장치에서 배리어막이 형성되어 있는 범위를 나타내는 평면도, 도 50 내지 도 52는 본 실시예에 의 한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다. 또한, 제 1 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성요소에 대해서는 동일한 부호를 첨부하여 설명을 생략 또는 간략하게 한다.
(반도체 장치)
본 실시예에 의한 반도체 장치의 기본적 구성은 제 1 실시예에 의한 반도체 장치와 거의 동일하다. 본 실시예에 의한 반도체 장치는, 강유전체 커패시터(42)와, 제 1 금속 배선층(56)(배선(56a, 56b, 56c)) 사이에 평탄한 배리어막(116)을 더 갖는 점에서 제 1 실시예에 의한 반도체 장치와 상이하다.
즉, 도 47에 나타낸 바와 같이, 도체 플러그(50a, 50b)가 매립된 실리콘 산화막(48) 위에 배리어막(116)이 형성되어 있다. 배리어막(116)으로서는 예를 들어 막 두께 20∼70㎚의 산화알루미늄막이 사용되고 있다. 여기서, 실리콘 산화막(48)은 평탄화되어 있고, 평탄화된 실리콘 산화막(48) 위에 배리어막(116)이 형성되어 있기 때문에, 배리어막(116)은 평탄하게 되어 있다.
배리어막(116)은 배리어막(44, 46, 58, 62, 78)과 동일하게, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 또한, 배리어막(116)은 평탄화된 실리콘 산화막(48) 위에 형성되어 있기 때문에 평탄하게 되어 있고, 배리어막(62, 78)과 동일하게, 배리어막(44, 46, 58)과 비교하여 매우 양호한 피복성에 의해 형성되어 있다. 따라서, 이러한 평탄한 배리어막(116)에 의해, 수소 및 수분의 확산을 더 확실하게 방지할 수 있다. 또한, 실제로는 배리어막(116)은 배리어막(62, 78)과 동일하게, 강유전체 커패시터(42)를 갖는 복수의 메모리 셀이 배열된 FeRAM 셀 부(306)뿐만 아니라, FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되어 있는 동시에, 인접하는 FeRAM 칩 영역(302)에까지 걸쳐 형성되어 있다. 이 점에 대해서는 후술한다.
배리어막(116) 위에는 예를 들어 막 두께 100㎚의 실리콘 산화막(118)이 형성되어 있다. 실리콘 산화막(118)은 후술하는 배선(56a, 56b, 56c)을 형성할 때의 에칭 스톱퍼막으로서 기능한다. 이 실리콘 산화막(118)에 의해 배리어막(116)이 보호되고, 배선(56a, 56b, 56c)을 형성할 때의 에칭에 의해 배리어막(116)의 막 두께가 감소되거나 또는 배리어막(116)이 제거되는 것을 방지할 수 있다. 이에 따라, 배리어막(116)의 수소 및 수분의 확산 기능이 열화되는 것을 방지할 수 있다.
실리콘 산화막(34), 배리어막(46), 실리콘 산화막(48), 배리어막(116), 및 실리콘 산화막(118)에 의해 층간 절연막(49)이 구성되어 있다.
실리콘 산화막(118), 배리어막(116), 실리콘 산화막(48), 배리어막(46), 및 배리어막(44)에는 상부 전극(40)에 이르는 컨택트 홀(52a)이 형성되어 있다. 또한, 실리콘 산화막(118), 배리어막(116), 실리콘 산화막(48), 배리어막(46), 및 배리어막(44)에는 하부 전극(36)에 이르는 컨택트 홀(52b)이 형성되어 있다.
또한, 실리콘 산화막(118) 및 배리어막(116)에는 도체 플러그(54a)에 이르는 컨택트 홀(120a)이 형성되어 있다. 또한, 실리콘 산화막(118) 및 배리어막(116)에는 도체 플러그(54b)에 이르는 컨택트 홀(120b)이 형성되어 있다.
실리콘 산화막(118) 위, 컨택트 홀(52a) 내, 및 컨택트 홀(120a) 내에는 도체 플러그(54a)와 상부 전극(40)에 전기적으로 접속된 배선(56a)이 형성되어 있다. 또한, 실리콘 산화막(118) 위 및 컨택트 홀(52b) 내에는 하부 전극(36)에 전기적으로 접속된 배선(56b)이 형성되어 있다. 또한, 실리콘 산화막(118) 위 및 컨택트 홀(120b) 내에는 도체 플러그(54b)에 전기적으로 접속된 배선(56c)이 형성되어 있다.
배리어막(116)은 배리어막(62, 78)과 동일하게, 도 48 및 도 49에 나타낸 바와 같이, FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되어 있는 동시에, 인접하는 FeRAM칩 영역(302)에까지 걸쳐 형성되어 있다. 즉, 배리어막(116)은 스크라이브부(304), FeRAM 셀부(306), FeRAM의 주변 회로부(308), 논리 회로부(310), 논리 회로의 주변 회로부(312), 패드부(314), 이들의 경계부인 스크라이브부·패드부간 경계부(316), 패드부·회로부간 경계부(318), 및 회로부·회로부간 경계부(320)에 걸쳐 형성되어 있다.
이와 같이, 본 실시예에 의한 반도체 장치는, 수소 및 수분의 확산을 방지하는 배리어막으로서, 배리어막(44, 46, 58)에 더하여, 강유전체 커패시터(42)와 강유전체 커패시터(42)의 상방에 형성된 제 1 금속 배선층(56)(배선(56a, 56b, 56c)) 사이에 형성된 평탄한 배리어막(116)과, 제 1 금속 배선층(56)(배선(56a, 56b, 56c))과 제 2 금속 배선층(72)(배선(72a, 72b)) 사이에 형성된 평탄한 배리어막(62)과, 제 2 금속 배선층(72)(배선(72a, 72b))과 제 3 금속 배선층(88)(배선(88a, 88b)) 사이에 형성된 평탄한 배리어막(78)을 갖는 것에 주된 특징이 있다.
본 실시예에 의한 반도체 장치에서는, 제 1 실시예에 의한 반도체 장치에서의 평탄한 배리어막(62, 78)에 더하여, 강유전체 커패시터(42)와 강유전체 커패시 터(42)의 상방에 형성된 제 1 금속 배선층(56) 사이에 평탄한 배리어막(116)이 형성되어 있기 때문에, 수소 및 수분을 더 확실하게 배리어하고, 수소 및 수분이 강유전체 커패시터(42)의 강유전체막(38)에 도달하는 것을 더 확실하게 방지할 수 있다. 이에 따라, 수소 및 수분에 의한 강유전체 커패시터(42)의 전기적 특성의 열화를 더 확실하게 방지할 수 있고, 강유전체 커패시터를 갖는 반도체 장치의 PTHS 특성을 더 큰 폭으로 향상시킬 수 있다.
또한, 본 실시예에 의한 반도체 장치에서는, 평탄한 배리어막(62, 78, 116)이 스크라이브부(304), FeRAM 셀부(306), FeRAM의 주변 회로부(308), 논리 회로부(310), 논리 회로의 주변 회로부(312), 패드부(314), 이들의 경계부인 스크라이브부·패드부간 경계부(316), 패드부·회로부간 경계부(318), 및 회로부·회로부간 경계부(320)에 걸쳐 형성되어 있기 때문에, 수소 및 수분에 의한 강유전체 커패시터(42)의 전기적 특성의 열화를 더 확실하게 방지할 수 있다.
(반도체 장치의 제조 방법)
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 50 내지 도 52를 사용하여 설명한다.
우선, 도 24 내지 도 27, 도 28의 (a), 및 도 28의 (b)에 나타낸 제 1 실시예에 의한 반도체 장치의 제조 방법과 동일하게 하여, 도체 플러그(54a, 54b)까지를 형성한다(도 50의 (a)를 참조).
다음으로, 예를 들어 아르곤 가스를 사용한 플라스마 세정을 행한다. 이에 따라, 도체 플러그(54a, 54b) 표면에 존재하는 자연 산화막 등이 제거된다.
다음으로, 도체 플러그(54a, 54b)가 매립된 실리콘 산화막(48) 위에 예를 들어 스퍼터링법 또는 CVD법에 의해, 배리어막(116)을 형성한다. 배리어막(116)으로서는 예를 들어 막 두께 20∼70㎚의 산화알루미늄막을 형성한다. 실리콘 산화막(48)은 평탄화되어 있고, 평탄화된 실리콘 산화막(48) 위에 배리어막(116)을 형성하기 때문에, 배리어막(116)은 평탄하게 된다.
배리어막(116)은, 도 51에 나타낸 바와 같이, FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되는 동시에, 인접하는 FeRAM 칩 영역(302)에까지 걸쳐 형성된다. 즉, 배리어막(116)은 스크라이브부(304), FeRAM 셀부(306), FeRAM의 주변 회로부(308), 논리 회로부(310), 논리 회로의 주변 회로부(312), 패드부(314), 이들의 경계부인 스크라이브부·패드부간 경계부(316), 패드부·회로부간 경계부(318), 및 회로부·회로부간 경계부(320)에 걸쳐 형성된다.
다음으로, 전면에 예를 들어 플라스마 TEOSCVD법에 의해, 예를 들어 막 두께 100㎚의 실리콘 산화막(118)을 형성한다(도 50의 (b)를 참조).
다음으로, 포토리소그래피 및 건식 에칭에 의해, 실리콘 산화막(118) 및 배리어막(116)에 도체 플러그(54a, 54b)에 이르는 컨택트 홀(120a, 120b)을 형성한다(도 50의 (c)를 참조).
다음으로, 전면에 예를 들어 CVD법에 의해, 예를 들어 막 두께 100㎚의 SiON막(122)을 형성한다(도 52의 (a)를 참조).
다음으로, 포토리소그래피 및 건식 에칭에 의해, SiON막(122), 실리콘 산화막(118), 배리어막(116), 실리콘 산화막(48), 배리어막(46), 및 배리어막(44)에 강유전체 커패시터(42)의 상부 전극(40)에 이르는 컨택트 홀(52a)과, 강유전체 커패시터(42)의 하부 전극(36)에 이르는 컨택트 홀(52b)을 형성한다(도 52의 (b)를 참조).
다음으로, 산소 분위기에서 예를 들어 500℃, 60분간의 열처리를 행한다. 이 열처리는 강유전체 커패시터(42)의 강유전체막(38)에 산소를 공급하고, 강유전체 커패시터(42)의 전기적 특성을 회복하기 위한 것이다.
다음으로, 에칭에 의해 SiON막(122)을 제거한다.
다음으로, 전면에 예를 들어 막 두께 150㎚의 TiN막과, 예를 들어 막 두께 550㎚의 AlCu 합금막과, 예를 들어 막 두께 5㎚의 Ti막과, 예를 들어 막 두께 150㎚의 TiN막을 차례로 적층한다. 이와 같이 하여, TiN막과 AlCu 합금막과 Ti막과 TiN막을 차례로 적층하여 이루어지는 도체막이 형성된다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 도체막을 패터닝한다. 이에 따라, 제 1 금속 배선층(56), 즉 강유전체 커패시터(42)의 상부 전극(40)과 도체 플러그(54a)에 전기적으로 접속된 배선(56a), 강유전체 커패시터(42)의 하부 전극(36)에 전기적으로 접속된 배선(56b), 및 도체 플러그(54b)에 전기적으로 접속된 배선(56c)이 형성된다(도 52의 (c)를 참조). 배선(56a, 56b, 56c)을 형성할 때의 건식 에칭에서는 실리콘 산화막(118)이 에칭 스톱퍼막으로서 기능한다. 이 실리콘 산화막(118)에 의해 배리어막(116)이 보호되고, 배선(56a, 56b, 56c)을 형성할 때의 에칭에 의해 배리어막(116)의 막 두께가 감소되거나 또는 배리어막(116)이 제거되는 것을 방지할 수 있다. 이에 따라, 배리어막(116)의 수소 및 수분의 확산 기능이 열화되는 것을 방지할 수 있다.
이 후의 공정은 도 29의 (b) 내지 도 39에 나타낸 제 1 실시예에 의한 반도체 장치의 제조 방법과 동일하기 때문에 설명을 생략한다.
이와 같이, 본 실시예에 의하면, 수소 및 수분의 확산을 방지하는 배리어막으로서, 배리어막(44, 46, 58)에 더하여, 강유전체 커패시터(42)와 강유전체 커패시터(42)의 상방에 형성된 제 1 금속 배선층(56) 사이에 형성된 평탄한 배리어막(116)과, 제 1 금속 배선층(56)과 제 2 금속 배선층(72) 사이에 형성된 평탄한 배리어막(62)과, 제 2 금속 배선층(72)과 제 3 금속 배선층(88) 사이에 형성된 평탄한 배리어막(78)을 갖기 때문에, 수소 및 수분을 더 확실하게 배리어하고, 수소 및 수분이 강유전체 커패시터(42)의 강유전체막(38)에 도달하는 것을 더 확실하게 방지할 수 있다. 이에 따라, 수소 및 수분에 의한 강유전체 커패시터(42)의 전기적 특성의 열화를 더 확실하게 방지할 수 있고, 강유전체 커패시터를 갖는 반도체 장치의 PTHS 특성을 더 큰 폭으로 향상시킬 수 있다.
또한, 본 실시예에서는 도체 플러그(54a, 54b)를 형성한 후에 배리어막(116)을 형성하는 경우에 대해서 설명했지만, 도체 플러그(54a, 54b)를 형성하기 전에 배리어막(116)을 형성할 수도 있다.
구체적으로는, 우선 도 24 내지 도 27의 (c)에 나타낸 제 1 실시예에 의한 반도체 장치의 제조 방법과 동일하게 하여, CMP법에 의해 표면이 평탄화된 실리콘 산화막(48)까지를 형성한다.
다음으로, CMP법에 의해 표면이 평탄화된 실리콘 산화막(48) 위에 배리어 막(116)을 형성한다.
다음으로, 배리어막(116) 위에 예를 들어 막 두께 100㎚의 실리콘 산화막을 형성한다.
다음으로, 배리어막(116) 위의 실리콘 산화막, 배리어막(116), 실리콘 산화막(48), 배리어막(46), 실리콘 산화막(34), 및 층간 절연막(27)에 소스/드레인 확산층(22)에 이르는 컨택트 홀(50a, 50b)을 형성한다.
다음으로, 컨택트 홀(50a, 50b)에 매립된 도체 플러그(54a, 54b)를 형성한다.
이와 같이, 도체 플러그(54a, 54b)를 형성하기 전에 배리어막(116)을 형성할 수도 있다.
[변형 실시예]
본 발명은 상기 실시예에 한정되지 않고 다양한 변형이 가능하다.
예를 들어 상기 실시예에서는 강유전체막(38)로서 PZT막을 사용하는 경우를 예로 설명했지만, 강유전체막(38)은 PZT막에 한정되지 않고, 다른 모든 강유전체막을 적절하게 사용할 수 있다. 예를 들어 강유전체막(38)으로서, Pb1 - XLaXZr1 - YTiYO3막(PLZT막), SrBi2(TaXNb1 -X)2O9막, Bi4Ti2O12막 등을 사용할 수도 있다.
또한, 상기 실시예에서는 산화알루미늄막(36a)과 Pt막(36b)의 적층막에 의해 하부 전극(36)을 구성했지만, 하부 전극(36)을 구성하는 도체막 등의 재료는 이러한 재료에 한정되지 않는다. 예를 들어 Ir막, IrO2막, Ru막, RuO2막, SrRuO(스트론 튬루테늄옥사이드)막(SRO막), Pd막에 의해 하부 전극(38)을 구성할 수도 있다.
또한, 상기 실시예에서는 IrOX막(40a)과 IrOY막(40b)의 적층막에 의해 상부 전극(40)을 구성했지만, 상부 전극(40)을 구성하는 도체막의 재료는 이러한 재료에 한정되지 않는다. 예를 들어 Ir막, Ru막, RuO2막, SRO막, Pd막에 의해 상부 전극(40)을 구성할 수도 있다.
또한, 상기 실시예에서는 평탄한 배리어막에 대해서, 제 1 실시예에서는 제 1 금속 배선층(56)과 제 2 금속 배선층(72) 사이에 배리어막(62)을 형성하고, 제 2 금속 배선층(72)과 제 3 금속 배선층(88) 사이에 배리어막(78)을 형성할 경우에 대해서 설명하고, 제 2 실시예에서는 배리어막(62, 78)에 더하여 제 3 금속 배선층(88)의 상방에 배리어막(114)을 형성할 경우에 대해서 설명하고, 제 3 실시예에서는 배리어막(62, 78)에 더하여 강유전체 커패시터(42)와 제 1 금속 배선층(56) 사이에 배리어막(116)을 형성할 경우에 대해서 설명했지만, 형성하는 배리어막(62, 78, 114, 116)의 조합은 상기 실시예에서 설명한 경우에 한정되지 않는다. 평탄한 배리어막은 배리어막(62, 78, 114, 116) 중 적어도 2층이 형성되어 있으면 관계없고, 배리어막(62, 78, 114, 116) 중 3층을 형성할 수도 있으며, 또는 배리어막(62, 78, 114, 116)의 4층 전부를 형성할 수도 있다. 또한, 반도체 기판(10) 위에 형성되 금속 배선층의 층 수 등에 따라, 평탄한 배리어막을 더 많이 형성할 수도 있다. 이 경우에 있어서, 평탄한 배리어막의 막 두께는 제 1 실시예에서 상술한 바와 같이, 예를 들어 50㎚ 이상 100㎚ 미만, 보다 바람직하게는 50㎚ 이상 80㎚ 이하로 설정하는 것이 바람직하다.
또한, 강유전체 커패시터의 전기적 특성의 열화를 효과적으로 방지하는 관점에서는, 본딩패드와 본딩패드 아래의 최상층의 금속 배선층 사이에 평탄한 배리어막이 우선은 형성되어 있고, 다른 금속 배선층의 사이에 다른 평탄한 배리어막이 형성되어 있는 것이 바람직하다.
또한, 상기 실시예에서는 배리어막으로서 산화알루미늄막을 사용하는 경우를 예로 설명했지만, 배리어막은 산화알루미늄막에 한정되지 않는다. 수소 또는 수분의 확산을 방지하는 기능을 갖는 막을 배리어막으로서 적절하게 사용할 수 있다. 배리어막으로서는 예를 들어 금속산화물로 이루어지는 막을 적절하게 사용할 수 있다. 금속산화물로 이루어지는 배리어막으로서는 예를 들어 탄탈산화물이나 티타튬산화물 등으로 이루어지는 막을 사용할 수 있다. 또한, 배리어막은 금속산화물로 이루어지는 막에 한정되지 않는다. 예를 들어 실리콘 질화막(Si3N4막)이나 실리콘 질화산화막(SiON막) 등을 배리어막으로서 사용할 수도 있다. 또한, 도포형 산화막, 또는 폴리이미드, 폴리아릴렌, 폴리아릴렌에테르, 벤조시클로부텐 등으로 이루어지는 수지막과 같은 흡습성을 갖는 유기막을 배리어막으로서 사용할 수 있다.
또한, 상기 실시예에서는 형성하는 배리어막의 전부에 동일 재료로 이루어지는 배리어막을 사용하는 경우에 대해서 설명했지만, 후술하는 바와 같이 상이한 재료로 이루어지는 배리어막을 적절하게 사용할 수도 있다.
예를 들어 제 1 또는 제 2 실시예에 의한 반도체 장치에 있어서, 평탄한 배 리어막(62, 78, 114) 중에서 가장 강유전체 커패시터(42) 측에 형성되어 있는 배리어막(62)으로서 산화알루미늄막을 사용하는 동시에, 배리어막(62)의 상방에 형성되어 있는 배리어막(78) 또는 배리어막(114)으로서 실리콘 질화막을 사용할 수도 있다. 또한 예를 들어 산화알루미늄막 위에 산화티타늄막을 형성할 수도 있다.
또한, 제 2 실시예에 의한 반도체 장치에 있어서, 제 3 금속 배선층(88)의 하방에 형성되어 있는 평탄한 배리어막(62, 78)으로서 산화알루미늄막 등의 금속산화물로 이루어지는 막이나 실리콘 질화막 등의 무기막을 사용하는 동시에, 제 3 금속 배선층(88)의 상방에 형성되고, 배선(본딩패드)(88b)에 이르는 개구부(96b)가 형성되는 평탄한 배리어막(114)으로서, 흡습성을 갖는 유기막을 형성할 수도 있다.
또한, 상기 실시예에서는 층간 절연막을 구성하는 절연막으로서, 실리콘 산화막을 형성할 경우를 예로 설명했지만, 실리콘 산화막 대신에 다양한 절연막을 형성할 수 있다.
또한, 상기 실시예에서는 층간 절연막을 구성하는 절연막의 표면을 평탄화하는 방법으로서, CMP법을 사용하는 경우를 예로 설명했지만 절연막의 표면을 평탄화하는 방법은 CMP법에 한정되지 않는다. 예를 들어 에칭에 의해, 절연막의 표면을 평탄화할 수도 있다. 에칭 가스로서는 예를 들어 Ar가스를 사용할 수 있다.
또한, 상기 실시예에서는 제 1 금속 배선층(56), 제 2 금속 배선층(72), 및 제 3 금속 배선층(88)의 3층의 금속 배선층에 의해 반도체 기판(10) 위에 회로가 구성되는 경우를 예로 설명했지만, 반도체 기판(10) 상의 회로를 구성하는 금속 배선층의 층수는 3층으로 한정되지 않는다. 금속 배선층의 층수는 반도체 기판(10) 상에 구성하는 회로의 설계에 따라 적절하게 설정할 수 있다.
또한, 상기 실시예에서는 1개의 트랜지스터(24) 및 1개의 강유전체 커패시터(42)를 갖는 1T1C형 메모리 셀이 형성되어 있는 경우를 예로 설명했지만, 메모리 셀의 구성은 1T1C형에 한정되지 않는다. 메모리 셀의 구성으로서는 1T1C형 이외에, 예를 들어 2개의 트랜지스터 및 2개의 강유전체 커패시터를 갖는 2T2C형 등의 다양한 구성을 사용할 수 있다.
또한, 상기 실시예에서는 플래너형 셀을 갖는 FeRAM 구조의 반도체 장치에 대해서 설명했지만, 본 발명의 적용 범위는 이것에 한정되지 않는다. 예를 들어 본 발명은 스택형 셀을 갖고, 게이트 길이가 예를 들어 0.18㎛로 설정된 FeRAM 구조의 반도체 장치에 대해서도 적용할 수 있다.
도 53은 본 발명을 적용한 스택형 셀을 갖는 FeRAM 구조의 반도체 장치의 구조를 나타내는 단면도이다. 또한, 도 53에서는 FeRAM 셀부(306) 이외의 부분에 대해서는 배리어막 이외의 구조를 생략하여 나타내고 있다.
도면에 나타낸 바와 같이, 예를 들어 실리콘으로 이루어지는 반도체 기판(210) 위에는 소자 영역을 획정하는 소자 분리 영역(212)이 형성되어 있다. 소자 분리 영역(212)이 형성된 반도체 기판(210) 내에는 웰(214a, 214b)이 형성되어 있다.
웰(214a, 214b)이 형성된 반도체 기판(210) 위에는 게이트 절연막(216)을 통하여 게이트 전극(게이트 배선)(218)이 형성되어 있다. 게이트 전극(218)은 예를 들어 폴리실리콘막 위에 트랜지스터의 게이트 길이 등에 따라 코발트 실리사이드 막, 니켈 실리사이드막, 텅스텐 실리사이드막 등의 금속 실리사이드막이 적층된 폴리사이드 구조를 갖고 있다. 게이트 전극(218) 위에는 실리콘 산화막(219)이 형성되어 있다. 게이트 전극(218) 및 실리콘 산화막(219)의 측벽 부분에는 측벽 절연막(220)이 형성되어 있다.
측벽 절연막(220)이 형성된 게이트 전극(218)의 양측에는 소스/드레인 확산층(222)이 형성되어 있다. 이와 같이 하여, 게이트 전극(218)과 소스/드레인 확산층(222)을 갖는 트랜지스터(224)가 구성되어 있다. 트랜지스터(224)의 게이트 길이는 예를 들어 0.18㎛로 설정되어 있다.
트랜지스터(224)가 형성된 반도체 기판(210) 위에는 SiON막(225)과, 실리콘 산화막(226)을 차례로 적층하여 이루어지는 층간 절연막(227)이 형성되어 있다. 층간 절연막(227)의 표면은 평탄화되어 있다.
층간 절연막(227) 위에는 예를 들어 산화알루미늄막으로 이루어지는 배리어막(228)이 형성되어 있다.
배리어막(228) 및 층간 절연막(227)에는 소스/드레인 확산층(222)에 이르는 컨택트 홀(230a, 230b)이 형성되어 있다.
컨택트 홀(230a, 230b)에는 Ti막과 TiN막을 차례로 적층하여 이루어지는 배리어 메탈막(도시 생략)이 형성되어 있다.
배리어 메탈막이 형성된 컨택트 홀(230a, 230b) 내에는 텅스텐으로 이루어지는 도체 플러그(232a, 232b)가 매립되어 있다.
배리어막(228) 위에는 도체 플러그(232a)에 전기적으로 접속된 Ir막(234)이 형성되어 있다.
Ir막(234) 위에는 강유전체 커패시터(242)의 하부 전극(236)이 형성되어 있다.
하부 전극(236) 위에는 강유전체 커패시터(242)의 강유전체막(238)이 형성되어 있다. 강유전체막(238)로서는 예를 들어 PZT막이 사용되고 있다.
강유전체막(238) 위에는 강유전체 커패시터(242)의 상부 전극(240)이 형성되어 있다.
적층되어 있는 상부 전극(240), 강유전체막(238), 하부 전극(236), 및 Ir막(234)은 에칭에 의해 일괄적으로 패터닝 되고, 서로 거의 동일한 평면 형상을 갖고 있다.
이와 같이 하여, 하부 전극(236)과 강유전체막(238)과 상부 전극(240)으로 이루어지는 강유전체 커패시터(242)가 구성된다. 강유전체 커패시터(242)의 하부 전극(236)은 Ir막(234)을 통하여 도체 플러그(232a)에 전기적으로 접속되어 있다.
층간 절연막(227)의 Ir막(234)이 형성되어 있지 않은 영역 위에는, Ir막(234)과 동일한 정도의 막 두께 또는 Ir막(234)보다도 얇은 막 두께의 SiON막(244)이 형성되어 있다. 또한, SiON막(244) 대신에 실리콘 산화막을 형성할 수도 있다.
강유전체 커패시터(242) 위 및 SiON막(244) 위에는, 수소 및 수분의 확산을 방지하는 기능을 갖는 배리어막(246)이 형성되어 있다. 배리어막(246)으로서는 예를 들어 산화알루미늄막이 사용되고 있다.
배리어막(246) 위에는 실리콘 산화막(248)이 형성되고, 실리콘 산화막(248)에 의해 강유전체 커패시터(242)가 매립되어 있다. 실리콘 산화막(248)의 표면은 평탄화되어 있다.
평탄화된 실리콘 산화막(248) 위에는 수소 및 수분의 확산을 방지하는 기능을 갖는 평탄한 배리어막(250)이 형성되어 있다. 배리어막(250)으로서는 예를 들어 산화알루미늄막이 사용되고 있다. 배리어막(250)은 FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되어 있는 동시에, 인접하는 FeRAM 칩 영역(302)에까지 걸쳐 형성되어 있다. 즉, 배리어막(250)은 스크라이브부(304), FeRAM 셀부(306), FeRAM의 주변 회로부(도시 생략), 논리 회로부(310), 논리 회로의 주변 회로부(도시 생략), 패드부(314), 이들의 경계부인 스크라이브부·패드부간 경계부(316), 패드부·회로부간 경계부(318), 및 회로부·회로부간 경계부(320)에 걸쳐 형성되어 있다.
배리어막(250) 위에는 실리콘 산화막(252)이 형성되어 있다.
이와 같이 하여, SiON막(244), 배리어막(246), 실리콘 산화막(248), 배리어막(250), 및 실리콘 산화막(252)에 의해 층간 절연막(253)이 구성되어 있다.
실리콘 산화막(252), 배리어막(250), 실리콘 산화막(248) 및 배리어막(246)에는 강유전체 커패시터(242)의 상부 전극(240)에 이르는 컨택트 홀(254a)이 형성되어 있다. 또한, 실리콘 산화막(252), 배리어막(250), 실리콘 산화막(248), 배리어막(246), 및 SiON막(244)에는 도체 플러그(232b)에 이르는 컨택트 홀(254b)이 형성되어 있다.
컨택트 홀(254a, 254b) 내에는 Ti막과 TiN막을 차례로 적층하여 이루어지는 배리어 메탈막(도시 생략)이 형성되어 있다. 또한, 배리어 메탈막으로서, Ti막을 형성하지 않고, TiN막으로 이루어지는 배리어 메탈막을 형성할 수도 있다.
배리어 메탈막이 형성된 컨택트 홀(254a, 254b) 내에는 텅스텐으로 이루어지는 도체 플러그(256a, 256b)가 각각 매립되어 있다.
실리콘 산화막(252) 위에는 도체 플러그(256a)에 전기적으로 접속된 배선(258a)과, 도체 플러그(256b)에 전기적으로 접속된 배선(258b)이 형성되어 있다.
배선(258a, 258b)이 형성된 실리콘 산화막(252) 위에는 실리콘 산화막(260)이 형성되고, 실리콘 산화막(260)에 의해 배선(258a, 258b)이 매립되어 있다. 실리콘 산화막(260)의 표면은 평탄화되어 있다.
평탄화된 실리콘 산화막(260) 위에는, 수소 및 수분의 확산을 방지하는 기능을 갖는 평탄한 배리어막(262)이 형성되어 있다. 배리어막(262)으로서는 예를 들어 산화알루미늄막이 사용되고 있다. 배리어막(262)은 FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되어 있는 동시에, 인접하는 FeRAM 칩 영역(302)에까지 걸쳐 형성되어 있다. 즉, 배리어막(262)은 스크라이브부(304), FeRAM 셀부(306), FeRAM의 주변 회로부(도시 생략), 논리 회로부(310), 논리 회로의 주변 회로부(도시 생략), 패드부(314), 이들의 경계부인 스크라이브부·패드부간 경계부(316), 패드부·회로부간 경계부(318), 및 회로부·회로부간 경계부(320)에 걸쳐 형성되어 있다.
배리어막(262) 위에는 실리콘 산화막(264)이 형성되어 있다.
이와 같이 하여, 실리콘 산화막(260), 배리어막(262), 및 실리콘 산화막(264)에 의해 층간 절연막(265)이 구성되어 있다.
실리콘 산화막(264), 배리어막(262), 및 실리콘 산화막(260)에는 배선(258b)에 이르는 컨택트 홀(268)이 형성되어 있다.
컨택트 홀(268) 내에는 Ti막과 TiN막을 차례로 적층하여 이루어지는 배리어 메탈막(도시 생략)이 형성되어 있다.
배리어 메탈막이 형성된 컨택트 홀(268) 내에는 텅스텐으로 이루어지는 도체 플러그(270)가 매립되어 있다.
실리콘 산화막(264) 위에는 도체 플러그(268)에 전기적으로 접속된 배선(272)이 형성되어 있다.
배선(272)이 형성된 실리콘 산화막(264) 위에는 실리콘 산화막(274)이 형성되고, 실리콘 산화막(274)에 의해 배선(272)이 매립되어 있다. 실리콘 산화막(274)의 표면은 평탄화되어 있다.
평탄화된 실리콘 산화막(274) 위에는 수소 및 수분의 확산을 방지하는 기능을 갖는 평탄한 배리어막(276)이 형성되어 있다. 배리어막(276)으로서는 예를 들어 산화알루미늄막이 사용되고 있다. 배리어막(276)은 FeRAM 칩 영역(302) 및 스크라이브부(304)에 걸쳐 형성되어 있는 동시에, 인접하는 FeRAM 칩 영역(302)에 까지 걸쳐 형성되어 있다. 즉, 배리어막(276)은 스크라이브부(304), FeRAM 셀부(306), FeRAM의 주변 회로부(도시 생략), 논리 회로부(310), 논리 회로의 주변 회로부(도시 생략), 패드부(314), 이들의 경계부인 스크라이브부·패드부간 경계 부(316), 패드부·회로부간 경계부(318), 및 회로부·회로부간 경계부(320)에 걸쳐 형성되어 있다.
배리어막(276) 위에는 실리콘 산화막(278)이 형성되어 있다.
또한, 실리콘 산화막(278)으로부터 상부는 도면에 나타내지 않지만, 회로 설계에 따라, 실리콘 산화막 등에 의해 구성되는 층간 절연막에 매립된 배선이 적절하게 형성되어 있다.
상술한 바와 같이, 스택형 셀을 갖는 FeRAM 구조의 반도체 장치에서도, 상기 실시예와 동일하게, 수소 및 수분의 확산을 방지하는 평탄한 배리어막(250, 262, 276)을 형성함으로써, 수소 및 수분에 의한 강유전체 커패시터(242)의 전기적 특성의 열화를 확실하게 방지할 수 있고, PTHS 특성을 큰 폭으로 향상시킬 수 있다. 또한, 이 경우에서도, 수소 및 수분의 확산을 방지하는 평탄한 배리어막은 적어도 2층 형성되어 있으면 관계없고, 배리어막(250, 262, 276)의 3층 전부가 형성되어 있지 않을 수도 있다. 또한, 필요에 따라, 평탄한 배리어막을 더 많이 형성할 수도 있다.
상기 실시예에서는 Al을 주체로 하는 배선을 형성할 경우를 예로 설명했지만, 배선은 Al을 주체로 하는 배선에 한정되지 않고, 예를 들어 다마싱법 등에 의해 Cu를 주체로 하는 배선을 형성할 수도 있다.
Cu를 주체로 하는 배선을 사용한 경우에 대해서 도 54 및 도 55를 사용하여 설명한다. 도 54는 도 53에 나타낸 반도체 장치에서 Cu배선을 사용한 경우의 구조를 나타내는 단면도, 도 55는 Cu배선을 사용한 경우에서의 본딩패드의 구조를 나타 내는 단면도이다. 또한, 도 54는 도 53과 동일하게, 스택형 셀을 갖는 FeRAM 구조의 반도체 장치의 구조를 나타내고 있다. 도 53에 나타낸 반도체 장치와 동일한 구성요소에 대해서는 동일한 부호를 첨부하여 설명을 생략하고 또는 간략하게 한다.
도 54에 나타낸 바와 같이, 텅스텐으로 이루어지는 도체 플러그(256a, 256b)가 매립된 층간 절연막(253) 위에는 실리콘 산화막(260a)이 형성되어 있다.
실리콘 산화막(260a)에는 배선 홈(280a, 280b)이 형성되어 있다.
배선 홈(280a)에는 도체 플러그(256a)에 전기적으로 접속된 Cu배선(282a)이 매립되어 있다. 배선 홈(280b)에는 도체 플러그(256b)에 전기적으로 접속된 Cu배선(282b)이 매립되어 있다.
Cu배선(282a, 282b)이 매립된 실리콘 산화막(260a) 위에는 실리콘 산화막(260b)이 형성되어 있다. 실리콘 산화막(260b)의 표면은 평탄화되어 있다.
평탄화된 실리콘 산화막(260b) 위에는 수소 및 수분의 확산을 방지하는 기능을 갖는 평탄한 배리어막(262)이 형성되어 있다.
배리어막(262) 위에는 실리콘 산화막(264)이 형성되어 있다.
이와 같이 하여, 실리콘 산화막(260), 배리어막(262), 및 실리콘 산화막(264)에 의해 층간 절연막(265)이 구성되어 있다.
실리콘 산화막(264), 배리어막(262), 및 실리콘 산화막(260b)에는 Cu배선(282b)에 이르는 컨택트 홀(268)이 형성되어 있다.
컨택트 홀(268) 내에는 예를 들어 막 두께 15㎚의 Ta막과, 예를 들어 막 두 께 130㎚의 Cu막을 차례로 적층하여 이루어지는 막이 형성되어 있다. 이와 같이 하여, Ta막으로 이루어지는 배리어 메탈막(도시 생략)이 형성된 컨택트 홀(268) 내에는 Cu로 이루어지는 도체 플러그(270)가 매립되어 있다.
상술한 바와 같이 Cu배선을 사용한 경우에 있어서, 본딩패드는 AlCu 합금막 등의 Al을 주체로 하는 금속막에 의해 구성되어 있다.
도 55에 나타낸 바와 같이, 실리콘 산화막으로 이루어지는 층간 절연막(284)에는 배선 홈(285)이 형성되어 있다.
배선 홈(285)에는 Cu배선(286)이 매립되어 있다.
Cu배선(286)이 매립된 층간 절연막(284) 위에는 실리콘 산화막으로 이루어지는 층간 절연막(288)이 형성되어 있다. 층간 절연막(288)을 구성하는 실리콘 산화막은 예를 들어 플라스마 TEOSCVD법에 의해 형성된 것이다.
층간 절연막(288)에는 Cu배선(286)에 이르는 컨택트 홀(289)이 형성되어 있다.
컨택트 홀(289) 내에는 텅스텐으로 이루어지는 도체 플러그(290)가 매립되어 있다.
도체 플러그(290)가 매립된 층간 절연막(288) 위에는 도체 플러그(290)에 전기적으로 접속된 본딩패드(292)가 형성되어 있다. 본딩패드(292)는 AlCu 합금막에 의해 구성되어 있다.
또한, Cu배선(286)과 본딩패드(292) 사이에 수소 및 수분의 확산을 방지하는 배리어막을 형성할 수도 있다.
층간 절연막(288) 위 및 본딩패드(292) 위에는 실리콘 산화막(294)이 형성되어 있다. 실리콘 산화막(294)은 예를 들어 플라스마 TEOSCVD법에 의해 형성된 것이다.
실리콘 산화막(294) 위에는 실리콘 질화막(296)이 형성되어 있다.
실리콘 질화막(296) 위에는 폴리이미드 수지막(298)이 형성되어 있다.
폴리이미드 수지막(298), 실리콘 질화막(296), 및 실리콘 산화막(294)에는 본딩패드(292)에 이르는 개구부(299)가 형성되어 있다. 즉, 실리콘 질화막(296) 및 실리콘 산화막(294)에는 본딩패드(292)에 이르는 개구부(299a)가 형성되어 있다. 폴리이미드 수지막(298)에는 실리콘 질화막(296) 및 실리콘 산화막(294)에 형성된 개구부(299a)를 포함하는 영역에 개구부(299b)가 형성되어 있다.
본딩패드(292)에는 개구부(299)를 통하여, 외부 회로(도시 생략)가 전기적으로 접속된다.
이와 같이, Al을 주체로 하는 배선 대신에 Cu를 주체로 하는 배선을 사용할 수도 있다.
도 53에 나타낸 바와 같이, 스택형 셀을 갖는 FeRAM 구조의 반도체 장치에서 Cu배선을 사용한 경우에서는, 예를 들어 강유전체 커패시터와, 강유전체 커패시터 위의 제 1 층째의 Cu배선 사이에 우선 1층째의 평탄한 배리어막을 형성하고, 본딩패드와, 본딩패드 아래의 최상층인 Cu배선 사이에 2층째의 평탄한 배리어막을 형성할 수도 있다. 이러한 2층의 평탄한 배리어막에 더하여, 다른 Cu배선의 사이에 평탄한 배리어막을 더 형성함으로써, 내습성을 더 향상시킬 수 있다.
본 발명에 의한 반도체 장치 및 그 제조 방법은 강유전체 커패시터를 갖는 반도체 장치의 신뢰성을 향상시키는 것에 유용하다.
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- 반도체 기판 위에 형성되고, 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극을 갖는 강유전체 커패시터와,상기 반도체 기판 위 및 상기 강유전체 커패시터 위에 형성되고, 표면이 평탄화된 제 1 절연막과,상기 제 1 절연막 위에 형성되고, 표면이 평탄한 제 2 절연막과,상기 제 2 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 1 배리어막과,상기 제 1 배리어막 위에 형성되고, 표면이 평탄한 제 3 절연막과,상기 제 3 절연막의 상방에 형성되고, 표면이 평탄화된 제 4 절연막과,상기 제 4 절연막 위에 형성되고, 표면이 평탄한 제 5 절연막과,상기 제 5 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 2 배리어막과,상기 제 2 배리어막 위에 형성되고, 표면이 평탄한 제 6 절연막을 갖는 반도체 장치에 있어서,상기 반도체 기판에 설치된 칩 영역과,상기 반도체 기판에, 상기 칩 영역에 인접하여 설치된 스크라이브부와,상기 칩 영역 내에 설치되고, 상기 강유전체 커패시터를 갖는 메모리 셀이 형성된 메모리 셀부와,상기 칩 영역 내에 설치되고, 논리 회로가 형성된 논리 회로부와,상기 칩 영역 내에 설치되고, 본딩패드(bonding pad)가 형성된 패드부를 더 갖고,상기 제 1 배리어막 및 상기 제 2 배리어막 중 적어도 어느 하나는 상기 메모리 셀부, 상기 논리 회로부, 및 상기 패드부에 걸쳐 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,상기 제 1 배리어막 및 상기 제 2 배리어막 모두 상기 메모리 셀부, 상기 논리 회로부, 상기 패드부, 및 스크라이브부에 걸쳐 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 2 항 또는 제 3 항에 있어서,상기 강유전체 커패시터의 상기 하부 전극 또는 상기 상부 전극에 전기적으로 접속된 제 1 배선과,상기 제 1 배선 위에 형성된 제 2 배선과,상기 제 2 배선 위에 형성되고, 외부 회로가 전기적으로 접속되는 제 3 배선을 더 갖는 것을 특징으로 하는 반도체 장치.
- 제 4 항에 있어서,상기 제 4 절연막, 상기 제 5 절연막, 상기 제 6 절연막 및 상기 제 2 배리어막은 상기 제 2 배선과 상기 제 3 배선 사이에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 4 항에 있어서,상기 제 1 절연막, 상기 제 2 절연막, 상기 제 3 절연막 및 상기 제 1 배리어막은 상기 제 1 배선과 상기 제 2 배선 사이에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 4 항에 있어서,상기 제 1 절연막, 상기 제 2 절연막, 상기 제 3 절연막 및 상기 제 1 배리어막은 상기 제 2 배선과 상기 제 3 배선 사이에 형성되어 있고,상기 제 4 절연막, 상기 제 5 절연막, 상기 제 6 절연막 및 상기 제 2 배리어막은 상기 제 3 배선 위에 형성되어 있으며,상기 제 4 절연막, 상기 제 5 절연막, 상기 제 6 절연막 및 상기 제 2 배리어막에는 상기 제 3 배선에 이르는 개구부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 4 항에 있어서,상기 제 1 절연막, 상기 제 2 절연막, 상기 제 3 절연막 및 상기 제 1 배리어막은 상기 강유전체 커패시터와 상기 제 1 배선 사이에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 4 항에 있어서,상기 제 1 배선을 덮도록 형성되고, 수소 또는 수분의 확산을 방지하는 제 5 배리어막을 더 갖는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위에 형성되고, 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극을 갖는 강유전체 커패시터와,상기 반도체 기판 위 및 상기 강유전체 커패시터 위에 형성되고, 표면이 평탄화된 제 1 절연막과,상기 제 1 절연막 위에 형성되고, 표면이 평탄한 제 2 절연막과,상기 제 2 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 1 배리어막과,상기 제 1 배리어막 위에 형성되고, 표면이 평탄한 제 3 절연막과,상기 제 3 절연막의 상방에 형성되고, 표면이 평탄화된 제 4 절연막과,상기 제 4 절연막 위에 형성되고, 표면이 평탄한 제 5 절연막과,상기 제 5 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 2 배리어막과,상기 제 2 배리어막 위에 형성되고, 표면이 평탄한 제 6 절연막을 갖는 반도체 장치에 있어서,상기 강유전체 커패시터를 덮도록 형성되고, 수소 또는 수분의 확산을 방지하는 제 6 배리어막을 더 갖는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위에 형성되고, 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극을 갖는 강유전체 커패시터와, 상기 반도체 기판 위 및 상기 강유전체 커패시터 위에 형성되고, 표면이 평탄화된 제 1 절연막과, 상기 제 1 절연막 위에 형성되고, 표면이 평탄한 제 2 절연막과, 상기 제 2 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 1 배리어막과, 상기 제 1 배리어막 위에 형성되고, 표면이 평탄한 제 3 절연막과, 상기 제 3 절연막의 상방에 형성되고, 표면이 평탄화된 제 4 절연막과, 상기 제 4 절연막 위에 형성되고, 표면이 평탄한 제 5 절연막과, 상기 제 5 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 2 배리어막과, 상기 제 2 배리어막 위에 형성되고, 표면이 평탄한 제 6 절연막을 갖는 메모리 셀부와,본딩패드가 형성된 패드부를 갖고,상기 제 1 배리어막 및 상기 제 2 배리어막 중 적어도 어느 하나는 상기 메모리 셀부 및 상기 패드부에 걸쳐 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위에 형성되고, 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극을 갖는 강유전체 커패시터와, 상기 반도체 기판 위 및 상기 강유전체 커패시터 위에 형성되고, 표면이 평탄화된 제 1 절연막과, 상기 제 1 절연막 위에 형성되고, 표면이 평탄한 제 2 절연막과, 상기 제 2 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 1 배리어막과, 상기 제 1 배리어막 위에 형성되고, 표면이 평탄한 제 3 절연막과, 상기 제 3 절연막의 상방에 형성되고, 표면이 평탄화된 제 4 절연막과, 상기 제 4 절연막 위에 형성되고, 표면이 평탄한 제 5 절연막과, 상기 제 5 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 2 배리어막과, 상기 제 2 배리어막 위에 형성되고, 표면이 평탄한 제 6 절연막을 갖는 칩 영역과,상기 반도체 기판에, 상기 칩 영역에 인접하여 설치된 스크라이브부를 갖고,상기 제 1 배리어막 및 상기 제 2 배리어막 중 적어도 어느 하나는 상기 칩 영역 및 상기 스크라이브부에 걸쳐 형성되어 있는 것을 특징으로 하는 반도체 장치.
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- 제 11 항 또는 제 12 항에 있어서,제 1 공정에 의해 생성되는 상기 제 1 절연막과,상기 제 1 공정과 다른 제 2 공정에 의해 생성되는 상기 제 2 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 11 항 또는 제 12 항에 있어서,상기 제 1 절연막은 질화된 표면을 갖는 것을 특징으로 하는 반도체 장치.
- 제 11 항 또는 제 12 항에 있어서,상기 제 1 절연막은 평탄화 공정에 의해 평탄화된 표면을 갖고,상기 제 2 절연막은 상기 평탄화 공정에 의해 평탄화되지 않고 평탄한 표면을 가지며,상기 제 4 절연막은 상기 평탄화 공정에 의해 평탄화된 표면을 갖고,상기 제 5 절연막은 상기 평탄화 공정에 의해 평탄화되지 않고 평탄한 표면을 갖는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위에 형성되고, 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극을 갖는 강유전체 커패시터와,상기 반도체 기판 위 및 상기 강유전체 커패시터 위에 형성되고, 표면이 평탄화된 제 1 절연막과,상기 제 1 절연막 위에 형성되고, 표면이 평탄한 제 2 절연막과,상기 제 2 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 1 배리어막과,상기 제 1 배리어막 위에 형성되고, 표면이 평탄한 제 3 절연막과,상기 제 3 절연막의 상방에 형성되고, 표면이 평탄화된 제 4 절연막과,상기 제 4 절연막 위에 형성되고, 표면이 평탄한 제 5 절연막과,상기 제 5 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 2 배리어막과,상기 제 2 배리어막 위에 형성되고, 표면이 평탄한 제 6 절연막을 갖는 반도체 장치에 있어서,상기 강유전체 커패시터의 상기 하부 전극 또는 상기 상부 전극에 전기적으로 접속된 제 1 배선과,상기 제 1 배선 위에 형성된 제 2 배선과,상기 제 2 배선 위에 형성되고, 외부 회로가 전기적으로 접속되는 제 3 배선을 더 갖는 것을 특징으로 하는 반도체 장치.
- 제 45 항에 있어서,상기 제 4 절연막, 상기 제 5 절연막, 상기 제 6 절연막 및 상기 제 2 배리어막은 상기 제 2 배선과 상기 제 3 배선 사이에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 45 항에 있어서,상기 제 1 절연막, 상기 제 2 절연막, 상기 제 3 절연막 및 상기 제 1 배리어막은 상기 제 1 배선과 상기 제 2 배선 사이에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 45 항에 있어서,상기 제 1 절연막, 상기 제 2 절연막, 상기 제 3 절연막 및 상기 제 1 배리어막은 상기 제 2 배선과 상기 제 3 배선 사이에 형성되어 있고,상기 제 4 절연막, 상기 제 5 절연막, 상기 제 6 절연막 및 상기 제 2 배리어막은 상기 제 3 배선 위에 형성되어 있으며,상기 제 4 절연막, 상기 제 5 절연막, 상기 제 6 절연막 및 상기 제 2 배리어막에는 상기 제 3 배선에 이르는 개구부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 45 항에 있어서,상기 제 1 절연막, 상기 제 2 절연막, 상기 제 3 절연막 및 상기 제 1 배리어막은 상기 강유전체 커패시터와 상기 제 1 배선 사이에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 45 항에 있어서,상기 제 1 배선을 덮도록 형성되고, 수소 또는 수분의 확산을 방지하는 제 5 배리어막을 더 갖는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위에 형성되고, 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극을 갖는 강유전체 커패시터와,상기 반도체 기판 위 및 상기 강유전체 커패시터 위에 형성되고, 표면이 평탄화된 제 1 절연막과,상기 제 1 절연막 위에 형성되고, 표면이 평탄한 제 2 절연막과,상기 제 2 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 1 배리어막과,상기 제 1 배리어막 위에 형성되고, 표면이 평탄한 제 3 절연막과,상기 제 3 절연막의 상방에 형성되고, 표면이 평탄화된 제 4 절연막과,상기 제 4 절연막 위에 형성되고, 표면이 평탄한 제 5 절연막과,상기 제 5 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 2 배리어막과,상기 제 2 배리어막 위에 형성되고, 표면이 평탄한 제 6 절연막을 갖는 반도체 장치에 있어서,제 1 공정에 의해 생성되는 상기 제 1 절연막과,상기 제 1 공정과 다른 제 2 공정에 의해 생성되는 상기 제 2 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위에 형성되고, 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극을 갖는 강유전체 커패시터와,상기 반도체 기판 위 및 상기 강유전체 커패시터 위에 형성되고, 표면이 평탄화된 제 1 절연막과,상기 제 1 절연막 위에 형성되고, 표면이 평탄한 제 2 절연막과,상기 제 2 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 1 배리어막과,상기 제 1 배리어막 위에 형성되고, 표면이 평탄한 제 3 절연막과,상기 제 3 절연막의 상방에 형성되고, 표면이 평탄화된 제 4 절연막과,상기 제 4 절연막 위에 형성되고, 표면이 평탄한 제 5 절연막과,상기 제 5 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 2 배리어막과,상기 제 2 배리어막 위에 형성되고, 표면이 평탄한 제 6 절연막을 갖는 반도체 장치에 있어서,상기 제 1 절연막은 질화된 표면을 갖는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위에 형성되고, 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극을 갖는 강유전체 커패시터와,상기 반도체 기판 위 및 상기 강유전체 커패시터 위에 형성되고, 표면이 평탄화된 제 1 절연막과,상기 제 1 절연막 위에 형성되고, 표면이 평탄한 제 2 절연막과,상기 제 2 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 1 배리어막과,상기 제 1 배리어막 위에 형성되고, 표면이 평탄한 제 3 절연막과,상기 제 3 절연막의 상방에 형성되고, 표면이 평탄화된 제 4 절연막과,상기 제 4 절연막 위에 형성되고, 표면이 평탄한 제 5 절연막과,상기 제 5 절연막 위에 형성되고, 수소 또는 수분의 확산을 방지하는 평탄한 제 2 배리어막과,상기 제 2 배리어막 위에 형성되고, 표면이 평탄한 제 6 절연막을 갖는 반도체 장치에 있어서,상기 제 1 절연막은 평탄화 공정에 의해 평탄화된 표면을 갖고,상기 제 2 절연막은 상기 평탄화 공정에 의해 평탄화되지 않고 평탄한 표면을 가지며,상기 제 4 절연막은 상기 평탄화 공정에 의해 평탄화된 표면을 갖고,상기 제 5 절연막은 상기 평탄화 공정에 의해 평탄화되지 않고 평탄한 표면을 갖는 것을 특징으로 하는 반도체 장치.
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