KR20070031278A - 반도체 장치 및 그 제조 방법 - Google Patents
반도체 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20070031278A KR20070031278A KR1020067017350A KR20067017350A KR20070031278A KR 20070031278 A KR20070031278 A KR 20070031278A KR 1020067017350 A KR1020067017350 A KR 1020067017350A KR 20067017350 A KR20067017350 A KR 20067017350A KR 20070031278 A KR20070031278 A KR 20070031278A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- insulating film
- hydrogen
- capacitor
- hydrogen diffusion
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 103
- 238000000034 method Methods 0.000 title claims description 103
- 239000001257 hydrogen Substances 0.000 claims abstract description 190
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 190
- 238000009792 diffusion process Methods 0.000 claims abstract description 163
- 150000002431 hydrogen Chemical class 0.000 claims abstract description 139
- 239000003990 capacitor Substances 0.000 claims abstract description 108
- 230000002265 prevention Effects 0.000 claims abstract description 83
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 51
- 230000004888 barrier function Effects 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000010438 heat treatment Methods 0.000 claims description 65
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical group O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 36
- 239000010936 titanium Substances 0.000 claims description 35
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 19
- 229910044991 metal oxide Inorganic materials 0.000 claims description 13
- 150000004706 metal oxides Chemical class 0.000 claims description 13
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 4
- 229910015802 BaSr Inorganic materials 0.000 claims description 2
- 229910020684 PbZr Inorganic materials 0.000 claims description 2
- 229910002367 SrTiO Inorganic materials 0.000 claims description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 2
- 239000010408 film Substances 0.000 description 798
- 229910052814 silicon oxide Inorganic materials 0.000 description 130
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 116
- 239000011229 interlayer Substances 0.000 description 66
- 238000004519 manufacturing process Methods 0.000 description 63
- 239000007789 gas Substances 0.000 description 61
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 40
- 238000004544 sputter deposition Methods 0.000 description 33
- 239000012298 atmosphere Substances 0.000 description 28
- 239000004020 conductor Substances 0.000 description 25
- 229920002120 photoresistant polymer Polymers 0.000 description 25
- 238000000206 photolithography Methods 0.000 description 23
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 19
- 229910052721 tungsten Inorganic materials 0.000 description 19
- 239000010937 tungsten Substances 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000002184 metal Substances 0.000 description 18
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 16
- 239000010410 layer Substances 0.000 description 16
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 15
- 239000001301 oxygen Substances 0.000 description 15
- 229910052760 oxygen Inorganic materials 0.000 description 15
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 14
- 238000004140 cleaning Methods 0.000 description 14
- 229910016570 AlCu Inorganic materials 0.000 description 13
- 229910045601 alloy Inorganic materials 0.000 description 13
- 239000000956 alloy Substances 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 239000002344 surface layer Substances 0.000 description 12
- 230000006866 deterioration Effects 0.000 description 10
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 229920001721 polyimide Polymers 0.000 description 9
- 238000004528 spin coating Methods 0.000 description 9
- 229910052786 argon Inorganic materials 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 5
- 229910001882 dioxygen Inorganic materials 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 238000004151 rapid thermal annealing Methods 0.000 description 5
- 239000001307 helium Substances 0.000 description 4
- 229910052734 helium Inorganic materials 0.000 description 4
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000009719 polyimide resin Substances 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000013039 cover film Substances 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910004121 SrRuO Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7687—Thin films associated with contacts of capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
반도체 기판(10) 위에 형성되고, 하부 전극(32)과, 하부 전극 위에 형성된 유전체막(34)과, 유전체막 위에 형성된 상부 전극(36)을 갖는 커패시터와, 반도체 기판 위 및 커패시터 위에 형성된 제 1 절연막(42)과, 제 1 절연막 위에 형성되고, 커패시터에 전기적으로 접속된 제 1 배선(48)과, 제 1 절연막 위에, 제 1 배선을 덮도록 형성되고, 수소의 확산을 방지하는 제 1 수소 확산 방지막(50)과, 제 1 수소 확산 방지막 위에 형성되고, 표면이 평탄화된 제 2 절연막(58)과, 제 2 절연막 위에 형성된 제 3 절연막(62)과, 제 3 절연막 위에 형성된 제 2 배선(70b)과, 제 3 절연막 위에, 제 2 배선을 덮도록 형성되고, 수소의 확산을 방지하는 제 2 수소 확산 방지막(72)을 갖고 있다. 커패시터의 상방에 위치하는 제 2 수소 확산 방지막이 평탄하게 되어 있기 때문에, 유전체막이 수소에 의해 환원되는 것을 확실하게 방지할 수 있다.
커패시터, 수소 확산 방지막, 유전체막, 상부 전극, 하부 전극
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 유전체막으로서 고유전체 또는 강유전체를 사용한 커패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 커패시터의 유전체막으로서 고유전체나 강유전체를 사용하는 것이 주목받고 있다.
그러나, 유전체막으로서 단순히 고유전체나 강유전체를 사용한 경우에는, 유전체막을 형성한 후의 공정에서, 유전체막 중의 산소가 수소에 의해 환원되는 경우가 있어 전기적 특성이 양호한 커패시터가 얻어지는 경우가 있었다.
수소에 의한 유전체막의 열화(劣化)를 방지하는 기술로서, 커패시터를 덮도록 산화알루미늄막을 형성하는 기술이나, 커패시터 위에 형성된 층간절연막 위에 산화알루미늄막을 형성하는 기술이 제안되어 있다. 산화알루미늄막은 수소의 확산을 방지하는 기능을 갖고 있다. 따라서, 제안되어 있는 기술에 의하면, 수소가 유전체막에 도달하는 것을 방지할 수 있어, 수소에 의한 유전체막의 열화를 방지하는 것이 가능해진다. 이러한 기술은 예를 들어 특허문헌 1에 기재되어 있다.
[특허문헌 1] 일본국 공개특허2002-176149호 공보
그러나, 특허문헌 1에 기재된 기술에서는 수소에 의한 유전체막의 열화를 확실하게 방지하는 것이 곤란했다. 수소에 의한 유전체막의 열화는 제조 수율의 저하를 초래하게 된다.
본 발명의 목적은 커패시터를 갖는 반도체 장치를 높은 제조 수율로 제조할 수 있는 반도체 장치 및 그 제조 방법을 제공함에 있다.
본 발명의 일 관점에 의하면, 반도체 기판 위에 형성되고, 하부 전극과, 상기 하부 전극 위에 형성된 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터와, 상기 반도체 기판 위 및 상기 커패시터 위에 형성된 제 1 절연막과, 상기 제 1 절연막 위에 형성되고, 상기 커패시터에 전기적으로 접속된 제 1 배선과, 상기 제 1 절연막 위에, 상기 제 1 배선을 덮도록 형성되고, 수소의 확산을 방지하는 제 1 수소 확산 방지막과, 상기 제 1 수소 확산 방지막 위에 형성되고, 표면이 평탄화된 제 2 절연막과, 상기 제 2 절연막 위에 형성된 제 3 절연막과, 상기 제 3 절연막 위에 형성된 제 2 배선과, 상기 제 3 절연막 위에, 상기 제 2 배선을 덮도록 형성되고, 수소의 확산을 방지하는 제 2 수소 확산 방지막을 갖는 반도체 장치가 제공된다.
본 발명의 다른 관점에 의하면, 반도체 기판 위에 하부 전극과, 상기 하부 전극 위에 형성된 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터를 형성하는 공정과, 상기 반도체 기판 위 및 상기 커패시터 위에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막에 상기 커패시터에 도달하는 컨택트 홀을 형성하는 공정과, 상기 제 1 절연막 위에 상기 컨택트 홀을 통하여 상기 커패시터에 접속된 제 1 배선을 형성하는 공정과, 상기 제 1 절연막 위에 수소의 확산을 방지하는 제 1 수소 확산 방지막을 상기 제 1 배선을 덮도록 형성하는 공정과, 상기 제 1 수소 확산 방지막 위에 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막의 표면을 연마함으로써, 상기 제 2 절연막의 표면을 평탄화하는 공정과, 상기 제 2 절연막 위에 제 3 절연막을 형성하는 공정과, 상기 제 3 절연막 위에 제 2 배선을 형성하는 공정과, 상기 제 3 절연막 위에 수소의 확산을 방지하는 제 2 수소 확산 방지막을 상기 제 2 배선을 덮도록 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이상과 같이 본 발명에 의하면, 커패시터의 상방(上方)에 형성된 제 2 수소 확산 방지막이 평탄하게 되어 있기 때문에, 제 2 수소 확산 방지막의 막질(膜質)이 상당히 양호해진다. 따라서, 본 발명에 의하면, 수소가 커패시터에 도달하는 것을 제 2 수소 확산 방지막에 의해 확실하게 방지할 수 있다. 따라서, 본 발명에 의하면, 커패시터의 전기적 특성의 열화를 확실하게 방지할 수 있어, 신뢰성이 높은 반도체 장치를 높은 제조 수율로 제공할 수 있다.
도 1은 본 발명의 제 1 실시예에 의한 반도체 장치를 나타낸 단면도.
도 2는 본 발명의 제 1 실시예에 의한 반도체 장치를 나타낸 평면도.
도 3은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 1 공정 단면도.
도 4는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 2 공정 단면도.
도 5는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 3 공정 단면도.
도 6은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 4 공정 단면도.
도 7은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 5 공정 단면도.
도 8은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 6 공정 단면도.
도 9는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 7 공정 단면도.
도 10은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 8 공정 단면도.
도 11은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 9 공정 단면도.
도 12는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 10 공정 단면도.
도 13은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 11 공정 단면도.
도 14는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 12 공정 단면도.
도 15는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 13 공정 단면도.
도 16은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 14 공정 단면도.
도 17은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 15 공정 단면도.
도 18은 본 발명의 제 1 실시예의 변형예에 의한 반도체 장치를 나타낸 단면도.
도 19는 본 발명의 제 2 실시예에 의한 반도체 장치를 나타낸 단면도.
도 20은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 1 공정 단면도.
도 21은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 2 공정 단면도.
도 22는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 3 공정 단면도.
도 23은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 4 공정 단면도.
도 24는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 5 공정 단면도.
도 25는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 6 공정 단면도.
도 26은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 7 공정 단면도.
도 27은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 8 공정 단면도.
도 28은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 9 공정 단면도.
도 29는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 10 공정 단면도.
도 30은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 11 공정 단면도.
도 31은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 12 공정 단면도.
도 32는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 13 공정 단면도.
도 33은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 14 공정 단면도.
도 34는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 15 공정 단면도.
도 35는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 16 공정 단면도.
도 36은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 17 공정 단면도.
도 37은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 18 공정 단면도.
도 38은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 19 공정 단면도.
도 39는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 20 공정 단면도.
도 40은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 21 공정 단면도.
도 41은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 제 22 공정 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 12 : 소자 분리 영역
14a, 14b : 웰(well) 16 : 게이트 절연막
18 : 게이트 전극 20 : 측벽절연막
22 : 소스/드레인 확산층 24 : 트랜지스터
25, 68, 98116, 132 : 도체(導體) 플러그
26, 42, 52, 58, 92, 106, 110, 122, 126 : 층간절연막
28a, 28b, 44, 46, 54, 64, 94, 100, 112, 128 : 컨택트 홀
29, 138 : SiON막 30, 66, 96, 114, 130 : 배리어 메탈막
31, 62, 74, 76 : 실리콘 산화막
32 : 하부 전극 32a : Ti막
32b, 32d, 36b, 36e: Pt막 32c : 산화알루미늄막
34 : 유전체막 36 : 상부 전극
36a, 36c : IrOX막 36d : IrOY막
38 : 커패시터
40, 50, 72, 90, 104, 120, 136 : 수소 확산 방지막
48, 56, 102, 118, 134, 70b : 배선
60, 108, 124 : 공극(空隙) 70a : 도전막
78 : 폴리이미드막 80, 82, 84 : 포토레지스트막
86 : AlCu 합금막 88 : TiN막
[제 1 실시예]
본 발명의 제 1 실시예에 의한 반도체 장치 및 그 제조 방법을 도 1 내지 도 17을 사용하여 설명한다. 도 1은 본 실시예에 의한 반도체 장치를 나타낸 단면도이다. 도 2는 본 실시예에 의한 반도체 장치를 나타낸 평면도이다.
(반도체 장치)
도 1에 나타낸 바와 같이, 예를 들어 실리콘으로 이루어지는 반도체 기판(10) 위에는 소자 영역을 획정(劃定)하는 소자 분리 영역(12)이 형성되어 있다. 소자 분리 영역(12)이 형성된 반도체 기판(10) 내에는 웰(14a, 14b)이 형성되어 있다.
웰(14a, 14b)이 형성된 반도체 기판(10) 위에는 게이트 절연막(16)을 통하여 게이트 전극(게이트 배선)(18)이 형성되어 있다. 본 실시예에서는, 트랜지스터의 게이트 길이는 예를 들어 0.5㎛로 설정되어 있다. 게이트 전극(18)의 측벽 부분에는 측벽절연막(20)이 형성되어 있다.
측벽절연막(20)이 형성된 게이트 전극(18)의 양측에는 소스/드레인 확산층(22)이 형성되어 있다. 이렇게 하여, 게이트 전극(18)과 소스/드레인 확산층(22)을 갖는 트랜지스터(24)가 구성되어 있다.
트랜지스터(24)가 형성된 반도체 기판(10) 위에는 층간절연막(26)이 형성되어 있다. 층간절연막(26)의 표면은 평탄화되어 있다.
층간절연막(26)에는 소스/드레인 확산층(22)에 도달하는 컨택트 홀(28a)이 형성되어 있다. 또한, 층간절연막(26)에는 게이트 배선(게이트 전극)(18)에 도달하는 컨택트 홀(28b)이 형성되어 있다.
컨택트 홀(28a, 28b) 내에는 예를 들어 막 두께 20~60㎚의 Ti막이 형성되어 있다. Ti막이 형성된 컨택트 홀 내에는 예를 들어 막 두께 30~50㎚의 TiN막이 형성되어 있다. Ti막과 TiN막에 의해 배리어 메탈막(30)이 구성되어 있다.
배리어 메탈막(30)이 형성된 컨택트 홀(28a, 28b) 내에는 텅스텐으로 이루어지는 도체 플러그(25)가 매립되어 있다.
도체 플러그(25)가 매립된 층간절연막(26) 위에는 예를 들어 막 두께 100㎚의 SiON막(29)이 형성되어 있다.
SiON막(29) 위에는 예를 들어 막 두께 130㎚의 실리콘 산화막(31)이 형성되어 있다.
실리콘 산화막(31) 위에는 커패시터(38)의 하부 전극(32)이 형성되어 있다. 하부 전극(32)은 예를 들어 막 두께 20㎚의 Ti막과 막 두께 175㎚의 Pt막을 차례로 적층하여 이루어지는 적층막에 의해 구성되어 있다.
하부 전극(32) 위에는 커패시터(38)의 유전체막(34)이 형성되어 있다. 유전체막(34)은 예를 들어 막 두께 150㎚의 강유전체막에 의해 구성되어 있다. 강유전체막으로서는, 예를 들어 PbZr1 - XTiXO3막(PZT막)이 사용되어 있다.
유전체막(34) 위에는 커패시터(38)의 상부 전극(36)이 형성되어 있다. 상부 전극(36)은 예를 들어 막 두께 100~300㎚의 IrOX막과 막 두께 20~100㎚의 Pt막을 차례로 적층하여 이루어지는 적층막에 의해 구성되어 있다. 여기서는, Pt막의 막 두께는 예를 들어 75㎚로 설정되어 있다.
또한, Pt막은 배선과 상부 전극(36)의 컨택트 저항을 저감하기 위한 것이다. 배선과 상부 전극(36)의 컨택트 저항을 그다지 낮게 할 필요가 없을 경우에는, Pt막을 형성하지 않아도 된다.
이렇게 하여, 하부 전극(32)과 유전체막(34)과 상부 전극(36)으로 이루어지는 커패시터(38)가 구성되어 있다.
유전체막(34) 위 및 상부 전극(36) 위에는 유전체막(34) 및 상부 전극(36)의 상면 및 측면을 덮도록 수소 확산 방지막(40)이 형성되어 있다. 수소 확산 방지막(40)으로서는, 예를 들어 산화알루미늄(Al2O3)이 사용되어 있다. 수소 확산 방지막(40)은 수소 확산을 방지하는 기능을 갖는 막이다. 커패시터(38)의 유전체막(34)에 수소가 도달하면, 유전체막(34)을 구성하는 금속 산화물이 수소에 의해 환원되어 유전체막(34)의 전기 특성이 열화된다. 유전체막(34) 및 상부 전극(36)의 상면 및 측면을 덮도록 수소 확산 방지막(40)을 형성함으로써, 유전체막(34)에 수소가 도달하는 것이 억제되기 때문에, 유전체막(34)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
커패시터(38) 및 수소 확산 방지막(40)이 형성된 실리콘 산화막(31) 위에는 예를 들어 막 두께 400~500㎚의 실리콘 산화막으로 이루어지는 층간절연막(42)이 형성되어 있다.
층간절연막(42)에는 상부 전극(36)에 도달하는 컨택트 홀(44)이 형성되어 있다. 또한, 층간절연막(42)에는 하부 전극(32)에 도달하는 컨택트 홀(도시 생략)이 형성되어 있다. 또한, 층간절연막(42), 실리콘 산화막(31) 및 SiON막(29)에는 도 체 플러그(25)에 도달하는 컨택트 홀(46)이 형성되어 있다.
층간절연막(42) 위 및 컨택트 홀(44, 46) 내에는 배선(48)이 형성되어 있다. 커패시터(38)의 상부 전극(36)과 도체 플러그(25)는 배선(48)에 의해 접속되어 있다. 배선(48)은 예를 들어 막 두께 150㎚의 TiN막에 의해 형성되어 있다.
배선(48)이 형성된 층간절연막(42) 위에는 수소 확산 방지막(50)이 형성되어 있다. 수소 확산 방지막(50)으로서는, 예를 들어 막 두께 20㎚의 산화알루미늄이 사용되어 있다.
수소 확산 방지막(50) 위에는 예를 들어 막 두께 300㎚의 실리콘 산화막으로 이루어지는 층간절연막(52)이 형성되어 있다.
층간절연막(52), 수소 확산 방지막(50), 층간절연막(42), 실리콘 산화막(31) 및 SiON막(29)에는 도체 플러그(25)에 도달하는 컨택트 홀(54)이 형성되어 있다.
층간절연막(52) 위 및 컨택트 홀(54) 내에는 배선(56)이 형성되어 있다. 배선(56)은 예를 들어 막 두께 20㎚의 Ti막, 막 두께 50㎚의 TiN막, 막 두께 500㎚의 AlCu 합금막, 막 두께 10㎚의 Ti막, 막 두께 100㎚의 TiN막을 차례로 적층하여 이루어지는 적층막에 의해 구성되어 있다.
배선(56)이 형성된 층간절연막(52) 위에는 예를 들어 막 두께 2.0~2.5㎛의 실리콘 산화막(58)이 형성되어 있다. 실리콘 산화막(58)의 표면은 평탄화되어 있다. 배선(56)의 간격이 좁아지고 있는 부분의 상방에서는 실리콘 산화막(58)의 표층부에 공극(60)이 생기고 있다.
실리콘 산화막(58) 위에는 예를 들어 막 두께 100~300㎚의 실리콘 산화막 (62)이 형성되어 있다. 실리콘 산화막(62)은 실리콘 산화막(58)의 표층부에 존재하는 공극을 덮기 위한 것이다. 평탄화된 실리콘 산화막(58)에 실리콘 산화막(62)이 형성되어 있기 때문에, 실리콘 산화막(62)의 표면은 평탄하게 되어 있다.
층간절연막(58, 62)에는 배선(56)에 도달하는 컨택트 홀(64)이 형성되어 있다.
컨택트 홀(64) 내에는 예를 들어 막 두께 20㎚의 Ti막, 막 두께 50㎚의 TiN막이 형성되어 있다. Ti막 및 TiN막에 의해 배리어 메탈막(66)이 구성되어 있다.
배리어 메탈막(66)이 형성된 컨택트 홀(64) 내에는 텅스텐으로 이루어지는 도체 플러그(68)가 매립되어 있다.
도체 플러그(68)가 매립된 층간절연막(58, 62) 위에는 전면(全面) 형상의 도전막(커버막)(70a) 및 배선(70b)이 형성되어 있다. 전면 형상의 도전막(70a)과 배선(70b)은 동일한 도전막에 의해 구성되어 있다. 전면 형상의 도전막(70a) 및 배선(70b)은 예를 들어 막 두께 20㎚의 Ti막, 막 두께 50㎚의 TiN막, 막 두께 500㎚의 AlCu 합금막, 및 막 두께 100㎚의 TiN막을 차례로 적층하여 이루어지는 적층막에 의해 구성되어 있다. 커패시터(38)의 상방에는 전면 형상의 도전막(70a)이 존재하고 있다. 전면 형상의 도전막(커버막)(70a)은 커패시터(38)에 기억되는 정보가 외부로부터 판독되는 것을 방지하여 보안성(security)을 확보하기 위한 것이다. 전면 형상의 도전막(70a)은 평탄한 층간절연막(62) 위에 형성되어 있기 때문에, 전면 형상의 도전막(70a) 표면은 평탄하게 되어 있다.
전면 형상의 도전막(70a) 및 배선(70b)이 형성된 층간절연막(62) 위에는 수 소 확산 방지막(72)이 형성되어 있다. 수소 확산 방지막(72)은 예를 들어 막 두께 20~50㎚의 산화알루미늄에 의해 구성되어 있다. 커패시터(38)의 상방에 존재하는 수소 확산 방지막(72)은 평탄한 도전막(70a) 위에 형성되어 있기 때문에, 수소 확산 방지막(72) 중의 커패시터(38) 상방에 존재하는 부분은 평탄하게 되어 있다.
커패시터(38)의 상방에 평탄한 수소 확산 방지막(72)이 위치하게 하고 있는 것은 다음과 같은 이유에 의한 것이다.
즉, 수소 확산 방지막(72) 중의 단차(段差) 측벽에 형성된 부분은 피복성이 그다지 양호하지 않기 때문에, 수소의 확산을 충분히 방지할 수 없다. 따라서, 커패시터(38)의 상방에 단차가 위치하고 있으며, 단차를 덮도록 수소 확산 방지막(72)이 형성되어 있을 경우에는, 단차 부분에서 수소의 확산을 충분히 방지할 수 없다. 그리하면, 수소 확산 방지막(72) 중의 단차 측벽에 형성된 부분에서 수소가 빠져나가게 된다. 또한, 층간절연막(58)의 표층부에는 공극(60)이 존재하고 있다. 따라서, 수소 확산 방지막(72)을 빠져나간 수소는 공극(60)을 통하여 커패시터(38)의 유전체막(34)에 도달하게 된다. 수소가 커패시터(38)의 유전체막(34)에 도달하면, 유전체막(34)을 구성하는 금속 산화물이 수소에 의해 환원되어 커패시터(38)의 전기적 특성의 열화를 초래하게 된다.
이것에 대하여, 본 실시예에서는, 커패시터(38)의 상방에서는 평탄한 도전막(70a) 위에 수소 확산 방지막(72)을 형성하고 있다. 따라서, 커패시터(38)의 상방에는 평탄한 수소 확산 방지막(72)이 위치하고 있다. 평탄한 수소 확산 방지막(72)은 피복성이 상당히 양호하기 때문에, 수소 확산 방지막(72) 중의 커패시터 (38) 상방에 존재하는 부분에서 수소를 확실하게 차단할 수 있다. 따라서, 본 실시예에 의하면, 커패시터(38)의 유전체막(34)에 수소가 도달하는 것을 확실하게 방지할 수 있다. 따라서, 본 실시예에 의하면, 커패시터(38)의 유전체막(34)을 구성하는 금속 산화물이 수소에 의해 환원되는 것을 방지할 수 있어, 커패시터(38)의 전기적 특성의 열화를 확실하게 방지할 수 있다.
이러한 이유에 의해, 본 실시예에서는 커패시터(38)의 상방에 평탄한 수소 확산 방지막(72)이 위치하게 하고 있다.
수소 확산 방지막(72) 위에는 예를 들어 막 두께 200~300㎚의 실리콘 산화막(74)이 형성되어 있다.
실리콘 산화막(74) 위에는 예를 들어 막 두께 500㎚의 실리콘 질화막(76)이 형성되어 있다.
실리콘 질화막(76) 위에는 예를 들어 막 두께 2~10㎛의 폴리이미드 수지막(78)이 형성되어 있다.
폴리이미드 수지막(78), 실리콘 질화막(76), 실리콘 산화막(74), 및 수소 확산 방지막(72)에는 전극 패드(도시 생략)에 도달하는 개구부(도시 생략)가 형성되어 있다.
이렇게 하여, 본 실시예에 의한 반도체 장치가 구성되어 있다.
본 실시예에 의한 반도체 장치는, 수소 확산 방지막(72) 중의 커패시터(38) 상방에 위치하는 부분이 평탄하게 되어 있는 것에 주된 특징이 있다.
상술한 바와 같이, 수소 확산 방지막(72) 중의 단차 측벽에 형성된 부분은 피복성이 그다지 양호하지 때문에, 수소의 확산을 충분히 방지할 수 없다. 따라서, 커패시터(38)의 상방에 단차가 위치하고 있으며, 단차를 덮도록 수소 확산 방지막(72)이 형성되어 있을 경우에는, 단차 부분에서 수소의 확산을 충분히 방지할 수 없다. 그리하면, 수소 확산 방지막(72) 중의 단차 측벽에 형성된 부분에서 수소가 빠져나가게 된다. 또한, 층간절연막(58)의 표층부에는 공극(60)이 존재하고 있다. 따라서, 수소 확산 방지막(72)을 빠져나간 수소는 공극(60)을 통하여 커패시터(38)의 유전체막(34)에 도달하게 된다. 수소가 커패시터(38)의 유전체막(34)에 도달하면, 유전체막(34)을 구성하는 금속 산화물이 수소에 의해 환원되어 커패시터(38)의 전기적 특성의 열화를 초래하게 된다.
이것에 대하여, 본 실시예에서는 수소 확산 방지막(72) 중의 커패시터(38) 상방에 존재하는 부분은 평탄한 도전막(70a) 위에 형성되어 있기 때문에, 평탄하게 되어 있다. 따라서, 수소 확산 방지막(72) 중의 커패시터(38) 상방에 위치하는 부분은 피복성이 상당히 양호하다. 따라서, 수소 확산 방지막(72) 중의 커패시터(38) 상방에 존재하는 부분에서 커패시터(38)로의 수소 확산을 확실하게 방지할 수 있다. 따라서, 본 실시예에 의하면, 수소가 커패시터(38)에 도달하는 것을 확실하게 방지할 수 있어, 커패시터의 전기적 특성의 열화를 확실하게 방지할 수 있다. 따라서, 본 실시예에 의하면, 신뢰성이 높은 반도체 장치를 높은 제조 수율로 제공할 수 있다.
또한, 특허문헌 1에는, 커패시터 위에 형성된 층간절연막 위에 산화알루미늄막을 형성하는 기술이 개시되어 있다. 특허문헌 1에서는 층간절연막의 표면이 평 탄화되어 있지 않기 때문에, 산화알루미늄막 중의 커패시터 상방에 존재하는 부분은 평탄하게 되어 있지 않다. 따라서, 인용문헌 1의 산화알루미늄막의 피복성은 그다지 양호하지 않다. 따라서, 인용문헌 1에서는, 산화알루미늄막을 형성한 후에 실행되는 플라스마 CVD법에 의한 SiN막의 성막 시에, 수소가 커패시터의 유전체막에 도달하게 되어 커패시터의 유전체막이 수소에 의해 환원된다. 따라서, 인용문헌 1에 기재된 기술에서는, 높은 신뢰성 갖는 반도체 장치를 높은 제조 수율로 제조하는 것이 곤란하다.
(반도체 장치의 제조 방법)
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법을 도 3 내지 도 17을 사용하여 설명한다. 도 3 내지 도 17은 본 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도이다.
우선, 도 3의 (a)에 나타낸 바와 같이, 예를 들어 실리콘으로 이루어지는 반도체 기판(10)에 LOCOS(LOCal Oxidation of Silicon)법에 의해 소자 영역을 획정하는 소자 분리 영역(12)을 형성한다.
다음으로, 이온 주입법에 의해 도펀트 불순물을 도입함으로써, 웰(14a, 14b)을 형성한다.
다음으로, 예를 들어 열산화법에 의해, 소자 영역 위에 막 두께 9㎚의 게이트 절연막(16)을 형성한다.
다음으로, 예를 들어 CVD법에 의해, 막 두께 120㎚의 폴리실리콘막(18)을 형성한다. 폴리실리콘막(18)은 게이트 전극 등으로 이루어지는 것이다.
다음으로, 포토리소그래피 기술을 이용하여 폴리실리콘막(18)을 패터닝한다. 이렇게 하여, 도 3의 (b)에 나타낸 바와 같이, 폴리실리콘막으로 이루어지는 게이트 전극(게이트 배선)(18)이 형성된다. 게이트 길이는 예를 들어 0.5㎛로 한다.
다음으로, 게이트 전극(18)을 마스크로 하여, 이온 주입법에 의해, 게이트 전극(18) 양측의 반도체 기판(10) 내에 도펀트 불순물을 도입한다. 이것에 의해, 익스텐션(extension) 소스/드레인의 얕은 영역을 구성하는 익스텐션 영역(도시 생략)이 형성된다.
다음으로, 전면(全面)에 예를 들어 CVD법에 의해 막 두께 150㎚의 실리콘 산화막(20)을 형성한다.
다음으로, 실리콘 산화막(20)을 이방성(異方性) 에칭한다. 이렇게 하여, 게이트 전극(18)의 측벽 부분에 실리콘 산화막으로 이루어지는 측벽절연막(20)이 형성된다.
다음으로, 측벽절연막(20)이 형성된 게이트 전극(18)을 마스크로 하여, 이온 주입법에 의해, 게이트 전극(18) 양측의 반도체 기판(10) 내에 도펀트 불순물을 도입한다. 이것에 의해, 익스텐션 소스/드레인의 깊은 영역을 구성하는 불순물 확산층(도시 생략)이 형성된다. 익스텐션 영역과 깊은 불순물 확산층에 의해 소스/드레인 확산층(22)이 구성된다.
이렇게 하여, 도 4의 (a)에 나타낸 바와 같이, 게이트 전극(18)과 소스/드레인 확산층(22)을 갖는 트랜지스터(24)가 형성된다.
다음으로, 전면에 예를 들어 막 두께 200㎚의 SiON막과 막 두께 1000㎚의 실 리콘 산화막을 차례로 적층한다. SiON막과 실리콘 산화막에 의해 층간절연막(26)이 구성된다.
다음으로, 예를 들어 CMP법에 의해 층간절연막(26)의 표면을 평탄화한다(도 4의 (b) 참조).
다음으로, 도 5의 (a)에 나타낸 바와 같이, 포토리소그래피 기술을 이용하여, 층간절연막(26)에 소스/드레인 확산층(22)에 도달하는 컨택트 홀(28a)과 게이트 전극(게이트 배선)(18)에 도달하는 컨택트 홀(28b)을 형성한다.
다음으로, 전면에 예를 들어 스퍼터링법에 의해 막 두께 20~60㎚의 Ti막을 형성한다.
다음으로, 전면에 예를 들어 스퍼터링법 또는 CVD법에 의해 막 두께 30~50㎚의 TiN막을 형성한다. Ti막과 TiN막에 의해 배리어 메탈막(30)이 구성된다.
다음으로, 전면에 예를 들어 CVD법에 의해 막 두께 500㎚의 텅스텐막(25)을 형성한다.
다음으로, 예를 들어 CMP법에 의해, 층간절연막(26)의 표면이 노출될 때까지 텅스텐막(25) 및 배리어 메탈막(30)을 연마한다. 이렇게 하여, 컨택트 홀(28a, 28b) 내에 텅스텐으로 이루어지는 도체 플러그(25)가 매립된다(도 5의 (b) 참조).
다음으로, 도 6의 (a)에 나타낸 바와 같이, 전면에 예를 들어 플라스마 CVD법에 의해 막 두께 100㎚의 SiON막(29)을 형성한다.
다음으로, 전면에 예를 들어 플라스마 TEOS CVD법에 의해 막 두께 130㎚의 실리콘 산화막(31)을 형성한다.
다음으로, 질소(N2) 분위기에서 열처리를 행한다. 열처리 온도는 예를 들어 650℃로 하고, 열처리 시간은 예를 들어 30분으로 한다.
다음으로, 도 6의 (b)에 나타낸 바와 같이, 전면에 예를 들어 스퍼터링법에 의해 막 두께 20㎚의 Ti막(32a)을 형성한다.
다음으로, 전면에 예를 들어 스퍼터링법에 의해 막 두께 175㎚의 Pt막(32b)을 형성한다. 또한, Ti막(32a)과 Pt막(32b)은 대기(大氣) 개방하지 않고, 연속적으로 형성하는 것이 바람직하다. 이렇게 하여, Ti막(32a)과 Pt막(32b)으로 이루어지는 적층막(32)이 형성된다. 적층막(32)은 커패시터(38)의 하부 전극으로 되는 것이다.
다음으로, 전면에 예를 들어 스퍼터링법에 의해 유전체막(34)을 형성한다. 유전체막(34)으로서는, 예를 들어 강유전체막을 형성한다. 보다 구체적으로는, 예를 들어 막 두께 150㎚의 PZT막을 형성한다.
또한, 여기서는 유전체막(34)을 구성하는 강유전체막을 스퍼터링법에 의해 형성하는 경우를 예로 들어 설명했지만, 강유전체막의 형성 방법이 스퍼터링법에 한정되지는 않는다. 예를 들어 졸겔(sol-gel)법, MOD(Metal Organic Deposition)법, MOCVD법 등에 의해 강유전체막을 형성할 수도 있다.
다음으로, 예를 들어 RTA(Rapid Thermal Annealing)법에 의해 산소 분위기 중에서 열처리를 행한다. 열처리 온도는 예를 들어 650~800℃로 하고, 열처리 시간은 예를 들어 30~300초로 한다. 보다 구체적으로는, 예를 들어 산소를 2.5% 포 함하는 분위기에서 600℃, 90초의 열처리를 행하고, 그 후, 100%의 산소 분위기에서 750℃, 160초의 열처리를 행한다.
다음으로, 예를 들어 스퍼터링법 또는 MOCVD법에 의해 막 두께 100~300㎚의 IrOX막(36a)을 형성한다.
다음으로, 예를 들어 스퍼터링법 또는 MOCVD법에 의해 막 두께 20~100㎚의 Pt막(36b)을 형성한다. 여기서는, Pt막(36b)의 막 두께를 75㎚로 한다. Pt막(36b)의 성막 온도는 예를 들어 450℃로 한다. 이렇게 하여, IrOX막(36a)과 Pt막(36b)으로 이루어지는 적층막(36)이 형성된다. 적층막(36)은 상부 전극으로 되는 것이다.
또한, Pt막(36b)은 상부 전극(36)의 표면이 환원되는 것을 방지하고, 배선(48)과 상부 전극(36) 사이의 컨택트 저항을 저감하기 위한 것이다. 배선(48)과 상부 전극(36) 사이의 컨택트 저항을 그다지 저감할 필요가 없을 경우에는, Pt막(36b)을 형성하지 않아도 된다.
다음으로, 전면에 스핀 코팅법에 의해 포토레지스트막(80)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(80)을 상부 전극의 평면 형상으로 패터닝한다.
다음으로, 포토레지스트막(80)을 마스크로 하여 적층막(36)을 에칭한다. 에칭 가스로서는, Ar 가스와 Cl2 가스를 사용한다. 이렇게 하여, 적층막으로 이루어지는 상부 전극(36)이 형성된다(도 7의 (a) 참조). 그 후, 포토레지스트막(80)을 박리한다.
다음으로, RTA법에 의해, 산소 분위기 중에서 예를 들어 650℃ 이상, 1~3분의 열처리를 행한다. 이 열처리는 상부 전극(36)의 표면에 이상(異常)이 생기는 것을 방지하기 위한 것이다.
다음으로, 산소 분위기 중에서 예를 들어 650℃, 60분의 열처리를 행한다. 이 열처리는 유전체막(34)의 막질(膜質)을 향상시키기 위한 것이다.
다음으로, 전면에 스핀 코팅법에 의해 포토레지스트막(82)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(82)을 커패시터(38)의 유전체막(34)의 평면 형상으로 패터닝한다.
다음으로, 포토레지스트막(82)을 마스크로 하여 유전체막(34)을 에칭한다(도 7의 (b) 참조). 그 후, 포토레지스트막(82)을 박리한다.
다음으로, 산소 분위기에서 예를 들어 350℃, 60분의 열처리를 행한다.
다음으로, 도 8의 (a)에 나타낸 바와 같이, 예를 들어 스퍼터링법 또는 CVD법에 의해 수소 확산 방지막(40)을 형성한다. 수소 확산 방지막(40)으로서는, 막 두께 20~150㎚의 산화알루미늄막(40)을 형성한다.
또한, MOCVD법을 이용하면 스텝 커버리지(step coverage)가 양호한 수소 확산 방지막(40)을 형성하는 것은 가능하지만, MOCVD법을 이용한 수소 확산 방지막(40)을 형성한 경우에는, 수소에 의한 손상이 유전체막(34)에 가해지게 된다. 따라서, 수소 확산 방지막(40)을 형성할 때에 MOCVD법을 이용하는 것은 바람직하지 않다.
다음으로, 전면에 스핀 코팅법에 의해 포토레지스트막(84)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(84)을 커패시터(38)의 하부 전극(32)의 평면 형상으로 패터닝한다.
다음으로, 포토레지스트막(84)을 마스크로 하여 수소 확산 방지막(40) 및 적층막(32)을 에칭한다(도 8의 (b) 참조). 이렇게 하여, 적층막으로 이루어지는 하부 전극(32)이 형성된다. 또한, 수소 확산 방지막(40)이 상부 전극(36) 및 유전체막(34)을 덮도록 잔존(殘存)된다. 그 후, 포토레지스트막(84)을 박리한다(도 9의 (a) 참조).
다음으로, 도 9의 (b)에 나타낸 바와 같이, 전면에 플라스마 TEOS CVD법에 의해 예를 들어 막 두께 400~500㎚의 실리콘 산화막(42)을 형성한다. 원료 가스로서는, 예를 들어 TEOS 가스, 산소 가스 및 헬륨 가스를 사용한다.
다음으로, 스핀 코팅법에 의해 예를 들어 막 두께 10O㎚의 SOG(Spin On Glass)막(도시 생략)을 형성한다.
다음으로, 실리콘 산화막(42)과 SOG막으로 이루어지는 적층막의 전면을 예를 들어 200㎚ 정도 에치백(etch-back)한다. 에치백을 행할 때에는, SOG막이 완전히 에칭 제거되도록 한다. 에치백을 행할 때에 SOG막을 완전히 제거하는 것은, SOG막이 실리콘 산화막(42) 위에 잔존되어 있으면, SOG막에 함유되는 수분에 의해 커패시터(38)의 유전체막(34)이 열화될 우려가 있기 때문이다. 이렇게 하여, 층간절연막(42)의 표면에 존재하는 단차가 완화된다.
다음으로, N2O 가스를 사용하여 발생시킨 플라스마 분위기에서 열처리를 행한다(플라스마 처리). 이 열처리는 층간절연막(42)의 표면 및 내부에 존재하는 수분을 제거하는 동시에, 층간절연막(42)의 막질을 향상시키기 위한 것이다. 열처리를 행할 때의 기판 온도는 예를 들어 350℃로 한다. N2O 가스의 유량(流量)은 예를 들어 1000sccm으로 한다. N2 가스의 유량은 예를 들어 285sccm으로 한다. 대향 전극의 갭은 예를 들어 300mils로 한다. 인가하는 고주파 전력은 예를 들어 525W로 한다. 챔버 내의 기압은 예를 들어 3Torr로 한다.
다음으로, 도 10의 (a)에 나타낸 바와 같이, 포토리소그래피 기술을 이용하여, 층간절연막(42)에 상부 전극(36)에 도달하는 컨택트 홀(44)과 하부 전극(32)에 도달하는 컨택트 홀(도시 생략)을 형성한다.
다음으로, 열처리를 행한다. 이 열처리는 커패시터의 유전체막에 산소를 공급하여 커패시터의 전기적 특성을 회복하기 위한 것이다. 열처리를 행할 때의 기판 온도는 예를 들어 550℃로 한다. 챔버 내에 도입하는 가스는 예를 들어 100%의 산소 가스로 한다. 열처리 시간은 예를 들어 60분으로 한다.
다음으로, 층간절연막(42), 실리콘 산화막(31) 및 SiON막(29)에 도체 플러그(25)에 도달하는 컨택트 홀(46)을 형성한다.
다음으로, 아르곤 가스를 사용한 플라스마 세정을 행한다. 이것에 의해, 도체 플러그(25) 표면에 존재하는 자연산화막 등이 제거된다. 플라스마 세정의 조건은 예를 들어 열산화막이 1O㎚ 제거되는 조건으로 한다.
다음으로, 전면에 예를 들어 막 두께 150㎚의 TiN막을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여 TiN막을 패터닝한다. 이것에 의해, 커패시터(38)의 상부 전극(36)과 도체 플러그(25)를 접속하는 배선(48)이 형성된다.
다음으로, 열처리를 행한다. 열처리를 행할 때의 기판 온도는 예를 들어 350℃로 한다. 챔버 내에 도입하는 가스는 예를 들어 N2 가스로 한다. 열처리 시간은 예를 들어 30분으로 한다.
다음으로, 도 10의 (b)에 나타낸 바와 같이, 전면에 예를 들어 스퍼터링법 또는 CVD법에 의해 수소 확산 방지막(50)을 형성한다. 수소 확산 방지막(50)으로서는, 예를 들어 막 두께 20㎚의 산화알루미늄막을 형성한다.
다음으로, 도 11에 나타낸 바와 같이, 전면에 플라스마 TEOS CVD법에 의해 예를 들어 막 두께 300㎚의 실리콘 산화막으로 이루어지는 층간절연막(52)을 형성한다.
다음으로, N2O 가스를 사용하여 발생시킨 플라스마 분위기에서 열처리를 행한다. 이 열처리는 층간절연막(52) 중의 수분을 제거하는 동시에, 층간절연막(52)의 막질을 향상시키기 위한 것이다. 열처리를 행할 때의 기판 온도는 예를 들어 350℃로 한다. N2O 가스의 유량은 예를 들어 1000sccm으로 한다. N2 가스의 유량은 예를 들어 285sccm으로 한다. 대향 전극의 갭은 예를 들어 300mils로 한다. 인가하는 고주파 전력은 예를 들어 525W로 한다. 챔버 내의 기압은 예를 들어 3Torr로 한다.
다음으로, 도 12에 나타낸 바와 같이, 도체 플러그(25)에 도달하는 컨택트 홀(54)과 주변 회로 영역(도시 생략)에 형성된 도체 플러그(도시 생략)에 도달하는 컨택트 홀(도시 생략)을 형성한다.
다음으로, 아르곤 가스를 사용한 플라스마 세정을 행한다. 이것에 의해, 도체 플러그(54)의 표면에 존재하는 자연산화막 등이 제거된다. 플라스마 세정의 조건은 예를 들어 열산화막이 20㎚ 제거되는 조건으로 한다.
다음으로, 예를 들어 스퍼터링법에 의해 막 두께 20㎚의 Ti막, 막 두께 50㎚의 TiN막, 막 두께 500㎚의 AlCu 합금막, 막 두께 10㎚의 Ti막, 및 막 두께 100㎚의 TiN막을 차례로 성막한다. 이렇게 하여, Ti막, TiN막, AlCu 합금막, Ti막 및 TiN막으로 이루어지는 적층막(56)이 형성된다.
다음으로, 포토리소그래피 기술을 이용하여 적층막(56)을 패터닝한다. 이렇게 하여, 적층막으로 이루어지는 배선(56)이 형성된다.
다음으로, 도 13에 나타낸 바와 같이, 플라스마 TEOS CVD법에 의해 예를 들어 막 두께 2.0~2.5㎛의 실리콘 산화막(58)을 형성한다. 원료 가스로서는, 예를 들어 TEOS 가스와 산소 가스와 헬륨 가스의 혼합 가스를 사용한다.
다음으로, 예를 들어 CMP법에 의해 실리콘 산화막(58)의 표면을 평탄화한다. 배선(56)의 간격이 좁아지고 있는 영역의 상방에서는 실리콘 산화막(58)의 표층부에 공극(60)이 잔존된다.
다음으로, N2O 가스를 사용하여 발생시킨 플라스마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(58) 중의 수분을 제거하는 동시에, 실리콘 산화막(58)의 막질을 향상시키기 위한 것이다. 열처리를 행할 때의 기판 온도는 예를 들어 350℃로 한다. N2O 가스의 유량은 예를 들어 1000sccm으로 한다. N2 가스의 유량은 예를 들어 285sccm으로 한다. 대향 전극의 갭은 예를 들어 300mils로 한다. 인가하는 고주파 전력은 예를 들어 525W로 한다. 챔버 내의 기압은 예를 들어 3Torr로 한다.
다음으로, 도 14에 나타낸 바와 같이, 전면에 플라스마 TEOS CVD법에 의해 막 두께 100~300㎚의 실리콘 산화막(62)을 형성한다. 원료 가스로서는, 예를 들어 TEOS 가스와 산소 가스와 헬륨 가스의 혼합 가스를 사용한다. 또한, 실리콘 산화막(62)은 실리콘 산화막(58)의 표층부에 존재하는 공극(60)을 덮기 위한 것이다. 평탄화된 실리콘 산화막(58) 위에 실리콘 산화막(62)을 형성하기 때문에, 실리콘 산화막(62)은 평탄하게 형성된다.
다음으로, 도 15에 나타낸 바와 같이, 층간절연막(58, 62)에 배선(56)에 도달하는 컨택트 홀(64)을 형성한다.
다음으로, 아르곤 가스를 사용한 플라스마 세정을 행한다. 이것에 의해, 배선(56)의 표면에 존재하는 자연산화막 등이 제거된다. 플라스마 세정의 조건은 예를 들어 열산화막이 20㎚ 제거되는 조건으로 한다.
다음으로, 예를 들어 스퍼터링법에 의해 막 두께 20㎚의 Ti막, 막 두께 50㎚ 의 TiN막을 차례로 성막한다. Ti막과 TiN막에 의해 배리어 메탈막(66)이 구성된다.
다음으로, 예를 들어 CVD법에 의해 막 두께 650㎚의 텅스텐막(68)을 형성한다.
다음으로, 에치백을 행함으로써, 컨택트 홀(64) 내를 제외한 부분의 텅스텐막(68)을 제거한다.
다음으로, 전면에 예를 들어 스퍼터링법에 의해 막 두께 500㎚의 AlCu 합금막(86)과, 막 두께 100㎚의 TiN막(88)을 차례로 성막한다. 이렇게 하여, 배리어 메탈막(66), AlCu 합금막(86), 및 TiN막(88)으로 이루어지는 적층막(70)이 형성된다.
다음으로, 포토리소그래피 기술을 이용하여 적층막(70)을 패터닝한다. 이것에 의해, 적층막(70)으로 이루어지는 전면 형상의 도전막(70a) 및 배선(70b)이 형성된다.
다음으로, 도 16에 나타낸 바와 같이, 전면에 예를 들어 스퍼터링법 또는 CVD법에 의해 수소 확산 방지막(72)을 형성한다. 수소 확산 방지막(72)으로서는, 예를 들어 막 두께 50㎚의 산화알루미늄막을 형성한다.
다음으로, 도 17에 나타낸 바와 같이, 플라스마 TEOS CVD법에 의해 막 두께 200~300㎚의 실리콘 산화막(74)을 형성한다.
다음으로, N2O 가스를 사용하여 발생시킨 플라스마 분위기에서 열처리를 행 한다. 이 열처리는 실리콘 산화막(74) 중의 수분을 제거하는 동시에, 실리콘 산화막(74)의 막질을 향상시키기 위한 것이다. 열처리를 행할 때의 기판 온도는 예를 들어 350℃로 한다. N2O 가스의 유량은 예를 들어 1000sccm으로 한다. N2 가스의 유량은 예를 들어 285sccm으로 한다. 대향 전극의 갭은 예를 들어 300mils로 한다. 인가하는 고주파 전력은 예를 들어 525W로 한다. 챔버 내의 기압은 예를 들어 3Torr로 한다.
다음으로, 예를 들어 CVD법에 의해 막 두께 500㎚의 실리콘 질화막(76)을 형성한다. 실리콘 질화막(76)은 수분을 차단하여 수분에 의해 배선(56) 등이 부식되는 것을 방지하기 위한 것이다. 실리콘 질화막(76)을 형성하는 공정은 수소에 의한 커패시터(38)로의 손상이 생기기 쉬운 프로세스이지만, 커패시터(38)의 상방에 평탄한 수소 확산 방지막(72)이 존재하고 있기 때문에, 커패시터(38)의 유전체막(34)에 수소가 도달하는 것을 확실하게 방지할 수 있다.
다음으로, 포토리소그래피 기술을 이용하여 실리콘 질화막(76), 실리콘 산화막(74) 및 수소 확산 방지막(72)에 전극 패드(도시 생략)에 도달하는 개구부(도시 생략)를 형성한다.
다음으로, 예를 들어 스핀 코팅법에 의해 예를 들어 막 두께 2~10㎛의 폴리이미드막(78)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 폴리이미드막(78)에 전극 패드(도시 생략)에 도달하는 개구부(도시 생략)를 형성한다.
이렇게 하여, 본 실시예에 의한 반도체 장치가 제조된다.
(변형예)
다음으로, 본 실시예에 의한 반도체 장치의 변형예를 도 18을 사용하여 설명한다. 도 18은 본 변형예에 의한 반도체 장치를 나타낸 단면도이다.
본 변형예에 의한 반도체 장치는 커패시터(38)의 상방에 전면 형상의 도전막(70a)이 형성되어 있지 않고, 평탄한 층간절연막(62) 위에 수소 확산 방지막(72)이 형성되어 있는 것에 주된 특징이 있다.
도 18에 나타낸 바와 같이, 본 변형예에서는 전면 형상의 도전막(70a)(도 1 참조)이 형성되어 있지 않다.
평탄화된 실리콘 산화막(58) 위에 실리콘 산화막(62)이 형성되어 있기 때문에, 실리콘 산화막(62)은 평탄하게 되어 있다. 평탄한 실리콘 산화막(62) 위에 수소 확산 방지막(72)이 형성되어 있기 때문에, 실리콘 산화막(62) 위에 형성되어 있는 수소 확산 방지막(72)은 평탄하게 되어 있다. 수소 확산 방지막(72) 중의 평탄한 부분은 피복성이 상당히 양호하기 때문에, 수소를 확실하게 차단하는 것이 가능하다.
본 변형예의 경우에도, 수소 확산 방지막(72) 중의 평탄한 부분이 커패시터(38) 상방에 위치하고 있기 때문에, 커패시터(38)의 유전체막(34)에 수소가 도달하는 것을 확실하게 방지할 수 있다. 따라서, 본 변형예에 의해서도, 커패시터(38)의 유전체막(34)을 구성하는 금속 산화물이 수소에 의해 환원되는 것을 방지할 수 있어, 커패시터(38)의 전기적 특성의 열화를 확실하게 방지할 수 있다.
[제 2 실시예]
본 발명의 제 2 실시예에 의한 반도체 장치 및 그 제조 방법을 도 19 내지 도 41을 사용하여 설명한다. 도 19는 본 실시예에 의한 반도체 장치를 나타낸 단면도이다. 도 1 내지 도 18에 나타낸 제 1 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성요소에는 동일한 부호를 첨부하여 설명을 생략하거나 간결하게 한다.
(반도체 장치)
도 19에 나타낸 바와 같이, 트랜지스터(24)가 형성된 반도체 기판(10) 위에는 층간절연막(26)이 형성되어 있다. 또한, 트랜지스터(24)의 게이트 길이는 예를 들어 0.35㎛로 한다.
층간절연막(26) 위에는 하부 전극(32)과 유전체막(34)과 상부 전극(36)으로 이루어지는 커패시터(38)가 형성되어 있다.
상부 전극(36) 위 및 유전체막(34) 위에는 상부 전극(36) 및 유전체막(34)의 상면 및 측면을 덮도록 수소 확산 방지막(40)이 형성되어 있다. 수소 확산 방지막(40)으로서는, 예를 들어 막 두께 20~150㎚의 산화알루미늄막이 사용되어 있다.
수소 확산 방지막(40)에 의해 덮인 커패시터(38) 위 및 층간절연막(26) 위에는 수소 확산 방지막(90)이 형성되어 있다. 수소 확산 방지막(90)으로서는, 예를 들어 막 두께 20~50㎚의 산화알루미늄막이 사용되어 있다.
수소 확산 방지막(90) 위에는 예를 들어 막 두께 1000㎚의 층간절연막(92)이 형성되어 있다. 층간절연막(92)의 표면은 평탄화되어 있다.
층간절연막(92), 수소 확산 방지막(90) 및 층간절연막(26)에는 소스/드레인 확산층(22)에 도달하는 컨택트 홀(94)이 형성되어 있다.
컨택트 홀(94) 내에는 Ti막과 TiN막을 차례로 적층하여 이루어지는 배리어 메탈막(96)이 구성되어 있다.
배리어 메탈막(96)이 형성된 컨택트 홀(94) 내에는 텅스텐으로 이루어지는 도체 플러그(98)가 매립되어 있다.
층간절연막(92) 및 산화알루미늄막(40, 90)에는 커패시터(38)의 상부 전극(36)에 도달하는 컨택트 홀(100)이 형성되어 있다.
컨택트 홀(100) 내, 도체 플러그(98) 위 및 층간절연막(92) 위에는 배선(102)이 형성되어 있다.
배선(102)이 형성된 층간절연막(92) 위에는 배선(102)을 덮도록 수소 확산 방지막(104)이 형성되어 있다. 수소 확산 방지막(104)으로서는, 예를 들어 막 두께 20~100㎚의 산화알루미늄막이 사용되어 있다.
수소 확산 방지막(104) 위에는 실리콘 산화막(106)이 형성되어 있다. 실리콘 산화막(106)의 표면은 평탄화되어 있다. 배선(102)의 간격이 좁아지고 있는 영역의 상방에서는 실리콘 산화막(106)의 표층부에 공극(108)이 존재하고 있다.
실리콘 산화막(106) 위에는 실리콘 산화막(110)이 형성되어 있다. 평탄화된 실리콘 산화막(106) 위에 실리콘 산화막(110)이 형성되어 있기 때문에, 실리콘 산화막(110)은 평탄하게 되어 있다.
층간절연막(106, 110)에는 배선(102)에 도달하는 컨택트 홀(112)이 형성되어 있다.
컨택트 홀(112) 내에는 Ti막과 TiN막을 차례로 적층하여 이루어지는 배리어 메탈막(114)이 형성되어 있다.
배리어 메탈막(114)이 형성된 컨택트 홀(112) 내에는 텅스텐으로 이루어지는 도체 플러그(116)가 매립되어 있다.
도체 플러그(116)가 매립된 층간절연막(106, 110) 위에는 배선(118)이 형성되어 있다.
층간절연막(110) 위에는 배선(118)을 덮도록 수소 확산 방지막(120)이 형성되어 있다. 수소 확산 방지막(120)으로서는, 예를 들어 산화알루미늄막이 사용되어 있다. 수소 확산 방지막(120) 중의 커패시터(38) 상방에 존재하는 부분은 평탄하게 되어 있다. 상술한 바와 같이, 수소 확산 방지막(120) 중의 평탄한 부분을 커패시터(38)의 상방에 존재시키고 있는 것은, 수소가 커패시터(38)에 도달하는 것을 수소 확산 방지막(120)에 의해 확실하게 방지하기 위함이다.
수소 확산 방지막(120) 위에는 실리콘 산화막(122)이 형성되어 있다. 실리콘 산화막(122)의 표면은 평탄화되어 있다. 배선(118)의 간격이 좁아지고 있는 영역의 상방에서는 실리콘 산화막(122)의 표층부에 공극(124)이 존재하고 있다.
실리콘 산화막(122) 위에는 실리콘 산화막(126)이 형성되어 있다. 평탄화된 실리콘 산화막(122) 위에 실리콘 산화막(126)이 형성되어 있기 때문에, 실리콘 산화막(126)은 평탄하게 되어 있다.
층간절연막(122, 126)에는 배선(118)에 도달하는 컨택트 홀(128)이 형성되어 있다.
컨택트 홀(128) 내에는 Ti막과 TiN막을 차례로 적층하여 이루어지는 배리어 메탈막(130)이 형성되어 있다.
배리어 메탈막(130)이 형성된 컨택트 홀(128) 내에는 텅스텐으로 이루어지는 도체 플러그(132)가 매립되어 있다.
도체 플러그(132)가 매립된 층간절연막(122, 126) 위에는 배선(134)이 형성되어 있다.
층간절연막(126) 위에는 배선(134)을 덮도록 수소 확산 방지막(136)이 형성되어 있다. 수소 확산 방지막(136)으로서는, 예를 들어 산화알루미늄막이 사용되어 있다.
수소 확산 방지막(136) 위에는 실리콘 산화막(74)이 형성되어 있다.
실리콘 산화막(74) 위에는 실리콘 질화막(76)이 형성되어 있다. 실리콘 질화막(76)은 수분을 차단하여 배선(134) 등이 수분에 의해 부식되는 것을 방지하기 위한 것이다.
실리콘 질화막(76) 위에는 폴리이미드 수지막(78)이 형성되어 있다.
폴리이미드 수지막(78), 실리콘 질화막(76), 실리콘 산화막(74), 및 산화알루미늄막(136)에는 전극 패드(도시 생략)에 도달하는 개구부(도시 생략)가 형성되어 있다.
이렇게 하여, 본 실시예에 의한 반도체 장치가 구성되어 있다.
(평가 결과)
다음으로, 본 실시예에 의한 반도체 장치의 평가 결과에 대해서 설명한다.
우선, 산화알루미늄막(120)을 형성하지 않는 반도체 장치에 대해서 평가를 행하였다. 실리콘 산화막(122)을 형성하기 전의 검사에서 정상으로 판단된 칩 중 실리콘 산화막(122)을 형성한 후에도 정상으로 판단된 칩은 81.3%였다. 이것에 의해, 산화알루미늄막(120)을 형성하지 않을 경우에는, 제조 수율이 비교적 낮음을 알 수 있다.
다음으로, 본 실시예에 의한 반도체 장치, 즉, 산화알루미늄막(120)을 형성한 반도체 장치에 대해서 평가를 행하였다. 실리콘 산화막(122)을 형성하기 전의 검사에서 정상으로 판단된 칩 중 실리콘 산화막(122)을 형성한 후에도 정상으로 판단된 칩은 99.6%였다. 이것에 의해, 커패시터(38)의 상방에 평탄한 산화알루미늄막(120)을 형성함으로써, 제조 수율을 상당히 높게 할 수 있음을 알 수 있다.
이것에 의해, 본 실시예에 의하면, 수소에 의한 유전체막(34)의 열화를 확실하게 방지할 수 있어, 상당히 높은 제조 수율로 반도체 장치를 제조할 수 있음을 알 수 있다.
본 실시예에 의한 반도체 장치는, 제 1 실시예에 의한 반도체 장치와 동일하게, 커패시터(38)의 상방에 평탄한 수소 확산 방지막(120)을 존재시키고 있는 것에 주된 특징이 있다.
본 실시예에서는 수소 확산 방지막(120) 중의 커패시터(38) 상방에 존재하는 부분이 평탄하게 되어 있기 때문에, 수소 확산 방지막(120) 중의 커패시터(38) 상방에 존재하는 부분의 피복성은 상당히 양호하다. 따라서, 본 실시예에 의해서도, 커패시터(38)의 유전체막(34)에 수소가 도달하는 것을 수소 확산 방지막(120)에 의해 확실하게 방지할 수 있다. 따라서, 본 실시예에 의하면, 커패시터(38)의 유전체막(34)을 구성하는 금속 산화물이 수소에 의해 환원되는 것을 확실하게 방지할 수 있어, 제조 수율 및 신뢰성을 향상시킬 수 있다.
(반도체 장치의 제조 방법)
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법을 도 20 내지 도 41을 사용하여 설명한다. 도 20 내지 도 41은 본 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도이다.
우선, 트랜지스터(24)를 형성하는 공정까지는 도 3의 (a) 내지 도 4의 (a)를 사용하여 상술한 제 1 실시예에 의한 반도체 장치의 제조 방법과 동일하기 때문에 설명을 생략한다. 또한, 본 실시예에서는 트랜지스터(24)의 게이트 길이는 예를 들어 0.35㎛로 한다.
다음으로, 전면에 예를 들어 막 두께 200㎚의 SiON막과 막 두께 600㎚의 실리콘 산화막을 차례로 적층한다. SiON막과 실리콘 산화막에 의해 층간절연막(26)이 구성된다.
다음으로, 예를 들어 CMP법에 의해 층간절연막(26)의 표면을 연마한다. 이것에 의해, 층간절연막(26)의 표면이 평탄화된다(도 20의 (a) 참조).
다음으로, N2 분위기에서 열처리를 행한다. 열처리 온도는 예를 들어 650℃로 하고, 열처리 시간은 예를 들어 30분으로 한다.
다음으로, 도 20의 (b)에 나타낸 바와 같이, 전면에 예를 들어 스퍼터링법 또는 CVD법에 의해 막 두께 20~100㎚의 산화알루미늄막(32c)을 형성한다.
다음으로, 전면에 예를 들어 스퍼터링법에 의해 막 두께 100~300㎚의 Pt막(32d)을 형성한다. 여기서는, Pt막(32d)의 막 두께를 175㎚로 한다.
다음으로, 전면에 예를 들어 스퍼터링법에 의해 유전체막(34)을 형성한다. 유전체막으로서는, 예를 들어 강유전체막을 형성한다. 보다 구체적으로는, 예를 들어 막 두께 150㎚의 PZT막을 형성한다.
다음으로, RTA법에 의해 산소 분위기에서 열처리를 행한다. 열처리 온도는 예를 들어 650~800℃로 한다. 열처리 시간은 예를 들어 30~120초로 한다. 여기서는, 열처리 온도를 750℃로 하고, 열처리 시간을 60초로 한다.
다음으로, 예를 들어 스퍼터링법 또는 MOCVD법에 의해 막 두께 10~100㎚의 IrOX막(36c)을 형성한다.
다음으로, 예를 들어 스퍼터링법 또는 MOCVD법에 의해 막 두께 100~300㎚의 IrOY막(36d)을 형성한다. 이 때, IrOY막(36d)의 산소 조성비 Y가 IrOx막(36c)의 산소 조성비 X보다 높아지도록 IrOY막(36d)을 형성한다.
다음으로, 예를 들어 스퍼터링법 또는 MOCVD법에 의해 막 두께 20~10O㎚의 Pt막(36e)을 형성한다. 여기서는, Pt막(36e)의 막 두께를 75㎚로 한다. Pt막(36e)의 성막 온도는 예를 들어 450℃로 한다. 이렇게 하여, IrOX막(36c)과 IrOY막(36d)과 Pt막(36e)으로 이루어지는 적층막(36)이 형성된다. 적층막(36)은 커패시 터(38)의 상부 전극으로 되는 것이다.
또한, Pt막(36e)은 상부 전극(36)의 표면이 환원되는 것을 방지하는 동시에, 배선(102)과 상부 전극(36)의 컨택트 저항을 저감하기 위한 것이다. 배선(102)과 상부 전극(36)의 컨택트 저항을 그다지 저감할 필요가 없을 경우에는, Pt막(36e)을 형성하지 않아도 된다.
다음으로, 전면에 예를 들어 스핀 코팅법에 의해 포토레지스트막(80)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여 포토레지스트막(80)을 상부 전극(36)의 평면 형상으로 패터닝한다.
다음으로, 포토레지스트막(80)을 마스크로 하여, IrOX막(36c)과 IrOY막(36d)과 Pt막(36e)으로 이루어지는 적층막(36)을 에칭한다(도 21의 (a) 참조). 에칭 가스로서는, Ar 가스와 Cl2 가스를 사용한다. 이렇게 하여, 적층막으로 이루어지는 상부 전극(36)이 형성된다. 그 후, 포토레지스트막을 박리한다.
다음으로, RTA법에 의해, 산소 분위기 중에서 예를 들어 650℃ 이상, 1~3분의 열처리를 행한다. 이 열처리는 상부 전극(36)의 표면에 이상이 생기는 것을 방지하기 위한 것이다.
다음으로, 산소 분위기 중에서 예를 들어 650℃, 60분의 열처리를 행한다. 이 열처리는 유전체막(34)의 막질을 향상시키기 위한 것이다.
다음으로, 전면에 예를 들어 스핀 코팅법에 의해 포토레지스트막(82)을 형성 한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(82)을 유전체막(34)의 평면 형상으로 패터닝한다.
다음으로, 포토레지스트막(82)을 마스크로 하여 유전체막(34)을 에칭한다(도 21의 (b) 참조). 그 후, 포토레지스트막(82)을 박리한다.
다음으로, 산소 분위기에서 예를 들어 350℃, 60분의 열처리를 행한다. 이 열처리는 나중의 공정에서 형성되는 수소 확산 방지막(40)의 하지(下地)에 대한 밀착성을 향상시키기 위한 것이다.
다음으로, 도 22의 (a)에 나타낸 바와 같이, 예를 들어 스퍼터링법 또는 CVD법에 의해 수소 확산 방지막(40)을 형성한다. 수소 확산 방지막(40)으로서는, 예를 들어 막 두께 20~150㎚의 산화알루미늄막을 형성한다.
다음으로, 전면에 예를 들어 스핀 코팅법에 의해 포토레지스트막(84)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(84)을 하부 전극(32)의 평면 형상으로 패터닝한다.
다음으로, 포토레지스트막(84)을 마스크로 하여 수소 확산 방지막(40), Pt막(32d) 및 산화알루미늄막(32c)을 패터닝한다(도 22의 (b) 참조). 이렇게 하여, 산화알루미늄막(32c)과 Pt막으로 이루어지는 하부 전극(32)이 형성된다. 또한, 수소 확산 방지막(40)이 상부 전극(36) 및 유전체막(34)을 덮도록 잔존된다. 그 후, 포토레지스트막(84)을 박리한다.
다음으로, O2 분위기에서 열처리를 행한다. 열처리 온도는 예를 들어 350℃로 하고, 열처리 시간은 예를 들어 30~60분으로 한다.
다음으로, 도 23의 (a)에 나타낸 바와 같이, 예를 들어 스퍼터링법 또는 CVD법에 의해 수소 확산 방지막(90)을 형성한다. 수소 확산 방지막(90)으로서는, 예를 들어 막 두께 20~50㎚의 산화알루미늄막을 형성한다.
다음으로, 도 23의 (b)에 나타낸 바와 같이, 예를 들어 플라스마 TEOS CVD법에 의해 막 두께 1500㎚의 실리콘 산화막(92)을 형성한다. 원료 가스로서는, 예를 들어 TEOS 가스와 산소 가스와 헬륨 가스의 혼합 가스를 사용한다.
다음으로, 도 24의 (a)에 나타낸 바와 같이, CMP법에 의해 실리콘 산화막(92)의 표면을 평탄화한다. 이렇게 하여, 실리콘 산화막으로 이루어지는 층간절연막(92)이 형성된다.
다음으로, N2O 가스를 사용하여 발생시킨 플라스마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(92)에 함유되어 있는 수분을 제거하는 동시에, 실리콘 산화막(92)의 막질을 향상시키기 위한 것이다. 열처리를 행할 때의 기판 온도는 예를 들어 350℃로 한다. N2O 가스의 유량은 예를 들어 100Osccm으로 한다. N2 가스의 유량은 예를 들어 285sccm으로 한다. 대향 전극의 갭은 예를 들어 300mils로 한다. 인가하는 고주파 전력은 예를 들어 525W로 한다. 챔버 내의 기압은 예를 들어 3Torr로 한다.
다음으로, 도 24의 (b)에 나타낸 바와 같이, 포토리소그래피 기술을 이용하 여 층간절연막(92), 수소 확산 방지막(90) 및 층간절연막(26)에 소스/드레인 확산층(22)에 도달하는 컨택트 홀(94)을 형성한다.
다음으로, 아르곤 가스를 사용한 플라스마 세정을 행한다. 이것에 의해, 소스/드레인 확산층(22)의 표면에 존재하는 자연산화막 등이 제거된다. 플라스마 세정의 조건은 예를 들어 열산화막이 20㎚ 제거되는 조건으로 한다.
다음으로, 전면에 예를 들어 스퍼터링법에 의해 막 두께 20㎚의 Ti막을 형성한다.
다음으로, 전면에 예를 들어 스퍼터링법에 의해 막 두께 50㎚의 TiN막을 형성한다. Ti막과 TiN막에 의해 배리어 메탈막(96)이 구성된다(도 25의 (a)참조). 또한, Ti막과 TiN막은 대기 개방하지 않고, 연속적으로 형성하는 것이 바람직하다.
다음으로, 도 25의 (b)에 나타낸 바와 같이, 전면에 예를 들어 CVD법에 의해 막 두께 500㎚의 텅스텐막(98)을 형성한다.
다음으로, 도 26의 (a)에 나타낸 바와 같이, 예를 들어 CMP법에 의해, 층간절연막(92)의 표면이 노출될 때까지 텅스텐막(98) 및 배리어 메탈막(96)을 연마한다. 이렇게 하여, 컨택트 홀(94) 내에 텅스텐으로 이루어지는 도체 플러그(98)가 매립된다.
다음으로, 도 26의 (b)에 나타낸 바와 같이, 전면에 예를 들어 CVD법에 의해 막 두께 100㎚의 SiON막(138)을 형성한다. SiON막(138)은 도체 플러그(98)의 표면이 산화되는 것을 방지하기 위한 것이다.
다음으로, 도 27의 (a)에 나타낸 바와 같이, 포토리소그래피 기술을 이용하 여 SiON막(138), 층간절연막(92), 수소 확산 방지막(90, 40)에 커패시터(38)의 상부 전극(36)에 도달하는 컨택트 홀(100)과 커패시터(38)의 하부 전극(32)에 도달하는 컨택트 홀(도시 생략)을 형성한다.
다음으로, 산소 분위기에서 열처리를 행한다. 열처리 온도는 예를 들어 550℃로 한다. 열처리 시간은 예를 들어 60분으로 한다.
다음으로, 도 27의 (b)에 나타낸 바와 같이, 전면을 에치백함으로써, SiON막(138)을 제거한다. 이것에 의해, 도체 플러그(98)의 표면이 노출된다.
다음으로, 아르곤 가스를 사용한 플라스마 세정을 행한다. 이것에 의해, 도체 플러그(98)의 표면에 존재하는 자연산화막 등이 제거된다. 플라스마 세정의 조건은 예를 들어 열산화막이 1O㎚ 제거되는 조건으로 한다.
다음으로, 예를 들어 스퍼터링법에 의해 막 두께 150㎚의 TiN막, 막 두께 550㎚의 AlCu 합금막, 막 두께 10㎚의 Ti막, 막 두께 150㎚의 TiN막을 차례로 성막한다. 이것에 의해, TiN막, AlCu 합금막, Ti막 및 TiN막으로 이루어지는 적층막(102)이 형성된다.
다음으로, 포토리소그래피 기술을 이용하여 적층막(102)을 패터닝한다. 이렇게 하여, 적층막으로 이루어지는 배선(102)이 형성된다(도 28의 (a) 참조).
다음으로, 질소 분위기에서 열처리를 행한다. 열처리 온도는 예를 들어 350℃로 하고, 열처리 시간은 예를 들어 30분으로 한다.
다음으로, 도 28의 (b)에 나타낸 바와 같이, 전면에 예를 들어 스퍼터링법 또는 CVD법에 의해 수소 확산 방지막(104)을 형성한다. 수소 확산 방지막(104)으 로서는, 예를 들어 막 두께 20~100㎚의 산화알루미늄막을 형성한다.
다음으로, 도 29에 나타낸 바와 같이, 플라스마 TEOS CVD법에 의해 예를 들어 막 두께 2.0~2.5㎛의 실리콘 산화막(106)을 형성한다.
다음으로, 예를 들어 CMP법에 의해 실리콘 산화막(106)의 표면을 평탄화한다. 이렇게 하여, 평탄한 실리콘 산화막(106)이 형성된다. 또한, 배선(102)의 간격이 좁아지고 있는 영역의 상방에서는 실리콘 산화막(106)의 표층부에 공극(108)이 생긴다.
다음으로, N2O 가스를 사용하여 발생시킨 플라스마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(106) 중의 수분을 제거하는 동시에, 실리콘 산화막(106)의 막질을 향상시키기 위한 것이다. 열처리를 행할 때의 기판 온도는 예를 들어 350℃로 한다. N2O 가스의 유량은 예를 들어 1000sccm으로 한다. N2 가스의 유량은 예를 들어 285sccm으로 한다. 대향 전극의 갭은 예를 들어 300mils로 한다. 인가하는 고주파 전력은 예를 들어 525W로 한다. 챔버 내의 기압은 예를 들어 3Torr로 한다.
다음으로, 도 30에 나타낸 바와 같이, 전면에 플라스마 TEOS CVD법에 의해 막 두께 100~300㎚의 실리콘 산화막(110)을 형성한다. 실리콘 산화막(110)은 실리콘 산화막(106)의 표층부에 존재하는 공극(108)을 덮기 위한 것이다. 표면이 평탄화된 실리콘 산화막(106) 위에 실리콘 산화막(110)을 형성하기 때문에, 실리콘 산화막(110)은 평탄하게 된다.
다음으로, N2O 가스를 사용하여 발생시킨 플라스마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(110) 중의 수분을 제거하는 동시에, 실리콘 산화막(110)의 막질을 향상시키기 위한 것이다. 열처리를 행할 때의 기판 온도는 예를 들어 350℃로 한다. N2O 가스의 유량은 예를 들어 1000sccm으로 한다. N2 가스의 유량은 예를 들어 285sccm으로 한다. 대향 전극의 갭은 예를 들어 300mils로 한다. 인가하는 고주파 전력은 예를 들어 525W로 한다. 챔버 내의 기압은 예를 들어 3Torr로 한다.
다음으로, 포토리소그래피 기술을 이용하여, 층간절연막(110, 106)에 배선(102)에 도달하는 컨택트 홀(112)을 형성한다.
다음으로, 아르곤 가스를 사용한 플라스마 세정을 행한다. 이것에 의해, 배선(102)의 표면에 존재하는 자연산화막 등이 제거된다. 플라스마 세정의 조건은 예를 들어 열산화막이 20㎚ 제거되는 조건으로 한다.
다음으로, 도 31에 나타낸 바와 같이, 예를 들어 스퍼터링법에 의해 막 두께 50㎚의 TiN막(114)을 형성한다.
다음으로, 도 32에 나타낸 바와 같이, 예를 들어 CVD법에 의해 막 두께 600~800㎚의 텅스텐막(116)을 형성한다.
다음으로, 도 33에 나타낸 바와 같이, 전면을 에치백함으로써, 컨택트 홀(112) 내를 제외한 부분의 텅스텐막(116)을 제거한다. 이렇게 하여, 컨택트 홀(112) 내에 텅스텐으로 이루어지는 도체 플러그(116)가 매립된다.
다음으로, 도 34에 나타낸 바와 같이, 전면에 예를 들어 스퍼터링법에 의해 막 두께 500㎚의 AlCu 합금막, 막 두께 10㎚의 Ti막 및 막 두께 150㎚의 TiN막을 형성한다. TiN막(114), AlCu 합금막, Ti막 및 TiN막에 의해 적층막(118)이 구성된다.
다음으로, 도 35에 나타낸 바와 같이, 포토리소그래피 기술을 이용하여 적층막(118)을 패터닝한다. 이것에 의해, 적층막으로 이루어지는 배선(118)이 형성된다.
다음으로, N2 분위기에서 열처리를 행한다. 열처리 온도는 예를 들어 350℃로 하고, 열처리 시간은 예를 들어 30분으로 한다.
다음으로, 도 36에 나타낸 바와 같이, 전면에 예를 들어 스퍼터링법 또는 CVD법에 의해 수소 확산 방지막(120)을 형성한다. 수소 확산 방지막(120)으로서는, 예를 들어 막 두께 20~100㎚의 산화알루미늄막을 형성한다.
다음으로, 도 37에 나타낸 바와 같이, 플라스마 TEOS CVD법에 의해 예를 들어 막 두께 2.0~2.5㎛의 실리콘 산화막(122)을 형성한다.
다음으로, 예를 들어 CMP법에 의해 실리콘 산화막(122)의 표면을 평탄화한다. 배선(118)의 간격이 좁아지고 있는 영역의 상방에서는 실리콘 산화막(122)의 표층부에 공극(124)이 생긴다.
다음으로, N2O 가스를 사용하여 발생시킨 플라스마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(122) 중의 수분을 제거하는 동시에, 실리콘 산 화막(122)의 막질을 향상시키기 위한 것이다. 열처리를 행할 때의 기판 온도는 예를 들어 350℃로 한다. N2O 가스의 유량은 예를 들어 1000sccm으로 한다. N2 가스의 유량은 예를 들어 285sccm으로 한다. 대향 전극의 갭은 예를 들어 300mils로 한다. 인가하는 고주파 전력은 예를 들어 525W로 한다. 챔버 내의 기압은 예를 들어 3Torr로 한다.
다음으로, 전면에 플라스마 TEOS CVD법에 의해 막 두께 100~300㎚의 실리콘 산화막(126)을 형성한다. 실리콘 산화막(126)은 실리콘 산화막(122)의 표층부에 존재하는 공극(124)을 덮기 위한 것이다. 표면이 평탄화된 실리콘 산화막(122) 위에 실리콘 산화막(126)을 형성하기 때문에, 실리콘 산화막(126)은 평탄하게 형성된다.
다음으로, N2O 가스를 사용하여 발생시킨 플라스마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(126) 중의 수분을 제거하는 동시에, 실리콘 산화막(126)의 막질을 향상시키기 위한 것이다. 열처리를 행할 때의 기판 온도는 예를 들어 350℃로 한다. N2O 가스의 유량은 예를 들어 1000sccm으로 한다. N2 가스의 유량은 예를 들어 285sccm으로 한다. 대향 전극의 갭은 예를 들어 300mils로 한다. 인가하는 고주파 전력은 예를 들어 525W로 한다. 챔버 내의 기압은 예를 들어 3Torr로 한다.
실리콘 산화막(122, 126)을 형성하는 공정은 수소에 의한 커패시터(38)로의 손상이 생기기 쉬운 프로세스이지만, 커패시터(38)의 상방에 평탄한 수소 확산 방 지막(120)이 존재하고 있기 때문에, 커패시터(38)의 유전체막(34)에 수소가 도달하는 것을 확실하게 방지할 수 있다.
다음으로, 도 38에 나타낸 바와 같이, 포토리소그래피 기술을 이용하여, 층간절연막(126, 122)에 배선(118)에 도달하는 컨택트 홀(128)을 형성한다.
다음으로, 아르곤 가스를 사용한 플라스마 세정을 행한다. 이것에 의해, 배선(118)의 표면에 존재하는 자연산화막 등이 제거된다. 플라스마 세정의 조건은 예를 들어 열산화막이 20㎚ 제거되는 조건으로 한다.
다음으로, 예를 들어 스퍼터링법에 의해 막 두께 50㎚의 TiN막(130)을 형성한다.
다음으로, 예를 들어 CVD법에 의해 막 두께 600~800㎚의 텅스텐막(132)을 형성한다.
다음으로, 전면을 에치백함으로써, 컨택트 홀(128) 내를 제외한 부분의 텅스텐막(132)을 제거한다. 이렇게 하여, 컨택트 홀(128) 내에 텅스텐으로 이루어지는 도체 플러그(132)가 매립된다(도 39 참조).
다음으로, 전면에 예를 들어 스퍼터링법에 의해 막 두께 500㎚의 AlCu 합금막, 막 두께 10㎚의 Ti막 및 막 두께 100㎚의 TiN막을 형성한다. TiN막, AlCu 합금막, Ti막 및 TiN막에 의해 적층막(134)이 구성된다.
다음으로, 포토리소그래피 기술을 이용하여 적층막(134)을 패터닝한다. 이것에 의해, 적층막으로 이루어지는 배선(134)이 형성된다(도 40 참조).
다음으로, N2 분위기에서 열처리를 행한다. 열처리 온도는 예를 들어 350℃로 하고, 열처리 시간은 예를 들어 30분으로 한다.
다음으로, 전면에 예를 들어 스퍼터링법 또는 CVD법에 의해 수소 확산 방지막(136)을 형성한다. 수소 확산 방지막(136)으로서는, 예를 들어 막 두께 20~100㎚의 산화알루미늄막을 형성한다.
다음으로, 도 41에 나타낸 바와 같이, 플라스마 TEOS CVD법에 의해 막 두께 200~300㎚의 실리콘 산화막(74)을 형성한다.
다음으로, N2O 가스를 사용하여 발생시킨 플라스마 분위기에서 열처리를 행한다. 이 열처리는 실리콘 산화막(74) 중의 수분을 제거하는 동시에, 실리콘 산화막(74)의 막질을 향상시키기 위한 것이다. 열처리를 행할 때의 기판 온도는 예를 들어 350℃로 한다. N2O 가스의 유량은 예를 들어 1000sccm으로 한다. N2 가스의 유량은 예를 들어 285sccm으로 한다. 대향 전극의 갭은 예를 들어 300mils로 한다. 인가하는 고주파 전력은 예를 들어 525W로 한다. 챔버 내의 기압은 예를 들어 3Torr로 한다.
다음으로, 예를 들어 CVD법에 의해 막 두께 350㎚의 실리콘 질화막(76)을 형성한다. 상술한 바와 같이, 실리콘 질화막(76)은 수분을 차단하여 배선 등의 부식을 방지하기 위한 것이다. 상술한 바와 같이, 실리콘 질화막(76)을 형성하는 공정은 수소에 의한 커패시터(38)로의 손상이 생기기 쉬운 프로세스이지만, 커패시터(38)의 상방에 평탄한 수소 확산 방지막(120, 136)이 존재하고 있기 때문에, 커패 시터(38)의 유전체막(34)에 수소가 도달하는 것을 확실하게 방지할 수 있다.
다음으로, 포토리소그래피 기술을 이용하여 실리콘 질화막(76), 실리콘 산화막(74) 및 수소 확산 방지막(136)에 전극 패드(도시 생략)에 도달하는 개구부(도시 생략)를 형성한다.
다음으로, 예를 들어 스핀 코팅법에 의해 막 두께 2~10㎛의 폴리이미드막(78)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 폴리이미드막(78)에 전극 패드(도시 생략)에 도달하는 개구부(도시 생략)를 형성한다.
이렇게 하여, 본 실시예에 의한 반도체 장치가 제조된다.
(변형 실시예)
본 발명은 상기 실시예에 한정되지 않아 다양한 변형이 가능하다.
예를 들어 상기 실시예에서는 유전체막(34)을 구성하는 강유전체막으로서 PZT막을 사용하는 경우를 예로 들어 설명했지만, 유전체막(34)을 구성하는 강유전체막은 PZT막에 한정되는 것이 아니라, 다른 모든 강유전체막을 적절히 사용할 수 있다. 예를 들어 유전체막을 구성하는 강유전체막으로서, Pb1 - XLaXZr1 - YTiYO3막(PLZT막), SrBi2(TaXNb1 -X)2O9막, Bi4Ti2O12막 등을 사용할 수도 있다.
또한, 상기 실시예에서는 유전체막(34)으로서 강유전체막을 사용하는 경우를 예로 들어 설명했지만, 유전체막(34)이 강유전체막에 한정되지는 않는다. 예를 들어 DRAM 등을 구성할 경우에는, 유전체막(34)으로서 고유전체막을 사용하는 것이 좋다. 유전체막(34)을 구성하는 고유전체막으로서는, 예를 들어(BaSr)TiO3막(BST막), SrTiO3막(STO막), Ta2O5막 등을 사용할 수 있다. 또한, 고유전체막은 비유전율이 이산화실리콘보다 높은 유전체막을 의미한다.
또한, 상기 실시예에서는 IrOX막과 Pt막의 적층막에 의해 상부 전극(36)을 구성했지만, 상부 전극(36)의 재료가 이러한 재료에 한정되지는 않는다. 예를 들어 SrRuO막(SRO막)에 의해 상부 전극(36)을 구성할 수도 있다.
또한, 상기 실시예에서는 수소 확산 방지막으로서 산화알루미늄막을 사용하는 경우를 예로 들어 설명했지만, 수소 확산 방지막이 산화알루미늄막에 한정되지는 않는다. 수소의 확산을 방지하는 기능을 갖는 막을 수소 확산 방지막으로서 적절히 사용할 수 있다. 수소 확산 방지막으로서는, 예를 들어 금속 산화물로 이루어지는 막을 적절히 사용할 수 있다. 금속 산화물로 이루어지는 수소 확산 방지막으로서는, 예를 들어 탄탈 산화물이나 티탄 산화물 등을 사용할 수 있다. 또한, 수소 확산 방지막은 금속 산화물로 이루어지는 막에 한정되지 않는다. 예를 들어 실리콘 질화막(Si3N4막)이나 실리콘 질화산화막(SiON막) 등을 수소 확산 방지막으로서 사용할 수도 있다. 다만, 금속 산화물로 이루어지는 막은 치밀하기 때문에, 비교적 얇게 형성한 경우일지라도, 수소의 확산을 확실하게 방지하는 것이 가능하다. 따라서, 미세화의 관점에서는, 수소 확산 방지막으로서 금속 산화물로 이루어지는 막을 사용하는 것이 유리하다.
본 발명에 의한 반도체 장치 및 그 제조 방법은, 커패시터를 갖는 반도체 장치의 제조 수율을 향상시키는데 유용하다.
Claims (14)
- 반도체 기판 위에 형성되고, 하부 전극과, 상기 하부 전극 위에 형성된 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터와,상기 반도체 기판 위 및 상기 커패시터 위에 형성된 제 1 절연막과,상기 제 1 절연막 위에 형성되고, 상기 커패시터에 전기적으로 접속된 제 1 배선과,상기 제 1 절연막 위에, 상기 제 1 배선을 덮도록 형성되고, 수소의 확산을 방지하는 제 1 수소 확산 방지막과,상기 제 1 수소 확산 방지막 위에 형성되고, 표면이 평탄화된 제 2 절연막과,상기 제 2 절연막 위에 형성된 제 3 절연막과,상기 제 3 절연막 위에 형성된 제 2 배선과,상기 제 3 절연막 위에, 상기 제 2 배선을 덮도록 형성되고, 수소의 확산을 방지하는 제 2 수소 확산 방지막을 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 커패시터 상방(上方)의 상기 제 3 절연막 위에 적어도 형성된 전면(全面) 형상의 도전막을 더 갖고,상기 제 2 수소 확산 방지막은 상기 전면 형상의 도전막을 덮도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 수소 확산 방지막 또는 상기 제 2 수소 확산 방지막은 금속 산화물로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 금속 산화물은 산화알루미늄, 산화티탄, 또는 산화탄탈인 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 수소 확산 방지막 또는 상기 제 2 수소 확산 방지막은 실리콘 질화막 또는 실리콘 질화산화막인 것을 특징으로 하는 반도체 장치.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 커패시터를 덮도록 형성되고, 수소의 확산을 방지하는 제 3 수소 확산 방지막을 더 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 유전체막은 강유전체막 또는 고유전체막인 것을 특징으로 하는 반도체 장치.
- 제 7 항에 있어서,상기 강유전체막은 PbZr1 - XTiXO3막, Pb1 - XLaXZr1 - YTiYO3막, SrBi2(TaXNb1 -X)2O9막, 또는 Bi4Ti2O12막인 것을 특징으로 하는 반도체 장치.
- 제 7 항에 있어서,상기 고유전체막은 (BaSr)TiO3막, SrTiO3막, 또는 Ta2O5막인 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위에 하부 전극과, 상기 하부 전극 위에 형성된 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터를 형성하는 공정과,상기 반도체 기판 위 및 상기 커패시터 위에 제 1 절연막을 형성하는 공정과,상기 제 1 절연막에 상기 커패시터에 도달하는 컨택트 홀을 형성하는 공정과,상기 제 1 절연막 위에 상기 컨택트 홀을 통하여 상기 커패시터에 접속된 제 1 배선을 형성하는 공정과,상기 제 1 절연막 위에 수소의 확산을 방지하는 제 1 수소 확산 방지막을 상 기 제 1 배선을 덮도록 형성하는 공정과,상기 제 1 수소 확산 방지막 위에 제 2 절연막을 형성하는 공정과,상기 제 2 절연막의 표면을 연마함으로써, 상기 제 2 절연막의 표면을 평탄화하는 공정과,상기 제 2 절연막 위에 제 3 절연막을 형성하는 공정과,상기 제 3 절연막 위에 제 2 배선을 형성하는 공정과,상기 제 3 절연막 위에 수소의 확산을 방지하는 제 2 수소 확산 방지막을 상기 제 2 배선을 덮도록 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 10 항에 있어서,상기 제 2 배선을 형성하는 공정에서는, 적어도 상기 커패시터의 상방(上方)에 위치하는 부분에 전면 형상의 도전막을 더 형성하고,상기 제 2 수소 확산 방지막을 형성하는 공정에서는, 상기 전면 형상의 도전막을 덮도록 상기 제 2 수소 확산 방지막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 10 항 또는 제 11 항에 있어서,상기 제 1 절연막을 형성하는 공정 후, 상기 제 1 수소 확산 방지막을 형성하는 공정 전에 열처리를 행하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치 의 제조 방법.
- 제 10 항 또는 제 11 항에 있어서,상기 제 2 절연막을 형성하는 공정 후, 상기 제 3 절연막을 형성하는 공정 전에 열처리를 행하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 10 항 또는 제 11 항에 있어서,상기 제 3 절연막을 형성하는 공정 후, 상기 제 2 수소 확산 방지막을 형성하는 공정 전에 열처리를 행하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020067017350A KR20070031278A (ko) | 2006-08-28 | 2004-05-27 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020067017350A KR20070031278A (ko) | 2006-08-28 | 2004-05-27 | 반도체 장치 및 그 제조 방법 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020097003213A Division KR100925140B1 (ko) | 2004-05-27 | 2004-05-27 | 반도체 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070031278A true KR20070031278A (ko) | 2007-03-19 |
Family
ID=43655643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020067017350A KR20070031278A (ko) | 2006-08-28 | 2004-05-27 | 반도체 장치 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070031278A (ko) |
-
2004
- 2004-05-27 KR KR1020067017350A patent/KR20070031278A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100704255B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100732132B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100796915B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US20060175645A1 (en) | Semiconductor device and its manufacturing method | |
| US7655531B2 (en) | Semiconductor device and method for fabricating the same | |
| JPWO2007102214A1 (ja) | 半導体装置及びその製造方法 | |
| KR101027993B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP4930371B2 (ja) | 半導体装置及びその製造方法 | |
| US8324671B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7279342B2 (en) | Ferroelectric memory | |
| JP5381688B2 (ja) | 半導体装置及びその製造方法 | |
| US7642099B2 (en) | Manufacturing method for ferroelectric memory device | |
| JPWO2008102443A1 (ja) | 半導体装置とその製造方法 | |
| US20090206379A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2007067241A (ja) | 半導体装置の製造方法 | |
| JP4968063B2 (ja) | 半導体装置及びその製造方法 | |
| KR20070031278A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100814602B1 (ko) | 반도체 장치, 반도체 장치의 제조 방법 | |
| KR100985793B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP5202846B2 (ja) | 半導体装置及びその製造方法 | |
| KR100698866B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2007207970A (ja) | 半導体装置及び半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| A107 | Divisional application of patent | ||
| WITB | Written withdrawal of application | ||
| J121 | Written withdrawal of request for trial |