KR100732132B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR100732132B1
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 수분의 침입에 기인하는 소자 특성의 성능 열화를 효과적으로 방지하여 우수한 장기 신뢰성을 갖는 반도체 장치를 제공하는 것을 목적으로 한다.
반도체 기판(21)에 형성된 트랜지스터(22)나 강유전체 커패시터(24), 배선(15)을 갖는 회로 형성부(11)와, 회로 형성부(11)의 외측에 형성된 전극 패드부(12) 사이에 회로 형성부(11)를 둘러싸도록 제1 내습링(13)을 설치한다. 제1 내습링(13)은 반도체 기판(21)의 표면에서 패시베이션막(28)까지 이르는 링 패드(31), 링 컨택트(32) 및 링 플러그(33)의 구조체로 구성된다. 제1 내습링(13)은 전극 패드부(12) 부근으로부터 침입하는 수분 등을 차단한다. 더욱이 전극 패드부(12)의 외측에 회로 형성부(11)와 전극 패드부(12)를 둘러싸고, 측벽면(26)으로부터의 수분 침입을 차단하는 제2 내습링(14)을 설치하여도 좋다. 배리어층이나 패시베이션막에 대해서도 개시한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
도 1a는 종래의 IC 칩의 주연부를 확대하여 도시한 평면도, 도 1b는 도 1a에 도시한 A-A'선 단면도.
도 2는 종래의 IC 칩의 문제점을 설명하기 위한 도면.
도 3은 본 발명의 제1 실시 형태에 따른 반도체 장치의 평면도.
도 4는 도 3에 도시된 반도체 장치의 주요부를 확대하여 도시한 평면도.
도 5는 도 4에 도시된 A-A'선에 따른 단면도 및 회로 형성부의 단면도를 합쳐서 도시한 도면.
도 6a 내지 도 6c는 반도체 장치의 주연부의 각 층을 확대하여 도시한 평면도.
도 7은 본 발명의 제2 실시 형태에 따른 반도체 장치의 단면도.
도 8은 실리콘 산질화막의 수분 차단 성능을 설명하기 위한 도면.
도 9는 실리콘 산질화막의 다른 예의 수분 차단 성능을 설명하기 위한 도면.
도 10a 내지 도 10c는 제2 실시 형태에 따른 반도체 장치의 제조 공정(그 1)을 설명하기 위한 도면.
도 11a 내지 도 11c는 제2 실시 형태에 따른 반도체 장치의 제조 공정(그 2) 을 설명하기 위한 도면.
도 12는 제2 실시 형태에 따른 반도체 장치의 제조 공정(그 3)을 설명하기 위한 도면.
도 13은 제2 실시 형태의 변형예에 따른 반도체 장치의 단면도.
도 14는 실시예 및 비교예의 스위칭 전극량(Qsw)을 도시한 도면.
도 15는 실시예 및 비교예의 다른 예의 스위칭 전극량(Qsw)을 도시한 도면.
도 16은 본 발명의 제3 실시 형태에 따른 반도체 장치의 주요부를 확대하여 도시한 단면도.
도 17은 종래의 패시베이션막의 예를 도시한 단면도.
도 18a 내지 도 18c는 제3 실시 형태의 반도체 장치의 제조 공정(그 1)을 도시한 단면도.
도 19a 및 도 19b는 제3 실시 형태의 반도체 장치의 제조 공정(그 2)을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
10, 50, 70 : 반도체 장치
11 : 회로 형성부
12 : 전극 패드부
13 : 제1 내습링
14 : 제2 내습링
15a 내지 15c : 배선층
16 : 주연부
21, 51 : 반도체 기판
23, 55 : 강유전체 커패시터막
24, 58 : 강유전체 커패시터
25a 내지 25c : 층간 절연막
28, 81 : 패시베이션막
29 : 도전성 패드
30, 63a, 63b : 플러그
31, 34 : 링 패드
32, 35 : 링 컨택트
33, 36 : 링 플러그
59 : 제1 층간 절연막
60 : 배리어층
62 : 배선층
64 : 절연성 금속 산화물막
71 : 실리콘 산화막
82 : 층간 절연막
83 : 전극 패드
84 : 실리콘 산화막
85 : 제1 실리콘 질화막
86 : 제2 실리콘 질화막
88, 88a : TiN막
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 강유전체 커패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 강유전체의 분극 반전을 이용하여 정보를 강유전체 커패시터에 유지하는 강유전체 메모리(FeRAM)의 개발이 진행되고 있다. 강유전체 메모리는 전원을 꺼도 유지된 정보가 소실되지 않는 불휘발 메모리로서, 고집적도, 고속 구동, 고내구성, 저소비 전력을 실현할 수 있기 때문에 특히 주목받고 있다.
강유전체 커패시터를 구성하는 강유전체막의 재료로서는, 잔류 분극량이 큰, 10∼30 μC/㎠ 정도의 PZT(Pb(Zr, Ti)O3)막, SBT(SrBi2Ta2O9)막 등의 페로브스카이트 결정 구조를 갖는 강유전체 산화물이 주로 이용되고 있다.
이러한 강유전체막은, 종래부터 실리콘 산화막 등의 물과의 친화성이 높은 층간 절연막을 통해 외부로부터 침입한 수분에 의해 강유전체의 특성이 열화하는 것이 알려져 있다. 즉, 침입한 수분이 층간 절연막이나 메탈 배선 성막시의 고온 프로세스 중에서 수소와 산소로 분해하여 수소가 강유전체막 속에 침입하면, 강유전체막의 산소와 반응하여 강유전체막에 산소 결함이 형성되어 결정성이 저하한다. 또한, 강유전체 메모리의 장기간의 사용에 의해서도 같은 현상이 발생한다. 그 결과 강유전체막의 잔류 분극량이나 유전률이 저하하는 등의 강유전체 커패시터의 성능 열화가 발생한다. 또한, 강유전체 커패시터에 한정되지 않고, 트랜지스터 등의 성능이 열화하는 경우가 있다.
이러한 열화에 대응하기 위해서, 종래부터 수분의 침입을 방지하는 내습링을 설치한 IC 칩이 제안되어 있다(예컨대, 특허 문헌 1 참조). 도 1a는 종래의 IC 칩을 확대하여 도시하는 평면도이고, 도 1b는 도 1a에 도시하는 A-A'선 단면도이다. 도 1a 및 도 1b에 도시한 바와 같이, IC 칩(100)은 반도체 기판(101)에 트랜지스터(102)나 강유전체 커패시터(103) 등의 회로 형성부(104)가 형성되고, 회로 형성부(104) 및 반도체 기판(101)은 실리콘 산화막 등의 층간 절연막(105)에 의해 덮여 있다. IC 칩의 주연부(106)에는 회로 형성부(104)를 둘러싸도록, 반도체 기판(101)으로부터 IC 칩(100)의 표면에서 패시베이션막(111)에 이르는 내습링(108)이 형성되어 있다. 또한, 도시는 하지 않지만 웨이퍼로부터 개개의 IC 칩에 다이싱(dicing)에 의해 추출되어 형성된 층간 절연막(105)의 측벽면(109)에 금속막으로 이루어진 내습링을 설치하는 것도 제안되어 있다. 이러한 내습링(108)은 측벽면(109)으로부터 침입한 수분을 차단하여, 회로 형성부(104)에 수분이 침입함으로써 발생하는 강유전체 커패시터(103)의 성능 열화를 방지하고자 하는 것이다.
[특허 문헌 1]
일본 특허 공개 2000-277465호 공보
그런데, 도 1a의 평면도에 도시한 바와 같이, 내습링(108)의 내측에는 외부의 회로 소자 등과 회로 형성부(104)가 신호 등의 송수신을 하기 위해서 전극 패드(110)가 형성되어 있고, 전극 패드(110)에는 와이어(도시되지 않음)가 본딩되기 때문에, 전극 패드(110)마다 패시베이션막(111)에 개구부(111-1)가 형성되어 있다. 패시베이션막에는 수분을 차단하는 비투수성의 실리콘 질화막이나 폴리이미드막이 이용되고 있지만, 전극 패드(110)와 패시베이션막(108) 사이의 미소한 공극이나, 패시베이션막(108)의 실리콘 질화막 등의 하지(下地)에 이용되고 있는 실리콘 산화막이 개구부(111-1)의 측벽면(111a)에 노출되어 있는 경우는, 전술한 내습링(108)을 설치하고 있더라도, 전극 패드(110)의 공극이나 노출면을 통하여 수분이 침입하여 강유전체 커패시터(103)의 성능 열화가 발생한다고 하는 문제가 있다.
또한, 본원 발명자의 검토에 따르면, 도 2에 도시한 바와 같이, 도 1에 도시하는 IC 칩(100)을 베이스(115)상에 본딩하고, 와이어(116)에 의해 전극 패드(110)와 내측 리드(118)를 배선하며, 추가로 수지(119)에 의해 덮은 디바이스에 대해서 온습도 압력 스트레스 환경에 보존후[소위 PTHS(Pressure Thermal Humidity Stress) 시험], 판독 시험을 행한 바, 에러를 발생한 메모리 셀이 전극 패드(110) 부근에 다수 발생하고 있고, 도 1에 도시한 바와 같은 종래의 내습링(108)을 구비한 IC 칩(100)에서는, 전극 패드(110) 부근에 내습성의 문제가 있는 것을 알 수 있다.
또한, 강유전 커패시터(103)를 덮는 층간 절연막(105)으로서의 실리콘 산화막은 전술한 바와 같이 수분과의 친화성이 좋기 때문에 수분이 침투·투과하기 쉽고, 일단 외부에서 수분이 침입하면 용이하게 반도체 기판 표면 부근에 형성되어 있는 강유전체 커패시터까지 도달하여 성능 열화를 초래한다고 하는 문제가 있다. 이것과 마찬가지로 트랜지스터 등의 소자 성능 열화를 초래한다고 하는 문제가 있다.
그래서, 본 발명은 상기 문제점을 감안하여 이루어진 것으로, 본 발명의 목적은 수분의 침입에 기인하는 성능 열화를 효과적으로 방지하여 우수한 장기 신뢰성을 갖는 반도체 장치 및 그 제조 방법을 제공하는 것이다. 본 발명의 보다 구체적일 목적은 수분의 침입에 기인하는 강유전체 커패시터의 성능 열화를 방지한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 관점에 따르면, 반도체 기판과, 상기 반도체 기판 및 그 위에 형성된 회로 형성부와, 상기 회로 형성부를 덮는 패시베이션막으로부터 노출되는 동시에, 상기 회로 형성부의 외측에 배치된 전극 패드부와, 상기 반도체 기판 표면에서 패시베이션막에 이르는 높이로, 상기 전극 패드부의 내측에 상기 회로 형성부를 거의 둘러싸도록 배치된 내습링을 구비하는 반도체 장치가 제공된다.
본 발명에 따르면, 전극 패드부의 내측에 회로 형성부를 거의 둘러싸도록 내습링을 형성함으로써, 전극 패드부로부터 침입하는 수분을 차단하고, 회로 형성부의 소자의 성능 열화를 방지할 수 있다. 특히 회로 형성부에 형성된 강유전체 커 패시터의 감극(減極) 등의 열화를 방지할 수 있다.
본 발명의 다른 관점에 따르면, 반도체 기판과, 상기 반도체 기판상에 형성되어, 강유전체 커패시터막을 갖는 강유전체 커패시터와, 상기 강유전체 커패시터를 덮는 층간 절연막과, 상기 층간 절연막상에 형성된 배선층을 구비하는 반도체 장치로서, 상기 층간 절연막과 상기 배선층 사이에, 수분의 투과를 차단하는 배리어층과, 상기 배리어층 및 배선층을 덮는 절연성 금속 산화물막을 구비하는 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명에 따르면, 강유전체 커패시터를 덮는 층간 절연막상에 수분을 차단하는 배리어층과, 배리어층 및 배선층을 덮는 절연성 금속 산화물막을 형성함으로써, 반도체 장치의 표면으로부터 침입하는 수분을 배리어층에 의해 완전히 차단하고, 수분이 강유전체 커패시터에 도달하는 것을 방지할 수 있다.
본 발명의 기타 관점에 따르면, 반도체 기판과, 반도체 기판의 상측에 형성된 강유전체 커패시터를 갖는 회로 형성부와, 상기 회로 형성부를 덮는 층간 절연막과, 상기 층간 절연막의 상측에 형성된 전극 패드와, 상기 전극 패드의 표면을 노출시키는 개구부를 제외하고 상기 층간 절연막의 전면을 덮는 패시베이션막을 구비하며, 상기 패시베이션막은 수분의 투과를 차단하는 배리어층으로 이루어지고, 상기 배리어층은 상기 개구부의 내벽면 전부를 덮어 이루어지는 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명에 따르면, 전극 패드를 노출시키는 패시베이션막의 개구부에 있어서, 그 측벽면의 전면을 수분의 투과를 차단하는 배리어층에 의해 덮음으로써, 개 구부 내벽으로부터의 수분 침입을 방지하고, 수분이 강유전체막에 도달하는 것을 방지한다. 그 결과, PTHS 시험 등의 고온다습·고압력의 가속 환경에 보존하여도 커패시터 열화에 따른 불량의 발생을 한층 더 방지할 수 있다.
이하 도면을 참조하면서 본 발명의 실시 형태를 설명한다.
(제1 실시 형태)
도 3은 본 발명의 제1 실시 형태에 관한 반도체 장치의 평면도이다. 도 3을 참조해 보건대, 본 실시 형태에 관한 반도체 장치(10)는 회로 형성부(11), 복수의 전극 패드부(12), 제1 내습링(13), 제2 내습링(14), 배선(15) 등으로 구성되어 있다.
회로 형성부(11)는 후술하는 반도체 기판에 트랜지스터, 강유전체 커패시터, 배선층 등으로 구성되어 있다. 전극 패드부(12)는 반도체 장치(10)의 주연부(16)에 배치되고, 예컨대 도시되지 않은 내측 리드 등과 접속되는 와이어가 본딩되어, 후술하는 반도체 장치(10) 내부의 플러그, 도전성 패드 및 배선층을 통해 회로 형성부(11)와 전기적으로 접속된다.
제1 내습링(13)은 회로 형성부(11)와 전극 패드부(12) 사이에 설치되고, 회로 형성부(11)를 연속하여 둘러싸도록 배치되어 있다. 제2 내습링(14)은 전극 패드부(12)의 외측에 배치되어, 회로 형성부(11), 제1 내습링(13), 전극 패드부(12)를 둘러싸도록, 반도체 장치(10)의 측벽면(26)을 따라 배치되어 있다. 이하, 제1 및 제2 내습링(13, 14)의 배치 및 구성에 대해서 상세히 설명한다.
도 4는 도 3에 도시하는 반도체 장치의 주요부를 확대하여 도시하는 평면도 이고, 도 5는 도 4에 도시하는 A-A' 선에 따른 단면도 및 회로 형성부의 단면도를 합쳐서 도시한 도면이다. 또, 회로 형성부의 단면도는 설명의 편의를 위해 적절한 단면도를 도시한 것으로, A-A'선을 따른 것에 한정되지는 않는다.
도 4 및 도 5를 참조해 보건대, 반도체 장치(10)는 대략하여 회로 소자 등이 형성되는 회로 형성부(11)와, 회로 형성부(11)의 주위에 배치된 전극 패드부(12), 제1 내습링(13) 및 제2 내습링(14) 등으로 이루어진 주연부(16)로 구성되어 있다.
회로 형성부(11)는 반도체 기판(21)과, 반도체 기판(21)에 형성된 트랜지스터(22), 정보를 분극 방향으로서 유지하는 강유전체 커패시터막(23)을 갖는 강유전체 커패시터(24), 배선층(15), 트랜지스터의 불순물 확산 영역과 배선층(15a)을 전기적으로 접속하는 컨택트(18) 및 배선층(15) 사이를 접속하는 플러그(19), 트랜지스터(22)나 강유전체 커패시터(24)를 덮는 다층으로 이루어진 층간 절연막(25) 등으로 구성되고, 예컨대 1T1C(1트랜지스터·1커패시터) 셀의 FeRAM이 형성되어 있다. 강유전체 커패시터(24)는 예컨대 제2 실시 형태에 있어서 설명하는 강유전체 커패시터와 동일하기 때문에 설명을 생략한다.
또, 본 실시 형태에서는, 층간 절연막(25)은 반도체 기판(21)상에 제1∼제3 층간 절연층(25)의 3층이 적층되고, 배선층(15)은 제1∼제3 배선층(15a∼15c)의 3층으로서 설명한다. 또, 이하, 제1∼제3 각 층을 나타내는 부호를 「a∼c」라고 하지만, 「a∼c」의 부호로 특별히 지정하지 않는 한 3층 전부 혹은 임의의 층을 나타내는 것으로 한다. 이하, 주연부(16)의 구성에 대해서 상세히 설명한다.
전극 패드부(12)는 도전성 패드(29)와, 제1∼제3 층간 절연층(25)을 관통하 여 상하의 도전성 패드(29)를 접속하는 플러그(30) 등으로 구성되어 있다. 각각의 도전성 패드(29)는 제1∼제3 층간 절연층(25)의 표면에 서로 거의 같은 크기로, 예컨대 상하의 표면에 TiN막이 형성된 알루미늄막에 의해 형성되어 있다. 도전성 패드(29)는 회로 형성부(11)의 배선층(15)과 동시에 층마다 형성되어 있다.
또한, 제1 층간 절연층(25a)의 표면에 형성된 도전성 패드(29a)는 배선(15a-1)을 통해 회로 형성부(11)에 접속되어 있다. 또한, 제3 층간 절연층(25c)의 표면에 형성된 도전성 패드(29c)는 패시베이션막(28)의 개구부를 통해 노출되어 형성되어 있다. 이 도전성 패드(29c)는 와이어 본딩 패드로서 이용된다.
플러그(30b, 30c)는 직사각형 혹은 타원형의 형상을 가지며, 제2 및 제3 층간 절연막(25b, 25c)을 관통하고, 도전성 패드(29) 사이를 전기적으로 접속하고 있다. 플러그(30b, 30c)는 TiN막을 사이에 두고 텅스텐막, 알루미늄막 등의 도전막이 적층되어 구성되어 있다. 플러그(30)는 회로 형성부(11)의 플러그(19)와 동시에 층마다 형성된다. 플러그(30)는 1층의 층간 절연막(25)에 복수 설치하여도 좋고, 하나라도 좋다.
전극 패드부(12)는 이러한 구성에 의해 본딩된 와이어를 통해 외부로부터의 신호 등을 회로 형성부에 송신하고, 또한, 회로 형성부(11)로부터 외부에 신호 등을 송신한다. 또, 전극 패드(12)부는 상기한 구성에 한정되지 않고, 공지의 전극 패드부의 구성이어도 좋다.
제1 내습링(13)은, 전술한 바와 같이, 회로 형성부(11)와 전극 패드부(12) 사이에 설치되고, 회로 형성부(11)를 둘러싸도록 배치되며, 링 패드(31), 링 컨택 트(32) 및 링 플러그(33)로 구성되어 있다.
도 6a 내지 도 6c는 반도체 장치의 주연부의 각 층을 확대하여 도시하는 평면도이다. 도 6a 내지 도 6c를 참조해 보건대, 링 패드(31)는 제1∼제3 층간 절연막(25)의 표면에 도 6a 내지 도 6c에 각각 도시되는 패턴의 형상으로 형성되어 있다. 즉, 도 6a에 도시한 바와 같이, 제1 층의 링 패드(31a)는 도전성 패드(29a)의 회로 형성부측에 띠형으로 형성되고, 그 폭은 예컨대 1.0 ㎛∼5.0 ㎛의 범위로 설정된다. 링 패드(31a)는 도전성 패드(29a)의 형상을 따라 근접하여 형성하는 편이 좋다. 전극 패드부(12)의 주변을 따라 유입되는 수분을 포함하는 층간 절연막(25)의 체적을 저감하고, 또한, 회로 형성부(11)의 면적 효율의 저하를 억제할 수 있다. 또한, 배선(15a)이 형성된 부분에서는 링 패드(31a)는 절단되고, 배선(15a)으로부터의 신호 등이 링 패드(31a)에 유입되지 않도록 되어 있다.
또한, 제2 및 제3 층간 절연층(25b, 25c)의 표면에 형성된 링 패드(31b, 31c)는 도 6b 및 도 6c에 각각 도시한 바와 같이, 도전성 패드(29b, 29c)의 회로 형성부측에 띠형으로 절단되는 일없이 형성되어 있다. 링 패드(31b, 31c)는 제1 층의 링 패드(29a)와 마찬가지로 도전성 패드를 따라 근접하여 형성하는 편이 좋다. 또, 제3 층의 링 패드(29c)는 패시베이션막(28)에 덮여 있다.
이들 링 패드의 재료는 수분을 투과하지 않는 것이면 특별히 제한은 없고, 금속, 합금, 실리콘 질화막 등이어도 좋다. 또한, 도전성 패드와 같은 재료로 함으로써 동시에 형성하여 공정수를 저감할 수 있다.
도 4 및 도 5로 되돌아가, 링 컨택트(32)는 반도체 기판(21)의 표면과 링 패 드(31a)를 접속하고, 벽형으로 연속하여 형성된다. 단, 배선(15a-1)에 의해 링 패드(31a)가 절단되어 있는 부분에서는, 링 컨택트(32)도 절단되어 불연속으로 되어 있다. 링 컨택트(32)는 회로 형성부(11)의 컨택트(18)와 마찬가지로 외측으로부터 Ti막 및 TiN막을 통해 텅스텐이 충전되어 있다.
링 플러그(33)는 제2 및 제3 층간 절연층(25b, 25c)의 각각을 관통하여 상하의 링 패드(31)를 접속하는 동시에, 링 컨택트(32)와 같이 벽형으로 연속하여 형성한다. 단, 링 플러그(33)는 도 6a에 도시하는 링 패드(31a)와 마찬가지로 배선(15a-1) 주변에서는 절단된다. 배선(15a-1)과의 접촉을 방지할 수 있다. 링 플러그(33)의 폭은 링 패드(31)의 폭보다 작게 형성된다. 이와 같이 하면 링 플러그(33)를 링 패드(31)에 확실하게 접속할 수 있다.
이와 같이 제1 내습링(13)을 설치함으로써, 배선(15a-1) 및 배선(15a-1)의 상하의 링 컨택트(32) 및 링 플러그(33b)에 의해 절단되어 있는 것 이외에는 회로 형성부(11)를 둘러싸도록 연속해서 형성되어 있기 때문에, 반도체 장치의 측벽면(26)으로부터 침입한 수분이 제1∼제3 층간 절연막(25)을 따라 회로 형성부(11)에 도달하는 것을 거의 방지할 수 있고, 추가로, 전극 패드부(12)와 층간 절연막(25)과의 공극 등으로부터 침입한 수분이 회로 형성부(11)에 도달하는 것을 거의 방지할 수 있다.
또한, 제2 내습링(14)은 전극 패드부(12)와 반도체 장치(10)의 측벽면(26) 사이에 배치되고, 회로 형성부(11), 제1 내습링(13) 및 전극 패드부(12)를 둘러싸도록 형성되어 있다. 제2 내습링(14)은 제1 내습링(13)과 마찬가지로 링 패드(34), 링 컨택트(35), 링 플러그(36)로 구성되고, 이들의 재료 및 치수는 제1 내습링(13)과 거의 동일하기 때문에 설명을 생략한다. 제2 내습링(14)을 설치함으로써, 반도체 장치(10)의 측벽면(26)으로부터 침입한 수분이 제1∼제3 층간 절연막(25)을 따라 회로 형성부(11)에 도달하는 것을 방지한다. 특히, 제1 내습링(13)은 제1 층의 배선(15a) 및 제2 층간 절연막(25b)에서 절단되어 있기 때문에, 제2 내습링(14)을 설치함으로써, 수분 침입을 한층 더 방지할 수 있다. 또, 제2 내습링(14)은 필수적인 것이 아니라, 설치하지 않아도 좋다.
제1∼제3 층간 절연막(25)은 예컨대 스퍼터법이나 CVD법을 이용한 실리콘 산화막으로 형성된다. 추가로 CVD법에 의해 TEOS를 이용하여 실리콘 산화막을 형성하여도 좋다. 또한, 제2 실시 형태에 있어서 설명하는 수분의 침입을 차단하는 배리어층(예컨대, 실리콘 산질화막)을 제1∼제3 층간 절연막(25)상에 형성하여도 좋다. 또한, 패시베이션막(28)은 실리콘 질화막이나 폴리이미드막 등의 비투수성 재료로 이루어진다. 이 패시베이션막(28)에 제3 실시 형태의 반도체 장치를 구성하는 패시베이션막을 이용하여도 좋다. 전극 패드부 부근으로부터의 수분 침입을 한층 더 방지할 수 있다.
또한, 제1∼제3 층간 절연막(25)의 표면, 혹은 배선층(15)을 덮도록 알루미나막을 형성하여도 좋다. 전극 패드부(12)의 주변으로부터 침입해 온 수분을 알루미나막에 의해 차단할 수 있다.
본 실시 형태에 따르면, 제1 내습링을 전극 패드부의 회로 형성부측에, 회로 형성부를 둘러싸도록 형성함으로써, 수분의 침입을 방지하여 트랜지스터 등의 소자 의 열화를 방지하고, 특히 강유전체 커패시터의 열화를 방지할 수 있다.
또, 본 실시 형태에 있어서 FeRAM을 예로서 설명하였지만, 본 발명은 FeRAM 대신에 SRAM이나 DRAM 등의 RAM 혹은 플래시 메모리 등의 ROM, 추가로 CPU 등의 반도체 장치 전반에 적용 가능하다.
(제2 실시 형태)
도 7은 본 발명의 제2 실시 형태에 관한 반도체 장치의 단면도이다. 도 7을 참조해 보건대, 본 실시 형태에 관한 반도체 장치(50)는 반도체 기판(51)에 형성된 트랜지스터(52)와, 트랜지스터(52)를 덮는 절연막(53a, 53b)상에, 하부 전극(54), 강유전체 커패시터막(55), 상부 전극(56)이 순차 적층되어 이루어지는 강유전체 커패시터(58)와, 강유전체 커패시터(58)를 덮는 제1 층간 절연막(59)과, 제1 층간 절연막(59)상에 형성된 배리어층(60)과, 배리어층(60)상에 트랜지스터(52)의 불순물 확산 영역(52a)과 컨택트(61)에 의해 접속된 배선(62a) 및 하부 전극(54)이나 상부 전극(56)과 각각 플러그(63a, 63b)에 의해 접속된 배선(62b, 62c) 등으로 이루어지는 배선층(62)과, 배선층(62a∼62c) 및 배리어층(60)의 표면을 덮는 절연성 금속 산화물막(64) 등으로 구성되어 있다.
반도체 장치(50)는 예컨대 1T1C 셀 타입의 FeRAM을 형성하고 있고, 하부 전극(54)에 접속된 배선(62b)이 플레이트선(plate line)으로서, 상부 전극(56)은 배선(62c)을 통해 트랜지스터(52)의 한쪽 불순물 확산 영역(52a)에 컨택트(61)를 통해 접속되고, 트랜지스터(52)를 구성하는 게이트(52-1)가 워드선(word line)을 겸하며, 또한 도시되어 있지 않지만, 트랜지스터(52)의 다른 쪽 불순물 확산 영역에 비트선(bit line)이 접속되어 있다.
강유전체 커패시터(58)를 구성하는 강유전체 커패시터막(55)은 예컨대 PZT막, PLZT((Pb, La)(Zr, Ti)O3)막, SBT막 등의 페로브스카이트 결정 구조를 갖는 강유전체 산화물로 구성되어 있다. 이들 강유전체 산화물은 잔류 분극율 및 비유전률이 높고, 리텐션(retention)이나 파티그(fatigue)에 있어서 유리해진다. 한편, 강유전체 산화물은 전술한 바와 같이, 수분이 침입하면 수분이 분해되어 생성된 수소에 의해 강유전체 산화물의 산소 결손이 생겨 결정성이 저하하고, 잔류 분극율 및 비유전률이 저하한다.
또한, 하부 전극(54) 및 상부 전극(56)은 Pt, Ir, Ru 등의 백금족 원소나, IrO2, RuO2 등의 도전성 산화물, 혹은 이들 적층체로 구성되어 있다.
제1 층간 절연막(59)은, 예컨대 스퍼터법이나 CVD법 등을 이용하여 형성된 예컨대, 막 두께가 500 ㎚의 실리콘 산화막으로 구성되어 있다. 실리콘 산화막은 P, B, As가 도핑된 PSG막, BSG막, AsSG막이어도 좋다. 또, 이하, 본 실시 형태에서는, 이들 불순물이 도핑된 실리콘 산화막을 포함하여 「실리콘 산화막」이라고 칭한다.
또한, 배리어층(60)은 스퍼터법이나 CVD법 등을 이용하여 형성된 실리콘 산질화막, 혹은, 실리콘 산화막을 산질화 처리하여 변환된 실리콘 산질화막으로 구성되어 있다. 실리콘 산질화막은 수분을 차단하는 기능을 가지며, 반도체 장치(50)의 표면측 등의 배리어층(60)의 상측으로부터 강유전체 커패시터(58)로의 수분 침 입을 방지한다. 그 결과, 수분이 고온이 되면 수소와 산소로 분해하고, 수소가 강유전체 커패시터막(55)의 산소와 결합하여, 강유전체 커패시터막(55)중의 산소 결손의 발생을 방지할 수 있다.
도 8은 실리콘 산질화막의 수분 차단 성능을 설명하기 위한 도면으로서, 샘플 A 및 B를 소정의 속도로 승온하면서 표면에서 발생하는 물을 DTA-Mass(시사 열질량 분석)법에 의해 측정한 것이다. 샘플 A는 실리콘 웨이퍼상에 PSG막(막 두께 500 ㎚, P 농도 5 중량%)을 형성한 것이고, 샘플 B는 샘플 A의 PSG막의 표면을 N2O 가스를 이용하여 4분간 플라즈마 산질화 처리를 행하고, 표면을 P 함유 실리콘 산질화막으로 개질한 것이다.
도 8을 참조해 보건대, 샘플 A에서는 약 120℃에서 물이 검출되기 시작하고, 약 420℃ 부근에서 검출량이 최대가 되며 그것보다 고온에서는 점차로 저하한다. 한편, 샘플 A의 표면이 P 함유 실리콘 산질화막으로 변환된 샘플 B에서는, 120℃∼350℃에서는 물은 검출되지 않는다. 즉, 350℃ 이하의 온도 범위에서는 PSG막에 포함되어 있는 수분은 P 함유 실리콘 산질화막에 의해 완전히 차단되어 있는 것을 알 수 있다. 추가로, 350℃를 넘어 460℃까지는 검출량의 증가는 적고, 460℃ 이하의 온도에서는 수분의 차단 성능이 충분하다고 할 수 있다. 추가로, 도 8의 결과로부터는 20℃∼120℃의 온도 범위에서는 P 함유 실리콘 산질화막의 수분 차단 성능에 대해서는 직접적으로 분명하지 않지만, 120℃∼350℃에서의 우수한 수분 차단 성능으로부터 생각하면, 이 온도 범위보다 낮은 30℃∼120℃에서도 우수한 수분 차단 성능을 갖는 것은 충분히 생각할 수 있다. 따라서, 이러한 P 함유 실리콘 산질화막을 형성한 후의 공정을 460℃ 이하의 온도로 설정함으로써, 수분의 침입에 의한 강유전체 커패시터(58)의 열화를 방지할 수 있다.
도 9는 실리콘 산질화막의 수분 차단 성능의 다른 예를 설명하기 위한 도면이다. 샘플 C는 실리콘 웨이퍼상에 플라즈마 CVD법에 의해 TEOS를 이용하여 실리콘 산화막(막 두께 500 ㎚)을 형성한 것이고, 샘플 D는 샘플 C의 실리콘 산화막상에 CVD법에 의해 실리콘 산질화막(막 두께50 ㎚)을 형성한 것이며, 샘플 E는 샘플 D의 실리콘 산질화막의 막 두께를 100 ㎚으로 한 것이다. 이 실리콘 산화막 및 실리콘 질화막은 각각 후술하는 도 11a 및 도 11b의 제조 공정에서의 형성 조건과 동일하게 형성한 것이다.
도 9를 참조해 보건대, 샘플 C에서는 약 120℃에서 물이 검출되기 시작하여, 약 350℃ 부근에서 검출량이 최대가 되고 그것보다 고온에서는 점차로 저하하며, 다시 600℃ 이상에서는 증가하고 있다. 한편, 샘플 D 및 E에서는, 측정을 행한 온도 범위 30℃∼780℃의 범위에서 물이 검출되어 있지 않았다. 즉, 샘플 C에서 검출된 물은 실리콘 산질화막에 의해 차단되어 있는 것을 알 수 있다. 추가로, 실리콘 산질화막의 막 두께는 50 ㎚에서 우수한 수분 차단 성능이 있고, 또한 박막이라도 좋다는 것은 충분히 생각할 수 있다. 따라서, 제1 층간 절연막(59)상에 실리콘 산질화막을 형성함으로써, 수분의 침입을 방지하여 강유전체 커패시터(58)의 열화를 방지할 수 있다. 또, 실리콘 산질화막은 후술하는 에칭시에 컨택트의 산화를 방지하는 기능도 갖고 있다.
도 10 내지 도 12는 본 실시 형태에 관한 반도체 장치의 제조 공정을 설명하기 위한 도면이다.
우선, 도 10a의 공정에서는, 반도체 기판(51)에 소자 분리 영역(57), 웰(52-2), 불순물 확산 영역(52a) 및 워드선을 겸하는 게이트(52-1) 등으로 이루어진 트랜지스터(52)를 형성하고, 추가로 반도체 기판(51), 소자 분리 영역(57) 및 트랜지스터(52)를 덮는 절연막(53a, 53b)을 형성한다. 트랜지스터(52) 등은 공지의 방법을 이용할 수 있고, 그 설명을 생략한다. 또, 절연막(53b)의 표면은 CMP법에 의해 평탄화하여도 좋다. 다음 공정에서 형성되는 강유전체 커패시터(58)를 구성하는 하부 전극(54) 및 강유전체 커패시터막(55)중의 결정립계의 발생을 억제하여 결정성을 향상시킬 수 있다.
계속해서, 도 10b의 공정에서는, 도 10a의 구조체상에, 하부 전극층(54a), 강유전체막(55a), 상부 전극층(56a)을 순차 형성한다. 하부 전극층(54a)은 스퍼터법이나 진공 증착법 등에 의해, 백금족 원소, 예컨대, Ru, Rh, Pd, Os, Ir, Pt, 혹은 이들의 합금, IrO2, RuO2, SrRuO3 등의 도전성 산화물, 혹은 이들 백금족 원소, 합금, 도전성 산화물의 적층체에 의해 형성하여 막 두께는 예컨대 100 ㎚로 설정한다.
강유전체막(55a)은 스퍼터법, MOCVD법, 졸·겔법, MOD(Metal Organic Decomposition)법 등에 의해 PZT막, PLZT막, SBT막 등의 강유전체 산화물로부터 선택된다. PZT막이나 PLZT막으로서는 성막시에 Pb 원자가 이탈하기 쉽기 때문에, 미 리 화학 양론적 조성보다 Pb를 많이 첨가한다. 강유전체막(55a)은 RF 스퍼터법에 의해 Pb 원자를 지나치게 포함한 PZT로 이루어지는 스퍼터 타겟을 이용하여 예컨대 막 두께 200 ㎚의 PZT막을 형성하고, 예컨대 할로겐 램프 어닐링 장치에 의해 산소 분위기 속에서 가열 처리하여 결정성을 향상한다.
상부 전극층(56a)은 하부 전극층(54a)과 같은 재료를 이용할 수 있고, 특히 IrO2, RuO2, SrRuO3이 바람직하고, 막 두께는 예컨대 100 ㎚으로 한다.
계속해서, 도 10c의 공정에서는, 상부 전극층(56a)을 패터닝하여, 강유전체 커패시터(58)의 상부 전극(56)을 형성한다. 계속해서, 강유전체막(55a)을 패터닝하여 강유전체 커패시터막(55)을 형성한다. 계속해서, 강유전체 커패시터막(55) 및 상부 전극(56)을 산소 분위기 속에서 어닐링하고, 패터닝에 의해 생긴 손상을 회복시키는 동시에, 절연막(53a, 53b) 등에 포함되는 수분을 증발시킨다.
도 10c의 공정에서는 추가로 스퍼터법을 이용하여 하부 전극층(54a), 강유전체 커패시터막(55) 및 상부 전극(56)의 표면 및 측벽면을 덮도록 커패시터 보호막(66)을 형성한다. 커패시터 보호막(66)은, 예컨대, 알루미나막, TiO2막, PZT막 등을 이용할 수 있다. 계속해서, 커패시터 보호막(66)과 하부 전극층(54a)을 패터닝하여 하부 전극을 형성한다. 커패시터 보호막(66)에 의해 강유전체 커패시터막(55)의 수분이나 수소의 침입을 방지할 수 있다.
계속해서, 도 11a의 공정에서는, 도 10c의 구조체를 덮도록, 스퍼터법이나 CVD법에 의해 두께 1100 ㎚의 실리콘 산화막으로 이루어지는 제1 층간 절연막(59) 을 형성하고, 그 표면을 CMP법에 의해 평탄화한다. 실리콘 산화막은, 예컨대, 플라즈마 CVD법에 의해 반도체 기판(51)을 가열(330℃∼400℃)하고, 성막 가스로서 TEOS와 산소 가스, 캐리어 가스로서 He 가스를 이용하여 형성한다. 이 때, 실리콘 산화막과 함께 물이 생성되어 실리콘 산화막중에 혼입되기 때문에, 과잉의 산소 가스를 공급하는 것이 바람직하다. 산소 가스 유량으로서는, 예컨대 통상의 형성 조건의 2배 정도의 유량으로 한다. 또한, 성막 가스에 실란이나 Si2F6, Si3F 8, Si2F3Cl 등의 폴리실란 화합물을 이용하여도 좋다.
또, 여기서 가열 처리(온도 300℃∼350℃)에 의해 제1 층간 절연막(59)중의 수분을 증발시켜도 좋다. 가열 처리는 예컨대 할로겐 램프 어닐링 장치를 이용하여 행하고, 산소 분위기에서가 바람직하다.
도 11a의 공정에서는 추가로 제1 층간 절연막(59)상에 레지스트막(도시되지 않음)을 형성하고 패터닝하여 개구부를 형성한다. 계속해서, 레지스트막을 마스크로서 에칭하고, 제1 층간 절연막(59) 및 절연막(53a, 53b)을 관통하며, 트랜지스터(52)의 불순물 확산 영역(52a)을 노출시키는 컨택트 홀(61-1)을 형성한다. 계속해서, 컨택트 홀(61-1)의 내벽 및 제1 층간 절연막(59)상에 스퍼터법에 의해 Ti막(막 두께 20 ㎚), TiN막(막 두께 50 ㎚)을 순차 형성하고, 추가로, 스퍼터법이나 CVD법에 의해 예컨대 텅스텐(W)막에 의해 컨택트 홀(61-1)을 충전한다. W막은 컨택트 홀을 완전히 매립하는 만큼의 막 두께, 예컨대 제1 층간 절연막(59)상에서 1000 ㎚으로 형성한다. 계속해서, 제1 층간 절연막(59)상의 Ti막, TiN막 및 W막을 CMP법에 의해 제거하고, 컨택트(61)가 형성된다.
계속해서, 도 11b의 공정에서는, 도 11a의 구조체상에 스퍼터법이나 CVD법에 의해, 예컨대 막 두께 50 ㎚∼500 ㎚의 배리어층(60)을 형성한다. 배리어층(60)은 전술한 바와 같이 그 우수한 수분 차단 성능에 의해 실리콘 산질화막을 이용할 수 있다. 실리콘 산질화막은 전술한 2개의 방법 중 어느 하나를 이용하여도 좋다. 여기서는, 플라즈마 CVD법에 의해 성막 가스에 실란과 N2O 가스를 이용하여 실리콘 산질화막을 형성한다. 또, 후 공정의 배선층을 패터닝할 때에, 배리어층(60) 표면도 동시에 에칭되기 때문에, 에칭량을 예상하여 두껍게 형성하는 것이 바람직하다.
계속해서, 도 11c의 공정에서는, 배리어층(60)상에 레지스트막(도시되지 않음)을 형성하고, 패터닝하여 개구부를 형성한다. 계속해서, 레지스트막을 마스크로서 에칭하고, 배리어층(60), 제1 층간 절연막(59) 및 커패시터 보호막(66)을 관통하며, 하부 전극(54) 및 상부 전극(56)의 표면 일부와, 컨택트(61)의 표면을 개구하는 개구부(63a-1, 63b-1, 60-1)를 형성한다.
도 11c의 공정에서는 추가로 개구부(63a-1, 63b-1, 60-1)의 내측을 덮도록, 스퍼터법에 의해 TiN막(막 두께 100 ㎚)을 형성하며, 추가로 스퍼터법 또는 CVD법에 의해 알루미늄막(예컨대 막 두께 500 ㎚)을 형성하고 개구부를 충전하여 플러그(63a, 63b)를 형성하는 동시에, 배리어층(60)상에 배선층(62)을 구성한다.
계속해서, 도 12의 공정에서는, 배선층(62)의 알루미늄막을 포토리소그래피법에 의해 패터닝하여 배선(62a∼62c)을 형성한다. 계속해서, 배리어층(60) 및 배 선(62a∼62c)의 표면 및 측벽면을 덮도록 절연성 금속 산화물막(64)을 형성한다. 절연성 금속 산화물막(64)은, 예컨대 알루미나막, TiO2막 등을 이용할 수 있고, 막 두께를 10 ㎚∼300 ㎚, 바람직하게는 20 ㎚∼70 ㎚의 범위로 설정한다. 이들 절연성 금속 산화물막(64)을 이용함으로써, 강유전체 커패시터(58)로의 수분 침입을 차단할 수 있다. 알루미나막이나 TiO2막은, 예컨대, 스퍼터법에 의해 알루미나 혹은 TiO2로 이루어지는 스퍼터 타겟을 이용하여 형성하여도 좋고, 혹은 CVD법에 의해 반도체 기판(51)을 400℃로 가열하여, Al(i-OC3H7)3 등의 유기 알루미늄 및 질소 가스를 이용하여 형성하여도 좋다.
도 12의 공정에서는 추가로 절연성 금속 산화물막(64)을 덮는다, 예컨대 막 두께가 700 ㎚의 실리콘 산화막으로 이루어진 제2 층간 절연막(65)을 형성한다. 이하, 설명 및 도시를 생략하지만, 제2 층간 절연막(65)을 관통하여 배선(62a∼62c)과 상부의 배선(예컨대 비트선)을 접속하는 플러그 등이나 제2 층간 절연막상에 배선층을 형성하고, 추가로 전극 패드나 패시베이션막을 형성하여 반도체 장치(50)를 완성한다.
본 실시 형태에 관한 반도체 장치는 강유전체 커패시터를 덮는 제1 층간 절연막(59)상에 우수한 수분 차단 성능을 갖는 실리콘 산질화막으로 이루어진 배리어층(60)이 형성되어 있기 때문에, 배리어층(60)의 상측으로부터 침입하는 수분을 차단할 수 있고, PTHS 시험과 같은 가혹한 조건 하에서도 강유전체 커패시터(58)의 성능 열화를 방지할 수 있어, 우수한 장기 신뢰성을 갖는다.
도 13은 제2 실시 형태의 변형예에 관한 반도체 장치의 단면도이다. 도면 중, 먼저 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙여, 설명을 생략한다.
도 13을 참조해 보건대, 본 변형예에 관한 반도체 장치(70)는 제2 실시 형태의 배리어층(60)상에 TEOS에 의한 실리콘 산화막(71)을 설치한 것 이외에는 제2 실시 형태와 마찬가지로 구성되어 있다.
배리어층(60)상의 실리콘 산화막(71)은, 예컨대, 전술한 바와 같이 TEOS 및 산소 가스를 성막 가스로서 이용하여 형성된다. 막 두께는 예컨대 50 ㎚∼500 ㎚의 범위로 설정한다. 이와 같이 함으로써, 제2 실시 형태에 있어서 배리어층(60)상에 플러그(63a, 63b) 및 배선층(62)을 알루미늄막을 이용하여 스퍼터법에 의해 형성할 때에, 플라즈마를 형성하기 쉽게 한다. 따라서, 성막 안정성을 향상시킬 수 있기 때문에, 균질한 알루미늄막을 형성할 수 있고, 배선 저항의 저항치나 그 변동을 저감할 수 있다.
이하, 본 실시 형태의 실시예 및 비교예를 설명한다.
[실시예 1]
실시예 1에 관한 반도체 장치는, 도 7에 도시하는 구조에 있어서, 본 실시 형태에 있어서 설명한 제조 방법을 이용하여 FeRAM을 형성하였다. 구체적으로는, 강유전체 커패시터를 Pt막(막 두께: 100 ㎚)/PZT막(막 두께: 200 ㎚)/IrO2막(100 ㎚)을 스퍼터법에 의해 형성하고, 제1 층간 절연막(59)을 플라즈마 CVD법에 의해 기판 온도를 350℃, TEOS(유량 466 sccm)와 산소 가스(유량 700 sccm)를 이용하여, 압력 1.2×103 Pa(9.0 Torr)로 설정하여 막 두께 1000 ㎚의 실리콘 산화막을 형성하며, CMP법에 의해 연마 후, 배리어층(60)으로서, 플라즈마 CVD법에 의해 기판 온도를 340℃, 성막 가스에 실란과 N2O 가스를 이용하여 막 두께 200 ㎚의 실리콘 산질화막을 형성하였다. 또, 실리콘 산질화막은 배선의 패터닝 후의 막 두께가 100 ㎚이 되었다. 또한, 절연성 금속 산화물막을 알루미나막(막 두께 50 ㎚)에 의해 형성하였다.
[실시예 2]
실시예 2에 관한 반도체 장치는 실시예 1에 있어서 제1 층간 절연막의 TEOS에 의한 실리콘 산화막을 막 두께 300 ㎚ 형성하고, 최종적인 막 두께를 200 ㎚으로 한 것 이외에는 실시예 1과 동일하게 하였다.
[실시예 3]
실시예 3에 관한 반도체 장치는, 실시예 1에 있어서, 제1 층간 절연막의 TEOS에 의한 실리콘 산화막을 형성할 때에, 산소 가스 유량을 1400 sccm으로 한 것 이외에는 실시예 1과 마찬가지로 하였다.
[실시예 4]
실시예 4에 관한 반도체 장치는, 실시예 1에 있어서, 실리콘 산질화막상에 플라즈마 CVD법에 의해 TEOS에 의해 막 두께 50 ㎚의 실리콘 산화막을 형성하였다. 제작 조건은 제1 층간 절연막과 마찬가지로 하였다. 또, 실리콘 산질화막상에 실 리콘 산화막을 형성하였기 때문에, 배선의 패터닝에 의한 실리콘 산질화막의 에칭은 방지되고, 최종적인 막 두께는 200 ㎚이었다.
[비교예 1]
비교예 1에 관한 반도체 장치는, 실시예 1에 있어서 배리어층(실리콘 산질화막)을 형성하지 않은 것 이외에는 실시예 1과 마찬가지로 하였다.
[비교예 2]
비교예 2에 관한 반도체 장치는, 비교예 1에 있어서 절연성 금속 산화물막(알루미나막)을 형성하지 않은 것 이외에는 비교예 1과 마찬가지로 하였다.
도 14는 실시예 및 비교예의 FeRAM을 구성하는 강유전체 커패시터의 스위칭 전극량(Qsw)을 도시한 도면이다. 여기서, Qsw가 클수록 가속 시험인 PTHS 시험(보존 조건: 온도 121℃, 습도 100% RH, 압력 2.03×105 Pa, 보존 시간 168시간) 후의 동작 특성의 합격률이 높은 것을 알 수 있고, 장기 신뢰성이 높은 것을 의미한다.
도 14를 참조해 보건대, 비교예 1 및 2에 대하여, 실시예 1∼3의 Qsw가 증가하고 있다. 이것에 의해, 실리콘 산질화막을 제1 층간 절연막상에 형성함으로써, FeRAM의 장기 신뢰성이 향상하는 것을 알 수 있다.
더욱 상세히 보면, 실리콘 산질화막은 두꺼울수록 Qsw가 증가하고 있고, 또한 실시예 3과 같이 실리콘 산화막을 형성할 때에 TEOS에 지나치게 산소 가스를 첨가하는 쪽이 Qsw가 증가하는 것을 알 수 있다. 실리콘 산화막중의 함수량이 저감됨으로써, 강유전체 커패시터로의 수분의 영향이 억제되었기 때문이다.
또, Qsw는 강유전체 커패시터의 전극(Pt막 및 IrO2막)에, PZT막의 분극량이 충분히 포화하는 전압(약 ±5 V)을 인가하고, 정 및 부의 잔류 분극량을 측정하여, 각각의 잔류 분극량의 절대치의 합을 Qsw로 하였다.
도 15는 실시예 및 비교예의 다른 예의 Qsw를 도시한 도면이다. 여기서, 실시예 및 비교예는 상기와 동일한 구성이지만, 별도로 제작한 것이다.
도 15를 참조해 보건대, 비교예 1에 대하여, 실시예 1, 2 및 4의 전부가 Qsw가 증가하고 있다. 구체적으로는, 비교예 1에 대하여 실시예 1이 증가하고 있고, 실리콘 산질화막의 수분 차단 성능의 효과가 나타나고 있는 것을 알 수 있다. 또한 특히 실시예 4가 실시예 중에서 높게 되어 있고, 알루미늄막 형성시의 성막 조건에 의한 강유전체 커패시터(58)에의 영향이 저감되고 있는 것을 알 수 있다.
(제3 실시 형태)
본 발명의 제3 실시 형태에 관한 반도체 장치는 반도체 장치의 표면을 덮는 패시베이션막에 주된 특징을 갖는 것이다.
도 16은 본 발명의 제3 실시 형태에 관한 반도체 장치의 주요부를 확대하여 도시하는 단면도이다.
도 16을 참조해 보건대, 본 실시 형태의 반도체 장치(80)를 구성하는 패시베이션막(81)은 층간 절연막(82)상에 형성된 실리콘 산화막(84)과, 실리콘 산화막(84)상에 형성된 제1 및 제2 실리콘 질화막(85, 86)으로 구성되어 있다. 패시베이션막(81)에는 전극 패드(83)의 표면(83-1)의 일부를 바닥으로 하는 개구부(81-1)가 형성되고, 개구부(81-1)를 둘러싸는 측벽면(81-2)은 실리콘 산화막(84)의 측벽면을 덮는 제2 실리콘 질화막(86)으로 덮여 구성되어 있다. 또한, 전극 패드(83)의 표면(83-1)의 일부와 제2 실리콘 질화막(86) 사이에는 TiN막(88)이 형성되어 있다.
도 17에 도시한 바와 같이, 종래의 반도체 장치(120)의 패시베이션막(121)은 실리콘 산화막(122)이 비투수성의 실리콘 질화막(123)이나 폴리이미드막(124)으로 덮여 있지만, 전극 패드(125)의 표면을 노출시키는 개구부(121-1)에 실리콘 산화막(122)의 측벽면(122a)이 노출되고 있기 때문에, 외부로부터의 수분이 측벽면(122a)으로부터 실리콘 산화막(122)을 통해 반도체 장치(120)의 내부에 침투해 버리고, 강유전체 커패시터의 열화 원인이 되고 있었다.
도 16으로 되돌아가, 본 실시 형태의 반도체 장치(80)에서는, 패시베이션막(81)의 개구부(81-1)에 있어서, 실리콘 산화막(84)을 제1 및 제2 실리콘 질화막(85, 86)에 의해 덮고, 개구부(81-1)로부터 반도체 장치 내부에의 수분 침입을 방지하여, 불량 발생을 방지할 수 있다. 여기서, 제1 및 제2 실리콘 질화막(85, 86)은 수분을 차단하는 배리어층으로서 기능한다. 배리어층으로서는, 실리콘 질화막(85, 86) 대신에 폴리이미드막이나 제2 실시 형태에서 설명한 실리콘 산질화막의 비투수성 재료를 이용하여도 좋고, 이들을 조합하여 이용하여도 좋다.
또, 본 실시 형태의 반도체 장치(80)는 도 16에 있어서 도시가 생략되어 있지만, 반도체 기판상에 예컨대 도 7에 도시하는 제2 실시 형태에 관한 1T1C 셀의 FeRAM이 형성되어 있다. 단, 도 7에 도시하는 배리어층(60)과 절연성 금속 산화물 막(64)은 있어도 좋고 없어도 좋다. 물론, 본 실시 형태의 반도체 장치(80)는 배리어층(60) 및/또는 절연성 금속 산화물막(64)을 가짐으로써 강유전체 커패시터의 열화를 한층 더 방지할 수 있다. 특히, 제1 및 제2 실리콘 질화막(85, 86)을 형성할 때에, H2 가스를 이용하는 경우, 혹은 반응에 의해 H2 가스가 생성되는 경우는, 배리어층(60)으로서 알루미나막을 이용하는 것이 바람직하다. H2 가스 혹은 프로톤을 알루미나막에 의해 차단하고, 강유전체 커패시터의 강유전체막 속에 발생하는 산소 결함을 방지할 수 있다.
도 18a 내지 도 19b는 본 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도이다.
우선, 도 18a의 공정에서는, 플러그(89)와 그 주변의 층간 절연막(82)상에 스퍼터법, CVD법에 의해 알루미늄막(83a; 막 두께 800 ㎚)을 형성하고, 추가로 알루미늄막(83a)상에 스퍼터법에 의해 TiN막(88a; 막 두께 50 ㎚)을 형성하며, 패터닝하여 층간 절연막(82)상에 플러그(89)와 접속하는 전극 패드(83)를 형성한다. TiN막(88a)은 알루미늄막(83a)의 보호막으로서 기능하고, 후 공정의 에칭 등에 의해 알루미늄막(83a)의 표면이 산화하는 것을 방지할 수 있다. 또, 이전의 공정에서, 층간 절연막(82)의 아래쪽에 예컨대 제2 실시 형태에 있어서 설명한 FeRAM 등을 미리 형성한다. 물론 FeRAM은 제2 실시 형태에 한정되지 않고 공지의 구성 및 형성 방법을 이용하여도 좋다.
도 18a의 공정에서는 추가로 전극 패드(83) 및 층간 절연막(82)의 표면을 덮 도록 스퍼터법, CVD법을 이용하여 실리콘 산화막(84)을 형성하고, CMP법에 의해 그 표면을 평탄화한다. 실리콘 산화막(84)의 막 두께는 예컨대 1050 ㎚으로 하고, 전극 패드(83)의 TiN막(88a)의 표면에서 예컨대 200 ㎚이 남도록 한다.
도 18a의 공정에서는 추가로, 실리콘 산화막(84)상에 CVD법에 의해 제1 실리콘 질화막(85)을 형성한다. 제1 실리콘 질화막(85)은 프로세스 가스에 실란, SiH2Cl2, 또는 SiCl4 가스와, NH3 가스를 이용하여 예컨대 막 두께 200 ㎚으로 형성한다. 구체적으로는, 플라즈마 CVD법을 이용하여 기판 온도 400℃, 실란 가스 유량 500 sccm, NH3 가스 유량 3800 sccm, 챔버내 압력 200 Pa, RF 주파수 13.56 ㎒, RF 파워 500 W, LF 주파수 250 ㎑, LF 파워 250 W로 한다.
계속해서 도 18b의 공정에서는, 제1 실리콘 질화막(84)상에 레지스트막(90)을 형성하고, 패터닝하여 전극 패드(83)상에, 예컨대 통상의 전극 패드의 개구부 직경보다 4 ㎛ 큰 개구부(90-1)를 형성한다. 계속해서, 레지스트막(90)을 마스크로서 RIE법에 의해, 예컨대 CF4와 산소의 혼합 가스를 이용하여 제1 실리콘 질화막(85)을 에칭하고, 추가로 C2F6 가스를 이용하여 실리콘 산화막(84)을 에칭하며, TiN막(88a)을 노출시킨다.
계속해서 도 18c의 공정에서는, 도 18b의 레지스트막(90)을 제거하고, TiN막(88a)과 제1 실리콘 질화막(85)을 덮도록, 제2 실리콘 질화막(86)을 형성한다. 제2 실리콘 질화막(86)은 제1 실리콘 질화막(85)과 동일하게 하여 형성하고, 막 두께는 예컨대 200 ㎚으로 한다.
계속해서 도 19a의 공정에서는, 도 18c의 구조체의 표면을 덮는 레지스트막(91)을 형성하여 패터닝하고, 통상의 전극 패드의 개구부 정도의 직경의 개구부(91-1)를 형성한다. 즉, 레지스트막(91)이 개구부(91-1)에 있어서 제2 실리콘 질화막(86)의 측벽면을 덮는 크기의 개구부를 형성한다. 계속해서, 레지스트막(91)을 마스크로서 RIE법에 의해 TiN막(88a)과 비교하여 에칭 선택비가 큰 예컨대 C2Cl2F4 가스를 이용하여 제2 실리콘 질화막(86)을 에칭하여 TiN막(88a)을 노출시킨다.
계속해서 도 19b의 공정에서는, 레지스트막을 마스크로서 등방성 에칭에 의해 TiN막(88a)을 에칭하여 전극 패드(83)의 알루미늄막을 노출시킨다. 여기서, 제2 실리콘 질화막과 알루미늄막 사이의 TiN막(88)의 측벽면이 약간 후퇴한다. 계속해서, 레지스트막(91)을 제거하고, 이상에 의해, 도 16에 도시하는 패시베이션막(81)이 완성된다.
본 실시 형태에 따르면, 전극 패드(83)가 설치된 패시베이션막(81)의 개구부(81-1)에 있어서, 그 측벽면(81-2)이 비투수성 실리콘 질화막에 의해 덮이고, 실리콘 산화막이 노출되고 있지 않기 때문에, 외부로부터의 수분의 침입 경로가 차단된다. 그 결과, 강유전체 커패시터의 열화를 방지할 수 있다.
이상 본 발명의 바람직한 실시 형태에 관해서 상세히 설명하였지만, 본 발명은 이러한 특정한 실시 형태에 한정되지 않고, 특허청구범위에 기재된 본 발명의 범위 내에서, 여러 가지 변형·변경이 가능하다.
예컨대, 본 발명의 반도체 장치는, 제1 실시 형태와 제2 실시 형태(그 변형예를 포함함)를 조합하여도 좋고, 추가로 제3 실시 형태를 조합하여도 좋다. 또한, 제1 실시 형태와 제3 실시 형태, 제2 실시 형태(그 변형예를 포함함)와 제3 실시 형태를 조합하여도 좋다. 보다 더 완전히 회로 형성부의 소자에 수분이 도달하는 것을 방지할 수 있다.
또, 이상의 실시 형태의 설명에 관해서 추가로 이하의 부기를 개시한다.
(부기 1) 반도체 기판과,
상기 반도체 기판 및 그 위에 형성된 회로 형성부와,
상기 회로 형성부를 덮는 패시베이션막으로부터 노출되는 동시에, 상기 회로 형성부의 외측에 배치된 전극 패드부와,
상기 반도체 기판 표면에서 패시베이션막에 이르는 높이로, 상기 전극 패드부의 내측에 상기 회로 형성부를 거의 둘러싸도록 배치된 내습링을 구비하는 반도체 장치.
(부기 2) 상기 내습링은 금속 또는 합금 재료로 이루어지는 것을 특징으로 하는 부기 1에 기재한 반도체 장치.
(부기 3) 상기 내습링은 상기 회로 형성부와 전극 패드부를 접속하는 배선과의 접촉을 회피하여 연속해서 형성되어 이루어지는 것을 특징으로 하는 부기 1 또는 2에 기재한 반도체 장치.
(부기 4) 상기 전극 패드의 외측에 배치되고, 이 전극 패드와 상기 내습링을 둘러싸는 다른 내습링을 더 구비하는 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재한 반도체 장치.
(부기 5) 상기 회로 형성부는 강유전체 커패시터를 포함하는 것을 특징으로 하는 부기 1 내지 4 중 어느 하나에 기재한 반도체 장치.
(부기 6) 반도체 기판과,
상기 반도체 기판상에 형성되고, 강유전체 커패시터막을 갖는 강유전체 커패시터와, 상기 강유전체 커패시터를 덮는 층간 절연막과,
상기 층간 절연막상에 형성된 배선층을 구비하는 반도체 장치로서,
상기 층간 절연막과 상기 배선층 사이에, 수분의 투과를 차단하는 배리어층과,
상기 배리어층 및 배선층을 덮는 절연성 금속 산화물막을 구비하는 것을 특징으로 하는 반도체 장치.
(부기 7) 상기 배리어층과 배선층 및 절연성 금속 산화물막 사이에 추가로 실리콘 산화막을 구비하는 것을 특징으로 하는 부기 6에 기재한 반도체 장치.
(부기 8) 상기 배리어층이 실리콘 산질화막인 것을 특징으로 하는 부기 6 또는 7에 기재한 반도체 장치.
(부기 9) 상기 배리어층이 실리콘 산화막을 산질화 처리에 의해 변환한 실리콘 산질화막인 것을 특징으로 하는 부기 8에 기재한 반도체 장치.
(부기 10) 상기 실리콘 산질화막은 실리콘 산화막의 표면을 변환하여 형성되어 이루어지는 것을 특징으로 하는 부기 9에 기재한 반도체 장치.
(부기 11) 강유전체 커패시터를 구비하는 반도체 장치의 제조 방법으로서, 상기 강유전체 커패시터를 덮는 층간 절연막을 형성하는 공정과,
상기 층간 절연막상에 배리어층을 형성하는 공정과,
상기 배리어층상에 배선층을 형성하는 공정과,
상기 배리어층과 배선층을 덮는 절연성 금속 산화물막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 12) 상기 배리어층의 형성은 실리콘 산화막을 형성하고, 이 실리콘 산화막의 표면을 산질화 처리를 행하는 것을 특징으로 하는 부기 11에 기재한 반도체 장치의 제조 방법.
(부기 13) 상기 층간 절연막을 형성하는 공정과 상기 배리어층을 형성하는 공정 사이에, 상기 층간 절연막을 가열 처리하는 공정을 더 구비하는 것을 특징으로 하는 부기 11에 기재한 반도체 장치의 제조 방법.
(부기 14) 상기 층간 절연막의 형성은 CVD법에 의해 TEOS와 층간 절연막중의 함수량을 저감하도록 과잉의 산소 가스를 공급하여 행하는 것을 특징으로 하는 부기 11 내지 13 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 15) 반도체 기판과,
반도체 기판의 상측에 형성된 강유전체 커패시터를 갖는 회로 형성부와,
상기 회로 형성부를 덮는 층간 절연막과,
상기 층간 절연막의 상측에 형성된 전극 패드와,
상기 전극 패드의 표면을 노출시키는 개구부를 제외하고 상기 층간 절연막의 전면을 덮는 패시베이션막을 구비하고,
상기 패시베이션막은 수분의 투과를 차단하는 배리어층으로 이루어지며,
상기 배리어층은 상기 개구부의 내벽면 전부를 덮어 이루어지는 것을 특징으로 하는 반도체 장치.
(부기 16) 상기 패시베이션막은 실리콘 산화막과, 이 실리콘 산화막상에 형성된 배리어층으로 이루어지고,
상기 배리어층은 실리콘 산화막의 표면 및 측벽면을 덮어 이루어지는 것을 특징으로 하는 부기 15에 기재한 반도체 장치.
(부기 17) 상기 배리어층은 상기 실리콘 산화막의 표면을 덮는 제1 실리콘 질화막과, 상기 실리콘 산화막의 측벽면을 덮는 제2 실리콘 질화막으로 이루어지는 것을 특징으로 하는 부기 15 또는 16에 기재한 반도체 장치.
(부기 18) 상기 배리어층과 전극 패드 표면 사이에 TiN막이 삽입되어 있는 것을 특징으로 하는 부기 15에 기재한 반도체 장치.
본 발명에 따르면, 반도체 장치의 표면 및 측벽면, 특히 전극 패드부 및 그 주변으로부터의 수분 침입을 방지하고, 소자의 성능 열화, 특히 강유전체 커패시터의 성능 열화를 방지하여, 우수한 장기 신뢰성을 갖는 반도체 장치를 실현할 수 있다.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 및 그 위에 형성된 회로 형성부;
    상기 회로 형성부를 덮는 패시베이션막으로부터 노출되는 동시에, 상기 회로 형성부의 외측에 배치된 전극 패드부;
    상기 반도체 기판 표면에서 패시베이션막에 이르는 높이로 상기 전극 패드부의 내측에 상기 회로 형성부를 거의 둘러싸도록 배치된 내습링
    을 구비하는 반도체 장치.
  2. 제1항에 있어서, 상기 내습링은 상기 회로 형성부와 전극 패드부를 접속하는 배선과의 접촉을 회피하여 연속해서 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 전극 패드의 외측에 배치되고, 이 전극 패드와 상기 내습링을 둘러싸는 다른 내습링을 더 구비하는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판;
    상기 반도체 기판상에 형성되고, 강유전체 커패시터막을 갖는 강유전체 커패시터;
    상기 강유전체 커패시터를 덮는 층간 절연막; 및
    상기 층간 절연막상에 형성된 배선층을 구비하는 반도체 장치로서,
    상기 층간 절연막은 평탄화된 상면을 가지며,
    상기 층간 절연막의 평탄화된 상면에는, 상기 배선층 사이에 수분의 투과를 차단하는 평탄한 배리어층; 및
    상기 배리어층 및 배선층을 덮는 절연성 금속 산화물막
    을 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 배리어층과 배선층 및 절연성 금속 산화물막 사이에 추가로 실리콘 산화막을 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제4항 또는 제5항에 있어서, 상기 배리어층이 실리콘 산질화막인 것을 특징으로 하는 반도체 장치.
  7. 강유전체 커패시터를 구비하는 반도체 장치의 제조 방법으로서,
    상기 강유전체 커패시터를 덮는 층간 절연막을 형성하는 공정;
    상기 층간 절연막을 평탄화하는 공정;
    상기 평탄화된 층간 절연막상에 평탄한 배리어층을 형성하는 공정;
    상기 배리어층상에 배선층을 형성하는 공정; 및
    상기 배리어층과 배선층을 덮는 절연성 금속 산화물막을 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 배리어층의 형성은 실리콘 산화막을 형성하고, 그 실리콘 산화막의 표면을 산질화 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판;
    반도체 기판의 상측에 형성된 강유전체 커패시터를 갖는 회로 형성부;
    상기 회로 형성부를 덮는 층간 절연막;
    상기 층간 절연막의 상측에 형성된 전극 패드; 및
    상기 전극 패드의 표면을 노출시키는 개구부를 제외하고 상기 층간 절연막의 전면을 덮는 패시베이션막
    을 구비하며,
    상기 패시베이션막은 수분의 투과를 차단하는 배리어층으로 이루어지고,
    상기 배리어층은 상기 개구부의 내벽면 전부를 덮어 이루어지는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 패시베이션막은 실리콘 산화막과, 그 실리콘 산화막상에 형성된 배리어층으로 이루어지고,
    상기 배리어층은 실리콘 산화막의 표면 및 측벽면을 덮어 이루어지는 것을 특징으로 하는 반도체 장치.
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