KR20140077502A - 저항성 메모리 장치를 위한 고전압 발생 회로 - Google Patents

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Abstract

저항성 메모리 장치를 위한 고전압 발생 회로를 제시한다.
본 기술에 의한 고전압 발생 회로는 메모리 셀의 동작 전압을 생성하는 고전압 발생 회로로서, 반도체 기판과 전기적으로 절연되도록 반도체 기판으로부터 지정된 거리 이격되어 형성되는 캐패시터 및 캐패시터와 전기적으로 접속되며, 반도체 기판과 전기적으로 절연되도록 반도체 기판으로부터 지정된 거리 이격되어 형성되는 스위칭 소자를 포함할 수 있다.

Description

저항성 메모리 장치를 위한 고전압 발생 회로{High Voltage Generating Circuit for Resistive Memory Apparatus}
본 발명은 승압 회로에 관한 것으로, 보다 구체적으로는 저항성 메모리 장치를 위한 고전압 발생 회로에 관한 것이다.
고전압 발생 회로는 입력 전압을 목적하는 레벨로 승압하여 출력하는 회로이다.
도 1은 일반적인 고전압 발생회로의 일 예시도이다.
먼저, 제 1 스위치(S1) 및 제 3 스위치(S3)가 닫히면 캐패시터(CAP)에 입력 전압 레벨인 VDD가 충전된다. 이후, 제 1 및 제 3 스위치(S1, S3)를 열고 제 2 스위치(S2)를 닫으면 캐패시터(CAP)에는 VDD*C의 값이 충전되어 유지된다. 따라서, 출력 부하가 없다고 가정하면 입력 전압(VDD)에 비해 두 배의 출력 전압(VOUT)을 얻을 수 있다.
반도체 집적 회로에서, 고전압 발생 회로는 일반적으로 MOS 트랜지스터 및 MOS 캐패시터를 이용하여 형성한다. MOS 소자를 이용하기 때문에 실리콘 기판을 이용할 수 밖에 없는데, MOS 트랜지스터 및 MOS 캐패시터를 구성하는 게이트 산화막은 낮은 유전율을 갖는다. 따라서, 일반적인 고전압 발생 회로는 출력 레벨에 비례하여 점유 면적이 증가할 수 밖에 없다.
저항성 메모리 장치, 특히 상변화 메모리 장치는 상변화 물질의 결정 상태를 천이시키는 데 많은 양의 전류가 필요하며, 따라서 칩 내의 메모리 셀을 동작시키기 위한 전압 레벨도 높아져야 한다. 상변화 메모리 셀을 동작시키는 데 필요한 고전압 발생 회로는 주변 영역에 형성되며, 도 2를 참조하여 설명하면 다음과 같다.
도 2는 저항성 메모리 장치의 일 예시도로서, 상변화 메모리 장치를 도시하였다.
반도체 기판(101)은 소자분리막에 의해 셀 영역(C) 및 주변 영역(P)이 정의되고, 셀 영역(C)에는 메모리 셀들(107)이 형성된다. 보다 구체적으로, 셀 영역(C)의 활성영역(105) 상에 복수의 단위 메모리 셀(107)이 형성되고, 단위 메모리 셀(107)은 플러그를 통해 비트라인(109)과 전기적으로 연결된다. 활성영역(105)은 워드라인 콘택(111) 및 더미패턴(113)을 통해 워드라인(115)과 전기적으로 접속된다. 미설명 부호 103은 웰 영역을 나타내고, 117은 글로벌 비트라인이다.
한편, 주변 영역(P)은 고전압 발생을 위한 캐패시터 영역(Cap), 트랜지스터 영역(Tr) 및 로직 회로 영역(Tr_L)을 포함할 수 있다.
도 2에서 알 수 있는 바와 같이, 고전압 발생 영역(Cap, Tr)에 형성되는 캐패시터 및 트랜지스터는 실리콘 기판(101)을 베이스로 하는 MOS 소자이다. 그런데 MOS 캐패시터를 구성하는 게이트 산화막은 유전율이 매우 낮은 특성이 있으며, 따라서 출력 전압 레벨이 높을수록 MOS 캐패시터의 사이즈를 증가시킬 수 밖에 없다.
최근 개발되고 있는 상변화 메모리 장치의 경우 리저버 캐패시터의 칩 내 면적 점유율은 17.2%, 주변영역에 대한 면적 점유율은 34.7%에 달한다. 고전압 발생 회로 또한, 칩 내 면적 점유율은 8.4%, 주변영역에 대한 면적 점유율은 16.9% 정도이다. 결국, 리저버 캐패시터와 고전압 발생 회로가 주변영역을 차지하는 면적은 51.6%에 이른다.
반도체 장치는 계속해서 고집적화 및 소형화되고 있으며, 이러한 추세에 맞추어 주변 회로의 점유 면적이나 사이즈를 축소해야 할 필요성이 있다.
본 발명의 실시예는 소형이면서도 우수한 효율을 갖는 저항성 메모리 장치의 고전압 발생 회로를 제공한다.
본 발명의 실시예는 주변 회로의 점유 면적을 줄일 수 있는 저항성 메모리 장치를 위한 고전압 발생 회로를 제공한다.
본 기술의 일 실시예에 의한 저항선 메모리 장치의 고전압 발생 회로는 메모리 셀의 동작 전압을 생성하는 고전압 발생 회로로서, 반도체 기판과 전기적으로 절연되도록 상기 반도체 기판으로부터 지정된 거리 이격되어 형성되는 캐패시터; 및 상기 캐패시터와 전기적으로 접속되며, 상기 반도체 기판과 전기적으로 절연되도록 상기 반도체 기판으로부터 지정된 거리 이격되어 형성되는 스위칭 소자;를 포함할 수 있다.
다른 관점에서, 본 기술의 실시예에 의한 저항성 메모리 장치의 고전압 발생 회로는 저항성 메모리 장치를 위한 고전압 발생 회로로서, 상기 고전압 발생 회로는 적어도 한 단의 고전압 발생부를 포함하고, 상기 고전압 발생부 각각은, 내부전압을 공급받는 제 1 메탈 캐패시터; 상기 내부전압 또는 이전 단 고전압 발생부의 출력 전압을 상기 제 1 메탈 캐패시터의 출력단으로 전달하는 제 1 메탈 스위칭 소자; 상기 제 1 메탈 캐패시터의 출력단과 고전압 발생부의 출력단자 간에 접속되는 제 2 메탈 스위칭 소자; 및 상기 고전압 발생부의 출력단자와 상기 내부전압 공급단자 간에 접속되는 제 2 메탈 캐패시터;를 포함할 수 있다.
본 기술에 의하면, 메탈 다이오드 또는 메탈 캐패시터를 이용하여 고전압 발생 회로의 효율을 향상시킬 수 있고, 이러한 구조적인 변경에 따라 주변 영역의 점유 면적을 대폭 축소시킬 수 있다.
도 1은 일반적인 고전압 발생회로의 일 예시도,
도 2는 저항성 메모리 장치의 일 예시도,
도 3은 본 발명의 일 실시예에 의한 저항성 메모리 장치의 고전압 발생 회로를 설명하기 위한 도면,
도 4는 본 발명에 적용되는 메탈 캐패시터의 예시도,
도 5는 본 발명의 다른 실시예에 의한 저항성 메모리 장치의 고전압 발생 회로를 설명하기 위한 도면,
도 6은 본 발명에 적용되는 메탈 다이오드의 예시도,
도 7 내지 도 10은 본 발명의 또 다른 실시예들에 의한 저항성 메모리 장치의 고전압 발생 회로를 설명하기 위한 도면,
도 11은 본 발명의 실시예에 의한 고전압 발생 회로의 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 의한 저항성 메모리 장치의 고전압 발생 회로를 설명하기 위한 도면이다.
반도체 기판(201)은 소자분리막에 의해 셀 영역(C) 및 주변 영역(P)으로 구분되고, 웰(203) 내에 형성된 활성영역(205) 상에 복수의 단위 메모리 셀(207)이 형성된다. 여기에서, 단위 메모리 셀(207)은 액세스 소자, 하부전극, 상변화 물질층 및 상부전극의 적층구조일 수 있으나 이에 한정되지 않는다. 메모리 셀(207)은 플러그를 통해 비트라인(213)과 각각 전기적으로 접속되고, 활성영역(205)은 워드라인 콘택(211) 및 더미 패턴(213)을 통해 워드라인(215)과 접속된다. 비트라인(209)은 지정된 개수 단위로 글로벌 비트라인(217)에 접속된다.
주변 영역(P)은 고전압 발생을 위한 캐패시터 영역(Cap) 및 스위칭 소자 영역(Tr)과 로직 회로 영역(Tr_L)을 포함할 수 있다.
특히, 도 3에 도시한 캐패시터 영역(Cap)에는 반도체 기판(201)과 전기적으로 절연되도록 지정된 거리 이격된 위치에 메탈 캐패시터(10)가 형성될 수 있다.
메탈 캐패시터(10)는 제 1 메탈층(M11)과 제 2 메탈층(M12) 사이에 유전체(D11)를 구비하는 구조를 가질 수 있으며, 이에 따라 MIM(Metal-Insulator-Metal) 캐패시터라 불리운다. 메탈 캐패시터(10)는 다양한 구조로 변형 가능하며, 도 4는 본 발명에 적용되는 메탈 캐패시터(10)의 다양한 예들을 나타내었다.
도 4의 (a)에 도시한 메탈 캐패시터는 제 1 메탈층(M21), 제 1 유전층(D21), 폴리실리콘층(P21) 및 제 2 메탈층(M22)이 적층된 구조를 나타낸다.
도 4의 (b)에는 제 1 메탈층(M31), 제 1 폴리실리콘층(P31), 제 1 유전층(D31), 제 2 폴리실리콘층(P32) 및 제 2 메탈층(M32)이 적층된 구조를 갖는 메탈 캐패시터를 도시하였다.
한편, 도 4의 (c)에는 제 1 메탈층(M41), 폴리실리콘층(P41), 유전층(D41) 및 제 2 메탈층(M42)이 적층된 형태의 메탈 캐패시터를 도시하였다.
메탈 캐패시터의 구조는 도 3 및 도 4에 도시한 구조에 한정되지 않으며, 한 쌍의 메탈층 사이에 유전층이 개재된 형태라면 어느 것이든지 채택 가능함은 물론이다.
고전압 발생 회로를 위한 캐패시터로서 메탈 캐패시터를 이용함에 따라, 유전율이 낮은 게이트 산화막이 아닌 높은 유전율을 갖는 유전층을 도입할 수 있다. 결국, 캐패시터의 사이즈를 소형화하면서도 높은 전하저장 성능을 갖는 캐패시터를 제공할 수 있다. 더욱이, 메탈 캐패시터는 선형성이 우수하고 기생 캐패시턴스가 낮은 우수한 특성이 있다.
하기 [표 1]은 유전물질별 유전율에 따른 캐패시턴스값을 나타낸다.
유전물질 유전율
SiO2 3.7
Al2O3 8
SBT 250
[표 1]에서 알 수 있는 바와 같이 게이트 산화막 즉, SiO2에 비해 Al2O3, 또는 SBT는 고유전율을 갖는다. 일 예로, 10㎛*10㎛의 면적에 MOS 캐패시터를 구현하게 되면 캐패시턴스 값은 0.664pF이나, Al2O3를 이용하여 메탈 캐패시터를 구현하는 경우에는 캐패시턴스 값이 1.461pF으로 관찰되며, 결국 동일 면적에서 메탈 캐패시터가 2.2배의 높은 캐패시턴스 값을 가짐을 알 수 있다.
따라서, 고유전율을 갖는 재료를 채택하여 메탈 캐패시터를 구현함으로써 소형화된 사이즈를 가지면서도 효율이 우수한 고전압 발생 회로를 구성할 수 있다.
아울러, 본 발명의 일 실시예에서, 메탈 캐패시터(10)는 비트라인(209) 형성 레이어와 동일한 레이어에 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 3에서는 캐패시터를 메탈 캐패시터로 구성하였으며, 도 5에는 메탈 다이오드를 스위칭 소자로 사용하는 경우의 고전압 발생 회로를 나타내었다.
도 5는 본 발명의 다른 실시예에 의한 저항성 메모리 장치의 고전압 발생 회로를 설명하기 위한 도면이다.
도 5에 도시한 저항성 메모리 장치는 셀 영역(C) 및 로직 회로 영역(Tr_L)은 도 3과 유사하다. 다만, 고전압 발생을 위한 스위칭 소자 영역(Tr)에 형성되는 스위칭 소자가 메탈 다이오드로 구성되어 캐패시터 영역(Cap+Tr)에 함께 배치된다는 차이점이 있다.
도 5를 참조하면, 캐패시터 및 스위칭 소자 영역(Cap+Tr)에 반도체 기판(201)과 전기적으로 절연되도록 지정된 거리 이격된 위치에 다이오드 형태의 스위칭 소자(20)가 형성됨을 알 수 있다. 본 발명의 일 실시예에서, 메탈 스위칭 소자(20)는 비트라인(209) 형성 레이어와 동일한 레이어에 형성될 수 있으나, 이에 한정되는 것은 아니다.
메탈 다이오드 형태의 스위칭 소자(20)는 P형 다이오드, N형 다이오드, PN 접합 다이오드 등 채택 가능한 메탈 다이오드의 구성 중에서 선택될 수 있으며, 도 6에 메탈 다이오드의 예를 나타내었다.
도 6의 (a)에는 쇼트키 접촉층(A)과 오믹 접촉층(B) 사이에 P형 반도체 물질이 삽입된 구조의 메탈 다이오드를 도시하였다. (b)에는 쇼트키 접촉층(A)과 오믹 접촉층(B) 사이에 N형 반도체 물질이 삽입된 구조의 메탈 다이오드를 도시하였으며, (C)에는 쇼트키 접촉층(A)과 오믹 접촉층(B) 사이에 PN접합 반도체 물질이 삽입된 구조의 메탈 다이오드를 도시하였다. 메탈 다이오드의 형태는 이에 한정되지 않으며, 쇼트키 접촉층(A) 및 오믹 접촉층(B)의 적층 위치 또한 이에 한정되지 않는다.
도 5에 도시한 고전압 발생 회로는 실리콘 기판을 베이스로 하는 MOS 트랜지스터 대신 메탈 다이오드를 채택함에 따라, 메탈 다이오드를 캐패시터 형성 영역에 함께 배치할 수 있다. 따라서, 기존 스위칭 소자 영역(Tr)이 불필요하게 되어, 결국 스위칭 소자 영역(Tr)만큼의 면적 감소 이득을 얻을 수 있다.
이와 같이, 본 발명은 고전압 발생 회로에 사용되는 캐패시터를 메탈 캐패시터로, 스위칭 소자를 메탈 다이오드로 구성하여, 한정된 공간에서 전하 펌핑 효율이 향상된 고전압 발생 회로를 제공할 수 있음은 물론, 저항성 메모리 장치의 소형화 또한 도모할 수 있다.
도 7 내지 도 10은 본 발명의 또 다른 실시예들에 의한 저항성 메모리 장치의 고전압 발생 회로를 설명하기 위한 도면이다.
먼저, 도 7 및 도 8은 캐패시터와 스위칭 소자를 모두 메탈 베이스 소자로 구성하면서, 메탈 캐패시터(10)와 메탈 캐패시터(20)가 독립적인 하부 메탈층 상에 형성되는 경우를 나타낸다.
도 7을 참조하면, 주변 영역(P)의 캐패시터 및 스위칭 소자 영역(Cap+Tr)에 메탈 캐패시터(10) 및 메탈 스위칭 소자(20)가 형성된 것을 알 수 있다. 메탈 캐패시터(10)를 채택함에 따라 높은 유전율을 갖는 유전물질을 적용할 수 있어, 캐패시터의 점유 면적을 줄이면서도 전하 충전 효율을 향상시킬 수 있다. 또한, 메탈 스위칭 소자(20)를 이용함에 따라 기존 스위칭 소자 영역(Tr)에 해당하는 부분을 생략할 수 있어, 전체 반도체 장치의 소형화를 달성할 수 있다.
한편, 도 7과 같이 메탈 캐패시터(10)와 메탈 스위칭 소자(20)를 구성함에 따라, 캐패시터 및 스위칭 소자 영역(Cap+Tr) 내 메탈 캐패시터(10) 및 메탈 스위칭 소자(20) 하부 영역이 유휴 상태에 있게 된다.
따라서, 도 8에 도시한 것과 같이 메탈 캐패시터(10) 및 메탈 스위칭 소자(20) 하부 영역을 로직 회로 영역(Tr_L)으로 사용할 수 있다. 이와 같이 하게 되면, 기존의 스위칭 소자 영역(Tr) 및 로직 회로 영역(Tr_L)을 모두 생략할 수 있고, 캐패시터/스위칭 소자/로직 회로 영역((Cap+Tr+Tr_L)을 동일한 영역 상에 배치할 수 있으므로 주변 영역(P)의 점유 면적을 대폭 축소시킬 수 있다.
한편, 도 9 및 도 10은 캐패시터와 스위칭 소자를 모두 메탈 베이스 소자로 구성하면서, 메탈 캐패시터(10)와 메탈 캐패시터(20)가 하부 메탈층을 공유하는 경우를 나타낸다.
도 9를 참조하면, 캐패시터 및 스위칭 소자 영역(Cap+Tr)에 형성되는 메탈 캐패시터(10) 및 메탈 스위칭 소자(20)가 동일한 하부 메탈층 상에 형성됨을 알 수 있다. 따라서 메탈 캐패시터(10)를 위한 하부 메탈층이 점유하는 면적 또한 절약할 수 있어 고전압 발생 회로의 점유 면적을 축소시킬 수 있다.
나아가, 도 10과 같이 로직 회로 영역(Tr_L)을 메탈 캐패시터(10) 및 메탈 스위칭 소자(20)의 하부 영역에 배치하게 되면, 기존의 스위칭 소자 영역(Tr) 및 로직 회로 영역(Tr_L)을 모두 생략할 수 있어 주변 영역(P)의 점유 면적을 대폭 축소시킬 수 있다.
한편, 상술한 도 3, 도 4, 도 7 내지 도 10에 도시한 저항성 메모리 장치에서, 메탈 캐패시터(10)와 메탈 스위칭 소자(20)는 고전압 발생 회로를 이루도록 전기적으로 접속됨은 물론이다.
도 11은 본 발명의 실시예에 의한 고전압 발생 회로의 구성도이다.
도 11에 도시한 것과 같이, 본 발명의 실시예에 의한 고전압 발생 회로(30)는 적어도 한 단의 고전압 발생부(30-1)를 포함할 수 있다.
여기에서, 단위 고전압 발생부(30-1)는 내부전압(VDD)을 공급받아 전하를 충전하는 제 1 메탈 캐패시터(10-1), 이전 고전압 발생부(30-1)의 출력 전압을 제 1 메탈 캐패시터(10-1)의 출력단으로 전달하는 제 1 메탈 스위칭 소자(20-1), 제 1 메탈 캐패시터(10-1)의 출력단과 단위 고전압 발생부(30-1)의 출력단자(Vout1) 간에 접속되는 제 2 메탈 스위칭 소자(20-2) 및 단위 고전압 발생부(30-1)의 출력단자와 내부전압(VDD) 공급단자 간에 접속되어 전하를 충전하는 제 2 메탈 캐패시터(10-2)를 포함할 수 있다.
고전압 발생 회로(30)까 한 단으로 구성된 경우 출력 전압은 2VDD가 되며, N단으로 구성된 경우 N*VDD의 전압이 고전압 발생 회로(30)로부터 출력되게 된다.
아울러, 마지막 단의 제 2 메탈 캐패시터는 리저버 캐패시터로 사용하는 것이 바람직하다.
이러한 메탈 캐패시터(10) 및 메탈 스위칭 소자(20)는 도 3, 도 5, 도 7 내지 도 10에 도시한 것과 같이, 실리콘 기판 베이스가 아닌 메탈층을 베이스로 하여 형성된다. 특히, 메탈 캐패시터(10)는 유전율이 낮은 게이트 산화막 대신 고유전율을 갖는 물질을 채택하여 형성할 수 있으므로 작은 사이즈로도 펌핑 효율을 극대화할 수 있다. 또한, 메탈 캐패시터(10)와 메탈 스위칭 소자(20)가 실리콘 기판이 아닌 그 상위 레이어에 형성되므로, 메탈 캐패시터(10)와 메탈 스위칭 소자(20)의 하부 레이어에 로직 회로를 배치할 수 있어 반도체 메모리 장치의 전체적인 사이즈를 대폭 감소시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 메탈 캐패시터
20 : 메탈 스위칭 소자
30 : 고전압 발생 회로

Claims (16)

  1. 메모리 셀의 동작 전압을 생성하는 고전압 발생 회로로서,
    반도체 기판과 전기적으로 절연되도록 상기 반도체 기판으로부터 지정된 거리 이격되어 형성되는 캐패시터; 및
    상기 캐패시터와 전기적으로 접속되며, 상기 반도체 기판과 전기적으로 절연되도록 상기 반도체 기판으로부터 지정된 거리 이격되어 형성되는 스위칭 소자;
    를 포함하는 저항성 메모리 장치를 위한 고전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 캐패시터는 MIM(Metal-Insulator-Metal) 캐패시터인 저항성 메모리 장치를 위한 고전압 발생 회로.
  3. 제 2 항에 있어서,
    상기 캐패시터는 제 1 메탈층, 제 1 유전층, 폴리실리콘층 및 제 2 메탈층의 적층 구조인 저항성 메모리 장치를 위한 고전압 발생 회로.
  4. 제 2 항에 있어서,
    상기 캐패시터는 제 1 메탈층, 제 1 폴리실리콘층, 제 1 유전층, 제 2 폴리실리콘층 및 제 2 메탈층이 적층된 구조인 저항성 메모리 장치를 위한 고전압 발생 회로.
  5. 제 2 항에 있어서,
    상기 캐패시터는 제 1 메탈층, 폴리실리콘층, 유전층 및 제 2 메탈층이 적층된 구조인 저항성 메모리 장치를 위한 고전압 발생 회로.
  6. 제 2 항에 있어서,
    상기 메모리 셀은 저항성 메모리 셀이며, 상기 캐패시터는 상기 저항성 메모리 셀의 비트라인 형성 레이어에 형성되는 저항성 메모리 장치를 위한 고전압 발생 회로.
  7. 제 1 항에 있어서,
    상기 스위칭 소자는 메탈 다이오드인 저항성 메모리 장치를 위한 고전압 발생 회로.
  8. 제 7 항에 있어서,
    상기 스위칭 소자는 쇼트키 접촉층과 오믹 접촉층 사이에 P형 반도체 물질이 삽입된 구조인 저항성 메모리 장치를 위한 고전압 발생 회로.
  9. 제 7 항에 있어서,
    상기 스위칭 소자는 쇼트키 접촉층과 오믹 접촉층 사이에 N형 반도체 물질이 삽입된 구조인 저항성 메모리 장치를 위한 고전압 발생 회로.
  10. 제 7 항에 있어서,
    상기 스위칭 소자는 쇼트키 접촉층과 오믹 접촉층 사이에 PN접합 반도체 물질이 삽입된 구조인 저항성 메모리 장치를 위한 고전압 발생 회로.
  11. 제 7 항에 있어서,
    상기 메모리 셀은 저항성 메모리 셀이며, 상기 스위칭 소자는 상기 저항성 메모리 셀의 비트라인 형성 레이어에 형성되는 저항성 메모리 장치를 위한 고전압 발생 회로.
  12. 제 1 항에 있어서,
    상기 캐패시터 및 상기 스위칭 소자와, 상기 반도체 기판 간의 이격 공간에 형성되는 로직 스위칭 회로를 더 포함하는 저항성 메모리 장치를 위한 고전압 발생 회로.
  13. 저항성 메모리 장치를 위한 고전압 발생 회로로서, 상기 고전압 발생 회로는 적어도 한 단의 고전압 발생부를 포함하고,
    상기 고전압 발생부 각각은, 내부전압을 공급받는 제 1 메탈 캐패시터;
    상기 내부전압 또는 이전 단 고전압 발생부의 출력 전압을 상기 제 1 메탈 캐패시터의 출력단으로 전달하는 제 1 메탈 스위칭 소자;
    상기 제 1 메탈 캐패시터의 출력단과 고전압 발생부의 출력단자 간에 접속되는 제 2 메탈 스위칭 소자; 및
    상기 고전압 발생부의 출력단자와 상기 내부전압 공급단자 간에 접속되는 제 2 메탈 캐패시터;
    를 포함하는 저항성 메모리 장치를 위한 고전압 발생 회로.
  14. 제 13 항에 있어서,
    마지막 단 고전압 발생부의 제 2 메탈 캐패시터는 리저버 캐패시터인 저항성 메모리 장치를 위한 고전압 발생 회로.
  15. 제 13 항에 있어서,
    상기 제 1 메탈 캐패시터 및 상기 제 2 메탈 캐패시터 각각은, 반도체 기판과 전기적으로 절연되도록 상기 반도체 기판으로부터 지정된 거리 이격되어 형성되는 저항성 메모리 장치를 위한 고전압 발생 회로.
  16. 제 13 항에 있어서,
    제 1 메탈 스위칭 소자 및 상기 제 2 메탈 스위칭 소자 각각은, 반도체 기판과 전기적으로 절연되도록 상기 반도체 기판으로부터 지정된 거리 이격되어 형성되는 저항성 메모리 장치를 위한 고전압 발생 회로.
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