JP4830437B2 - 磁気ランダムアクセスメモリ - Google Patents

磁気ランダムアクセスメモリ Download PDF

Info

Publication number
JP4830437B2
JP4830437B2 JP2005290390A JP2005290390A JP4830437B2 JP 4830437 B2 JP4830437 B2 JP 4830437B2 JP 2005290390 A JP2005290390 A JP 2005290390A JP 2005290390 A JP2005290390 A JP 2005290390A JP 4830437 B2 JP4830437 B2 JP 4830437B2
Authority
JP
Japan
Prior art keywords
current
boost
circuit
random access
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005290390A
Other languages
English (en)
Other versions
JP2007102904A (ja
Inventor
雄士 本田
昇 崎村
直彦 杉林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2005290390A priority Critical patent/JP4830437B2/ja
Publication of JP2007102904A publication Critical patent/JP2007102904A/ja
Application granted granted Critical
Publication of JP4830437B2 publication Critical patent/JP4830437B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Hall/Mr Elements (AREA)

Description

本発明は、磁気ランダムアクセスメモリに関しており、特に、磁気ランダムアクセスメモリの書き込み電流を発生するための技術に関する。
近年、携帯電話などの携帯機器の急速な普及により、不揮発的なデータの記憶、データへの高速アクセス、大きな記憶容量、及び低電圧動作を実現するメモリの需要が高まっている。このような要求を満足する有力なメモリの一つが、磁気ランダムアクセスメモリである。
磁気ランダムアクセスメモリ（ＭＲＡＭ）のメモリセルは、一般に、ＭＴＪ（magnetic tunnel junction）素子のような磁気抵抗素子で構成されている。図１は、ＭＴＪ素子で構成されたＭＲＡＭメモリセルの最も典型的な構造の例である；図１に示されたＭＲＡＭメモリセルは、従来型メモリセルと記載することにする。図１を参照して、従来型のメモリセル１００は、固定磁性層（ピン層）１０１、トンネル絶縁層１０２、及び自由磁性層（フリー層）１０３が積層された積層体で構成されている。固定磁性層１０１の磁化の向きは、製造時に固定される。これに対して、自由磁性層１０３は、その磁化の方向を配線電流が生成する磁場によって反転可能であるように形成される。典型的な磁気ランダムアクセスメモリでは、自由磁性層１０３の磁化の方向は、ＭＴＪ素子の上下に配置されているビット線とワード線に流れる電流が生成する磁場によって反転される。自由磁性層１０３の磁化の向きの一方は、データ「１」に、他方はデータ「０」に割り当てられている。ＭＴＪ素子に記憶されているデータは、自由磁性層１０３の磁化の方向によるＭＴＪ素子の電気抵抗の変化を利用して読み出される；固定磁性層１０１と自由磁性層１０３の磁化の相対方向が平行であるとき（図１では、データ「０」に対応）、ＭＴＪ素子の電気抵抗が小さく、反平行であるとき（図１では、データ「１」に対応）は電気抵抗が大きい。
従来型メモリセルを使用する磁気ランダムアクセスメモリの問題の一つは、メモリセルの選択性が良好でないことである。この問題を解決するための技術が、米国特許６，５４５，９０６号に開示されているトグル書き込み方式である。図２は、トグル書き込み方式に対応するＭＲＡＭメモリセル１００Ａの構造の概要図である；以下、図２に示されたＭＲＡＭメモリセルは、トグル型メモリセルと記載することにする。トグル型メモリセル１００Ａは、自由磁性層が、非磁性層によって分離された複数の強磁性層で構成された積層体で構成される。図２のＭＲＡＭメモリセル１００Ａでは、自由磁性層が、非磁性層１０４で分離された第１自由磁性層１０３Ａ、第２自由磁性層１０３Ｂで構成されている。第１自由磁性層１０３Ａ、第２自由磁性層１０３Ｂは、それらの磁化の方向を配線電流が生成する磁場によって反転可能であるように構成される。第１自由磁性層１０３Ａの磁化の向きの一方は、データ「１」に、他方はデータ「０」に割り当てられている。固定磁性層１０１と第１自由磁性層１０３Ａの磁化の相対方向が平行であるとき（図２では、データ「０」に対応）、ＭＴＪ素子の電気抵抗が小さく、反平行であるとき（図１では、データ「１」に対応）は電気抵抗が大きい。第１及び第２自由磁性層１０３Ａ、１０３Ｂの磁化は、非磁性層１０４を介する交換相互作用により、反強磁性的に結合される；即ち、第１及び第２自由磁性層１０３Ａ、１０３Ｂの磁化は、互いに反対の方向を向いている。これは、後述のようにトグル書き込みにおいて重要な役割を果たす。
図３は、磁気ランダムアクセスメモリのメモリアレイの構成の例を示す平面図であり、図４は、断面図である。メモリアレイには、メモリセル１００（又は１００Ａ）がマトリックス状に配置される。各メモリセル１００の上方には、縦方向に互いに平行に延設されたビット線１０６（ＢＬ）が設けられ、下方には、横方向に互いに平行に延設された（書き込み）ワード線１０５（ＷＬ）が設けられる。
図４に示されているように、メモリセル１００（１００Ａ）の一端は、コンタクト１１７を介してビット線１０６に接続され、他端は、反強磁性層１１６に接続されている。読み出し動作が行われる場合、読み出し電流は、ビット線１０６、メモリセル１００（１００Ａ）、反強磁性層１１６、ベース電極１１５、コンタクト１１４、及び基板１１０に形成されたアクセストランジスタ１１２を介して、読み出し終端電極１１１に流れる。アクセストランジスタ１１２のオンオフは、読み出しワード線１１２のレベルによって制御される。一方、書き込み動作が行われる場合、書き込みワード線１０５とビット線１０６に書き込み電流が流され、この書き込み電流が発生する磁場によって自由磁性層１０３（又は、第１自由磁性層１０３Ａ及び第２自由磁性層１０３Ｂ）の磁化が反転される。
図５Ａは、従来型メモリセル１００への書き込み動作を示すタイミングチャートであり、図５Ｂは、自由磁性層１０３の磁化の方向を示す概念図である。従来型メモリセル１００をデータ「０」からデータ「１」に書き換える場合、まず、時刻ｔ１において書き込みワード線電流ＩＷＬを立ち上げる。次に、時刻ｔ２において書き込みビット線電流ＩＢＬを流し始める。この時のワード線電流ＩＷＬ、ビット線電流ＩＢＬがそれぞれ生成する磁場ＨＸ、ＨＹの合成磁場が図７Ａに示されている所定の条件を満足する場合、自由磁性層１０３の磁化が反転する。引き続き、時刻ｔ３において書き込みワード線電流ＩＷＬを立ち下げ、その後時刻ｔ４において書き込みビット線電流ＩＢＬをオフすることで、書き込み動作が終了する。、従来型メモリセル１００をデータ「１」からデータ「０」に書き換える場合には、ワード線電流ＩＷＬの向きをそのままにしてビット線電流ＩＢＬの向きのみが反転される。
一方、図６Ａは、トグル型メモリセル１００Ａをデータ「０」からデータ「１」に書き換える場合のトグル書き込み方式の書き込み動作を示すタイミングチャートであり、図６Ｂは、第１自由磁性層１０３Ａ、第２自由磁性層１０３Ｂの磁化の方向を示す概念図である。トグル書き込み方式では、印加される磁場の方向を回転させることにより、第１及び第２自由磁性層１０３Ａ、１０３Ｂの磁化を反転させる。具体的には、まず、時刻ｔ１において書き込みワード線電流ＩＷＬを立ち上げて磁場ＨＸを第１自由磁性層１０３Ａ、第２自由磁性層１０３Ｂに印加する。次に、時刻ｔ２において書き込みビット線電流ＩＢＬを立ち上げる。この時のワード線電流ＩＷＬ、ビット線電流ＩＢＬがそれぞれ生成する磁場ＨＸ、ＨＹの合成磁場が図７Ｂに示されている所定の条件を満足する場合、第１自由磁性層１０３Ａ及び第２自由磁性層１０３Ｂの合成磁化は、合成磁場ＨＸ＋ＨＹの方向を向く。引き続き、時刻ｔ３において書き込みワード線電流ＩＷＬを立ち下げることで、ＭＲＡＭメモリセル１００には、磁場ＨＹのみが印加され、合成磁化は、磁場ＨＹの方向に向く。最後に、時刻ｔ４において書き込みビット線電流ＩＢＬを立ち下げることで、書き込み動作が終了する。この状態では、第１及び第２自由磁性層１０３Ａ、１０３Ｂの向きは、元々の方向と逆になっていることに留意されたい。同様の手順により、トグル型メモリセル１００Ａをデータ「１」からデータ「０」に書き換えることができる。
従来型メモリセル１００を採用する磁気ランダムアクセスメモリでは、所望のメモリセルに選択的にデータを書き込むためには、適切な大きさの磁場を印加する必要がある。図７Ａは、従来型メモリセル１００の、磁化反転が可能な磁場の領域を示している。磁化反転曲線の外側の領域（即ち、「反転」領域及び「多重選択」領域）に対応する磁場を印加すれば、選択セルに対して書き込みを行うことができる。例えば、図７Ａに示されているような大きさのＸ方向の磁場ＨＤＸ、Ｙ方向の磁場ＨＤＹを選択メモリセルに印加すると、その合成磁場ベクトル（ＨＤＸ、ＨＤＹ）は「反転」領域にあるため、選択メモリセルの自由磁性層１０３の磁化は反転する。このとき、半選択メモリセル（即ち、選択ビット線と選択ワード線の一方にのみ接続されているメモリセル）では、磁化反転曲線の内側の領域に対応する磁場ＨＤＸ、ＨＤＹが印加されるため、磁化の反転は起きない。即ち、選択書き込みが可能である。しかしながら、選択書き込みを可能にするためには、ワード線電流ＩＷＬ、ビット線電流ＩＢＬを適切に制御する必要がある。図７Ａの「多重選択」領域に対応する磁場ＨＸ、ＨＹを発生させるような過剰に大きいワード線電流ＩＷＬ、ビット線電流ＩＢＬを流すと、ワード線電流ＩＷＬ、ビット線電流ＩＢＬの一方のみで磁化反転曲線の外側の領域に対応する磁場ＨＸ０が発生し、半選択メモリセルに対しても書き込みが行われてしまう；即ち、御書き込みが起こる。選択的書き込みを行うためには、図７Ａの「反転」領域に対応する大きさのワード線電流ＩＷＬ、ビット線電流ＩＢＬを流す必要があり、言い換えれば、ワード線電流ＩＷＬ、ビット線電流ＩＢＬを適切に制御する必要がある。
一方、トグル型メモリセル１００Ａを使用する磁気ランダムアクセスメモリは、選択性の問題を回避することはできる。図７Ｂは、トグル型メモリセル１００Ａの、磁化反転が可能な磁場の領域を示している。図７Ｂに示されているような大きさのＸ方向の磁場ＨＤＸ、Ｙ方向の磁場ＨＤＹを選択メモリセルに印加すると、その合成磁場ベクトル（ＨＤＸ、ＨＤＹ）は「反転」領域にあるため、トグル型メモリセル１００Ａの第１及び第２自由磁性層１０３Ａ、１０３Ｂの磁化が反転し、トグル型メモリセル１００Ａにデータ書き込みが行われる。磁化反転曲線とＸ軸及びＹ軸の距離は、大きく離れているため、半選択メモリセルには磁化反転が非常に発生しにくい。これは、トグル書き込みはメモリセルの選択性に優れていることを意味している。
しかしながら、トグル書き込みであっても、ワード線電流ＩＷＬ、ビット線電流ＩＢＬの大きさを適切に制御することはやはり重要である。ワード線電流ＩＷＬ、ビット線電流ＩＢＬが過剰に大きいと、それらによって発生する磁場の合成磁場（ＨＤＸ、ＨＤＹ）が過剰に大きくなり、トグル型メモリセル１００Ａに「磁化飽和」領域に対応するような磁場が印加される。過剰に大きな磁場が印加されると、第１及び第２自由磁性層１０３Ａ、１０３Ｂの磁化が同一の方向に向いてしまい、磁場が取り除かれた後の第１及び第２自由磁性層１０３Ａ、１０３Ｂの磁化の方向が不確定になる。これは、誤書き込みが確率的に発生することを意味している。したがって、過剰に大きいワード線電流ＩＷＬ、ビット線電流ＩＢＬをワード線１０５、ビット線１０６に流すことは許されない。誤書き込みを防ぐためには、適切な大きさのワード線電流ＩＷＬ、ビット線電流ＩＢＬを流す必要がある。
磁気ランダムアクセスメモリの一つの長所は、書き込みの高速性にあるといわれており、実際、磁性体の磁化反転時間は１ｎｓｅｃ以下であるため、磁気ランダムアクセスメモリの高速書き込みは原理的には可能である。しかしながら、一つの問題は、書き込み電流が流される配線及びセレクタに存在する寄生容量のために書き込みの高速性が損なわれ、更に、書き込み時の消費電力が増大することである。磁化を反転させる書き込み電流を定電流源のみで生成しようとすると、配線及びセレクタの寄生容量に電荷が蓄積されるために、実際に所望の大きさの書き込み電流が流れるまでに相当な遅延時間（典型的には、１０ｎｍ）が生じる。この問題は、メモリ容量が大きくなるに従って顕著になる。例えば、大容量アレイは、図８に示されているように、Ｍ×Ｎ個の小アレイから構成されることが多いが、この場合の寄生抵抗、及び寄生容量は、メモリサイズＬＸ、ＬＹの増大に伴って増大する。
図９は、図８に図示された小アレイのうちの第１行目に位置する小アレイを図示している。一の行には、Ｎ個の小アレイが配置される。これらの小アレイに位置するメモリセルには、Ｘ側定電流源回路２０１によって書き込み電流が流される。注目すべきことは、例えば、小アレイ（１、１）のメモリセルに書き込み電流を流すための電流経路２０２１と、小アレイ（１，Ｎ）のメモリセルに書き込み電流を流すための電流経路２０２Ｎとでは、その長さが異なることである。電流経路の長さの変化は、配線抵抗と寄生容量の変化に加えて配線電位の変化を生じさせるため、電流経路の長さの変化は、電流経路の寄生容量を充電するのに必要な電荷量の変化をもたらす。これは、電流経路の遅延時間が相違することを意味する。
しかしながら、定電流源を用いて書き込み電流を生成する従来の磁気ランダムアクセスメモリのアーキテクチャーでは、選択アレイの場所に依存する寄生容量の影響を最小化し、短時間で書き込み電流を流すことは困難である。加えて、寄生容量に蓄積される電荷量は書き込み電流の大きさによって異なるため、書き込み電流の大きさによって書き込み電流の立ち上がり時間が相違することにある。これは、書き込み電流の大きさに依存しない高速書き込みを実現することを困難にする。加えて、書き込み電流の立ち上がり時間の増大は、消費電力を不所望に増大させるが、従来の磁気ランダムアクセスメモリのアーキテクチャーではこの問題を回避することは困難である。
特開２００４−２３４８１６号公報は、このような困難を克服するために、書き込み電流を発生する定電流源に加え、キャパシタを用いて瞬時的な電流を発生する電流ブースト回路を備えた磁気ランダムアクセスメモリを開示している。公知のその磁気ランダムアクセスメモリは、図１０に示されているように、Ｘ側電流ブースト回路３０１と、Ｙ側ブースト回路３０２と、Ｘ側書き込み定電流源回路３０３と、Ｙ側書き込み定電流源回路３０４とを備えている。
Ｘ側電流ブースト回路３０１は、寄生容量を充電するためのブースト電流ＩＢＸを生成する回路である。Ｘ側電流ブースト回路３０１は、キャパシタＣＢＸと、ＰＭＯＳトランジスタＭＳＸ、ＭＢＸと、電源端子３０５と、インバータ３０６とを備えている。キャパシタＣＢＸは、一端が接地され、他端はノードＶＢＸに接続されている。ノードＶＢＸは、ＰＭＯＳトランジスタＭＢＸを介して電源電圧Ｖｂｓｔが供給されている電源端子３０５に接続されている。ノードＶＢＸは、更に、ＰＭＯＳトランジスタＭＳＸを介してノードＮＬＸに接続されている。ノードＮＬＸとは、Ｘ側書き込み定電流源回路３０３の出力に接続されているノードである。ＰＭＯＳトランジスタＭＢＸのゲートには、Ｘ側ブースト信号ＶＢＳＴＸが入力され、ＰＭＯＳトランジスタＭＳＸのゲートには、インバータ３０６を介してＸ側ブースト信号ＶＢＳＴＸが入力される。Ｘ側ブースト信号ＶＢＳＴＸは、Ｘ側電流ブースト回路３０１にブースト電流ＩＢＸの生成を許可し、又は禁止する信号である。ＰＭＯＳトランジスタＭＢＸ、ＭＳＸは、Ｘ側ブースト信号ＶＢＳＴＸに応答して排他的にターンオンされる。
Ｙ側電流ブースト回路３０２は、ブースト電流ＩＢＹを生成する回路である。Ｙ側ブースト回路３０２は、Ｘ側電流ブースト回路３０１と同様の構成及び機能を有しており、キャパシタＣＢＹと、ＰＭＯＳトランジスタＭＳＹ、ＭＢＹと、電源電圧Ｖｂｓｔが供給されている電源端子３０７と、インバータ３０８とを備えている。
Ｘ側書き込み定電流源回路３０３、Ｙ側書き込み定電流源回路３０４は、いずれも、出力インピーダンスが大きい定電流源であり、その負荷の影響を受けずに定電流を流すことができるように構成されている。Ｘ側書き込み定電流源回路３０３、Ｙ側書き込み定電流源回路３０４が発生する電流の大きさが、最終的にセルアレイに流される書き込み電流の大きさに一致する。Ｘ側書き込み定電流源回路３０３は、Ｘ側ライトイネーブル信号ＷＥＮＸの活性化に応答して定電流ＩＣＸの生成を開始する。同様に、Ｙ側書き込み定電流源回路３０４は、Ｘ側ライトイネーブル信号ＷＥＮＹの活性化に応答して書き込み電流ＩＣＹの生成を開始する。
図１１は、Ｘ側電流ブースト回路３０１とＸ側書き込み定電流源回路３０３の動作を示すタイミングチャートである；Ｙ側ブースト回路３０２及びＹ側書き込み定電流源回路３０４も、同様の動作を行う。
初期状態では、Ｘ側ライトイネーブル信号ＷＥＮＸとＸ側ブースト信号ＶＢＳＴＸとはいずれもＬｏｗレベル（Ｇｎｄ）である。この状態では、ＰＭＯＳトランジスタＭＢＸがオンし、ＰＭＯＳトランジスタＭＳＸがオフされ、従って、キャパシタＣＢＸは、電源電圧Ｖｂｓｔによって充電される。
Ｘ側ライトイネーブル信号ＷＥＮＸとＸ側ブースト信号ＶＢＳＴＸとが活性化されると（即ち、ＬｏｗレベルからＨｉｇｈレベル（Ｖｄｄ）に切り替わると）、ＰＭＯＳトランジスタＭＢＸがオフし、ＰＭＯＳトランジスタＭＳＸがオンする。ノードＶＢＸの電位は、ほぼＶｂｓｔであり、配線電位は、これよりも低い電位、例えばＧｎｄであるため、キャパシタＣＢＸに蓄積された電荷がＸセレクタによって選択された配線に急激に流れる；即ち、Ｘ側電流ブースト回路３０１から急峻に立ち上がるブースト電流ＩＢＸがノードＮＬＸに流れ込む。このブースト電流ＩＢＸは、寄生容量ＣＬＸ、ＣＸ１、・・・、ＣＸｍを充電しながら数ｎｓｅｃの間流れる。やがて、ノードＶＢＸの電位とノードＮＬＸの電位が等しくなると、ブースト電流ＩＢＸが止まる。Ｘ側ブースト信号ＶＢＳＴＸが活性化されている間、ノードＶＢＸの電位はΔＶＢＸだけ低下し、逆に、ノードＮＬＸの電位（即ち、Ｘセレクタによって選択された配線の電位）は、接地電位からＶｂｓｔ−ΔＶＢＸまで上昇する。
Ｘ側書き込み定電流源回路３０３単独で書き込み電流を生成すると、その書き込み電流は寄生容量の充電に使用されるため、配線に実際に流れる電流の立ち上がりが鈍ってしまう。しかし、Ｘ側電流ブースト回路３０１を使用すれば、ブースト電流ＩＢＸによって寄生容量を急速に充電することができるため、電流波形の鈍りが減少する。キャパシタＣＢＸの容量を適正に設計すれば、図５の最下段に図示されているように、実際にセルアレイに流れる書き込み電流ＩＣＸ＋ＩＢＸを短時間（典型的には、２ｎｓｅｃ程度）で立ち上げることができる。そのため、書き込みは高速に完了し、且つ、消費電力の増大が防がれる。
磁気ランダムアクセスメモリの他の問題の一つは、ＭＴＪ素子の特性に温度依存性があることである。例えば、図１２Ａに示されているように、従来型メモリセル１００は、温度が高いほど反転磁場（抗磁場）が小さくなり、従って、磁化を反転させるために必要な電流（磁化反転電流）も小さくなる。典型的には、温度が１００℃高くなると、磁化反転電流の大きさは、２０％小さくなる。一方、低温では、磁化反転電流の大きさは増大する。したがって、半選択メモリセルへの誤書き込みを防ぐためには、書き込み電流の大きさを温度に応じて適切に制御する必要がある。
同様に、図１２Ｂに示されているように、トグル型メモリセル１００Ａも、温度が高いほど反転磁場が小さくなり、磁化反転電流も小さくなる。典型的には、温度が１００℃高くなると、磁化反転電流の大きさは、２０％小さくなる。加えて、自由磁性層の磁化を飽和させる磁場（即ち、磁化を飽和させる書き込み電流（磁化飽和電流）の大きさ）も、温度が高くなると小さくなる。一方、低温では、磁化反転電流の大きさは増大する。したがって、誤書き込みを防ぐためには、書き込み電流の大きさを温度に応じて適切に制御する必要がある。
しかしながら、図１０の電流ブースト回路を備えた磁気ランダムアクセスメモリは、磁化反転電流の温度依存性に対応して適切なブースト電流を発生させることができない。キャパシタＣＢＸに蓄積される電荷量は、電源電圧Ｖｂｓｔ及びコンデンサＣＢＸの容量Ｃのみで定まり、一般に、温度依存性がない。これは、ブースト電流が温度に依存せずに一定であることを意味している。図１０の電流ブースト回路では、ブースト電流を温度に応じて適切に制御することはできない。これは、最終的にメモリアレイに流される書き込み電流の大きさを温度に応じて適切に制御するために好ましくない。
本発明に関連して、特開２００３−２５７１７５号公報、特開２００４−０９５１５７号公報、及び特開２００４−２３４８１６号公報は、ＭＴＪ素子の温度依存性に応じて定電流源によって発生される書き込み電流の大きさを制御する技術を開示している。しかし、これらに開示された技術は、電流ブースト回路によって発生されるブースト電流の制御については何ら言及されていない。
従って、磁気抵抗素子の温度特性に対応して適切な大きさのブースト電流を発生できる磁気ランダムアクセスメモリの提供が望まれている。
米国特許６５４５９０６号 特開２００４−２３４８１６号 特開２００３−２５７１７５号 特開２００４−０９５１５７号
本発明の目的は、磁気抵抗素子の温度特性に対応して適切な大きさのブースト電流を発生できる磁気ランダムアクセスメモリを提供することにある。
上記の目的を達成するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
本発明による磁気ランダムアクセスメモリは、磁化の向きによってデータを記憶するメモリセルと、書き込み配線とが配置されたメモリアレイ（２）と、前記メモリセルのうちから選択された選択メモリセルにデータを書き込むための定電流を前記書き込み配線に流すための定電流源（７、７Ａ、７Ｂ）と、書き込み動作が開始された直後に、前記定電流が流れる経路の寄生容量を充電するブースト電流を供給するブースト電流源（８、８Ａ−８Ｄ、９、９Ａ−９Ｃ）とを具備する。前記定電流と前記ブースト電流の大きさは、動作温度に応じて制御される。より具体的には、前記定電流と前記ブースト電流の大きさは、前記動作温度の上昇と共に減少される。このような磁気ランダムアクセスメモリでは、定電流源（７、７Ａ、７Ｂ）によって生成される定電流に加えブースト電流の大きさも動作温度に応じて制御されるため、短時間で実際に流される書き込み電流を立ち上げることができると共に、メモリセルの温度特性に一層に適切に対応するような温度依存性を有する書き込み電流を生成することができる。
一実施形態では、前記ブースト電流源（８、８Ａ−８Ｄ、９、９Ａ−９Ｃ）は、容量素子（ＣＢＸ）に充電された電荷を放出することによって前記ブースト電流を出力する電流ブースト回路（８、８Ａ−８Ｃ）と、電流ブースト回路（８、８Ａ−８Ｃ）から出力された前記ブースト電流の大きさを、前記動作温度に応じて制御する制御手段（９、９Ａ−９Ｃ）とを備えている。
好適な実施形態では、制御手段（９Ａ−９Ｃ）は、前記書き込み動作が開始された後の所定の時間、前記電流ブースト回路（８、８Ａ−８Ｄ）の出力が接続された第１ノード（ＮＬＸ、ＶＣＸ）に加算電流を流し込み、又は前記第１ノード（ＶＣＸ）から接地端子（２９）に減算電流を流し出す電流クランパ回路（９Ａ−９Ｃ）を含む。前記加算電流と前記減算電流の大きさは、前記動作温度に応じて制御される。このような構成は、容量素子（ＣＢＸ）からブースト電流が流れる経路上に存在するスイッチ素子の数を低減し、急速に書き込み電流を立ち上げるために好適である。
書き込み回路のスイッチ素子の数を低減するためには、磁気ランダムアクセスメモリは、前記メモリアレイ（２）の前記書き込み配線に電気的に接続される第２ノード（ＮＬＸ）と、前記第１ノード（ＶＣＸ）と前記第２ノード（ＮＬＸ）の間に接続されたスイッチ素子（ＭＰ８）とを更に具備し、前記定電流源の出力が前記第１ノード（ＶＣＸ）に接続される構成を採用することが好適である。
電流クランパ回路（９Ｃ）は、前記減算電流を前記選択メモリセルの位置に応じて制御するように構成されていることが好適である。この場合、前記減算電流は、前記選択メモリセルの位置が前記定電流源から離れているほど減少されることが好適である。
他の実施形態では、電流ブースト回路（８Ｃ）の前記容量素子（ＣＢＸ）の一方の端子が前記第１ノード（ＶＣＸ）に接続され、他方の端子が前記書き込み動作の開始に応じて電位がプルアップされる第３ノード（ＶＢＸ）に接続されることが好適である。このような構成は、容量素子（ＣＢＸ）の容量値の低減に好適である。
この場合、一実施形態では、前記第３ノード（ＶＢＸ）が、第１スイッチ素子（ＭＰ１）を介して電源端子（２３）に接続され、且つ、第２スイッチ素子（ＭＮ３）を介して接地端子（２２）に接続される。前記書き込み動作が開始されると、前記第１スイッチ素子（ＭＰ１）がオンされ、前記第２スイッチ素子（ＭＮ３）がオフされ、前記書き込み動作が終了すると、前記第１スイッチ素子（ＭＰ１）がオフされ、前記第２スイッチ素子（ＭＮ３）がオンされる。
他の実施形態では、本発明に係る磁気ランダムアクセスメモリは、前記動作温度に依存する制御電圧（ＶＰ）を生成する温度補償電圧生成回路（１３）を更に具備する。前記ブースト電流源（８Ｄ）は、前記ブースト電流を生成するための容量素子として機能する、ドレインに所定の第１電源電圧が供給されたＰＭＯＳトランジスタ（ＭＰ９）と、前記書き込み動作が開始される直前まで前記制御電圧（ＶＰ）を前記ＰＭＯＳトランジスタ（ＭＰ９）のゲートに供給し、前記書き込み動作が開始されたときに、前記制御電圧より高い所定の第２電源電圧を前記ＰＭＯＳトランジスタ（ＭＰ９）のゲートに供給するスイッチ回路（ＭＰ１、ＭＣ１）とを具備する。
本発明により、磁気抵抗素子の温度特性に対応して適切な大きさのブースト電流を発生できる磁気ランダムアクセスメモリが提供される。
以下、添付図面を参照しながら、本発明による磁気ランダムアクセスメモリの実施形態を説明する。添付図面において、同一、対応又は類似の要素は、同一又は対応する符号によって参照されることに留意されたい。
第１の実施形態：
図１３は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリ１の構成を示すブロック図である。磁気ランダムアクセスメモリ１は、メモリアレイ２と、Ｘ側セレクタ３と、Ｙ側セレクタ４とを備えている。メモリアレイ２は、図３に示されている構成を有している。即ち、メモリアレイ２は、Ｘ軸方向に平行に延設された複数の書き込みワード線と、Ｙ軸方向に平行に延設されたビット線とを備えており、書き込みワード線とビット線とが交差する位置には、メモリセルとして使用されるＭＴＪ素子が行列に配置されている。Ｘ側セレクタ３は、書き込みワード線を選択するために使用され、Ｙ側セレクタ４は、ビット線を選択するために使用される。
書き込みワード線及びビット線に書き込み電流ＩＷＸ、ＩＷＹをそれぞれに供給するためにＸ側定電流源回路７とＹ側定電流源回路１０とが設けられている。Ｘ側定電流源回路７と、Ｙ側定電流源回路１０とは、いずれも、出力インピーダンスが大きい定電流源であり、その負荷の影響を受けずに定電流を生成することができるように構成されている。Ｘ側定電流源回路７、Ｙ側定電流源回路１０が発生する定電流の大きさが、最終的に（即ち、書き込み動作の最終段階で）メモリアレイ２に流される書き込み電流の大きさに一致する。
加えて、当該磁気ランダムアクセスメモリ１は、Ｘ側電流ブースト回路８とＸ側電流温度補償回路９とＹ側電流ブースト回路１１とＹ側電流温度補償回路１２と温度補償電圧生成回路１３を備えている。Ｘ側電流ブースト回路８は、Ｘ側定電流源回路７が発生した書き込み電流が流れる経路に存在する負荷容量を充電するブースト電流を発生するために使用される回路である。同様に、Ｙ側電流ブースト回路１１は、Ｙ側定電流源回路１０が発生した書き込み電流が流れる経路に存在する負荷容量を充電するブースト電流を発生するために使用される回路である。Ｘ側電流温度補償回路９及びＹ側電流温度補償回路１２は、それぞれ、Ｘ側電流ブースト回路８、Ｙ側電流ブースト回路１１によって発生されたブースト電流を温度に応答して制御するための回路である。温度補償電圧生成回路１３は、温度に応答して制御電圧ＶＰを発生する回路である。制御電圧ＶＰは、図１８Ａに示されているように、磁気ランダムアクセスメモリ１の動作温度が高いほど高くなる。Ｘ側電流ブースト回路８、Ｙ側電流ブースト回路１１は、この制御電圧ＶＰに応答してブースト電流を制御する。本実施形態の磁気ランダムアクセスメモリのひとつの特徴は、制御電圧ＶＰに応答して、即ち、磁気ランダムアクセスメモリ１の動作温度に応答してブースト電流の大きさが制御されることにある。
図１４は、本実施形態におけるＸ側定電流源回路７とＸ側電流ブースト回路８とＸ側電流温度補償回路９の構成を示すブロック図である；Ｙ側定電流源回路１０とＹ側電流ブースト回路１１とＹ側電流温度補償回路１２の構成は、それぞれ、Ｘ側定電流源回路７とＸ側電流ブースト回路８とＸ側電流温度補償回路９と同様である。
Ｘ側定電流源回路７は、定電流ＩＣＸを生成する定電流源であり、ＰＭＯＳトランジスタＭＰ４、ＭＰ５と、電源電圧Ｖｄｄが供給されている電源端子２５とを備えている。ＰＭＯＳトランジスタＭＰ４、ＭＰ５は、Ｘ側セレクタ３の入力に接続されているノードＮＬＸと電源端子２５の間に直列に接続されている。ＰＭＯＳトランジスタＭＰ４のゲートには、温度補償電圧生成回路１３によって生成された制御電圧ＶＰが供給され、ＰＭＯＳトランジスタＭＰ５のゲートには、インバータ２４を介してライトイネーブル信号ＷＥＮＸが供給されている。このように構成されたＸ側定電流源回路７は、ライトイネーブル信号ＷＥＮＸがＨｉｇｈレベルにプルアップされると、制御電圧ＶＰに応じた大きさの定電流ＩＣＸを生成する。
Ｘ側電流ブースト回路８は、ブースト電流ＩＢＸを生成する回路であり、ＰＭＯＳトランジスタＭＰ１、キャパシタＣＢＸ、接地端子２２、及びブースト用電源電圧Ｖｂｓｔが供給されている電源端子２３を備えている。キャパシタＣＢＸは、ノードＶＢＸと接地端子２２の間に接続されており、ＰＭＯＳトランジスタＭＰ１は、ノードＶＢＸと電源端子２３の間に接続されている。ＰＭＯＳトランジスタＭＰ１のゲートには、ブースト信号ＶＢＳＴＸが供給されている。ＰＭＯＳトランジスタＭＰ１は、ブースト信号ＶＢＳＴＸに応じてキャパシタＣＢＸを電源端子２３に電気的に接続し、又は電源端子２３から切り離す。キャパシタＣＢＸが電源端子２３に接続されると、キャパシタＣＢＸに電源電圧Ｖｂｓｔが充電される。即ち、電源電圧Ｖｂｓｔは、コンデンサＣＢＸを充電するために使用される電源電圧である。キャパシタＣＢＸに蓄積された電荷が、ブースト電流ＩＢＸを生成するために使用される。
ブースト用電源電圧Ｖｂｓｔは、他の電源電圧Ｖｄｄと独立に生成されることが好ましい。このような構成は、キャパシタＣＢＸに蓄積される電荷量に対する、特に書き込み時に発生しうる電源電圧Ｖｄｄの変動の影響を抑制するために好適である。
Ｘ側電流ブースト回路８のノードＶＢＸと、ノードＮＬＸの間には、ＰＭＯＳトランジスタＭＰ２、ＭＰ３が直列に接続されている。ＰＭＯＳトランジスタＭＰ２のゲートには温度補償電圧生成回路１３から制御電圧ＶＰが供給されており、ＰＭＯＳトランジスタＭＰ２は、温度に応じてブースト電流ＩＢＸを制御するＸ側電流温度補償回路９として機能する。ＰＭＯＳトランジスタＭＰ３には、インバータ２１を介してブースト信号ＶＢＳＴＸが供給されている。ＰＭＯＳトランジスタＭＰ３は、ブースト信号ＶＢＳＴＸに応答してブースト電流ＩＢＸを出力し、又は、遮断する。
ブーストスタンバイ時には（即ち、ブースト信号ＶＢＳＴＸがＬｏｗレベルである状態では）、ＰＭＯＳトランジスタＭＰ１がオン、ＰＭＯＳトランジスタＭＰ３がオフされるため、キャパシタＣＢＸに電荷ＱＢＸ（＝Ｃ・Ｖｂｓｔ）が蓄積される：ここで、Ｃは、キャパシタＣＢＸの容量である。電流ブーストが許可されると（即ち、ブースト信号ＶＢＳＴＸがＨｉｇｈレベルにプルアップされると）、ＰＭＯＳトランジスタＭＰ１がオフ、ＰＭＯＳトランジスタＭＰ３がオンされるため、キャパシタＣＢＸに蓄積された電荷がノードＮＬＸに放出され、これにより、ブースト電流ＩＢＸが瞬時的に生成される。このブースト電流ＩＢＸの大きさは、Ｘ側電流温度補償回路９によって（即ち、ＰＭＯＳトランジスタＭＰ２によって）制御電圧ＶＰに応じて制御される。
Ｘ側定電流源回路７によって生成される定電流ＩＣＸと、Ｘ側電流ブースト回路８によって生成されるブースト電流ＩＢＸとが、いずれも、制御電圧ＶＰに応じて制御されることに留意されたい。上述のとおり、制御電圧ＶＰは、磁気ランダムアクセスメモリ１の動作温度に応じて生成される電圧であり、従って、定電流ＩＣＸとブースト電流ＩＢＸは、同一の温度依存性を有している；即ち、定電流ＩＣＸとブースト電流ＩＢＸは、図１８Ｂに示されているように、いずれも、温度の上昇と共に減少し、温度の低下と共に増大する。
図１５は、キャパシタＣＢＸの構成の例を示している。一実施形態では、キャパシタＣＢＸは、ＭＯＳトランジスタのゲート容量で構成される。具体的には、基板５１にＰウェル５２が形成され、そのＰウェル５２にＮ＋ドレイン領域５３が形成される。Ｐウェル５２の上方には、ゲート酸化膜５５によってＰウェル５２から絶縁されたゲート電極５４が形成されている。ゲート電極５４がノードＶＢＸに接続され、Ｎ＋ドレイン領域５３が接地端子２２に接続される。このように形成されたキャパシタＣＢＸの容量は、ゲート電極５４の面積で定まる。
図１６Ａは、温度補償電圧生成回路１３の構成の例を示している。一実施形態では、温度補償電圧生成回路１３は、基準電圧生成回路４１と電圧変換回路４２とを備えている。基準電圧生成回路４１は、動作温度に応答して基準電圧Ｖｒｅｆを生成する回路であり、典型的には、バンドギャップリファレンス回路が基準電圧生成回路４１として使用される。一実施形態では、基準電圧生成回路４１は、ダイオードＤ０〜Ｄ２と、抵抗Ｒ１、Ｒ２と、ＮＭＯＳトランジスタ４３、４４と、ＰＭＯＳトランジスタ４５〜４７から構成されている。電圧変換回路４２は、基準電圧Ｖｒｅｆを制御電圧ＶＰに変換する回路であり、抵抗Ｒ３、Ｒ４及びオペアンプ４８を備えている。このような温度補償電圧生成回路１３の構成によれば、下記式（１）で表される制御電圧ＶＰが生成される：
ＶＰ＝（１＋Ｒ４／Ｒ３）Ｖ０
−（Ｒ４／Ｒ３）｛ＶＦ＋（ｋＢＴ／ｑ）・（Ｒ２／Ｒ１）ｌｎ（Ｎ）｝． ・・・（１）
ここで、ＶＦはダイオードＤ２の接合電位であり、Ｎは、ダイオードＤ０、Ｄ１のＰＮ接合の面積比であり、ｋＢはボルツマン定数であり、ｑは、電気素量である。制御電圧ＶＰの温度依存性は、抵抗Ｒ１〜Ｒ４、Ｎ、及びオペアンプ４８の正転入力に供給される電圧Ｖ０の値によって制御可能である。
温度補償電圧生成回路１３は、他の構成を採用することも可能である。例えば、図１６Ｂに示されているように、ダイオードＤ０〜Ｄ２の代わりにダイオード接続されたＰＮＰバイポーラトランジスタＱ０〜Ｑ２が組み込まれた基準電圧生成回路４１Ａを使用することも可能である。図１７Ａは、ダイオードＤ０〜Ｄ２の典型的な構造を示しており、図１７Ｂは、ＰＮＰバイポーラトランジスタＱ０〜Ｑ２の典型的な構造を示している。図１７Ａに示されているように、ダイオードＤ０〜Ｄ２は、典型的には、基板５１に形成されたＮウェル６１と、Ｎウェル６１に形成されたＰ＋拡散領域６２、Ｎ＋拡散領域６３で構成される。一方、ＰＮＰバイポーラトランジスタＱ０〜Ｑ２は、図１７Ｂに示されているように、基板５１に形成されたＮウェル６４と、Ｎウェル６４に形成されたＰ＋拡散領域６５、Ｎ＋拡散領域６６とで構成される。図１７Ａ、図１７Ｂから理解されるように、ダイオードＤ０〜Ｄ２とＰＮＰバイポーラトランジスタＱ０〜Ｑ２とは実質的に同じ構造を有しており、それらを区別することには技術的な意味はないことに留意されたい。
また、図１６Ｃに示されているように、アンプ型の基準電圧生成回路４１Ｂが使用されることが可能である。図１６Ｂ、図１６Ｃのいずれの構成でも、制御電圧ＶＰは、式（１）で表される。
更に図１６Ｄに示されているように、他の構成の電圧変換回路４２Ａが使用されることも可能である。図１６Ｄに示されている温度補償電圧生成回路１３では、下記式（２）で表される制御電圧ＶＰが生成される：
ＶＰ＝１／［（１＋Ｒ４／Ｒ３）｛ＶＦ＋（ｋＢＴ／ｑ）・（Ｒ２／Ｒ１）ｌｎ（Ｎ）｝］．
・・・（２）
続いて、本実施形態の磁気ランダムアクセスメモリ１の書き込み動作を説明する。以下では、Ｘ側定電流源回路７とＸ側電流ブースト回路８とＸ側電流温度補償回路９の動作が説明されるが、Ｙ側定電流源回路１０とＹ側電流ブースト回路１１とＹ側電流温度補償回路１２も同様の動作を行う。
図１９に示されているように、初期状態では、ライトイネーブル信号ＷＥＮＸとブースト信号ＶＢＳＴＸとがＬｏｗレベルに設定される。この状態では、ＰＭＯＳトランジスタＭＰ１がオンされ、ＰＭＯＳトランジスタＭＰ３がオフされ、従って、ノードＶＢＸの電位は、概ねＶｂｓｔに等しい。キャパシタＣＢＸは、電源電圧Ｖｂｓｔによって充電される。
時刻ｔ１においてライトイネーブル信号ＷＥＮＸとブースト信号ＶＢＳＴＸとがＬｏｗレベルからＨｉｇｈレベルにプルアップされると、ＰＭＯＳトランジスタＭＰ１がオフされ、ＰＭＯＳトランジスタＭＰ３がオンされる。ライトイネーブル信号ＷＥＮＸとブースト信号ＶＢＳＴＸのプルアップの瞬間では、ノードＶＢＸの電位は、概ねＶｂｓｔに等しく、且つ、ノードＮＬＸの電位は、それ以下の電位、例えば、接地電位Ｇｎｄであるため、キャパシタＣＢＸに蓄積された電荷ＱＢＸがノードＮＬＸに流れ込んでブースト電流ＩＢＸが発生する。このブースト電流ＩＢＸは、数ｎｓｅｃの間流れ続け、ノードＮＬＸの寄生容量ＣＬＸ、及び選択書き込みワード線の寄生容量を充電する。ノードＶＢＸの電位が、ノードＮＬＸ及び選択書き込みワード線の電位に等しくなると、ブースト電流ＩＢＸの流れが止まる。ブースト信号ＶＢＳＴＸがオンの間、ノードＶＢＸの電位は、元の電位ＶｂｓｔからΔＶＢＳＴだけ低下し、逆に、ノードＮＬＸ及び選択書き込みワード線の電位は、接地電位からＶｂｓｔ−ΔＶＢＳＴまで上昇する。
時刻ｔ１’においてブースト信号ＶＢＳＴＸがＨｉｇｈレベルからＬｏｗレベルにプルダウンされると、ＰＭＯＳトランジスタＭＰ３がオフされ、ブースト電流ＩＢＸは流れなくなる。一方、ＰＭＯＳトランジスタＭＰ１がオンされるため、キャパシタＣＢＸの充電が始まる。ノードＶＢＸの電位もキャパシタＣＢＸの充電によって上昇する。ＰＭＯＳトランジスタＭＰ１はスイッチとして機能するため、充電に必要な時間は１ｎｓ以下である。
時刻ｔ１”においてライトイネーブル信号ＷＥＮＸがＬｏｗレベルにプルダウンされると、Ｘ側定電流源回路７は、定電流ＩＣＸの生成を停止し、これにより、書き込み動作が完了する。
本実施形態の磁気ランダムアクセスメモリ１では、ブースト電流ＩＢＸによって寄生容量を急速に充電することができるため、電流波形の鈍りが減少する。仮に、Ｘ側定電流源回路７単独で書き込み電流を生成すると、Ｘ側定電流源回路７によって生成される定電流ＩＣＸが寄生容量の充電に使用されるため、配線に実際に流れる電流の立ち上がりがなまってしまう。しかし、Ｘ側電流ブースト回路８を使用する本実施形態の磁気ランダムアクセスメモリ１は、このような問題を回避できる。キャパシタＣＢＸの容量を適正に設計すれば、図１９の最下段に図示されているように、実際にセルアレイに流れる電流ＩＷＸ（＝ＩＣＸ＋ＩＢＸ）を短時間（典型的には、２ｎｓｅｃ程度）で立ち上げることができる。そのため、書き込みは高速に完了し、且つ、消費電力の増大が防がれる。
加えて、本実施形態の磁気ランダムアクセスメモリでは、定電流ＩＣＸに加えてブースト電流ＩＢＸが動作温度に依存して制御されるため、実際にメモリアレイ２に流される書き込み電流ＩＷＸの温度特性を、一層に理想的な温度依存性に近づけることができる。仮にブースト電流ＩＢＸが温度に依存せずに一定であると、実際にメモリアレイ２に流される書き込み電流ＩＷＸに対するブースト電流ＩＢＸの割合が温度変化によって変化する。これは、書き込み電流ＩＷＸに理想的な温度依存性を与えることを阻害する。本実施形態の磁気ランダムアクセスメモリでは、例えば定電流ＩＣＸの低減に応じてブースト電流ＩＢＸが低減され、これにより、実際にメモリアレイ２に流される書き込み電流ＩＷＸを、メモリセルの磁化を反転させるのに必要な電流（磁化反転電流）の温度変化に追従させることができる。
例えば図２０Ａに示されているように、従来型メモリセルが使用される場合には、半選択メモリセルの磁化反転電流（ａ）、及び選択メモリセルの磁化反転電流（ｂ）は、いずれも、動作温度の上昇と共に減少する。しかし、定電流ＩＣＸに加えてブースト電流ＩＢＸも動作温度に依存して制御可能である本実施形態の磁気ランダムアクセスメモリは、実際にメモリアレイ２に流れる書き込み電流ＩＷＸを、動作温度に関らず、半選択メモリセルの磁化反転電流（ａ）、及び選択メモリセルの磁化反転電流（ｂ）の間の適切な電流値に設定することができる。これは、書き込み電流マージンを増大させ、誤書き込みが発生する確率を減少させる。
一方、トグル型メモリセルが使用される場合には、図２０Ｂに示されているように、選択セルの磁化飽和電流（ａ）、及び磁化反転電流（ｂ）は、いずれも、動作温度の上昇と共に減少する。しかし、定電流ＩＣＸに加えてブースト電流ＩＢＸも動作温度に依存して制御可能である本実施形態の磁気ランダムアクセスメモリは、実際にメモリアレイ２に流れる書き込み電流ＩＷＸを、動作温度に関らず、選択セルの磁化飽和電流（ａ）、及び磁化反転電流（ｂ）の間の適切な電流値に設定することができる。これは、書き込み電流マージンを増大させ、誤書き込みが発生する確率を減少させる。
図２１は、本実施形態の磁気ランダムアクセスメモリの書き込み電流の温度依存性を測定した結果を示すグラフである。温度上昇と共に、メモリセルの磁化反転電流は減少するが、メモリセルの磁化反転電流の減少と共に、書き込み電流もそれに追従して減少する。この結果、書き込み電流は、及び選択メモリセルの磁化反転電流よりも大きく、半選択メモリセルの磁化反転電流よりも小さい、ほぼ中間の電流値に維持される。そのため、本実施形態の磁気ランダムアクセスメモリは、動作温度が変化しても大きな書き込み電流マージンを提供することができ、誤書き込みが発生する確率を減少させることができる。書き込み電流の値は、選択セルの磁化が反転する電流の１．０〜２．０倍が妥当である。メモリセルの磁化反転電流の温度依存性は、それを構成する磁性体の材料の特性に依存するが、典型的には、−０．０１％〜−０．５％／℃の範囲にある。したがって、書き込み電流は、−０．０１％〜−０．５％／℃の温度依存性を有するように生成されることが好ましい。
図１９に示されているように、キャパシタＣＢＸが放電された後の再充電（ブーストプリチャージ）は、書き込み動作の間に行われる。これは、連続的に書き込み動作を行うために好適である。図２２は、連続書き込み（バーストライト）が行われる場合の本実施形態の磁気ランダムアクセスメモリの動作を示すタイミングチャートである。時刻ｔ１において１回目の書き込み動作が開始され、ブースト信号ＶＢＸＴＸとライトイネーブル信号ＷＥＮＸがＨｉｇｈレベルにプルアップされる。時刻ｔ１’においてブースト信号ＶＢＸＴＸがＬｏｗレベルにプルダウンされると、ブースト電流ＩＢＸは遮断され、コンデンサＣＢＸの再充電が開始される。時刻ｔ１”においてライトイネーブル信号ＷＥＮＸがＬｏｗレベルにプルダウンされると、書き込み電流が遮断され、１回目の書き込み動作が終了する。引き続き時刻ｔ２において、２回目の書き込みが開始されるが、時刻ｔ２では既にコンデンサＣＢＸの充電は完了している。従って、Ｘ側電流ブースト回路８は、ブースト電流ＩＢＸを即座に流すことができる。同様に、時刻ｔ３、ｔ４、ｔ５において開始される３回目、４回目、５回目の書き込み動作についても、その書き込み動作の前にコンデンサＣＢＸの充電は完了しており、ブースト電流ＩＢＸを即座に流すことができる。
本実施形態において、ブースト用電源電圧Ｖｂｓｔが、温度に依存するように生成されることも可能である。この場合、温度の上昇と共に、ブースト用電源電圧Ｖｂｓｔは低下される。例えば、図１６Ａ乃至１６Ｄに図示されているような温度に依存して電圧を生成する温度補償電圧生成回路により、温度に依存するようにブースト用電源電圧Ｖｂｓｔを生成することが可能である。
また、本実施形態において、ブースト用電源電圧Ｖｂｓｔが、電源電圧Ｖｄｄに一致するように生成されることも可能である。これは、回路構成及びレイアウト構成を単純にし、回路面積及びピン数を減少させるために好適である。
第２の実施形態：
図２３は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリ１Ａの構成を示すブロック図である。第２の実施形態に係る磁気ランダムアクセスメモリは、図１３に図示されている構成と類似の構成を有しているが、Ｘ側電流温度補償回路９、Ｙ側電流温度補償回路１２の代わりにＸ側電流クランパ回路９Ａ、Ｙ側電流クランパ回路１２Ａを備えている点で相違している。Ｘ側電流クランパ回路９Ａは、磁気ランダムアクセスメモリ１Ａの動作温度に応じてＸ側電流ブースト回路８から出力されるブースト電流から過剰分を除去し、又は不足分をブースト電流に追加するためのものである。同様に、Ｙ側電流クランパ回路１２Ａは、動作温度に応じてＹ側電流ブースト回路１１から出力されるブースト電流から過剰分を除去し、又は不足分をブースト電流に追加するためのものである。過剰分の除去、及び不足分の追加は、磁気ランダムアクセスメモリ１Ａの動作温度に応答して行われる。動作温度に応答した過剰分の除去、及び不足分の追加を行うために、本実施形態では、温度補償電圧生成回路１３Ａが、３つの制御電圧ＶＰ０、ＶＰ１、ＶＰ２を生成するように構成される。Ｘ側定電流源回路７、及びＹ側定電流源回路１０は、制御電圧ＶＰ０に応答して定電流を生成する。一方、Ｘ側電流クランパ回路９Ａ及びＹ側電流クランパ回路１２Ａは、制御電圧ＶＰ１、ＶＰ２に応答して、ブースト電流の過剰分の除去、及び不足分の追加を行う。
図２４は、本実施形態におけるＸ側定電流源回路７とＸ側電流ブースト回路８とＸ側電流クランパ回路９Ａの構成を示すブロック図である；Ｙ側定電流源回路１０とＹ側電流ブースト回路１１とＹ側電流クランパ回路１２Ａの構成は、それぞれ、Ｘ側定電流源回路７とＸ側電流ブースト回路８とＸ側電流クランパ回路９Ａと同様である。
Ｘ側定電流源回路７とＸ側電流ブースト回路８の構成は、ほぼ、第１の実施形態で説明されている通りである。Ｘ側定電流源回路７は、電源電圧Ｖｄｄが供給されている電源端子２５と、ＰＭＯＳトランジスタＭＰ４、ＭＰ５とを備えている。ＰＭＯＳトランジスタＭＰ４のゲートには、温度補償電圧生成回路１３Ａから制御電圧ＶＰ０が入力されている。制御電圧ＶＰ０は、動作温度の上昇と共に増大するように生成される。Ｘ側定電流源回路７が生成する定電流ＩＣＸは、図２５Ｂに示されているように、制御電圧ＶＰ０の増大と共に、即ち、動作温度の上昇と共に減少する。
図２４に戻り、Ｘ側電流ブースト回路８は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、キャパシタＣＢＸと、ブースト用電源電圧Ｖｂｓｔが供給されている電源端子２３とを備えている。ブーストスタンバイ時（即ち、ブースト信号ＶＢＳＴＸがＬｏｗレベルであるとき）には、キャパシタＣＢＸはブースト用電源電圧Ｖｂｓｔで充電され、電荷ＱＢＸ（＝ＣＢＸ・Ｖｂｓｔ）が蓄積される。ブーストが許可されると（即ち、ブースト信号ＶＢＳＴＸがＨｉｇｈレベルにプルアップされると）、キャパシタＣＢＸに蓄積された電荷ＱＢＸがノードＮＬＸに流れ込みブースト電流ＩＢＸが発生する。本実施形態では、第１の実施形態とは異なりＰＭＯＳトランジスタＭＰ３がノードＶＢＸに直接に接続されているが、このことが動作に本質的な相違をもたらさないことは、当業者には自明である。
Ｘ側電流クランパ回路９Ａは、電流加算回路２６と電流減算回路２７とを備えている。電流減算回路２７は、ブースト電流ＩＢＸのうちの過剰分、即ち、減算電流ＩＲＸをノードＮＬＸに流さずに接地端子２９に流す機能を有している。具体的には、電流減算回路２７は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２と、ＡＮＤ素子ＭＡＮと、遅延素子３１とを備えている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、ノードＮＬＸと接地端子２９の間に直列に接続されている。ＮＭＯＳトランジスタＭＮ１のゲートは、ＡＮＤ素子ＭＡＮの出力に接続されている。ＡＮＤ素子ＭＡＮの正転入力にはライトイネーブル信号ＷＥＮＸが入力され、反転入力には、遅延素子３１を介してライトイネーブル信号ＷＥＮＸが入力される。ＮＭＯＳトランジスタＭＮ２のゲートには、温度補償電圧生成回路１３Ａから制御電圧ＶＰ１が供給されている。
同様に、電流加算回路２６は、ブースト電流ＩＢＸの不足分、即ち、加算電流ＩＡＸをノードＮＬＸに追加的に供給する機能を有している。ＰＭＯＳトランジスタＭＰ６、ＭＰ７と、電源電圧Ｖｄｄが供給されている電源端子２８と、ＮＡＮＤ素子ＭＡＰと、遅延素子３０とを備えている。ＰＭＯＳトランジスタＭＰ６、ＭＰ７は、電源端子２８とノードＮＬＸとの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ７のゲートは、ＮＡＮＤ素子ＭＡＰの出力に接続されている。ＮＡＮＤ素子ＭＡＰの正転入力にはライトイネーブル信号ＷＥＮＸが入力され、反転入力には、遅延素子３０を介してライトイネーブル信号ＷＥＮＸが入力される。ＰＭＯＳトランジスタＭＰ６のゲートには、温度補償電圧生成回路１３Ａから制御電圧ＶＰ２が供給されている。
図２５Ａに示されているように、電流減算回路２７に供給される制御電圧ＶＰ１は、Ｘ側定電流源回路７に供給されている制御電圧ＶＰ０と同様に、動作温度の上昇と共に増大するように生成される。ノードＮＬＸから接地端子２９に流れる減算電流ＩＲＸの大きさは、ＮＭＯＳトランジスタＭＮ２のサイズ及び、そのゲートに供給されている制御電圧ＶＰ１によって定まる。減算電流ＩＲＸは、制御電圧ＶＰ１がＮＭＯＳトランジスタＭＮ２の閾値電圧ＶＴＮを超えている範囲において、制御電圧ＶＰ１の増大と共に増大する。言い換えれば、減算電流ＩＲＸは、動作温度の上昇と共に増大する。
一方、電流加算回路２６に供給される制御電圧ＶＰ２は、制御電圧ＶＰ０、ＶＰ１とは異なり、動作温度の上昇と共に減少するように生成される。電源端子２８からノードＮＬＸに流れ込む加算電流ＩＡＸの大きさは、ＰＭＯＳトランジスタＭＰ６のサイズ及び、そのゲートに供給されている制御電圧ＶＰ２によって定まる。加算電流ＩＲＸは、制御電圧ＶＰ２がＶｄｄ−ＶＴＰよりも低い範囲において、制御電圧ＶＰ２の減少と共に増大する；ここでＶｄｄは電源端子２８に印加されている電源電圧であり、ＶＴＰは、ＰＭＯＳトランジスタＭＰ６の閾値電圧（の絶対値）である。言い換えれば、加算電流ＩＡＸは、動作温度の上昇と共に減少する。
ノードＮＬＸに最終的に流れ込むブースト電流ＩＢＸ’は、Ｘ側電流ブースト回路８が出力するブースト電流ＩＢＸから減算電流ＩＲＸを減じ、且つ、加算電流ＩＢＸを加えたものである；即ち
ＩＢＸ’＝ＩＢＸ−ＩＲＸ＋ＩＡＸ． ・・・（３）
このブースト電流ＩＢＸ’は、図２５Ｂに示されているように、動作温度の上昇と共に減少する。この結果、本実施形態の磁気ランダムアクセスメモリ１Ａは、実際にメモリアレイ２に流される書き込み電流ＩＷＸの温度特性を、一層に理想的な温度依存性に近づけることができる。
室温におけるＸ側電流クランパ回路９Ａの消費電力を小さくするためには、図２５Ａに示されているように、室温での制御電圧ＶＰ１は、ＮＭＯＳトランジスタＭＮ２の閾値電圧ＶＴＮに近い値に設定することが有効である。これにより、動作温度が室温以下であるときの減算電流ＩＲＸをゼロにすることが可能であり、消費電力の節約に繋がる。同様に、室温での制御電圧ＶＰ２は、Ｖｄｄ−ＶＴＰに近い値に設定することが有効である。これにより、動作温度が室温以上であるときの加算電流ＩＲＸをゼロにすることができる。
Ｘ側電流クランパ回路９Ａは、Ｘ側電流ブースト回路８がブースト電流ＩＢＸを出力している書き込み動作の初期段階でのみ選択的に動作するように構成されている。Ｘ側電流クランパ回路９Ａが書き込み動作の最初から最後まで継続的に動作することは、ブースト電流ＩＢＸが停止した後も加算電流ＩＡＸ、又は減算電流ＩＲＸが流れることになり、メモリアレイ２に供給されるブースト電流ＩＢＸ’の制御という観点では好適でない。具体的には、Ｘ側電流クランパ回路９Ａの動作時間は、ＮＭＯＳトランジスタＭＮ１又はＰＭＯＳトランジスタＭＰ７がオンしている時間、即ち、遅延素子３０、３１の遅延時間Δｔで定まる。Ｘ側電流クランパ回路９Ａは、ライトイネーブル信号ＷＥＮＸが活性化された後、遅延時間Ｔの時間だけ、加算電流ＩＡＸ、又は減算電流ＩＲＸを流す。
図２６Ａ及び図２６Ｂは、それぞれ、動作温度が高い場合、及び低い場合における本実施形態の磁気ランダムアクセスメモリ１Ａの動作を示すタイミングチャートである。図２６Ａ及び図２６Ｂには、Ｘ側定電流源回路７とＸ側電流ブースト回路８とＸ側電流クランパ回路９Ａの動作のみが図示されているが、Ｙ側定電流源回路１０とＹ側電流ブースト回路１１とＹ側電流クランパ回路１２Ａの動作は、それぞれ、Ｘ側定電流源回路７とＸ側電流ブースト回路８とＸ側電流クランパ回路９Ａと同様である
図２６Ａを参照して、時刻ｔ１においてライトイネーブル信号ＷＥＮＸとブースト信号ＢＳＴＸがＨｉｇｈレベルにプルアップされると、Ｘ側電流ブースト回路８においてＰＭＯＳトランジスタＭＰ１がオフし、ＰＭＯＳトランジスタＭＰ３がオンする。時刻ｔ１の直前におけるノードＶＢＸの電位は、ほぼＶｂｓｔであり、ノードＮＬＸと選択書き込みワード線の電位はこれ以下の電位、例えば接地電位であるため、キャパシタＣＢＸに蓄積された電荷がノードＮＬＸに流れ込み、ブースト電流ＩＢＸが発生する。
一方、ライトイネーブル信号ＷＥＮＸがプルアップされることにより、Ｘ側電流クランパ回路９Ａも活性化され、その動作を開始する。動作時間は、遅延素子３０、３１の遅延時間Δｔで定まる。ライトイネーブル信号ＷＥＮＸがプルアップの後、時間Δｔの間だけＮＭＯＳトランジスタＭＮ１は活性化され、これにより、減算電流ＩＲＸが流れる。減算電流ＩＲＸの大きさは、ＮＭＯＳトランジスタＭＮ２のゲートに供給されている制御電圧ＶＰ１に応じて定まる。制御電圧ＶＰ１は、動作温度の上昇とともに増加するから、減算電流ＩＲＸも、動作温度の上昇とともに増加する。一方、動作温度が高い場合には、ＰＭＯＳトランジスタＭＰ６のゲートには充分に高い制御電圧ＶＰ２が供給されるため、加算電流ＩＡＸはほぼゼロである。言い換えれば、電流加算回路２６は動作しない。このため、最終的に生成されるブースト電流ＩＢＸ’は、動作温度の上昇と共に減少する。動作温度が高い場合には、最終的に生成されるブースト電流ＩＢＸ’は、Ｘ側電流ブースト回路８が生成するブースト電流ＩＢＸから減算電流ＩＲＸを減じたものであることに留意されたい。
時刻ｔ１’においてブースト信号ＶＢＳＴＸがＬｏｗレベルにプルダウンされると、Ｘ側電流ブースト回路８のＰＭＯＳトランジスタＭＰ３がオフし、ブースト電流ＩＢＸは流れなくなる。一方、ＰＭＯＳトランジスタＭＰ１がオンするため、キャパシタＣＢＸの充電が開始される。キャパシタＣＢＸの充電により、ノードＶＢＸの電位は上昇する。ＰＭＯＳトランジスタＭＰ１はスイッチとして機能するため、充電に必要な時間は、１ｎｓ以下である。
このような動作によれば、定電流ＩＣＸとブースト電流ＩＢＸ’の両方を、動作温度の上昇とともに減少させることができる。従って、本実施形態では、実際にメモリアレイ２に流される書き込み電流ＩＷＸ（＝ＩＣＸ＋ＩＢＸ’）を、メモリセルの温度特性に適合した理想的な温度依存性を有するように生成することができる。
一方、動作温度が低い場合も同様である。図２６Ｂを参照して、時刻ｔ１においてライトイネーブル信号ＷＥＮＸとブースト信号ＢＳＴＸがＨｉｇｈレベルにプルアップされると、Ｘ側電流ブースト回路８においてＰＭＯＳトランジスタＭＰ１がオフし、ＰＭＯＳトランジスタＭＰ３がオンする。時刻ｔ１の直前におけるノードＶＢＸの電位は、ほぼＶｂｓｔであり、ノードＮＬＸと選択書き込みワード線の電位はこれ以下の電位、例えば接地電位であるため、キャパシタＣＢＸに蓄積された電荷がノードＮＬＸに流れ込み、ブースト電流ＩＢＸが発生する。
一方、ライトイネーブル信号ＷＥＮＸがプルアップされることにより、Ｘ側電流クランパ回路９Ａも活性化され、その動作を開始する。動作時間は、遅延素子３０、３１の遅延時間Δｔで定まる。ライトイネーブル信号ＷＥＮＸがプルアップの後、時間Δｔの間だけＰＭＯＳトランジスタＭＰ７は活性化され、これにより、加算電流ＩＡＸが流れる。加算電流ＩＡＸの大きさは、ＰＭＯＳトランジスタＭＰ６のゲートに供給されている制御電圧ＶＰ２に応じて定まる。制御電圧ＶＰ２は、動作温度の低下とともに増大するから、加算電流ＩＡＸも、動作温度の低下とともに増加する。一方、動作温度が低い場合には、ＮＭＯＳトランジスタＭＮ２のゲートには充分に低い制御電圧ＶＰ１が供給されるため、減算電流ＩＲＸはほぼゼロである。言い換えれば、電流減算回路２７は動作しない。このため、最終的に生成されるブースト電流ＩＢＸ’は、動作温度の低下と共に増加する。動作温度が低い場合には、最終的に生成されるブースト電流ＩＢＸ’は、Ｘ側電流ブースト回路８が生成するブースト電流ＩＢＸと加算電流ＩＡＸの和であることに留意されたい。
時刻ｔ１’においてブースト信号ＶＢＳＴＸがＬｏｗレベルにプルダウンされると、Ｘ側電流ブースト回路８のＰＭＯＳトランジスタＭＰ３がオフし、ブースト電流ＩＢＸは流れなくなる。一方、ＰＭＯＳトランジスタＭＰ１がオンするため、キャパシタＣＢＸの充電が開始される。キャパシタＣＢＸの充電により、ノードＶＢＸの電位は上昇する。ＰＭＯＳトランジスタＭＰ１はスイッチとして機能するため、充電に必要な時間は、１ｎｓ以下である。
このような動作によれば、定電流ＩＣＸとブースト電流ＩＢＸ’の両方を、動作温度の低下とともに増加させることができる。従って、本実施形態では、実際にメモリアレイ２に流される書き込み電流ＩＷＸ（＝ＩＣＸ＋ＩＢＸ’）を、メモリセルの温度特性に適合した理想的な温度依存性を有するように生成することができる。
本実施形態の磁気ランダムアクセスメモリ１Ａのもう一つの利点は、書き込み電流（即ち、ワード線電流、ビット線電流）の立ち上がり時間を短縮することができる点である。ワード線電流、ビット線電流の立ち上がり時間の短縮は、ライトサイクル時間の短縮のために重要である。図２７は、一のライトサイクルにおける、動作時間の配分を示している。磁気ランダムアクセスメモリでは、ライトイネーブル信号ＷＥが活性化されている間に、ワード線電流ＩＷＸ、ビット線電流ＩＢＸを順次に流す必要がある。例えば、１００ＭＨｚで書き込み動作を行うというスペックを満足するためには、ライトサイクル（即ち、ライトイネーブル信号ＷＥが活性化されている時間）は、１０ｎｓ以下である必要がある。一のライトサイクルは、ワード線電流スタンバイ時間Ｔ１、ワード線電流立ち上がり時間Ｔ２、ワード線電流安定化時間Ｔ３、ビット線電流立ち上がり時間Ｔ４、ワード線電流／ビット線電流維持時間Ｔ５、及びビット線電流維持時間Ｔ６、ビット線電流立ち下げ時間Ｔ７で構成される。時間Ｔ１、Ｔ３、Ｔ６、Ｔ７は、１ｎｓ程度で充分であり、時間Ｔ５は、２ｎｓ程度が必要である。従って時間Ｔ１〜Ｔ７の総和を１０ｎｓ以下に抑えるためには、ワード線電流、及びビット線電流の立ち上がり時間を２ｎｓ以下に抑える必要がある。
第１の実施形態の磁気ランダムアクセスメモリ１では、キャパシタＣＢＸとノードＮＬＸの間に２つのＰＭＯＳトランジスタが直列に接続されているのに対し、第２の実施形態の磁気ランダムアクセスメモリ１Ａでは、キャパシタＣＢＸとノードＮＬＸの間に１つのＰＭＯＳトランジスタしか接続されていない。これは、書き込み電流の立ち上がり時間Ｔ２、Ｔ４を有効に短縮する。
図２８は、本実施形態の磁気ランダムアクセスメモリ１Ａにおける書き込み電流の立ち上がり時間のシミュレーション結果を示すグラフである。シミュレーションは、メモリアレイ２が寄生抵抗１００Ω、寄生容量１０ｐＦを有する大規模アレイであるという条件の下で行われている。書き込み電流値は２．５ｍＡ、５．０ｍＡ、１０ｍＡから選択されており、書き込み対象の小アレイとしては、書き込みに使用される定電流源に最も近いものと遠いものとが選択されている。いずれの場合でも、書き込み電流の立ち上がり時間は２ｎｓ以下であり、書き込み電流が２．５ｍＡ、５．０ｍＡである場合には、１ｎｓ以下の立ち上がり時間を達成できる。これは、１００ＭＨｚ以上の高速書き込みを実現できることを意味している。
また、第１の実施形態と同様に、キャパシタＣＢＸが書き込み動作の間に再充電されるから、本実施形態でも連続書き込みを容易に達成できることは当業者には理解されよう。
本実施形態においても、ブースト用電源電圧Ｖｂｓｔは、他の電源電圧Ｖｄｄと独立に生成されることが好ましい。このような構成は、キャパシタＣＢＸに蓄積される電荷量に対する、特に書き込み時に発生しうる電源電圧Ｖｄｄの変動の影響を抑制するために好適である。この場合、ブースト用電源電圧Ｖｂｓｔが、温度に依存するように生成されることも可能である。この場合、温度の上昇と共に、ブースト用電源電圧Ｖｂｓｔは低下される。例えば、図１６Ａ乃至１６Ｄに図示されているような温度に依存して電圧を生成する温度補償電圧生成回路により、温度に依存するようにブースト用電源電圧Ｖｂｓｔを生成することが可能である。
また、本実施形態において、ブースト用電源電圧Ｖｂｓｔが、電源電圧Ｖｄｄに一致するように生成されることも可能である。これは、回路構成及びレイアウト構成を単純にし、回路面積及びピン数を減少させるために好適である。
第３の実施形態：
図２４に図示されている第２の実施形態の磁気ランダムアクセスメモリ１Ａにおいて、書き込み動作の開始時にライトイネーブル信号ＷＥＮＸとブースト信号ＶＢＳＴＸが同一のタイミングでプルアップされる場合には、Ｘ側電流ブースト回路８のＰＭＯＳトランジスタＭＰ３と、Ｘ側定電流源回路７のＰＭＯＳトランジスタＭＰ５の機能を、一のＰＭＯＳトランジスタで実現することができる。
より具体的には、第３の実施形態の磁気ランダムアクセスメモリ１Ｂでは、図２９に図示されているように、図２４のＰＭＯＳトランジスタＭＰ３、ＭＰ５の機能が、ＰＭＯＳトランジスタＭＰ８で実現されている。これに伴い、Ｘ側定電流源回路７Ａ、及びＸ側電流ブースト回路８Ａからは、それぞれ、ＰＭＯＳトランジスタＭＰ３、ＭＰ５が取り除かれている。Ｘ側定電流源回路７Ａ、及びＸ側電流ブースト回路８Ａの出力は、ノードＶＣＸに接続されている。言い換えれば、キャパシタＣＢＸ及びＰＭＯＳトランジスタＭＰ４は、直接にノードＶＣＸに接続されている。加えて、Ｘ側電流クランパ回路９Ａの電流加算回路２６と電流減算回路２７も、ノードＶＣＸに接続される。そのノードＶＣＸは、ＰＭＯＳトランジスタＭＰ８を介して、ノードＮＬＸに接続されている。ノードＮＬＸは、Ｘ側セレクタ３を介して書き込みワード線に接続されているノードであることに留意されたい。ビット線に書き込み電流ＩＷＹを供給するＹ側定電流源回路、及びＹ側電流ブースト回路も同様に構成される。
図３０は、本実施形態の磁気ランダムアクセスメモリ１Ｂの動作を示すタイミングチャートである。図３０のタイミングチャートは、動作温度が高い場合（即ち、電流減算回路２７のみが動作する場合）の磁気ランダムアクセスメモリ１Ｂの動作を示しているが、動作温度が低い場合の動作も、電流加算回路２６のみが動作することを除けば同様である。また、Ｙ側定電流源回路、及びＹ側電流ブースト回路も同様に動作することに留意されたい。
図３０を参照して、時刻ｔ１においてライトイネーブル信号ＷＥＮＸとブースト信号ＢＳＴＸがＨｉｇｈレベルにプルアップされると、Ｘ側電流ブースト回路８においてＰＭＯＳトランジスタＭＰ１がオフし、ＰＭＯＳトランジスタＭＰ８がオンする。時刻ｔ１の直前におけるノードＶＢＸの電位は、ほぼＶｂｓｔであり、ノードＮＬＸと選択書き込みワード線の電位はこれ以下の電位、例えば接地電位であるため、キャパシタＣＢＸに蓄積された電荷がノードＮＬＸに流れ込み、ブースト電流ＩＢＸが発生する。
一方、ライトイネーブル信号ＷＥＮＸがプルアップされることにより、Ｘ側電流クランパ回路９Ａも活性化され、その動作を開始する。動作時間は、遅延素子３０、３１の遅延時間Δｔで定まる。ライトイネーブル信号ＷＥＮＸがプルアップされた後、時間Δｔの間だけＮＭＯＳトランジスタＭＮ１は活性化され、これにより、減算電流ＩＲＸが流れる。減算電流ＩＲＸの大きさは、ＮＭＯＳトランジスタＭＮ２のゲートに供給されている制御電圧ＶＰ１に応じて定まる。制御電圧ＶＰ１は、動作温度の上昇とともに増加するから、減算電流ＩＲＸも、動作温度の上昇とともに増加する。このため、最終的に生成されるブースト電流ＩＢＸ’は、動作温度の上昇と共に減少する。
時刻ｔ１’においてライトイネーブル信号ＷＥＮＸがＬｏｗレベルにプルダウンされると、ＰＭＯＳトランジスタＭＰ８がオフし、書き込み電流ＩＷＸが流れなくなる。一方、ＰＭＯＳトランジスタＭＰ１がオンするため、キャパシタＣＢＸの充電が開始される。キャパシタＣＢＸの充電により、ノードＶＢＸの電位は上昇する。ＰＭＯＳトランジスタＭＰ１はスイッチとして機能するため、充電に必要な時間は、１ｎｓ以下である。図３０では充電が完了する時刻が記号「ｔ１”」で示されている。図３０には、ライトイネーブル信号ＷＥＮＸとブースト信号ＢＳＴＸとが同時にＬｏｗレベルにプルダウンされる場合の動作が図示されているが、ブースト信号ＢＳＴＸがライトイネーブル信号ＷＥＮＸよりも時間的に前にプルダウンされることも可能であることに留意されたい。
このような動作によれば、定電流ＩＣＸとブースト電流ＩＢＸ’の両方を、動作温度の上昇とともに減少させることができる。従って、本実施形態では、実際にメモリアレイ２に流される書き込み電流ＩＷＸ（＝ＩＣＸ＋ＩＢＸ’）を、メモリセルの温度特性に適合した理想的な温度依存性を有するように生成することができる。
図３１は、連続書き込み（バーストライト）が行われる場合の本実施形態の磁気ランダムアクセスメモリの動作を示すタイミングチャートである。注目すべき点は、キャパシタＣＢＸの再充電（ブーストプリチャージ）が、書き込み動作の後に行われることである。時刻ｔ１において１回目の書き込み動作が開始され、ブースト信号ＶＢＸＴＸとライトイネーブル信号ＷＥＮＸがＨｉｇｈレベルにプルアップされる。時刻ｔ１’においてブースト信号ＶＢＸＴＸとライトイネーブル信号ＷＥＮＸがＬｏｗレベルにプルダウンされると、書き込み電流ＩＷＸが遮断されるとともに、コンデンサＣＢＸの再充電が開始される。時刻ｔ１’の後の時刻ｔ２において、２回目の書き込みが開始される。留意すべきことは、２回目の書き込みの時刻ｔ２は、コンデンサＣＢＸの充電が完了した後でなければならないことである。これは、書き込み動作が完了した後に、ある程度の待機時間を用意する必要があることを意味している。これは、連続書き込みを短時間で行う上で好適でない。
書き込み動作が完了した後の待機時間をなくすためには、図３２に示されているように、ワード線、ビット線のそれぞれについて同一の構成を有する２つの書き込み系を用意することが好適である。具体的には、図３２の磁気ランダムアクセスメモリ１Ｂには、Ｘ側定電流源回路７Ａ、７Ｂ、Ｘ側電流ブースト回路８Ａ、８Ｂ、Ｘ側電流クランパ回路９Ａ、９Ｂと、Ｙ側定電流源回路１０Ａ、１０Ｂ、Ｙ側電流ブースト回路１１Ａ、１１Ｂ、Ｙ側電流クランパ回路１２Ａ、１２Ｂが設けられる。Ｘ側定電流源回路７Ａ、Ｘ側電流ブースト回路８Ａ、及びＸ側電流クランパ回路９Ａは、第１のワード線書き込み系を構成し、Ｘ側定電流源回路７Ｂ、Ｘ側電流ブースト回路８Ｂ、及びＸ側電流クランパ回路９Ｂは、第２の書き込み系を構成する。同様に、Ｙ側定電流源回路１０Ａ、Ｙ側電流ブースト回路１１Ａ、及びＹ側電流クランパ回路１２Ａは、第１の書き込み系を構成し、Ｙ側定電流源回路１０Ｂ、Ｙ側電流ブースト回路１１Ｂ、及びＹ側電流クランパ回路１２Ｂは、第２の書き込み系を構成する。
制御信号も、第１の書き込み系、第２の書き込み系のそれぞれに用意される。Ｘ側定電流源回路７Ａ、Ｘ側電流ブースト回路８Ａ、及びＸ側電流クランパ回路９Ａには、ライトイネーブル信号ＷＥＮＸ１、ブースト信号ＶＢＳＴＸ１が供給され、Ｘ側定電流源回路７Ｂ、Ｘ側電流ブースト回路８Ｂ、及びＸ側電流クランパ回路９Ｂには、ライトイネーブル信号ＷＥＮＸ２、ブースト信号ＶＢＳＴＸ２が供給される。同様に、Ｙ側定電流源回路１０Ａ、Ｙ側電流ブースト回路１１Ａ、及びＹ側電流クランパ回路１２Ａには、ライトイネーブル信号ＷＥＮＹ１、ブースト信号ＶＢＳＴＹ１が供給され、Ｙ側定電流源回路１０Ｂ、Ｙ側電流ブースト回路１１Ｂ、及びＹ側電流クランパ回路１２Ｂには、ライトイネーブル信号ＷＥＮＹ２、ブースト信号ＶＢＳＴＹ２が供給される。
図３３は、図３２に示されている磁気ランダムアクセスメモリ１Ｂの動作を示すタイミングチャートである。図３３には、Ｘ側定電流源回路７Ａ、７Ｂ、Ｘ側電流ブースト回路８Ａ、８Ｂ、Ｘ側電流クランパ回路９Ａ、９Ｂの動作が図示されているが、Ｙ側定電流源回路１０Ａ、１０Ｂ、Ｙ側電流ブースト回路１１Ａ、１１Ｂ、Ｙ側電流クランパ回路１２Ａ、１２Ｂの動作も同様である。
１回目の書き込み動作が開始される時刻ｔ１において、ブースト信号ＶＢＳＴＸ１とライトイネーブル信号ＷＥＮＸ１がＨｉｇｈレベルにプルアップされ、ブースト信号ＶＢＳＴＸ２とライトイネーブル信号ＷＥＮＸ２がＬｏｗレベルにプルダウンされる。その結果、Ｘ側定電流源回路７Ａ、Ｘ側電流ブースト回路８Ａによってそれぞれ、定電流ＩＣＸ１とブースト電流ＩＢＸ１が生成され、これらの電流からメモリアレイ２に流される書き込み電流ＩＷＸ１が生成される。Ｘ側電流クランパ回路９Ａがブースト電流ＩＢＸ１に加算電流ＩＡＸを加え、又は、ブースト電流ＩＢＸ１から減算電流ＩＲＸを除くため、書き込み電流ＩＷＸ１は、メモリセルの温度特性に適合した理想的な温度依存性を有するように生成される。
２回目の書き込み動作が開始される時刻ｔ１’では、ブースト信号ＶＢＳＴＸ２とライトイネーブル信号ＷＥＮＸ２がＨｉｇｈレベルにプルアップされ、ブースト信号ＶＢＳＴＸ１とライトイネーブル信号ＷＥＮＸ１がＬｏｗレベルにプルダウンされる。その結果、Ｘ側定電流源回路７Ｂ、Ｘ側電流ブースト回路８Ｂによってそれぞれ、定電流ＩＣＸ２とブースト電流ＩＢＸ２が生成され、これらの電流からメモリアレイ２に流される書き込み電流ＩＷＸ２が生成される。Ｘ側電流クランパ回路９Ｂがブースト電流ＩＢＸ２に加算電流ＩＡＸを加え、又は、ブースト電流ＩＢＸ２から減算電流ＩＲＸを除くため、書き込み電流ＩＷＸ２は、メモリセルの温度特性に適合した理想的な温度依存性を有するように生成される。時刻ｔ１’では、Ｘ側電流ブースト回路８ＡのキャパシタＣＢＸは完全に充電されないが、ブースト電流ＩＢＸ２の発生に使用されるのはＸ側電流ブースト回路８ＢのキャパシタＣＢＸであるので、書き込み電流ＩＷＸ２を短時間で立ち上げることに問題はない。
更に続いて３回目の書き込み動作が開始される時刻ｔ２では、ブースト信号ＶＢＳＴＸ１とライトイネーブル信号ＷＥＮＸ１がＨｉｇｈレベルにプルアップされ、ブースト信号ＶＢＳＴＸ２とライトイネーブル信号ＷＥＮＸ２がＬｏｗレベルにプルダウンされる。時刻ｔ２では、Ｘ側電流ブースト回路８Ａがブースト電流の発生に使用されるが、この時点ではＸ側電流ブースト回路８ＡのキャパシタＣＢＸの充電は完了しているため、ブースト電流を即座に発生することができる。
時刻ｔ３、ｔ３’、ｔ４、ｔ４’、ｔ５、ｔ５’においても同様に、メモリセルの温度特性に適合した理想的な温度依存性を有する書き込み電流を、短い立ち上がり時間で生成することができる。
本実施形態においても、ブースト用電源電圧Ｖｂｓｔは、他の電源電圧Ｖｄｄと独立に生成されることが好ましい。このような構成は、キャパシタＣＢＸに蓄積される電荷量に対する、特に書き込み時に発生しうる電源電圧Ｖｄｄの変動の影響を抑制するために好適である。この場合、ブースト用電源電圧Ｖｂｓｔが、温度に依存するように生成されることも可能である。この場合、温度の上昇と共に、ブースト用電源電圧Ｖｂｓｔは低下される。例えば、図１６Ａ乃至１６Ｄに図示されているような温度に依存して電圧を生成する温度補償電圧生成回路により、温度に依存するようにブースト用電源電圧Ｖｂｓｔを生成することが可能である。
また、本実施形態において、ブースト用電源電圧Ｖｂｓｔが、電源電圧Ｖｄｄに一致するように生成されることも可能である。これは、回路構成及びレイアウト構成を単純にし、回路面積及びピン数を減少させるために好適である。
第４の実施形態：
図３４は、第４の実施形態の磁気ランダムアクセスメモリ１Ｃの構成を示す回路図である。第４の実施形態の磁気ランダムアクセスメモリ１Ｃの構成は、図２９の磁気ランダムアクセスメモリ１Ｂの構成とほぼ同様であるが、本実施形態では、Ｘ側電流クランパ回路９Ｃが書き込み対象として選択されたメモリセルの位置に応じて減算電流ＩＲＸを制御するように構成される。これは、ブースト電流を調節することにより、選択メモリセルの位置において実際に流れる書き込み電流を一定に保つことを目的としている。書き込み電流源から近いメモリセルに書き込み電流を供給する場合には、Ｘ側電流クランパ回路９Ｃは、減算電流ＩＲＸを増大させてブースト電流を相対的に減少させる。逆に、書き込み電流源から遠いメモリセルに書き込み電流を供給する場合には、減算電流ＩＲＸを減少させてブースト電流を相対的に増大させる。
具体的には、Ｘ側電流クランパ回路９Ｃは、加算電流ＩＡＸを生成する電流加算回路２６と、減算電流ＩＲＸを生成する電流減算回路２７Ａとを備えている。電流加算回路２６は、温度補償電圧生成回路１３Ａから制御電圧ＶＰ２を受け取り、制御電圧ＶＰ２に応答して加算電流ＩＡＸを生成する。電流加算回路２６の構成及び動作は上述されている通りであり、その詳細は説明されない。
電流減算回路２７Ａは、ＮＭＯＳトランジスタＭＮＲ１１〜ＭＮＲ１ｎ、ＭＮＲ２１〜ＭＮＲ２ｎと、ＮＡＮＤゲートＭＡ１１〜ＭＡ１ｎと、遅延素子３１−１〜３１−ｎとを備えている。ノードＶＣＸと接地端子２９の間には、それぞれが直列に接続された２つのＮＭＯＳトランジスタからなるＭＯＳトランジスタ組が並列に接続されている。より具体的には、ｋをｎ以下の任意の自然数として、ＮＭＯＳトランジスタＭＮＲ１ｋとＮＭＯＳトランジスタＭＮＲ２ｋとがノードＶＣＸと接地端子２９の間に直列に接続されている。
ＮＭＯＳトランジスタＭＮＲ２１〜ＭＮＲ２ｎは、動作温度に応じた電流を生成するために使用される。ＮＭＯＳトランジスタＭＮＲ２１〜ＭＮＲ２ｎのゲートには、温度補償電圧生成回路１３Ａから制御電圧ＶＰ１が供給され、ＮＭＯＳトランジスタＭＮＲ２１〜ＭＮＲ２ｎを流れる電流は、制御電圧ＶＰ１に応じて制御される。
一方、ＮＭＯＳトランジスタＭＮＲ１１〜ＭＮＲ１ｎは、ＮＭＯＳトランジスタＭＮＲ２１〜ＭＮＲ２ｎのうち実際に減算電流ＩＲＸの生成に寄与するトランジスタの数を、選択メモリセルの位置に応じて制御する役割を有している。具体的には、ＮＭＯＳトランジスタＭＮＲ１１〜ＭＮＲ１ｎのゲートは、それぞれＡＮＤ素子ＭＡ１１〜ＭＡ１ｎの出力が接続されている。ＡＮＤ素子ＭＡ１１〜ＭＡ１ｎのそれぞれは、２つの正転入力と１つの反転入力を備えている。ＡＮＤ素子ＭＡ１１〜ＭＡ１ｎの第１の正転入力にはライトイネーブル信号ＷＥＮＸが入力され、反転入力には遅延素子３１−１〜３１−ｎを介してライトイネーブル信号ＷＥＮＸが入力される。更に、ＡＮＤ素子ＭＡ１１〜ＭＡ１ｎの第２の正転入力には、それぞれ選択信号ＳＥＬ１〜ＳＥＬｎが入力される。選択信号ＳＥＬ１〜ＳＥＬｎは、選択メモリセルの位置を示す一組の信号である。一の実施形態では、選択信号ＳＥＬ１〜ＳＥＬｎとしては、それぞれアドレス信号Ｘ１〜Ｘｎの反転信号が使用され得る。この場合、選択メモリセルが書き込み電流源から遠いほど選択信号ＳＥＬ１〜ＳＥＬｎのうちの多くの選択信号がＨｉｇｈレベルに設定される。これにより、選択メモリセルが書き込み電流源から遠いほど、ＮＭＯＳトランジスタＭＮＲ２１〜ＭＮＲ２ｎの多くが実際に減算電流ＩＲＸの生成に寄与することになる。
ビット線に書き込み電流ＩＷＹを供給するＹ側定電流源回路、及びＹ側電流ブースト回路も同様に構成される。
このような構成によれば、選択メモリセルの位置に応じて減算電流ＩＲＸ、即ち、ブースト電流が制御され、選択メモリセルの位置において実際に流れる書き込み電流を一定に保つことができる。
本実施形態においても、ブースト用電源電圧Ｖｂｓｔは、他の電源電圧Ｖｄｄと独立に生成されることが好ましい。このような構成は、キャパシタＣＢＸに蓄積される電荷量に対する、特に書き込み時に発生しうる電源電圧Ｖｄｄの変動の影響を抑制するために好適である。この場合、ブースト用電源電圧Ｖｂｓｔが、温度に依存するように生成されることも可能である。この場合、温度の上昇と共に、ブースト用電源電圧Ｖｂｓｔは低下される。例えば、図１６Ａ乃至１６Ｄに図示されているような温度に依存して電圧を生成する温度補償電圧生成回路により、温度に依存するようにブースト用電源電圧Ｖｂｓｔを生成することが可能である。
また、本実施形態において、ブースト用電源電圧Ｖｂｓｔが、電源電圧Ｖｄｄに一致するように生成されることも可能である。これは、回路構成及びレイアウト構成を単純にし、回路面積及びピン数を減少させるために好適である。
第５の実施形態：
図３５は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリ１Ｄの構成を示す回路図である。本実施形態に係るに係る磁気ランダムアクセスメモリ１Ｄは、図２９の磁気ランダムアクセスメモリ１Ｂの構成とほぼ同様であるが、本実施形態では、Ｘ側電流ブースト回路８Ｃの構成が変更されている。
より具体的には、本実施形態では、Ｘ側電流ブースト回路８ＣがＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ３、キャパシタＣＢＸ、インバータ２１、接地端子２２、及びブースト用電源電圧Ｖｂｓｔが供給されている電源端子２３を備えて構成されている。ＰＭＯＳトランジスタＭＰ１は電源端子２３とノードＶＢＸとの間に接続され、ＮＭＯＳトランジスタＭＮ３はノードＶＢＸと接地端子２２の間に接続されている。ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ３のゲートには、インバータ２１を介してブースト信号ＶＢＳＴＸが共通に供給されている。キャパシタＣＢＸは、ノードＶＢＸとノードＶＣＸの間に接続されている。ノードＶＣＸとは、Ｘ側電流ブースト回路８Ｃの出力が接続されているノードであり、ＰＭＯＳトランジスタＭＰ８を介してノードＮＬＸに接続されている。
図３６は、本実施形態の磁気ランダムアクセスメモリ１Ｄの動作、特に、Ｘ側電流ブースト回路８Ｃの動作を示すタイミングチャートである。ブーストスタンバイ時には（即ち、ブースト信号ＶＢＳＴＸがＬｏｗレベルであるとき）、Ｘ側電流ブースト回路８ＣのＰＭＯＳトランジスタＭＰ１と、書き込み電流ＩＷＸのオンオフを制御するＰＭＯＳトランジスタＭＰ８はいずれもオフされ、ＮＭＯＳトランジスタＭＮ１はオンされる。これにより、ノードＶＣＸの電位はＶｄｄ、ノードＶＢＸの電位は接地電位になる。従って、キャパシタＣＢＸには電荷ＱＢＸ（＝ＣＢＸ・Ｖｄｄ）が蓄積されている。
時刻ｔ１において書き込み動作が開始され、ライトイネーブル信号ＷＥＮＸとブースト信号ＶＢＳＴＸとがＨｉｇｈレベルにプルアップされると、ＰＭＯＳトランジスタＭＰ１がオンし、ＮＭＯＳトランジスタＭＮ３はオフされる。これにより、ノードＶＢＸの電位がＶｂｓｔに急激に上昇する。この結果、カップリングによってキャパシタＣＢＸに蓄積されている電荷ＱＢＸがノードＶＣＸ及びＰＭＯＳトランジスタＭＰ８を介してノードＶＣＸに流れ込み、ブースト電流ＩＢＸが生成される。更に、加算電流ＩＡＸがノードＶＣＸに流れ込み、又は、減算電流ＩＲＸがノードＶＣＸから流れ出すことによりブースト電流ＩＢＸが温度に応じて調整され、これにより、ブースト電流ＩＢＸ’が生成される。このブースト電流ＩＢＸ’により、ノードＮＬＸの寄生容量ＣＬＸやメモリアレイ２の寄生容量が充電される。この充電は、典型的には、１ｎｓｅｃ以下の時間で完了する。ノードＶＣＸの電位は、ノードＶＢＸの電位がＶｂｓｔに急激に上昇することによって急速に上昇し、その後、電位Ｖｂｓｔ−ΔＶＢＳＴＸに落ち着く。一方、ブースト電流ＩＢＸ’が流れることで、ノードＶＬＸの電位も、Ｖｂｓｔ−ΔＶＢＳＴＸに漸近する。
時刻ｔ１’においてブースト信号ＶＢＳＴＸがＬｏｗレベルにプルダウンされると、Ｘ側電流ブースト回路８ＣのＰＭＯＳトランジスタＭＰ１はターンオフされ、ＮＭＯＳトランジスタＭＮ３はターンオンされる。これによってノードＶＢＸの電位は接地電位に戻り、従って、ブースト電流ＩＢＸの流れは停止する。以後、書き込み電流ＩＷＬとしては定電流ＩＣＸのみが流れる。既述のとおり、定電流ＩＣＸは、メモリセルの温度特性に対応した温度依存性を有する電流である。
本実施形態の磁気ランダムアクセスメモリの特徴は、キャパシタＣＢＸの容量を低減できる点にある。第１乃至第４の実施形態の電流ブースト回路では、キャパシタＣＢＸの一端の電位は接地電位に固定されており、キャパシタＣＢＸに蓄積された電荷は、その一部しかブースト電流ＩＢＸの生成に利用されない。一方、本実施形態のＸ側電流ブースト回路８Ｃでは、キャパシタＣＢＸの一端の電位を上昇させることができるため、キャパシタＣＢＸに蓄積された電荷の多くをノードＶＣＸに放出させることができる。従って、キャパシタＣＢＸに必要な容量は小さい。
図３７は、この効果を確認するために行われたシミュレーションの結果を示すグラフである。ある寄生容量を有すると仮定された磁気ランダムアクセスメモリにおいて、図１０の電流ブースト回路が用いられた場合、キャパシタＣＢＸの容量は３０ｐＦ以上であることが必要である。一方、図３７は、同じ磁気ランダムアクセスメモリにおいて本実施形態に係るＸ側電流ブースト回路８Ｃが使用された場合の、書き込み電流の波形を示すグラフである。本実施形態に係るＸ側電流ブースト回路８Ｃが使用される場合には、キャパシタＣＢＸの容量は８ｐＦ以上で済む。言い換えれば、本実施形態では、電流ブーストに使用されるキャパシタＣＢＸの占有面積を２５％程度に低減することができる。これは、メモリセル占有率が高い磁気ランダムアクセスメモリを実現することを可能にする。
本実施形態においても、ブースト用電源電圧Ｖｂｓｔは、他の電源電圧Ｖｄｄと独立に生成されることが好ましい。このような構成は、キャパシタＣＢＸに蓄積される電荷量に対する、特に書き込み時に発生しうる電源電圧Ｖｄｄの変動の影響を抑制するために好適である。この場合、ブースト用電源電圧Ｖｂｓｔが、温度に依存するように生成されることも可能である。この場合、温度の上昇と共に、ブースト用電源電圧Ｖｂｓｔは低下される。例えば、図１６Ａ乃至１６Ｄに図示されているような温度に依存して電圧を生成する温度補償電圧生成回路により、温度に依存するようにブースト用電源電圧Ｖｂｓｔを生成することが可能である。
また、本実施形態において、ブースト用電源電圧Ｖｂｓｔが、電源電圧Ｖｄｄに一致するように生成されることも可能である。これは、回路構成及びレイアウト構成を単純にし、回路面積及びピン数を減少させるために好適である。
第６の実施形態：
図３８は、第６の実施形態の磁気ランダムアクセスメモリ１Ｅの書き込み回路の構成を示す回路図である。本実施形態では、Ｘ側電流ブースト回路が、容量素子に蓄積される電荷の量を動作温度に依存して制御する機能を有するように構成される。
より具体的には、本実施形態の磁気ランダムアクセスメモリ１Ｅは、Ｘ側定電流源回路７Ａと、Ｘ側電流ブースト回路８ＤとＰＭＯＳトランジスタＭＰ８を備えている。Ｘ側定電流源回路７Ａは、ノードＶＣＸと電源電圧Ｖｄｄが供給されている電源端子２５の間に接続されたＰＭＯＳトランジスタＭＰ４を備えている。ＰＭＯＳトランジスタＭＰ４のゲートには、温度補償電圧生成回路１３から制御電圧ＶＰが供給される。制御電圧ＶＰは、動作温度の上昇に応じて増加するように生成される。これにより、Ｘ側定電流源回路７Ａが生成する定電流ＩＣＸは、動作温度の上昇とともに減少することになる。
Ｘ側電流ブースト回路８Ｄは、ブースト信号ＶＢＳＴＸの活性化に応答してノードＶＣＸにブースト電流ＩＢＸを出力するように構成されている。具体的には、Ｘ側電流ブースト回路８Ｄは、ＰＭＯＳトランジスタＭＰ１、ＭＰ９と、トランスミッションゲートＭＣ１と、インバータ２１と、電源電圧Ｖｄｄが供給されている電源端子２３Ａと、ブースト用電源電圧Ｖｂｓｔが供給されている電源端子２３Ｂとを備えている。ＰＭＯＳトランジスタＭＰ１は、ノードＶＢＸと電源端子２３Ａの間に接続されており、そのゲートには、インバータ２１を介してブースト信号ＶＢＳＴＸが供給されている。ノードＶＢＸは、トランスミッションゲートＭＣ１を介して温度補償電圧生成回路１３に接続されている。トランスミッションゲートＭＣ１はブースト信号ＶＢＳＴＸに応じて制御され、ノードＶＢＸには、ブースト信号ＶＢＳＴＸがＬｏｗレベルであるときに温度補償電圧生成回路１３から制御電圧ＶＰが供給される。ブースト信号ＶＢＳＴＸがＨｉｇｈレベルである場合には、ノードＶＢＸは電源端子２３Ａに接続され、ノードＶＢＸに電源電圧Ｖｄｄが供給される。電源電圧Ｖｄｄは、制御電圧ＶＰよりも高い。ＰＭＯＳトランジスタＭＰ９は、そのソースが電源端子２３Ｂに、ドレインがノードＶＣＸに接続されている。ＰＭＯＳトランジスタＭＰ９のゲートはノードＶＢＸに接続されている。ブースト電流ＩＢＸは、ＰＭＯＳトランジスタＭＰ９のソースからノードＶＣＸに出力される。
本実施形態では、ブースト電流ＩＢＸを流すための電荷は、ＰＭＯＳトランジスタＭＰ９のゲート−ドレイン間の寄生容量ＣＢＸに蓄積される。注目すべきことは、寄生容量ＣＢＸに蓄積される電荷の量が温度依存性を持ち、これにより、ブースト電流ＩＢＸに温度依存性が与えられていることである。ブースト信号ＶＢＳＴＸがＬｏｗレベルであるときにはＰＭＯＳトランジスタＭＰ９のゲートの電位はＶＰであるから、ＰＭＯＳトランジスタＭＰ９のゲート−ドレイン間にはＶｂｓｔ−ＶＰに比例した電荷が蓄積される。即ち、ＰＭＯＳトランジスタＭＰ９のゲート−ドレイン間の寄生容量ＣＢＸに蓄積される電荷量ＱＢＸは、
ＱＢＸ＝ＣＢＸ・（Ｖｂｓｔ−ＶＰ），
で表される。制御電圧ＶＰは動作温度の上昇と共に上昇するから、電荷量ＱＢＸは動作温度の上昇と共に減少することになる。ブースト電流ＩＢＸは、電荷量ＱＢＸが多いほど大きくなるから、結果として、ブースト電流ＩＢＸも動作温度の上昇と共に減少することになる。
ＰＭＯＳトランジスタＭＰ８は、実際にメモリアレイ２に供給される書き込み電流ＩＷＸの出力を許可し、又は、禁止する機能を有している。ＰＭＯＳトランジスタＭＰ８のゲートには、インバータ２４を介してライトイネーブル信号ＷＥＮＸが供給されている。ライトイネーブル信号ＷＥＮＸが活性化されると、書き込み電流ＩＷＸのメモリアレイ２への出力が開始される。
ビット線に書き込み電流ＩＷＹを供給するＹ側定電流源回路、及びＹ側電流ブースト回路も同様に構成される。
図３９は、本実施形態の磁気ランダムアクセスメモリ１Ｅの動作を示すタイミングチャートである。図３９には、Ｘ側定電流源回路７Ａと、Ｘ側電流ブースト回路８Ｄの動作のみが図示されているが、Ｙ側定電流源回路、及びＹ側電流ブースト回路の動作も同様である。
ブーストスタンバイ時では、ブースト信号ＶＢＳＴＸがＬｏｗレベルに設定され、ＰＭＯＳトランジスタＭＰ９の寄生容量ＣＢＸに電荷ＱＢＸ（＝ＣＢＸ・（Ｖｂｓｔ−ＶＰ））が蓄積される。
時刻ｔ１において書き込み動作が開始されると、ライトイネーブル信号ＷＥＮＸとブースト信号ＶＢＳＴＸがＨｉｇｈレベルにプルアップされると、ＰＭＯＳトランジスタＭＰ１がオンし、トランスミッションゲートＭＣ１がオフする。その結果、ノードＶＢＸの電位はＶｄｄに急速に立ち上がる。この結果、ＰＭＯＳトランジスタＭＰ９の寄生容量ＣＢＸに蓄積された電荷ＱＢＸは、カップリングによってノードＶＣＸに流れ出し、ブースト電流ＩＢＸが生成される。このブースト電流により、ノードＮＬＸの寄生容量ＣＬＸやメモリアレイ２の寄生容量が充電される。ノードＶＣＸの電位とノードＮＬＸの電位が等しくなると、ブースト電流ＩＢＸの流れが止まる。図３９の下から２段目のグラフには、ブースト電流ＩＢＸの波形が図示されている。ブースト信号ＶＢＳＴＸがＨｉｇｈレベルに維持されている間、ノードＶＣＸの電位はＶｂｓｔからΔＶＢＳＴだけ低下する。一方、ノードＮＬＸの電位は、接地電位からＶｂｓｔ−ΔＶＢＳＴまで上昇する。
Ｘ側電流ブースト回路８ＤのＰＭＯＳトランジスタＭＰ９のサイズを適切に設計すれば、その寄生容量ＣＢＸの大きさは適切な値になり、実際にメモリアレイ２に流れる書き込み電流ＩＷＸ（＝ＩＣＢ＋ＩＢＸ）を短時間で立ち上げることができる。これは、書き込み電流ＩＷＸの電流パルス幅を低減し、消費電力を低減することを可能にする。
加えて、ブースト電流ＩＢＸが温度依存性を有していることにより、書き込み電流ＩＷＸをメモリセルの温度特性に適合した理想的な温度依存性を有するように生成することができる。
本実施形態においても、ブースト用電源電圧Ｖｂｓｔが、温度に依存するように生成されることも可能である。この場合、温度の上昇と共に、ブースト用電源電圧Ｖｂｓｔは低下される。例えば、図１６Ａ乃至１６Ｄに図示されているような温度に依存して電圧を生成する温度補償電圧生成回路により、温度に依存するようにブースト用電源電圧Ｖｂｓｔを生成することが可能である。
また、本実施形態において、ブースト用電源電圧Ｖｂｓｔが、電源電圧Ｖｄｄに一致するように生成されることも可能である。これは、回路構成及びレイアウト構成を単純にし、回路面積及びピン数を減少させるために好適である。
本発明は、上記の各実施形態に限定されず、本発明の技術的思想の範囲において適宜に変更されうることは明らかである。例えば、電流ブースト回路は、レイアウト上、定電流源の近傍に配置されることが好ましいが、メモリアレイの近傍、メモリアレイ内に配置されることもあり得る。各回路ブロックの配置が、添付図面と異なることが、本発明の本質に影響しないことは、明らかである。
図１は、従来型メモリセルの構成を示す断面図である。 図２は、トグル型メモリセルの構成を示す断面図である。 図３は、従来の磁気ランダムアクセスメモリの構成の例を示す平面図である。 図４は、従来の磁気ランダムアクセスメモリの構成の例を示す断面図である。 図５Ａは、従来型メモリセルへの書き込み動作を示すタイミングチャートである。 図５Ｂは、従来型メモリセルへの書き込み動作を説明する概念図である。 図６Ａは、トグル型メモリセルへの書き込み動作を示すタイミングチャートである。 図６Ｂは、トグル型メモリセルへの書き込み動作を示すタイミングチャートである。 図７Ａは、従来型メモリセルの動作領域を示すグラフである。 図７Ｂは、トグル型メモリセルの動作領域を示すグラフである。 図８は、大規模メモリアレイの構成の例を示すブロック図である。 図９は、大規模メモリアレイのうち一行の小アレイに対応する部分の構成の例を示すブロック図である。 図１０は、従来の磁気ランダムアクセスメモリの書き込み回路の構成を示すブロック図である。 図１１は、従来の従来の磁気ランダムアクセスメモリの動作を示すタイミングチャートである。 図１２Ａは、従来型メモリセルの温度特性を示すグラフである。 図１２Ｂは、トグル型メモリセルの温度特性を示すグラフである。 図１３は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの構成を示すブロック図である。 図１４は、第１の実施形態に係る磁気ランダムアクセスメモリの書き込み回路の構成を示す回路図である。 図１５は、キャパシタＣＢＸの構成の例を示す断面図である。 図１６Ａは、温度補償電圧生成回路の構成の例を示す回路図である。 図１６Ｂは、温度補償電圧生成回路の構成の他の例を示す回路図である。 図１６Ｃは、温度補償電圧生成回路の構成の更に他の例を示す回路図である。 図１６Ｄは、温度補償電圧生成回路の構成の更に他の例を示す回路図である。 図１７Ａは、ダイオードの構造の例を示す断面図である。 図１７Ｂは、ＰＮＰトランジスタの構造の例を示す断面図である。 図１８Ａは、第１の実施形態における制御電圧の温度特性を示すグラフである。 図１８Ｂは、第１の実施形態における定電流ＩＣＸ、ブースト電流ＩＢＸの温度特性を示すグラフである。 図１９は、第１の実施形態に係る磁気ランダムアクセスメモリの動作を示すタイミングチャートである。 図２０Ａは、従来型メモリセルが使用される場合の第１の実施形態に係る磁気ランダムアクセスメモリの温度特性を示すグラフである。 図２０Ｂは、トグル型メモリセルが使用される場合の第１の実施形態に係る磁気ランダムアクセスメモリの温度特性を示すグラフである。 図２１は、第１の実施形態に係る磁気ランダムアクセスメモリの書き込み電流の温度依存性を測定した結果を示すグラフである。 図２２は、連続書き込み動作が行われるときの第１の実施形態に係る磁気ランダムアクセスメモリの動作を示すタイミングチャートである。 図２３は、第２の実施形態に係る磁気ランダムアクセスメモリの構成を示すブロック図である。 図２４は、第２の実施形態に係る磁気ランダムアクセスメモリの書き込み回路の構成を示す回路図である。 図２５Ａは、制御電圧ＶＰ１、ＶＰ２の温度特性を示すグラフである。 図２５Ｂは、加算電流ＩＡＸ、減算電流ＩＲＸ、ブースト電流ＩＢＸ、及び定電流ＩＣＸの温度特性を示すグラフである。 図２６Ａは、動作温度が高温である場合の第２の実施形態に係る磁気ランダムアクセスメモリの動作を示すタイミングチャートである。 図２６Ｂは、動作温度が低温である場合の第２の実施形態に係る磁気ランダムアクセスメモリの動作を示すタイミングチャートである。 図２７は、ライトサイクルにおける動作時間配分を示すグラフである。 図２８は、第２の実施形態の磁気ランダムアクセスメモリにおける書き込み電流の立ち上がり時間のシミュレーション結果を示すグラフである。 図２９は、第３の実施形態に係る磁気ランダムアクセスメモリの書き込み回路の構成を示す回路図である。 図３０は、第３の実施形態に係る磁気ランダムアクセスメモリの動作を示すタイミングチャートである。 図３１は、連続書き込み動作が行われるときの第３の実施形態に係る磁気ランダムアクセスメモリの動作を示すタイミングチャートである。 図３２は、連続書き込み動作のために好適な磁気ランダムアクセスメモリの構成を示すブロック図である。 図３３は、図３２の磁気ランダムアクセスメモリの動作を示すタイミングチャートである。 図３４は、第４の実施形態に係る磁気ランダムアクセスメモリの書き込み回路の構成を示す回路図である。 図３５は、第５の実施形態に係る磁気ランダムアクセスメモリの書き込み回路の構成を示す回路図である。 図３６は、第５の実施形態に係る磁気ランダムアクセスメモリの動作を示すタイミングチャートである。 図３７は、第５の実施形態に係るＸ側電流ブースト回路が使用された場合の、書き込み電流の波形を示すグラフである。 図３８は、第６の実施形態に係る磁気ランダムアクセスメモリの構成を示す回路図である。 図３９は、第６の実施形態に係る磁気ランダムアクセスメモリの動作を示すタイミングチャートである。
符号の説明
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ：磁気ランダムアクセスメモリ
２：メモリアレイ
３：Ｘ側セレクタ
４：Ｙ側セレクタ
５：Ｘ側電流終端回路
６：Ｙ側電流終端回路
７、７Ａ、７Ｂ：Ｘ側定電流源回路
８、８Ａ、８Ｂ、８Ｃ、８Ｄ：Ｘ側電流ブースト回路
９：Ｘ側電流温度補償回路
９Ａ、９Ｂ、９Ｃ：Ｘ側電流クランパ回路
１０、１０Ａ、１０Ｂ：Ｙ側定電流源回路
１１、１１Ａ、１１Ｂ：Ｙ側電流ブースト回路
１２：Ｙ側電流温度補償回路
１２Ａ、１２Ｂ：Ｙ側電流クランパ回路
１３、１３Ａ：温度補償電圧生成回路
１４：センスアンプ
２１、２４：インバータ
２２：接地端子
２３、２３Ａ、２３Ｂ：電源端子
２５：電源端子
２６：電流加算回路
２７、２７Ａ：電流減算回路
２８：電源端子
２９：接地端子
３０、３１：遅延素子
４１、４１Ａ、４１Ｂ：基準電圧生成回路
４２、４２Ａ：電圧変換回路
４３、４４：ＮＭＯＳトランジスタ
４５、４６、４７：ＰＭＯＳトランジスタ
４８：オペアンプ
５１：基板
５２：Ｐウェル
５３：ドレイン領域
５４：ゲート電極
５５：ゲート酸化膜
６１：Ｎウェル
６２：Ｐ＋拡散領域
６３：Ｎ＋拡散領域
６４：Ｎウェル
６５：Ｐ＋拡散領域
６６：Ｎ＋拡散領域
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８、ＭＰ９：ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮＲ１１、ＭＮＲ１ｎ、ＭＮＲ２１、ＭＮＲ２ｎ：ＮＭＯＳトランジスタ
ＭＣ１：トランスミッションゲート

Claims (8)

  1. 磁化の向きによってデータを記憶する磁気抵抗素子を含むメモリセルと、書き込み配線とが配置されたメモリアレイと、
    前記メモリセルのうちから選択された選択メモリセルにデータを書き込むための定電流を前記書き込み配線に流すための定電流源と、
    書き込み動作が開始された直後に、前記定電流が流れる経路の寄生容量を充電するブースト電流を供給するブースト電流源
    とを具備し、
    前記定電流と前記ブースト電流の大きさが、動作温度に応じて制御され、
    前記ブースト電流源は、
    容量素子に充電された電荷を放出することによって前記ブースト電流を出力する電流ブースト回路と、
    前記電流ブースト回路から出力された前記ブースト電流の大きさを、前記動作温度に応じて制御する制御手段
    とを備え、
    前記制御手段は、前記書き込み動作が開始された後の所定の時間、前記電流ブースト回路の出力が接続された第１ノードに加算電流を流し込み、又は前記第１ノードから接地端子に減算電流を流し出す電流クランパ回路を含み、
    前記加算電流と前記減算電流の大きさは、前記動作温度に応じて制御される
    磁気ランダムアクセスメモリ。
  2. 請求項１に記載の磁気ランダムアクセスメモリであって、
    前記定電流と前記ブースト電流の大きさが、前記動作温度の上昇と共に減少される
    磁気ランダムアクセスメモリ。
  3. 請求項１に記載の磁気ランダムアクセスメモリであって、
    前記メモリアレイの前記書き込み配線に電気的に接続される第２ノードと、
    前記第１ノードと前記第２ノードの間に接続されたスイッチ素子
    とを更に具備し、
    前記定電流源の出力は、前記第１ノードに接続され、
    磁気ランダムアクセスメモリ。
  4. 請求項１に記載の磁気ランダムアクセスメモリであって、
    前記減算電流は、前記選択メモリセルの位置に応じて制御される
    磁気ランダムアクセスメモリ。
  5. 請求項４に記載の磁気ランダムアクセスメモリであって、
    前記減算電流は、前記選択メモリセルの位置が前記定電流源から離れているほど減少される
    磁気ランダムアクセスメモリ。
  6. 請求項１に記載の磁気ランダムアクセスメモリであって、
    前記電流ブースト回路の前記容量素子の一方の端子が前記第１ノードに接続され、他方の端子が前記書き込み動作の開始に応じて電位がプルアップされる第３ノードに接続された
    磁気ランダムアクセスメモリ。
  7. 請求項６に記載の磁気ランダムアクセスメモリであって、
    前記第３ノードは、第１スイッチ素子を介して電源端子に接続され、且つ、第２スイッチ素子を介して接地端子に接続され、
    前記書き込み動作が開始されると、前記第１スイッチ素子がオンされ、前記第２スイッチ素子がオフされる
    前記書き込み動作が終了すると、前記第１スイッチ素子がオフされ、前記第２スイッチ素子がオンされる
    磁気ランダムアクセスメモリ。
  8. 磁化の向きによってデータを記憶する磁気抵抗素子を含むメモリセルと、書き込み配線とが配置されたメモリアレイと、
    前記メモリセルのうちから選択された選択メモリセルにデータを書き込むための定電流を前記書き込み配線に流すための定電流源と、
    書き込み動作が開始された直後に、前記定電流が流れる経路の寄生容量を充電するブースト電流を供給するブースト電流源
    とを具備する磁気ランダムアクセスメモリであって、
    前記定電流と前記ブースト電流の大きさが、動作温度に応じて制御され、
    当該磁気ランダムアクセスメモリが、前記動作温度に依存する制御電圧を生成する温度補償電圧生成回路を更に具備し、
    前記ブースト電流源は、
    前記ブースト電流を生成するための容量素子として機能する、ドレインに所定の第１電源電圧が供給されたＰＭＯＳトランジスタと、
    前記書き込み動作が開始される直前まで前記制御電圧を前記ＰＭＯＳトランジスタのゲートに供給し、前記書き込み動作が開始されたときに、前記制御電圧より高い所定の第２電源電圧を前記ＰＭＯＳトランジスタのゲートに供給するスイッチ回路
    とを具備する
    磁気ランダムアクセスメモリ。
JP2005290390A 2005-10-03 2005-10-03 磁気ランダムアクセスメモリ Active JP4830437B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005290390A JP4830437B2 (ja) 2005-10-03 2005-10-03 磁気ランダムアクセスメモリ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005290390A JP4830437B2 (ja) 2005-10-03 2005-10-03 磁気ランダムアクセスメモリ

Publications (2)

Publication Number Publication Date
JP2007102904A JP2007102904A (ja) 2007-04-19
JP4830437B2 true JP4830437B2 (ja) 2011-12-07

Family

ID=38029681

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005290390A Active JP4830437B2 (ja) 2005-10-03 2005-10-03 磁気ランダムアクセスメモリ

Country Status (1)

Country Link
JP (1) JP4830437B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103872041A (zh) * 2012-12-14 2014-06-18 爱思开海力士有限公司 用于阻变存储装置的高压发生电路

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101161745B1 (ko) 2009-06-05 2012-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102303763B1 (ko) * 2017-10-23 2021-09-16 삼성전자주식회사 반도체 메모리 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003132670A (ja) * 2001-10-22 2003-05-09 Canon Inc 磁気メモリ装置
US6608790B2 (en) * 2001-12-03 2003-08-19 Hewlett-Packard Development Company, L.P. Write current compensation for temperature variations in memory arrays
JP3812498B2 (ja) * 2001-12-28 2006-08-23 日本電気株式会社 トンネル磁気抵抗素子を利用した半導体記憶装置
US6791865B2 (en) * 2002-09-03 2004-09-14 Hewlett-Packard Development Company, L.P. Memory device capable of calibration and calibration methods therefor
JP4632019B2 (ja) * 2003-01-06 2011-02-16 日本電気株式会社 半導体記憶装置
JP2004288311A (ja) * 2003-03-24 2004-10-14 Toshiba Corp 半導体記憶装置及びその制御方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103872041A (zh) * 2012-12-14 2014-06-18 爱思开海力士有限公司 用于阻变存储装置的高压发生电路
CN103872041B (zh) * 2012-12-14 2018-01-26 爱思开海力士有限公司 用于阻变存储装置的高压发生电路

Also Published As

Publication number Publication date
JP2007102904A (ja) 2007-04-19

Similar Documents

Publication Publication Date Title
JP6161959B2 (ja) 抵抗式メモリのための感知増幅器回路
JP4922932B2 (ja) 半導体装置およびその制御方法
EP1560221A2 (en) Semiconductor memory device
US20120026777A1 (en) Variable-resistance memory device
JP3935150B2 (ja) 磁気ランダムアクセスメモリ
US20180277188A1 (en) Memory device
US8059480B2 (en) Semiconductor memory device
CN107430881B (zh) 半导体存储装置
TW201835907A (zh) 非揮發性半導體記憶裝置
JP6193187B2 (ja) 半導体装置
US10762932B2 (en) Memory device and operating method of memory device
JP2007035157A (ja) 強誘電体メモリ装置
JP4830437B2 (ja) 磁気ランダムアクセスメモリ
JP6139623B2 (ja) 不揮発性半導体メモリ
US10360948B2 (en) Memory device and operating method of memory device
JP2006155846A (ja) 半導体記憶装置
JP2007035122A (ja) 磁気メモリデバイス
JP4262969B2 (ja) 薄膜磁性体記憶装置
TWI797547B (zh) 記憶裝置
JP4632019B2 (ja) 半導体記憶装置
JP7114097B2 (ja) 抵抗変化型メモリ装置の読み出し回路及びその読み出し方法
US20070097735A1 (en) Semiconductor memory device
WO2004061854A1 (ja) 半導体記憶装置
KR102455706B1 (ko) 프리차지 회로를 갖는 정적 랜덤 액세스 메모리
CN112542191B (zh) 存储器件

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080919

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110530

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110609

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110808

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110823

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110905

R150 Certificate of patent or registration of utility model

Ref document number: 4830437

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140930

Year of fee payment: 3