JP2007035157A - 強誘電体メモリ装置 - Google Patents

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Abstract

【課題】 構成が簡易で、高速に読み出し動作を行うことができる強誘電体メモリ装置を提供する。
【解決手段】
各ビット線に接続され、所定のデータを記憶する複数のメモリセルと、メモリセルから読み出されたデータを増幅する複数のセンスアンプと、を備え、センスアンプは、ソースに第１の電圧が供給された第１のｎ型ＭＯＳトランジスタと、第１のｎ型ＭＯＳトランジスタのドレインを、第１の電圧よりも高い正電圧である第２の電圧にプリチャージする第１のプリチャージ部と、メモリセルに記憶されたデータがビット線に読み出されたときに、当該ビット線の電圧に基づいて第１のｎ型ＭＯＳトランジスタのソースとドレインとの間の抵抗を制御して、第２の電圧にプリチャージされたドレインの電圧を低下させるトランジスタ制御部と、ドレインの電圧の低下に基づいて、ビット線の電圧を低下させる電圧制御部と、を備えたことを特徴とする強誘電体メモリ装置。
【選択図】 図１

Description

本発明は、強誘電体メモリ装置に関する。
従来のデータ記憶装置として、特開２００２−１３３８５７号公報（特許文献１）に開示されたものがある。上記従来のデータ記憶装置は、データに基づいてメモリセルに蓄積された電荷を電荷蓄積手段へ転送し、電荷蓄積手段に蓄積された電荷により生ずる電圧を増幅することによりメモリセルに記憶されていたデータを読み出している。
特開２００２−１３３８５７号公報
しかしながら、上記従来のデータ記憶装置は、電荷転送手段等の回路規模が大きいため、多数の読み出し回路を配置することがきわめて困難であるため、同時に読み出せるビット数が制限されるという問題が生じていた。
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記目的を達成するため、本発明の一形態によれば、複数のビット線と、各ビット線に接続され、所定のデータを記憶する複数のメモリセルと、各ビット線に対応して設けられており、メモリセルから読み出されたデータを増幅する複数のセンスアンプと、を備え、センスアンプは、ソースに第１の電圧が供給された第１のｎ型ＭＯＳトランジスタと、第１のｎ型ＭＯＳトランジスタのドレインを、第１の電圧よりも高い正電圧である第２の電圧にプリチャージする第１のプリチャージ部と、メモリセルに記憶されたデータがビット線に読み出されたときに、当該ビット線の電圧に基づいて第１のｎ型ＭＯＳトランジスタのソースとドレインとの間の抵抗を制御して、第２の電圧にプリチャージされたドレインの電圧を低下させるトランジスタ制御部と、ドレインの電圧の低下に基づいて、ビット線の電圧を低下させる電圧制御部と、を備えたことを特徴とする強誘電体メモリ装置を提供する。
上記形態によれば、ビット線の電圧は、メモリセルに記憶されたデータに基づいて変化し、トランジスタ制御部は、第１のｎ型ＭＯＳトランジスタをオンし、さらにそのオン抵抗を制御することとなる。そして、第１のｎ型ＭＯＳトランジスタのオン抵抗は、ビット線の電圧の微小な変化によっても大きく変化させることができる。従って、上記形態によれば、極めて簡易な構成で、第１のｎ型ＭＯＳトランジスタのドレイン電圧の低下量を、メモリセルに記憶されたデータに基づいて、大きく異ならせることができるので、回路規模やチップ面積が小さく、読み出しマージンが大きい強誘電体メモリ装置を提供することができる。
また、上記形態によれば、電圧制御部がビット線の電圧の上昇を抑えるので、メモリセルにかかる電圧を高くすることができる。従って、上記形態によれば、読み出しマージンをさらに大きくすることができる。
上記強誘電体メモリ装置において、トランジスタ制御部は、第１のｎ型ＭＯＳトランジスタのゲートを所定の正電圧にプリチャージする第２のプリチャージ部と、ビット線とゲートとの間に設けられた第１のキャパシタと、を有することが好ましい。
上記形態によれば、メモリセルに記憶されたデータがビット線に読み出されて、当該ビット線の電圧が上昇すると、第１のキャパシタは、所定の正電圧にプリチャージされた第１のｎ型ＭＯＳトランジスタのゲート電圧をさらに上昇させる。従って、上記形態によれば、極めて簡易な構成で、ビット線の電圧に基づいて第１のｎ型ＭＯＳトランジスタのオン抵抗を制御できるので、回路規模やチップ面積の小さい強誘電体メモリ装置を提供することができる。
上記強誘電体メモリ装置において、第２のプリチャージ部は、ゲートを、第１のｎ型ＭＯＳトランジスタの閾値電圧にプリチャージすることが好ましい。
上記形態によれば、ビット線の電圧変化が微小な場合であっても、第１のｎ型ＭＯＳトランジスタをオンさせて、さらにオン抵抗を制御することができる。
上記強誘電体メモリ装置において、電圧制御部は、第１のｎ型ＭＯＳトランジスタのドレインとビット線との間に設けられた第２のキャパシタを有することが好ましい。
上記形態によれば、極めて簡易な構成で、第１のｎ型ＭＯＳトランジスタのドレイン電圧の変化に基づいて、ビット線の電圧を変化させることができる。
上記強誘電体メモリ装置において、第１の電圧は、接地電圧であることが好ましい。
上記形態によれば、センスアンプにおいて使用する電圧の範囲を、接地電圧から所定の正電圧とすることができるので、高速かつ電圧制御が容易で、レベルシフト回路を不要とする強誘電体メモリ装置を提供することができる。
上記強誘電体メモリ装置において、複数のセンスアンプのうち、所定のセンスアンプに設けられた第１のｎ型ＭＯＳトランジスタのドレイン電圧と、残りのセンスアンプに設けられた第１のｎ型ＭＯＳトランジスタのドレイン電圧とを比較して、当該残りのセンスアンプに対応するメモリセルに記憶されたデータを判定する判定部をさらに備えることが好ましい。
上記形態によれば、参照電圧を生成する構成を有しなくてもメモリセルに記憶されたデータを判定できるので、回路規模やチップ面積がさらに小さい強誘電体メモリ装置を提供することができる。
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
図１は、本発明の一実施形態に係る強誘電体メモリ装置を示す図である。強誘電体メモリ装置は、メモリセルアレイ１１０と、ワード線制御部１２０と、プレート線制御部１３０と、ｎ型ＭＯＳトランジスタ１４０と、センスアンプ１５０と、基準電圧発生部１７０と、判定部１８０とを備えて構成される。
また、強誘電体メモリ装置は、ｍ本（ｍは正の整数）のワード線ＷＬ１〜ｍ及びプレート線ＰＬ１〜ｍと、ｎ本（ｎは正の整数）のビット線ＢＬ１〜ｎと、ダミービット線ＤＢＬとを備えて構成される。
メモリセルアレイ１１０は、アレイ状に配置されたｍ×ｎ個のメモリセルＭＣを有する。メモリセルＭＣは、ｎ型ＭＯＳトランジスタＴＲと、強誘電体キャパシタＣとを有して構成される。
ｎ型ＭＯＳトランジスタＴＲは、ゲートがワード線ＷＬ１〜ｍのいずれかに接続され、ソースがダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎのいずれかに接続され、ドレインが強誘電体キャパシタＣの一方端に接続されている。すなわち、ｎ型ＭＯＳトランジスタＴＲは、ワード線ＷＬ１〜ｍの電圧に基づいて、強誘電体キャパシタＣの一方端を、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続するか否かを切り換える。
強誘電体キャパシタＣは、他方端がプレート線ＰＬ１〜ｍのいずれかに接続されており、その一方端と他方端との電位差に基づいて、所定のデータを記憶し、また、記憶されたデータに基づいて所定量の電荷をダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに放出する。本実施形態において、強誘電体キャパシタＣは、一方端の電位に対して、他方端の電位が、その抗電圧より高くなった場合に“１”を記憶し、他方端の電位に対して、一方端の電位が、その抗電圧より高くなった場合に“０”を記憶する。
ワード線制御部１２０は、ワード線ＷＬ１〜ｍに接続されており、ワード線ＷＬ１〜ｍの電圧を制御する。具体的には、ワード線制御部１２０は、強誘電体メモリ装置の外部から供給されたアドレス信号に基づいて、ワード線ＷＬ１〜ｍのうちの所定のワード線ＷＬの電位を、他のワード線ＷＬの電位より高くして、当該所定のワード線ＷＬに接続されたｎ個のメモリセルＭＣを選択する。
プレート線制御部１３０は、プレート線ＰＬ１〜ｍに接続されており、プレート線ＰＬ１〜ｍの電圧を制御する。具体的には、プレート線制御部１３０は、アドレス信号に基づいて、プレート線ＰＬ１〜ｍのうちの所定のプレート線ＰＬの電位を、他のプレート線ＰＬの電位より高くして、当該所定のプレート線ＰＬを選択する。そして、プレート線制御部１３０は、当該所定のプレート線ＰＬを選択する。
ｎ型ＭＯＳトランジスタ１４０は、ソースが接地されており、ドレインがダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続されている。また、ｎ型ＭＯＳトランジスタ１４０は、ゲートに信号ＢＬＥＱが供給されており、信号ＢＬＥＱの電圧に基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎを接地するか否かを切り換える。
センスアンプ１５０は、第１のキャパシタの一例であるキャパシタ１５２と、ｎ型ＭＯＳトランジスタ１５４及び１５６と、ｐ型ＭＯＳトランジスタ１５８と、第２のキャパシタの一例であるキャパシタ１６０とを有して構成される。センスアンプ１５０は、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに対応してそれぞれ設けられており、メモリセルＭＣからデータが読み出されたときのダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧を増幅して出力する。
キャパシタ１５２は、その一方端がダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続されており、他方端がｎ型ＭＯＳトランジスタ１５４のゲートに接続されている。そして、キャパシタ１５２は、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧の変化に基づいて、ｎ型ＭＯＳトランジスタ１５４のゲート電圧を変化させる。
ｎ型ＭＯＳトランジスタ１５４は、ソースが接地されており、ドレインがセンスアンプ１５０の出力に接続されている。そして、ｎ型ＭＯＳトランジスタ１５４は、そのゲート電圧に基づいてオン又はオフし、さらに、オン時には、ゲート電圧に基づいて、ソース・ドレイン間の抵抗を制御する。
ｎ型ＭＯＳトランジスタ１５６は、ソースがｎ型ＭＯＳトランジスタ１５４のゲートに接続されており、ドレインに、ｎ型ＭＯＳトランジスタ１５４の閾値電圧付近の電圧Ｖｔｈが供給されている。そして、ｎ型ＭＯＳトランジスタ１５６は、ゲートに供給される信号ＰＲＥの電圧に基づいて、ｎ型ＭＯＳトランジスタのゲートをその閾値電圧付近に充電する。
ｐ型ＭＯＳトランジスタ１５８は、ソースに第２の電圧の一例である、強誘電体メモリ装置の動作電圧ＶＣＣが供給されており、ドレインがｎ型ＭＯＳトランジスタ１５４のドレインに接続されている。そして、ｐ型ＭＯＳトランジスタ１５８は、ゲートに供給される信号／ＰＲＥ（信号ＰＲＥの反転信号）に基づいて、ｎ型ＭＯＳトランジスタ１５４のドレインを電圧ＶＣＣに充電する。
キャパシタ１６０は、一方端がｎ型ＭＯＳトランジスタ１５４のドレインに接続されており、他方端がダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続されている。そして、キャパシタ１６０は、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧の変化に基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧を変化させる。
基準電圧発生部１７０及び判定部１８０は、それぞれ、ｐ型ＭＯＳトランジスタ１７２及び１８２と、ｎ型ＭＯＳトランジスタ１７４及び１８４とを有して構成される。そして、判定部１８０は、センスアンプ１５０の出力と基準電圧発生部１７０の出力とを比較して、メモリセルＭＣに記憶されたデータを判定する。
具体的には、ｐ型ＭＯＳトランジスタ１７２及び１８２は、ゲートにセンスアンプ１５０の出力、すなわち、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧が供給されており、ドレインがそれぞれｎ型ＭＯＳトランジスタ１７４及び１８４のドレインに接続されている。また、ｎ型ＭＯＳトランジスタ１７４のゲートは、そのドレインに接続されており、さらに、ｎ型ＭＯＳトランジスタ１８４は、ゲートがｎ型ＭＯＳトランジスタ１７４のゲート及びドレインと接続されており、ソースが接地されている。すなわち、ｐ型ＭＯＳトランジスタ１７２及びｎ型ＭＯＳトランジスタ１７４と、ｐ型ＭＯＳトランジスタ１８２及びｎ型ＭＯＳトランジスタ１８４とは、カレントミラーを構成している。
図２は、本実施形態の強誘電体メモリ装置の動作を示すタイミングチャートである。図１及び図２を参照して、ワード線ＷＬ１及びプレート線ＰＬ１を選択して、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータを読み出す場合を例に、本実施形態の強誘電体メモリ装置の動作について説明する。
以下の例において各信号がＬ論理を示すときの当該信号の電圧は接地電圧であり、各信号がＨ論理を示すときの当該信号電圧は、強誘電体メモリ装置の動作電圧であるＶＣＣ、ＶＤＤ、又はＶＰＰである。なお、各信号の電圧は、これに限られるものではなく、Ｈ論理を示すときの信号の電圧が、Ｌ論理を示すときの信号の電圧より高いものであればよい。
まず、初期状態において、信号ＢＬＥＱはＨ論理を示しており、各ｎ型ＭＯＳトランジスタ１４０はオンし、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧は、接地電圧となる。そして、信号ＢＬＥＱがＬ論理となり、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎは接地電圧にプリチャージされる。
また、初期状態において、信号ＰＲＥはＨ論理を示し、信号／ＰＲＥはＬ論理を示しており、ｎ型ＭＯＳトランジスタ１５６及びｐ型ＭＯＳトランジスタ１５８はオンし、ｎ型ＭＯＳトランジスタ１５４のゲート電圧は、閾値電圧Ｖｔｈとなり、ドレイン電圧はＶＣＣとなる。そして、信号ＰＲＥがＬ論理となり、信号／ＰＲＥがＨ論理となって、ｎ型ＭＯＳトランジスタ１５４のゲート及びドレインは、それぞれＶｔｈ及びＶＣＣにプリチャージされる。
次に、ワード線制御部１２０は、ワード線ＷＬ１の電圧を上昇させて、ワード線ＷＬ１に接続されたメモリセルＭＣを構成するｎ型ＭＯＳトランジスタＴＲをオンさせる。これにより、ワード線ＷＬ１に接続されたメモリセルＭＣを構成する強誘電体キャパシタＣは、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続される。
次に、プレート線制御部１３０は、プレート線ＰＬ１の電圧をＶＣＣに上昇させる。これにより、ワード線ＷＬ１に接続されたメモリセルＭＣを構成する強誘電体キャパシタＣには、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧を基準として、ＶＣＣがかかる。
これにより、強誘電体キャパシタＣに記憶されたデータに応じて、当該強誘電体キャパシタＣから取り出された電荷が、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに放出されるので、各メモリセルＭＣに記憶されたデータに基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧が上昇する。具体的には、メモリセルＭＣに記憶されたデータが“１”である場合のダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧（図中点線）は、当該データが“０”である場合のダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧（図中実線）よりも高くなる。
メモリセルＭＣからデータが読み出されて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧、すなわち、キャパシタ１５２の一方端の電圧が上昇すると、キャパシタ１５２は、一方端の電圧に基づいて、他方端の電圧、すなわち、ｎ型ＭＯＳトランジスタ１５４のゲート電圧Ｖｇを上昇させる。
ｎ型ＭＯＳトランジスタ１５４のゲート電圧Ｖｇは閾値電圧であるＶｔｈにプリチャージされているので、キャパシタ１５２の一方端の電圧が上昇すると、ゲート電圧ＶｇはＶｔｈより高い電圧となり、ｎ型ＭＯＳトランジスタ１５４がオンする。
ｎ型ＭＯＳトランジスタ１５４がオンすると、そのドレインは、ｎ型ＭＯＳトランジスタ１５４のチャネル抵抗（オン抵抗）を介して、接地されたソースと接続される。また、ｎ型ＭＯＳトランジスタのチャネル抵抗の大きさは、ゲート電圧Ｖｇの大きさによって変化する。すなわち、ｎ型ＭＯＳトランジスタ１５４のチャネル抵抗の大きさは、メモリセルＭＣに記憶されたデータに応じて変化する。
従って、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧Ｖｄは、メモリセルＭＣに記憶されたデータが“０”である場合に比して、当該データが“１”である場合の方が、大きく低下することとなる。すなわち、ｎ型ＭＯＳトランジスタ１５４は、ゲート電圧Ｖｇの微小な変化を、ドレイン電圧Ｖｄを変化させることによって大きく増幅することができる。
また、ドレイン電圧Ｖｄ、すなわち、キャパシタ１６０の一方端の電圧が低下すると、キャパシタ１６０は、当該低下に基づいて、その他方端、すなわち、ビット線ＢＬ１〜ｎの電圧上昇を抑える。これにより、ビット線ＢＬ１〜ｎとプレート線ＰＬ１との電位差、すなわち、強誘電体キャパシタＣにかかる電圧を大きく保つことができるので、ビット線ＢＬ１〜ｎに放出される電荷量が増加させることができる。
また、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧Ｖｄが変化すると、それに応じて、基準電圧発生部１７０及び判定部１８０のカレントミラーを構成するｐ型ＭＯＳトランジスタ１７２及び１８２のゲート電圧が変化する。
そして、本実施形態において、ダミービット線ＤＢＬに接続された強誘電体キャパシタＣには“０”が記憶されている。また、当該強誘電体キャパシタＣの面積を他の強誘電体キャパシタＣよりも大きく設定している。このため、当該強誘電体キャパシタＣからダミービット線ＤＢＬに放出される電荷量は、“０”が記憶された強誘電体キャパシタＣからビット線ＢＬ１〜ｎに放出される電荷量よりも多い。従って、基準電圧発生部１７０は、ｐ型ＭＯＳトランジスタ１７２のゲートに、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータが“０”である場合のドレイン電圧Ｖｄと、当該データが“１”である場合のドレイン電圧との間の電圧を、基準電圧として供給する。
そして、判定部１８０は、ｐ型ＭＯＳトランジスタ１７２のゲート電圧と、ｐ型ＭＯＳトランジスタ１８２のゲート電圧とを比較して、メモリセルＭＣに記憶されたデータを判定する。具体的には、ｐ型ＭＯＳトランジスタ１８２のゲート電圧がｐ型ＭＯＳトランジスタ１７２のゲート電圧よりも高い場合、すなわち、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータが“０”である場合、判定部１８０の出力であるｐ型ＭＯＳトランジスタ１８２のドレイン電圧がＶＣＣ付近まで上昇し、当該データが“１”である場合、当該ドレイン電圧は接地電圧付近まで低下する。以上の動作により、本実施形態の強誘電体メモリ装置において、強誘電体キャパシタＣに記憶されたデータが読み出される。
本実施形態によれば、ビット線ＢＬ１〜ｎの電圧は、メモリセルＭＣに記憶されたデータに基づいて変化し、トランジスタ制御部の一例であるキャパシタ１５２及びｎ型ＭＯＳトランジスタ１５６は、ｎ型ＭＯＳトランジスタ１５４をオンし、さらにそのオン抵抗を制御することとなる。そして、ｎ型ＭＯＳトランジスタ１５４のオン抵抗は、ビット線ＢＬ１〜ｎの電圧の微小な変化によっても大きく変化させることができる。従って、本実施形態によれば、極めて簡易な構成で、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧の低下量を、メモリセルＭＣに記憶されたデータに基づいて、大きく異ならせることができるので、回路規模やチップ面積が小さく、制御が簡単で高速かつ読み出しマージンが大きい強誘電体メモリ装置を提供することができる。もちろん、回路規模がきわめて小さいため、多数の読み出し回路を配置することで、同時に読み出せるビット数を増加させることができる。
また、本実施形態によれば、電圧制御部がビット線ＢＬ１〜ｎの電圧の上昇を抑えるので、メモリセルＭＣにかかる電圧を高くすることができる。従って、本実施形態によれば、読み出しマージンをさらに大きくすることができる。
本実施形態によれば、メモリセルＭＣに記憶されたデータがビット線ＢＬ１〜ｎに読み出されて、当該ビット線ＢＬ１〜ｎの電圧が上昇すると、キャパシタ１５２は、Ｖｔｈにプリチャージされたｎ型ＭＯＳトランジスタ１５４のゲート電圧をさらに上昇させる。従って、本実施形態によれば、極めて簡易な構成で、ビット線ＢＬ１〜ｎの電圧に基づいてｎ型ＭＯＳトランジスタ１５４のオン抵抗を制御できるので、回路規模やチップ面積の小さい強誘電体メモリ装置を提供することができる。また、ビット線ＢＬ１〜ｎの電圧変化が微小な場合であっても、オン抵抗を制御することができる。
本実施形態によれば、キャパシタ１６０を備えるので、極めて簡易な構成で、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧の変化に基づいて、ビット線ＢＬ１〜ｎの電圧を変化させることができる。
本実施形態によれば、センスアンプ１５０において使用する電圧の範囲を、強誘電体メモリ装置において使用する接地電圧から動作電圧ＶＣＣの範囲とすることができるので、高速かつ電圧制御が容易で、レベルシフト回路を不要とする強誘電体メモリ装置を提供することができる。
本実施形態によれば、基準電圧発生部１７０を備えるので、参照電圧を生成する構成を有しなくてもメモリセルＭＣに記憶されたデータを判定でき、回路規模やチップ面積がさらに小さい強誘電体メモリ装置を提供することができる。
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
例えば上記実施形態においては、ダミービット線ＤＢＬに接続された強誘電体キャパシタＣの面積を大きくして“０”を記憶しているが、ダミービット線ＤＢＬに接続された強誘電体キャパシタＣの面積を小さくして“１”を記憶してもよい。また、ダミービット線ＤＢＬに接続された強誘電体キャパシタＣの面積を他の強誘電体キャパシタＣの面積と等しくし、ｐ型ＭＯＳトランジスタ１７２の駆動能力をｐ型ＭＯＳトランジスタ１８２の駆動能力より大きくする、あるいはｎ型ＭＯＳトランジスタ１７４の駆動能力をｎ型ＭＯＳトランジスタ１８４の駆動能力より小さくしてもよい。
本発明の一実施形態に係る強誘電体メモリ装置を示す図である。 本実施形態の強誘電体メモリ装置の動作を示すタイミングチャートである。
符号の説明
１１０・・・メモリセルアレイ、１２０・・・ワード線制御部、１３０・・・プレート線制御部、１４０・・・ｎ型ＭＯＳトランジスタ、１５０・・・センスアンプ、１５２・・・キャパシタ、１５４・・・ｎ型ＭＯＳトランジスタ、１５６・・・ｎ型ＭＯＳトランジスタ、１５８・・・ｐ型ＭＯＳトランジスタ、１６０・・・キャパシタ、１７０・・・基準電圧発生部、１８０・・・判定部、ＢＬ１〜ｎ・・・ビット線、ＤＢＬ・・・ダミービット線、ＭＣ・・・メモリセル、ＰＬ１〜ｍ・・・プレート線、ＷＬ１〜ｍ・・・ワード線

Claims (6)

  1. 複数のビット線と、
    各ビット線に接続され、所定のデータを記憶する複数のメモリセルと、
    各ビット線に対応して設けられており、メモリセルから読み出されたデータを増幅する複数のセンスアンプと、
    を備え、
    前記センスアンプは、
    ソースに第１の電圧が供給された第１のｎ型ＭＯＳトランジスタと、
    前記第１のｎ型ＭＯＳトランジスタのドレインを、前記第１の電圧よりも高い正電圧である第２の電圧にプリチャージする第１のプリチャージ部と、
    前記メモリセルに記憶されたデータが前記ビット線に読み出されたときに、当該ビット線の電圧に基づいて前記第１のｎ型ＭＯＳトランジスタの前記ソースと前記ドレインとの間の抵抗を制御して、前記第２の電圧にプリチャージされた前記ドレインの電圧を低下させるトランジスタ制御部と、
    前記ドレインの電圧の低下に基づいて、前記ビット線の電圧を低下させる電圧制御部と、
    を有することを特徴とする強誘電体メモリ装置。
  2. 前記トランジスタ制御部は、
    前記第１のｎ型ＭＯＳトランジスタのゲートを所定の正電圧にプリチャージする第２のプリチャージ部と、
    前記ビット線と前記ゲートとの間に設けられた第１のキャパシタと、
    を有することを特徴とする請求項１記載の強誘電体メモリ装置。
  3. 前記第２のプリチャージ部は、前記ゲートを、前記第１のｎ型ＭＯＳトランジスタの閾値電圧にプリチャージすることを特徴とする請求項２記載の強誘電体メモリ装置。
  4. 前記電圧制御部は、前記第１のｎ型ＭＯＳトランジスタのドレインと前記ビット線との間に設けられた第２のキャパシタを有することを特徴とする請求項１から３のいずれか１項記載の強誘電体メモリ装置。
  5. 前記第１の電圧は、接地電圧であることを特徴とする請求項１から４のいずれか１項記載の強誘電体メモリ装置。
  6. 前記複数のセンスアンプのうち、所定のセンスアンプに設けられた第１のｎ型ＭＯＳトランジスタのドレイン電圧と、残りのセンスアンプに設けられた第１のｎ型ＭＯＳトランジスタのドレイン電圧とを比較して、当該残りのセンスアンプに対応するメモリセルに記憶されたデータを判定する判定部をさらに備えたことを特徴とする請求項１から５のいずれか１項記載の強誘電体メモリ装置。
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