JP3812498B2 - トンネル磁気抵抗素子を利用した半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 248
- 230000005291 magnetic effect Effects 0.000 claims description 21
- 230000005415 magnetization Effects 0.000 claims description 20
- 230000000295 complement effect Effects 0.000 claims description 14
- 230000008859 change Effects 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims description 8
- 238000012360 testing method Methods 0.000 claims description 7
- 238000009966 trimming Methods 0.000 claims description 6
- 230000006870 function Effects 0.000 claims description 5
- 230000002950 deficient Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 65
- 239000010410 layer Substances 0.000 description 28
- 230000007423 decrease Effects 0.000 description 15
- 230000003071 parasitic effect Effects 0.000 description 13
- 230000000694 effects Effects 0.000 description 8
- 239000000696 magnetic material Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 230000005294 ferromagnetic effect Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000003491 array Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 239000003302 ferromagnetic material Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000005290 antiferromagnetic effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000002885 antiferromagnetic material Substances 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005315 distribution function Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910000889 permalloy Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007430 reference method Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y25/00—Nanomagnetism, e.g. magnetoimpedance, anisotropic magnetoresistance, giant magnetoresistance or tunneling magnetoresistance
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
- G11C11/1655—Bit-line or column circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
- G11C11/1657—Word-line or row circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
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- Nanotechnology (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Crystallography & Structural Chemistry (AREA)
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- Semiconductor Memories (AREA)
- Hall/Mr Elements (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルとして、トンネル磁気抵抗素子（以下、ＴＭＲ素子という）や巨大磁気抵抗素子（以下、ＧＭＲ素子という）を含む磁性体を利用したＭＲＡＭ等の半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、ＴＭＲ素子９００は、例えば図５２に示すように構成されている。
図５２において、ＴＭＲ素子９００は、ダイオード９０１の上に、順次にピン層９０２，トンネル絶縁層９０３およびフリー層９０４を積層することにより、構成されており、ダイオード９０１に直列に接続されている。
上記ピン層９０２は、磁性体から構成されており、その磁化の向きが製造時に固定されている。
【０００３】
これに対して、フリー層９０４は、同様に磁性体（例えばＮｉＦｅ）から構成されており、ダイオード９０１に接続されたビット線９０５とフリー層９０４に接続されたワード線９０６によりＴＭＲ素子９００を上下に通過する電流により反転されるようになっており、その磁化の向きによって「１」（図５２（ａ））または「０」（図５２（ｂ））が割り当てられている。
ここで、磁性体として、斜め後ろ方向に磁場をかけたときに磁化が反転しやすい性質を有する材料および形状が採用されている。
【０００４】
このような構成のＴＭＲ素子をメモリセルとして使用する半導体記憶装置は、例えば図５３に示すように、構成されている。
図５３において、半導体記憶装置９１０は、複数個のメモリセル９１１がマトリックス状に配置されており、各メモリセル９１１の下方にて、縦方向に平行に延びる複数本のビット線（ＢＬ）９１２と、各メモリセル９１１の上方にて、横方向に平行に延びる複数本のワード線（ＷＬ）９１３と、Ｘ側書込電流源回路９１４と、Ｘセレクタ９１４ａと、Ｙ側書込電流源回路９１５と、Ｙセレクタ９１５ａと、終端電源回路９１６と、Ｘ終端回路９１６ａと、Ｙ終端回路９１６ｂと、から構成されている。
【０００５】
各メモリセル９１１は、上述したＴＭＲ素子９００により構成されており、それぞれ対応するビット線９１２とワード線９１３により電流が流されて、フリー層９０４の磁化の向きが反転され得るようになっている。
【０００６】
このような構成の半導体記憶装置９１０によれば、一つのメモリセル９１１を選択して、当該メモリセル９１１に対応するビット線９１２およびワード線９１３の間に電流を流すことにより、当該メモリセル９１１のみに電流を流して、その磁化の向きを反転させて、「０」または「１」のデータ書込を行なうことができるようになっている。
【０００７】
このデータ書込動作の原理を図５４を参照して説明する。
ＴＭＲ素子９００のフリー層９０４の磁化は、ある一定以上の磁場を受けると反転するが、その磁場の特性曲線は、アステロイドカーブと呼ばれている。
そして、選択されたビット線９１２上や選択されたワード線９１３上のメモリセル９１１には、アステロイドカーブの内側に収まるような磁場（図５４（ｂ）および（ｃ）参照）が形成されると共に、選択されたメモリセル９１１においては、図５４（ａ）に示すように、合成磁場がアステロイドカーブの外側になるような電流が設定される。
【０００８】
次に、このデータ読出動作の原理を図５５を参照して説明する。
各ＴＭＲ素子９００は、「０」と「１」で抵抗値が変化する可変抵抗と等価であるので、ダイオード９０１が直列に接続されていることから、半導体記憶装置９１０は、図５５に示す等価回路で表わされることになる。
したがって、非選択のビット線９１２と選択されたワード線９１３は、１．２Ｖの電圧が印加され、また非選択のワード線９１３は、０Ｖが印加されるので、選択されたメモリセル９１１のみに電流が流れることになる。そして、電流値センスアンプ９１７が、ダイオード９０１のしきい値０．７Ｖに対してＴＭＲ素子９００のピン層９０２およびフリー層９０４間に０．３Ｖ程度の電圧がかかるように電流を引き込みながら、この電流値を測定し、前もって設定されたリファレンス電流より大きければ「０」、小さければ「１」と判定する。
【０００９】
これに対して、ダイオード９０１の代わりに、トランジスタを使用した半導体記憶装置も、例えばＵＳＰ６１９１９８９号などで知られており、また、ダイオードとトランジスタのいずれをも使用しない半導体記憶装置も、例えばＵＳＰ６１８８６１５号などで知られている。
これらは、何れも読出時の動作は異なるものの、書込時の動作は、上述したダイオードを使用した半導体記憶装置９１０の場合と同様に行なわれる。
【００１０】
他方、従来、ＭＲＡＭセルは、例えば図５６に示すように構成されている。
図５６において、ＭＲＡＭセル９５０は、トンネル絶縁層９５１を複数の強磁性体、すなわち固定強磁性層９５２及び自由強磁性層９５３により挟持するように構成されている。
ここで、固定強磁性層９５２は、保磁力の大きな材料から成り、または反強磁性体と磁気的に結合させる等により、磁化を一方向に固定するように構成されている。
また、自由強磁性層９５３は、外部磁場等の作用により磁化反転が可能であるように構成されている。
【００１１】
このような構成により、ＭＲＡＭセル９５０は、固定強磁性層９５２と自由強磁性層９５３の磁化が平行または反平行の場合に安定であって、それぞれ「０」（図５６（ａ））「１」（図５６（ｂ））の情報を記憶する。
ここで、「０」すなわち平行の状態では、トンネル電流が大きく、また「１」すなわち反平行の状態では、トンネル電流が小さい。従って、トンネル電流の電流値の差を検出することにより、ＭＲＡＭセル９５０に記憶された「０」または「１」の情報を読み出すことができる。
このような構成のＭＲＡＭセルによるメモリセルアレイを備えた半導体記憶装置を構成した場合、前述した半導体記憶装置９１０と同様にして、各メモリセルとしてのＭＲＡＭセルに対する書込及び読出を行なうことができる。
【００１２】
【発明が解決しようとする課題】
ところで、上述した半導体記憶装置９１０においては、図５７に示すように、ビット線９１２およびワード線９１３を流れる直交電流が形成する磁場によって、各メモリセル９１１に対するデータ書込が行なわれるようになっているが、この書込電流が小さ過ぎると、データ書込が行なわれ得なくなってしまう。また、書込電流が大き過ぎると、選択されたメモリセル９１１だけでなく、同一ビット線９１２または同一ワード線９１３に接続された隣接するメモリセル９１１にもデータ書込が行なわれることがある。
このため、データ書込時のビット線９１２およびワード線９１３を流れる電流値を正確に設定する必要があった。
【００１３】
他方、上述したアステロイドカーブは、磁性体の膜厚に依存するが、この膜厚は、製造時の半導体ウェハ面内で分布を有することから、メモリセル毎に異なることになる。
また、書込電流源回路９１４，９１５の特性もチップ毎にバラツキがあり、このバラツキを完全に排除することは不可能であった。
このような磁性体の膜厚および書込電流源回路の特性のバラツキは、半導体記憶装置９１０の各メモリセル９１１の書込マージンを低下させてしまうと共に、歩留まりを低下させてしまう。
【００１４】
また、上述したアステロイドカーブは、温度依存性を有しており、一般に高温になると、反転磁場（最小書込電流）が小さくなってしまう。図５８は、大きさ１μｍ×２μｍ，厚さ５ｎｍのパーマロイの２５℃，７５℃及び１２５℃における磁化反転曲線の測定結果を示しており、温度上昇に伴って、磁性膜の反転電流は、約２％／１０℃程度で減少していることが分かる。
一般に、半導体デバイスの動作保証温度は、７５℃程度以下であるが、図５８において７５℃での書込電流は、約１０％低下してしまう。従って、室温（２５℃）での書込電流をそのまま高温時に利用すると、非選択メモリセルにおいてディスターブが発生することになる。その際、書込電流源回路の電流駆動能力自体も温度上昇に伴って低下するので、書込電流は僅かに減少するが、反転電流の減少に追従するまでは減少しない。このような高温化による反転電流の減少は、メモリセルの微細化と共に顕著になり、書込マージンが大きく減少することになる。
【００１５】
他方、読出についても、高温化による読出マージンの低下が知られている。ＴＭＲ素子は、一般に、抵抗ＲおよびコンダンタクスＧが、それぞれ図５９（Ａ）に示すように電圧依存性を有すると共に、図５９（Ｂ）に示すように温度依存性を有することが知られている。
従って、図５９（Ｃ）に示すように、ＭＲ比および電流差も温度依存性を有することになるので、温度上昇に伴って読出マージンが低下してしまう。
また、例えばＭＲＡＭにおける読出電流は、磁性体間のトンネル電流であるので、温度上昇に伴って、磁性膜の磁化が減少すると共に、熱励起によってトンネル確率が増加することによって、トンネル電流は増大し、磁気抵抗比が急激に減少して、読出マージンが低下する。このような読出マージンの低下は、同様にして、メモリセルの微細化により、より温度依存性が大きくなってしまう。
【００１６】
本発明は、上記の問題を解決すべくなされたものであり、書込電流値のマージンが少ない場合であっても、必要かつ十分な書込電流を正確に出力できるようにし、また温度変化による書込マージンおよび読出マージンの変化を少なくした半導体記憶装置特にＭＲＡＭの提供を目的とする。
【００１７】
【課題を解決するための手段】
この目的を達成するため、本発明の請求項１記載の半導体記憶装置は、階層マトリックス状に配置された複数個のトンネル磁気抵抗素子からなるメモリセルアレイと、一方向に並んだメモリセルに対して電流を流す複数本のビット線と、ビット線を横切るように他方向に並んだメモリセルに対して電流を流す複数本のワード線と、を備えており、選択されたメモリセルに対して、Ｘデコーダによりワード線を選択し、Ｙデコーダによりビット線を選択して、選択したビット線およびワード線に電流を流すことにより、その交点に位置する当該メモリセルに対して合成磁場によりデータ書込を行なうようにした半導体記憶装置であって、書込電流源からの書込電流を各ビット線に供給するためのメインビット線が、各ビット線に対して直交するように配置されるとともに、書込電流源からの書込電流を、その電流の方向によって独立的に変更し、変更値を固定するための第一の回路を備え、上記書込電流源が、出力トランジスタとして基本部分のトランジスタおよび調整部分トランジスタを備え、これら出力トランジスタのゲート長が、基本部分のトランジスタでは最小値であり、調整部分のトランジスタでは最小値より大きく設定され、上記第一の回路が、上記書込電流源の調整部分のトランジスタのゲート長を所定の値に設定する信号を出力することにより、書込電流源からの出力電流値を所定の値に調整する構成としてある。
【００１８】
半導体記憶装置をこのような構成とすると、メインビット線セレクタをメモリセルアレイの間に設ける必要がなくなるので、メインビット線セレクタを構成するトランジスタの大きさを、半導体記憶装置を構成するチップの大きさに殆ど影響を与えることなく、十分大きくすることができる。したがって、メインビット線セレクタを通る書込電流値を十分大きくすることができるので、安定した書込電流により所望のメモリセルに対して正確に書込を行なうことができる。
【００１９】
請求項２記載の半導体記憶装置は、メインビット線を選択するためのメインビット線セレクタが、上記メモリセルアレイの上記Ｘデコーダと同じ側の外側に配置されている構成としてある。
半導体記憶装置をこのような構成とすると、半導体記憶装置を構成するチップの面積を大きくすることなく、安定した書込電流を流すことが可能になる。
【００２０】
請求項３記載の半導体記憶装置は、階層マトリックス状に配置された複数個のトンネル磁気抵抗素子からなるメモリセルアレイと、一方向に並んだメモリセルに対して電流を流す複数本のビット線と、ビット線を横切るように他方向に並んだメモリセルに対して電流を流す複数本のワード線と、を備えており、選択されたメモリセルに対して、Ｘデコーダによりワード線を選択し、Ｙデコーダによりビット線を選択して、選択したビット線およびワード線に電流を流すことにより、その交点に位置する当該メモリセルに対して合成磁場によりデータ書込を行なうようにした半導体記憶装置であって、書込電流源からの書込電流を各ワード線に供給するためのメインワード線が、各ワード線に対して直交するように配置されるとともに、書込電流源からの書込電流を、その電流の方向によって独立的に変更し、変更値を固定するための第一の回路を備え、上記書込電流源が、出力トランジスタとして基本部分のトランジスタおよび調整部分トランジスタを備え、これら出力トランジスタのゲート長が、基本部分のトランジスタでは最小値であり、調整部分のトランジスタでは最小値より大きく設定され、上記第一の回路が、上記書込電流源の調整部分のトランジスタのゲート長を所定の値に設定する信号を出力することにより、書込電流源からの出力電流値を所定の値に調整する構成としてある。
半導体記憶装置をこのような構成とすると、メインワード線セレクタをメモリセルアレイの間に設ける必要がなくなるので、メインワード線セレクタを構成するトランジスタの大きさを、半導体記憶装置を構成するチップの大きさに殆ど影響を与えることなく、十分大きくすることができる。したがって、メインワード線セレクタを通る書込電流値を十分大きくすることができるので、安定した書込電流により所望のメモリセルに対して正確に書込を行なうことができる。
【００２１】
請求項４記載の半導体記憶装置は、メインワード線を選択するためのメインワード線セレクタが、上記メモリセルアレイの上記Ｙデコーダと同じ側の外側に配置されている構成としてある。
半導体記憶装置をこのような構成とすると、半導体記憶装置を構成するチップの面積を大きくすることなく、安定した書込電流を流すことが可能になる。
【００２２】
また、本発明の半導体記憶装置は、書込電流源からの書込電流を、その電流の方向によって独立的に変更し、変更値を固定するための第一の回路を備えている構成としてある。
半導体記憶装置をこのような構成とすると、第一の回路により、各メモリセルに対して最適な書込電流を設定することが可能となり、書込電流が大き過ぎたり小さ過ぎることがなく、比較的大きな動作マージンにて正確にデータの書込を行なうことができる。
【００２３】
請求項５記載の半導体記憶装置は、少なくとも一部のトンネル磁気抵抗素子が、二個以上で一つの第一の記憶素子を構成していて、この第一の記憶素子が、読出時にはトンネル磁気抵抗素子が互いに直列に接続され、その中間の節点を出力とすると共に、この第一の記憶素子の少なくとも一部が、半導体記憶装置の不良箇所の記憶場所として使用される構成としてある。
半導体記憶装置をこのような構成とすると、このような二個以上のトンネル磁気抵抗素子から構成される第一の記憶素子は、センスアンプを必要としないので、各種設定値等の保存のために使用しても、半導体記憶装置を構成するチップの面積の増加が少なくて済むことになると共に、第一の記憶素子の少なくとも一部を例えば不良メモリセルのアドレスを保存するために使用することができる。
【００２４】
請求項６記載の半導体記憶装置は、上記第一の回路内にて、値を固定する機能を有するレジスタ回路が、上記第一の記憶素子を含んでおり、この第一の記憶素子の出力が、ＣＭＯＳ回路に直接に入力されている構成としてある。
半導体記憶装置をこのような構成とすると、第一の回路が小さい面積で構成され得ることになる。
【００２５】
請求項７記載の半導体記憶装置は、上記第一の回路が、ビット線またはワード線の書込電流値を、選択メモリセルのアドレスに依存して切換えることができる構成としてある。
半導体記憶装置をこのような構成とすると、書込電流が、書込すべきメモリセルのアドレスによって、大き過ぎたり小さ過ぎたりするようなことがなく、動作マージン内の書込電流により、メモリセルに対して正確なデータ書込を行なうことができる。
【００２６】
請求項８記載の半導体記憶装置は、書込電流を終端する終端電源が、電源回路を停止させるテストモードを備えており、この電源節点を外部に引き出すための外部端子を備えている構成としてある。
半導体記憶装置をこのような構成とすると、書込電流を正確に測定することができるので、第一の回路をより一層正確に調整することができる。
【００２７】
また、本発明の半導体記憶装置は、書込電流源が、出力トランジスタとして基本部分のトランジスタおよび調整部分トランジスタを備えており、これら出力トランジスタのゲート長が、基本部分のトランジスタでは最小値であるが、調整部分のトランジスタでは最小値より大きい構成としてある。
半導体記憶装置をこのような構成とすると、書込電流源の占有面積を増大させることなく、正確な書込電流を出力することができる。
【００２８】
請求項９記載の半導体記憶装置は、メインビット線が相補に構成されており、一方のメインビット線が書込電流源に接続され、他方のメインビット線が終端に固定されることにより、選択されたメモリセルの「０」または「１」が区別して書込まれる構成としてある。
半導体記憶装置をこのような構成とすると、ビット線側の書込電流源が簡略化され、第一の回路が小型に構成され得ることになる。
【００２９】
請求項１０記載の半導体記憶装置は、読出時には、上記相補のメインビット線の一方のメインビット線と、選択されたメモリセルと、上記相補のメインビット線の他方のメインビット線と、センスアンプとを、電気的に接続する構成としてある。
半導体記憶装置をこのような構成とすると、読出時の動作マージンを増大させることができる。
【００３０】
請求項１１記載の半導体記憶装置は、非選択のビット線が、選択されたビット線の電位と異なる別の固定電位に接続される構成としてある。
半導体記憶装置をこのような構成とすると、セレクタの占有面積が増大することを防止することができる。
【００３１】
請求項１２記載の半導体記憶装置は、書込時の終端電源用の電源線が、半導体記憶装置を構成するチップ内にて、他の電源線から電気的に分離された別の電源と接続されている構成としてある。
半導体記憶装置をこのような構成とすると、終端電源の電位が接地電位に正確に保持されることになり、第一の回路をより正確に調整することができる。
【００３２】
請求項１３記載の半導体記憶装置は、複数本のビット線がサブアレイに形成されるとともに、前記複数本のワード線がサブアレイに形成され、サブアレイの非選択のワード線またはビット線の一方のみがスイッチング素子を介して電位が固定されており、他方がメモリセルを介して電位が固定されている構成としてある。
半導体記憶装置をこのような構成とすると、非選択のワード線またはビット線がスイッチング素子により駆動されず、メモリセルを介してビット線またはワード線に接続されることになり、そのビット線またはワード線が終端電源に接続されている。したがって、メモリセルの抵抗値が高いが、メモリセルの動作時間が遅くてもよい場合には、ＮＯＲゲートおよびＮＭＯＳトランジスタ等を使用することなく、簡単な構成により、半導体記憶装置を構成するチップを小面積で構成することができる。
【００３３】
請求項１４記載の半導体記憶装置は、メインワード線が相補に構成されており、一方のメインワード線が書込電流源に接続され、他方のメインワード線が終端に固定されることにより、書込電流の向きを変化させる構成としてある。
半導体記憶装置をこのような構成とすると、ワード線側の書込電流源が簡略化され、第一の回路が小型に構成され得ることになる。
【００３４】
請求項１５記載の半導体記憶装置は、書込電流源からの書込電流を各ビット線に供給するためのメインビット線が、各ビット線に対して直交するように配置されている構成としてある。
【００３５】
請求項１６記載の半導体記憶装置は、メインビット線として、書込用メインビット線と読出用メインビット線が互いに別個に設けられている構成としてある。
半導体記憶装置をこのような構成とすると、読出用メインビット線をビット線に対して読出専用のスイッチング素子を介して接続することができるので、スイッチング素子として、書込電流を考慮せずに、ゲート幅の小さいトランジスタを使用することができる。これにより、トランジスタの寄生容量の影響を排除することができ、読出の高速化を図ることができる。
【００３６】
請求項１７記載の半導体記憶装置は、入力端子にＸデコーダまたはＹデコーダと、ブロック選択信号が接続された、サブアレイに設けられた選択スイッチング素子が、ＸデコーダまたはＹデコーダの出力とブロック選択信号の論理和演算機能を備えている構成としてある。
半導体記憶装置をこのような構成とすると、ブロック選択信号が通過する回路素子が低減されることにより、負荷が低減され、アクセス時間が短縮され得ることになる。
【００３７】
請求項１８記載の半導体記憶装置は、ブロック選択信号が、書込または読出を含む動作モードの情報を含んでいる構成としてある。
半導体記憶装置をこのような構成とすると、書込または読出等の動作モードを別の信号線を介して出力する必要がなくなり、少ない配線によりメモリセルの書込および読出を行なうことができる。
【００３８】
請求項１９記載の半導体記憶装置は、書込電流源の出力電流の温度依存性が、選択メモリセルの磁化反転特性の温度依存性と非選択メモリセルの磁化反転特性の間の値として設定される構成としてある。
半導体記憶装置をこのような構成とすると、書込電流源の出力電流の温度依存性が選択メモリセルの磁化反転特性の温度依存性と非選択メモリセルの磁化反転特性の間の値として設定されることにより、書込電流源の出力電流が、メモリセルの磁化反転特性が持つ負の温度依存性に適した温度依存性を有することになるので、非選択メモリセルの反転磁場と配線の生成する磁場の割合が温度に関係なく一定にある。従って、所謂ディスターブが発生しにくくなるので、温度上昇と共に書込マージンが小さくなるようなことはなく、所定の書込マージンを確保することができる。
【００３９】
請求項２０記載の半導体記憶装置は、書込電流源回路の出力電流の温度依存性が、基準電位回路の電圧により生成されると共に、上記基準電位回路の一部が、バンドギャップリファレンス回路である構成としてある。
半導体記憶装置をこのような構成とすると、半導体記憶装置で一般に使用されている基準電圧生成用のバンドギャップリファレンス回路を流用することができるので、基準電圧発生回路を新たに作成する必要がなく、回路面積を小さくすることができると共に、既に確立している回路やプロセスを利用することができるので、開発が短時間で済み、信頼性の高い半導体記憶装置を構成することができる。
【００４０】
請求項２１記載の半導体記憶装置は、上記基準電位回路が、抵抗素子としてトンネル磁気抵抗素子を使用している構成としてある。
半導体記憶装置をこのような構成とすると、メモリセルの反転電流の温度依存性と書込電流源の書込電流の温度依存性とがプロセスバラツキによって設計値からずれる可能性が小さくなり、歩留まりが向上することになる。
【００４１】
請求項２２記載の半導体記憶装置は、読出回路の出力電圧の温度依存性が、メモリセルのトンネル磁気抵抗素子の温度依存性に合わせ込んで設定される構成としてある。
半導体記憶装置をこのような構成とすると、読出回路の出力電圧が、メモリセルの磁気抵抗素子の温度および電圧依存性が持つ負の温度依存性に適した適正電圧に設定されるので、任意の温度においてセンス電流が最大となり、読出マージンを大きく保持し、所定の読出マージンを確保することができる。
【００４２】
請求項２３記載の半導体記憶装置は、読出回路の出力電圧の温度依存性が、基準電位回路の電圧により生成されると共に、上記基準電位回路の一部が、バンドギャップリファレンス回路である構成としてある。
半導体記憶装置をこのような構成とすると、半導体記憶装置で一般に使用されている基準電圧生成用のバンドギャップリファレンス回路を流用することができるので、基準電圧発生回路を新たに作成する必要がなく、回路面積を小さくすることができると共に、既に確立している回路やプロセスを利用することができるので、開発が短時間で済み、信頼性の高い半導体記憶装置を構成することができる。
【００４３】
請求項２４記載の半導体記憶装置は、上記バンドギャップリファレンス回路が、抵抗素子としてトンネル磁気抵抗素子を使用している構成としてある。
半導体記憶装置をこのような構成とすると、メモリセルの反転電流の温度依存性と読出回路の読出電流の温度依存性とがプロセスバラツキによって設計値からずれる可能性が小さくなり、歩留まりが向上することになる。
【００４４】
請求項２５記載の半導体記憶装置は、半導体記憶装置が、ＭＲＡＭであって、読出時のメモリセル電流が１０μＡ程度である構成としてある。
半導体記憶装置をこのような構成とすると、半導体記憶装置がＭＲＡＭの場合であっても、書込マージン及び読出マージンを確保することかできる。
【００４５】
請求項２６記載の半導体記憶装置は、温度依存性の設定を行なう温度補償回路が、サブスレッショルド電流を用いる構成としてある。
半導体記憶装置をこのような構成とすると、温度依存性の設定が確実に行なわれることになり、安定して書込マージン及び読出マージンを確保することかできる。
【００４６】
請求項２７記載の半導体記憶装置は、温度依存性の設定を行なう温度補償回路が、出力電流の温度依存性を調整し得るトリミング回路を有している構成としてある。
半導体記憶装置をこのような構成とすると、簡単な構成により、容易に出力電流の温度依存性を調整することができる。
【００４７】
【発明の実施の形態】
［第一の実施の形態］
以下、本発明の実施の形態について、図面を参照して説明する。
まず、本発明の半導体記憶装置の第一の実施形態について、図１〜図１３を参照して説明する。
図１は、本実施形態による半導体記憶装置の構成を示すブロック図である。
【００４８】
図１に示すように、半導体記憶装置１０は、マトリックス状に配置された複数個のメモリセル１１と、個々のメモリセル１１に対してデータ書込を行なうための書込電流源１２，１３と、個々のメモリセル１１についてデータ読出を行なうための読出電源１４およびセンスアンプ１５と、を含んでいる。
なお、図１は、半導体記憶装置１０における書込時の状態を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
ここで、書込電流源１２からメインワード線セレクタ３８，メインワード線３２ａおよびワード線２９を介して、メモリセル１１ａに電流が流れ、また、書込電流源１３からメインビット線セレクタ３５，メインビット線３１ａおよびビット線２２を介して、メモリセル１１ａに電流が流れ、メモリセル１１ａに対して書込が行なわれるようになっている。
【００４９】
各メモリセル１１の構成について、図２を参照して説明する。
図２において、メモリセル１１は、シリコン基板２０上に層間膜２１ａを介して形成された複数本の横方向に互いに平行に延びる複数本のビット線（ＢＬ）２２と、ビット線２２上にコンタクト２３を介してマトリックス状に配置されたピン層固定用反強磁性体層２４と、その上に順次に形成された強磁性体からなるピン層２５，トンネル絶縁膜２６および強磁性体からなるフリー層２７と、その上にコンタクト２８を介して形成された紙面に垂直な方向に互いに平行に延びる複数本のワード線（ＷＬ）２９と、これらを覆う層間膜２１ｂと、から構成されている。
ここで、個々のメモリセル１１は、上述したピン層２５，トンネル絶縁膜２６およびフリー層２７からなる個々のＴＭＲ素子３０により構成されており、互いに直角に延びる階層化されたビット線２２とワード線２９の交点の部分に形成されることにより、マトリックス状に配置されることになる。
そして、各メモリセル１１は、図３の等価回路に示すように、それぞれ可変抵抗として表わされる。
【００５０】
ここで、上記ビット線２２は、所定本数のワード線２９と交差するように、縦方向に関して分割して、Ｘブロックを構成するように配置されている。
同様に、上記ワード線２９は、所定本数のビット線２２と交差するように、横方向に関して分割して、Ｙブロックを構成するように配置されている。
【００５１】
さらに、上記半導体記憶装置１０は、上記ビット線（ＢＬ）２２に対して直交するように階層化して配置されたメインビット線（ＭＢＬ）３１を備えており、また上記ワード線（ＷＬ）２９に対して直交するように階層化して配置されたメインワード線（ＭＷＬ）３２を備えている。
図１に示す場合、各ビット線２２の上端に対して、それぞれメインビット線３１ａが、上方のスイッチングトランジスタ３３ａを介して接続されている。
各ビット線２２の下端は、それぞれ下方のスイッチングトランジスタ３３ｂを介して終端電源（図示せず）に接続されている。そして、このスイッチングトランジスタ３３ｂは、そのゲートが下方のメインビット線３１ｂに対して接続されている。
そして、上方のメインビット線３１ａは、左端がメインビット線セレクタ３５に接続されており、下方のメインワード線３１ｂは、左端がＹブロックデコーダ３６に接続されている。
【００５２】
また、図１に示す場合、各ワード線２９の左端に対して、それぞれメインワード線３２ａが、左方のスイッチングトランジスタ３４ａを介して接続されている。
各ワード線２９の右端は、それぞれ右方のスイッチングトランジスタ３４ｂを介して終端電源（図示せず）に接続されている。そして、このスイッチングトランジスタ３４ｂは、そのゲートが右方のメインワード線３２ｂに対して接続されている。
そして、左方のメインワード線３２ａは、上端がメインワード線セレクタ３８に接続されており、右方のメインワード線３２ｂは、上端がＸブロックデコーダ３９に接続されている。
【００５３】
さらに、メインワード線３２ａ，３２ｂの間において、各ビット線２２に沿ってメインワード線３２ｃが配置されており、これらのメインワード線３２ｃは、各ビット線２２の上端に接続されたスイッチングトランジスタ３３ａのゲートに接続されている。
そして、これらのメインワード線３２ｃは、上端がＹデコーダ４０に接続されている。
【００５４】
上記書込電流源１２および読出電源１４は、共に上記メインワード線セレクタ３８に接続されており、また上記書込電流源１３およびセンスアンプ１５は、共に上記メインビット線セレクタ３５に接続されている。
なお、書込電流源１２は、双方向電源であり、また書込電流源１３は、単方向電源である。
【００５５】
このようにして、メインビット線セレクタ３５，Ｙブロックデコーダ３６およびＹデコーダ４０により、Ｙセレクタ回路１８ａが構成され、またメインワード線セレクタ３８，Ｘブロックデコーダ３９およびＸデコーダ３７により、Ｘセレクタ回路１８ｂが構成されることになる。
また、メインビット線３１ｂにゲートが接続されたトランジスタ３３ｂにより、Ｙ終端回路１９ａが構成され、メインワード線３２ｂに接続されたトランジスタ３４ｂにより、Ｘ終端回路１９ｂが構成されることになる。
【００５６】
この場合、非選択のビット線２２およびワード線２９は、図示しない終端電源の電圧Ｖｔｅｒｍになっている。
ここで、電圧Ｖｔｅｒｍは、外部電圧である書込電流源１２，１３の電圧Ｖｃｃ（例えば２．５Ｖ）と接地電位ＧＮＤ（例えば０Ｖ）の中間電圧、例えば０．８Ｖである。なお、電圧Ｖｔｅｒｍが、電圧Ｖｃｃと接地電位ＧＮＤのちょうど中間でないのは、ソース電位が高くなると電流が流れにくくなる単体のＮＭＯＳトランジスタをセレクタとして使用しているためである。
【００５７】
図４は、上記半導体記憶装置１０の配線の寄生抵抗を含む書込回路系の回路図を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
図４において、ビット線２２は、メインビット線セレクタ３５，Ｙデコーダ４０およびＹブロックデコーダ３６によって選択される。
Ｙデコーダ４０には、一部のＸアドレスの論理が含まれており、Ｘ側のブロック選択信号が入力されている。
また、Ｙブロックデコーダ３６には、信号ＲＥＡＤが入力されており、信号３１ｂが活性化される読出モード時に、選択ブロックのビット線２２を書込終端に接続しないようにしている。
なお、書込モード時には、配線の寄生抵抗によって、ワード線２９とビット線２２の間に電位差が生じ、メモリセル１１に電流が流れることになる。しかしながら、メモリセル１１は約１ＭΩの抵抗値を有しており、書込電流は約２ｍＡであることから、メモリセル１１でリークする電流は１μＡ以下となる。したがって、このリーク電流がメモリセル１１の書込動作に影響を与えるようなことはない。
【００５８】
ここで、書込電流源１３から遠いビット線２２に書込電流を流す場合、配線の寄生抵抗が大きくなるので、電圧降下が大きくなる。他方、半導体記憶装置１０中の部品として構成される書込電流源１３は、図５に示すように、簡単な構成が採用されている。
以下、書込電流源１３の動作を、図５の下半分に示されている「０」を書き込むためのＮＭＯＳにより構成された側のみに関して説明する。なお、図５の上半分に示されている「１」を書き込むためのＰＭＯＳにより構成された側は、動作が反転しているだけで同様であるので、説明を省略する。
図５において、基準電圧Ｖｒｅｆの電位と抵抗素子５２０の抵抗値で決まる基準電流が、カレントミラー回路を介して、トランジスタ５０５からトランジスタ５００，・・・，５０３，５０４に流れる。トランジスタ５０４の電流駆動能力は、基本的な電流値が生ずるように設定されている。
【００５９】
また、トランジスタ５００〜５０３は、トランジスタ特性のバラツキ分，磁性特性（アステロイド特性）のバラツキ分そして書込電流源１３の出力インピーダンスが寄生抵抗により変化して出力電流が影響を受ける分を調整できるように、例えば１６段階で電流を調整できるようになっている。
基本分の出力トランジスタ５０４は、最も大きい駆動能力を必要とするので、例えばゲート長（所謂Ｌ）が設定ルールで許される最小のものが採用される。これに対して、他の出力トランジスタ５００〜５０３は、調整用であり、正確な電流能力比（例えばトランジスタ５０１は、トランジスタ５００の二倍、トランジスタ５０２は、トランジスタ５００の４倍、トランジスタ５０３は、トランジスタ５００の８倍）が必要であるので、ゲート長のバラツキが見えなくなる程度の大きなゲート長のものが採用される。ここでは、トランジスタ５０４では、ゲート長Ｌ＝０．２５μｍであり、他のトランジスタ５００〜５０３は、ゲート長Ｌ＝０．５μｍである。
これにより、書込電流源１３は、図６に示すようなＭＯＳトランジスタの飽和特性（飽和領域が狭く、かつ平坦でない）の影響を低減して、最終的に調整を行なう調整部分の電流能力のバラツキが小さく、正確な電流が出力されることになり、より小さな面積で大きな電流を正確に流すことができる。
なお、図５の上半分に示されている「１」を書き込むためのＰＭＯＳにおけるトランジスタ５１５，５１０，・・・５１３，５１４も、同様に構成されている。
【００６０】
このようにして、「０」を書き込む場合、信号ＷＣＮが、また「１」を書き込む場合には、信号ＷＣＰが活性化され、その際電流の調整は、信号ＲＧＤ０〜ＲＧＤ７により行なわれる。
この場合、トランジスタ特性のバラツキ分，磁性特性のバラツキ分に関しては、調整すべき量がメモリセル１１のアドレスに依存せず一定であるが、寄生抵抗による出力電流の変化分に関しては、調整すべき量は一定ではない。したがって、信号ＲＧＤ０〜ＲＧＤ７を決定する回路には、メモリセルのアドレスを入力する必要がある。
【００６１】
この信号ＲＧＤ０〜ＲＧＤ７を決定する回路（以下、第一の回路という）は、例えば図７に示すように構成されている。
図７において、第一の回路６０は、信号ＲＧＤ０〜ＲＧＤ７に対応して、それぞれ四つのレジスタ６１と、四つのレジスタ６１の出力を加算出力するアンド回路６１ａと、を備えている。
各レジスタ６１には、それぞれセルアレイを選択するための信号の上位アドレスであるＸ８，Ｘ９およびその反転信号であるＸ８Ｂ，Ｘ９Ｂの組合せが入力されており、これらの上位アドレスの組合せによって、レジスタが選択されることになる。
そして、選択されたレジスタは、それぞれ「０」または「１」に対して、それぞれのアドレスに適した電流が書込電流源１３から出力されるような信号ＲＧＤ０〜ＲＧＤ７を出力するようになっている。レジスタ回路の値は、メモリＬＳＩの製造時の出荷前の機能試験において、仮設定され、マージンをもって書込可能であるか否かの試験をした後に、設定される。
【００６２】
これらのレジスタは、例えば図８に示すように構成されている。
図８において、レジスタ６１は、互いに直列に接続された複数個（図示の場合、８個）の記憶素子としてのＴＭＲ素子６２から構成されており、図９に示すように、電源立ち上げ時にチップ内部で生成される信号ＬＡＴおよびＡＣＴにより、ＴＭＲ素子６２の中間節点Ｎ１の値をＤ−フリップフロップ回路６３にラッチするように構成されている。
ここで、上記ＴＭＲ素子６２は、図１０に示すように、端子に印加される電圧に依存して特性が変化する。すなわち、通常のメモリセルでは、電流を検出するので、電流差が最大（約２０％）になるように、端子電圧が０．３〜０．５Ｖ程度に設定される。
しかしながら、端子電圧が低いほど出力電圧の比（抵抗の比，所謂ＭＲ比）が高くなる、例えば端子電圧０Ｖの近傍では、約４０％になるので、ＴＭＲ素子６２を直列に配列し、電源側とＧＮＤ側で逆の値を書き込むことにより、ＣＭＯＳレベルに近い信号が得られることになる。なお、この回路では、簡略化のために、各ＴＭＲ素子６２の書込用の回路は省略されている。
このようなレジスタ６１は、ＴＭＲ素子６２が二個以上必要になるが、センスアンプを必要としないことから、回路を簡略化することが可能である。
【００６３】
さらに、上述した半導体記憶装置１０においては、図１１に示すように、メモリセル１１からなるセルアレイ１６に接続される終端電源１７に、テスト用外部出力パッド１７ａが設けられている。
これにより、電流測定モードにおいて、活性化される信号ＴＥが活性化されている間、終端電源１７の電源回路が不活性となり、書込電流源１３の電流値が、このテスト用回部出力パッド１７ａにより直接に測定され得る。
このようにして、書込試験だけでなく、電流値を直接に測定することによって、レジスタ値の設定をより正確に行なうことが可能になる。
【００６４】
図１２は、図１に示した半導体記憶装置１０における読出時の状態を示しており、メモリセル１１ａの読出を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
ここで、読出電源１４からメインワード線セレクタ３８からメインワード線３２ａおよびワード線２９を介して、メモリセル１１ａに電流が流れ、その際他のメモリセル１１にも電流が流れることになる。
このとき、図１３の等価回路（メモリセル１１を可変抵抗により示す）に示すように、非選択のメモリセル１１に流れる不要な電流成分の電流値は、概略値が前もって分かっているので、センスアンプ１５内にて、減算回路１５ａによりその概略値を減算した後、微弱電流値を積分回路１５ｂにより積分してから、ＡＤ変換回路１５ｃによりデジタル電流値に変換し、電流値を検出するようになっている。
【００６５】
その際、このデジタル電流値が個々のメモリセル１１の特性バラツキに影響されないように、上記デジタル電流値を一旦電流値レジスタ１５ｅに保存しておく。そして、当該メモリセル１１ａに「０」を書き込んだ後、再度同様にして電流値を読み出して、この再度読み出したデジタル電流値と電流値レジスタ１５ｅに保存されたデジタル電流値とを比較器１５ｄにより比較する。ここで、比較器１５ｄは、このデジタル電流値の差が誤差範囲を越えている場合には、メモリセル１１ａのデータは、「１」と判定し、誤差範囲内である場合には、メモリセル１１ａのデータは、「０」と判定する。その際、上記誤差範囲は、基準値レジスタ１５ｆに保存されている。
このようにして、所謂自己リファレンス方式によって、「０」または「１」の判定が、メモリセルの特性バラツキに影響されることなく、正確に行なわれることになる。
【００６６】
この場合、メインビット線３１とビット線２２が互いに直交して配置されていることから、メインビット線セレクタ３５が、メモリセル１１を構成するメモリセルアレイ１６の間に設ける必要がない。これにより、メインビット線セレクタ３５を構成するトランジスタ３５ａ（図４参照）は、チップサイズに殆ど影響を与えることなく、大きくすることができ、書込電流を安定して流すことができる。
【００６７】
［第二の実施の形態］
図１４は、本発明による半導体記憶装置の第二の実施形態の構成を示すブロック図である。
図１４において、半導体記憶装置７０は、図１に示した半導体記憶装置１０とほぼ同様の構成であるので、同じ構成要素には同じ符号を付して、その説明を省略する。
【００６８】
図１４において、半導体記憶装置７０は、図１に示した半導体記憶装置１０と比較して、メインビット線セレクタおよびＹセレクタ回路そして書込電流源が異なる構成になっている。
なお、図１４は、半導体記憶装置７０における書込時の状態を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
【００６９】
メインビット線セレクタ７１は、各メインビット線３１ａ，３１ｂの双方に接続されており、Ｙブロックデコーダ７２は、さらにメインビット線３１ａ，３１ｂの外側に設けられたメインビット線３１ｄ，３１ｅに接続されている。
そして、これらのメインビット線３１ｄ，３１ｅは、それぞれトランジスタ３３ａ，３３ｂのゲートに出力が接続されたＮＡＮＤゲート７３の一方の入力端子に接続されており、これらのＮＡＮＤゲート７３の他方の入力端子は、それぞれメインワード線３２ｃに接続されている。
この場合、各ビット線２２は、その下端が終端電源に接続されておらず、メインビット線３１ｂに接続されることにより、他の接地電位とは分けられた内部接地電位Ｇｔｅｒｍに保持されることになる。
【００７０】
また、書込電流源７４は、図１５に示すように、電流を流す方向のみの片方向電源であって、出力部はＰＭＯＳのみによって構成されており、書込電流源１３と比較してより小型に小面積に形成されている。
そして、書込データの「０」または「１」は、書込電流源７４からの出力電流によって行なわれるのではなく、メインビット線セレクタ７１による相補のメインビット線３１ａまたは３１ｂの選択によって行なわれるようになっている。
この場合、上述した第一の回路６０も、中間節点Ｎ１が不要であることから、約半分のＴＭＲ素子６２により構成され得ることになり、小面積に構成され得る。
【００７１】
図１６は、上記半導体記憶装置７０の書込回路系を含む回路図を示している。
図１６において、書込データ信号ＤＡＴＡおよびその反転信号ＤＡＴＡＢによって、相補のメインビット線３１ａまたは３１ｂの一方が選択され、他方は終端電位に固定される。
このような構成によって、メインビット線セレクタ７１のＮＭＯＳトランジスタのソース・ゲート間電位がほぼ電源電圧と同じにすることが可能であるので、セレクタ７１のトランジスタ７１ａを小さくすることができ、メモリセル１６内にＮＡＮＤゲート７３による増加面積を補償することになる。
この場合、メインビット線３１を流れる電流の距離がほぼ二倍になることから、メインビット線３１ｄ，３１ｅによる配線の寄生抵抗の影響が、図１の半導体記憶装置１０の場合と比較して大きくなる。このため、図１の半導体記憶装置１０におけるメモリセル１１のアドレスによる電流の調整がより厳密に行なわれる必要がある。
【００７２】
図１７は、上記半導体記憶装置７０の読出時の状態を示すブロック図である。
図１７において、読出モード時に活性化されるトランジスタが太線により示されている。
この場合、読出時に活性化される読出信号ＲＥＡＤにより、データに拘わらず双方のメインビット線３１ａ，３１ｂが使用される。そして、メインビット線セレクタ７１は、ワード線２９の両側がオン状態となるため、トランジスタ７１ａあたりの電流が約半分になる。したがって、メインビット線セレクタ７１における電圧降下が減少して、ＴＭＲ素子からなるメモリセル１１に印加する電圧をより正確に制御できることになる。このようにして、図１０に示したように、ＴＭＲ素子の特性が両端子に印加される電圧により変化するので、ＴＭＲ素子の動作マージンを向上させることができる。
【００７３】
さらに、この場合、書込電流源７４による書込電流を正確に測定するために、図１８に示すように、通常のＧＮＤ外部端子パッド１６ｂとは別に、メモリセルアレイ１６の内部接地電位Ｇｔｅｒｍを引き出すための書込終端専用ＧＮＤ外部端子パッド１６ｃが設けられている。
この書込終端専用ＧＮＤ外部端子パッド１６ｃによって、出荷前にウェハ状態で、書込電流源７４の調整を行なう際に、書込電流源７４の電流値を正確に測定することができる。
【００７４】
［第三の実施の形態］
図１９は、本発明による半導体記憶装置の第三の実施形態の構成を示すブロック図である。
図１９において、半導体記憶装置８０は、図１４に示した半導体記憶装置７０とほぼ同様の構成であるので、同じ構成要素には同じ符号を付して、その説明を省略する。
【００７５】
図１９において、半導体記憶装置８０は、図１４に示した半導体記憶装置７０と比較して、メインビット線セレクタおよびＹセレクタ回路そして書込電流源が異なる構成になっている。
なお、図１９は、半導体記憶装置８０における書込時の状態を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
【００７６】
メインビット線セレクタ８１は、各メインビット線３１ａ，３１ｂの双方に接続されており、Ｙブロックデコーダ８２は、さらにメインビット線３１ａの外側に設けられたメインビット線３１ｄに接続されている。
そして、メインビット線３１ｄは、それぞれトランジスタ３３ａのメインビット線３１ａとは反対側とＧＮＤ間に接続されたＮＭＯＳトランジスタ８３のゲートに出力端子が接続されたＮＯＲゲート８４の一方の入力端子に接続されており、これらのＮＯＲゲート８４の他方の入力端子は、メインワード線３２ｃに接続されている。
【００７７】
この場合、各ビット線２２は、その下端が、メインビット線３１ｂに接続されている。
これにより、非選択のメモリセル１１に対応するビット線２２がＮＯＲゲート８４によりオンされるＮＭＯＳトランジスタ８３を介して、他の接地電位とは分けられた内部接地電位Ｇｔｅｒｍに保持されるようになっている。
【００７８】
この場合、上述した第二の実施形態である半導体記憶装置７０と比較して、各ビット線２２の両端における回路構成が異なることにより、レイアウトが困難になるが、より少ないトランジスタ数により、メインビット線セレクタ８１を構成することができるので、小面積で構成することができる。
【００７９】
図２０は、上記半導体記憶装置８０の書込回路系を含む回路図を示している。
図２０において、書込データ信号ＤＡＴＡおよびその反転信号ＤＡＴＡＢによって、メインビット線３１ａがオンされ、メインビット線３１ｂは終端電位に固定される。
このような構成によって、図１４に示した第二の実施形態の半導体記憶装置７０と同様に、メインビット線３１を流れる電流の距離がほぼ二倍になることから、メインビット線３１ｄ，３１ｅによる配線の寄生抵抗の影響が、図１の半導体記憶装置１０の場合と比較して大きくなる。このため、図１の半導体記憶装置１０におけるメモリセル１１のアドレスによる電流の調整がより厳密に行なわれる必要がある。
【００８０】
図２１は、上記半導体記憶装置８０の読出時の状態を示すブロック図である。
図２１において、読出モード時に活性化されるトランジスタが太線により示されている。
この場合、読出時に活性化される読出信号ＲＥＡＤにより、データに拘わらず双方のメインビット線３１ａ，３１ｂが使用される。そして、メインビット線セレクタ８１は、ワード線２９の両側がオン状態となるため、トランジスタ８１ａあたりの電流が約半分になる。したがって、メインビット線セレクタ８１における電圧降下が減少して、ＴＭＲ素子からなるメモリセル１１に印加する電圧をより正確に制御できることになる。
【００８１】
［第四の実施の形態］
図２２は、本発明による半導体記憶装置の第四の実施形態の構成を示すブロック図である。
図２２において、半導体記憶装置９０は、図１４に示した半導体記憶装置７０とほぼ同様の構成であるので、同じ構成要素には同じ符号を付して、その説明を省略する。
【００８２】
図２２において、半導体記憶装置９０は、図１４に示した半導体記憶装置７０と比較して、メモリセルおよびＸ終端回路が異なる構成になっている。
なお、図２２は、半導体記憶装置９０における書込時の状態を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
【００８３】
この場合、メモリセル９１は、図２３に示すように、シリコン基板２０上にて、拡散層２０ａを介して形成されたコンタクト２３上に、順次にピン層固定用反強磁性体層２４，ピン層２５，トンネル絶縁膜２６，フリー層２７およびコンタクト２８が積層されＴＭＲ素子が構成されていると共に、コンタクト２８上にビット線２２が形成されている。
さらに、このメモリセル９１においては、ワード線２９が、書込ワード線２９ａと読出ワード線２９ｂに分けられている。
そして、これらの書込ワード線２９ａと読出ワード線２９ｂが、それぞれ層間膜２１ａ中に形成されていると共に、これらの間にＧＮＤ線２９ｃが形成されている。
【００８４】
このメモリセル９１は、図２４に示すように、可変抵抗による等価回路で表わされており、その書込ワード線２９ａが、左端がトランジスタ９２を介してメインワード線に接続されており、このトランジスタ９２のゲートは、メインワード線３２ｃに接続されている。また書込ワード線２９ａの右端は、直接に終端電源に接続されている。
また、読出ワード線２９ｂには、ＮＡＮＤゲート９３の出力端子が接続されており、このＮＡＮＤゲート９３の一方の入力端子は、メインワード線３２ｂに接続されており、他方の入力端子は、メインワード線３１ｃに接続されている。
【００８５】
このような構成によれば、ビット線２２の選択は、図１４に示した第二の実施形態による半導体記憶装置７０と同様であり、また書込ワード線２９ａの選択は、各書込ワード線２９ａの左端に接続されたトランジスタ９２により行なわれる。
この場合、メモリセル９１の読出方法に拘わらず、メモリセル９１の書込を行なうことができるので、データ書込に関しては、図１９に示した第三の実施形態による半導体記憶装置８０に適用することも可能である。
【００８６】
図２５は上記半導体記憶装置９０の読出時のブロック図、図２６は上記半導体記憶装置９０の配線の寄生抵抗を含む書込回路系の回路図を示しており、メモリセル９１ａの読出を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
センスアンプ１５からメインビット線３１ａ，ビット線２２を介して、メモリセル９１ａのＧＮＤ線２９ｃに信号電流が流れ込み、センスアンプ１５は、この信号電流を基準電流と比較して、基準電流より大きい場合には「０」と判定し、小さい場合には「１」と判定する。
【００８７】
［第五の実施の形態］
図２７は、本発明による半導体記憶装置の第五の実施形態の構成を示すブロック図である。
図２７において、半導体記憶装置１００は、図１９に示した第三の実施形態による半導体記憶装置８０の変形例であって、同じ構成要素には同じ符号を付して、その説明を省略する。
図２７において、半導体記憶装置１００は、図１９に示した半導体記憶装置８０と比較して、ＮＯＲゲート８４およびＮＭＯＳトランジスタ８３を除いた点が異なる構成になっている。
なお、図２７は、半導体記憶装置１００における読出時の状態を示しており、メモリセル１１ａの読出を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
【００８８】
この場合、非選択のビット線２２がトランジスタ３３ａにより駆動されない。そして、ビット線２２は、メモリセル１１を介してワード線２９に接続され、ワード線２９は、図示しない書込終端電源に直接に接続されている。
メモリセル１１の抵抗値が高く、メモリセル１１の動作時間が遅くても構わない場合には、このようにメモリセル１１を介して、非選択時の電位を供給するように構成することも可能である。
【００８９】
［第六の実施の形態］
図２８は、本発明による半導体記憶装置の第六の実施形態の構成を示すブロック図である。
図２８において、半導体記憶装置１１０は、図１９に示した第三の実施形態による半導体記憶装置８０の変形例であって、同じ構成要素には同じ符号を付して、その説明を省略する。
図２８において、半導体記憶装置１１０は、図１９に示した半導体記憶装置８０と比較して、Ｘブロックデコーダ３９の代わりに、もう一つのメインワード線セレクタ３８を設けて、メインワード線３２ａ，３２ｂを相補の構成にしたものである。
なお、図２８は、半導体記憶装置１１０における書込時の状態を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
ここで、ワード線２９は、その右端が図示しない書込終端電源に直接に接続されるのではなく、メインワード線３２ｂに接続されている。
【００９０】
図２９は、上記半導体記憶装置１１０の配線の寄生抵抗を含む書込回路系の回路図を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
図２９において、一方のメインビット線３１ａが書込電流源１３に接続され、他方のメインビット線３１ｂが図示しない終端電源に接続される。
そして、この場合、信号ＷＣＤまたは反転信号ＷＣＤにより、メインワード線３２ａ，３２ｂを切換えることにより、ワード線２９の電流の方向を逆転させることができる。
なお、磁化反転磁場曲線は、ワード線２９の電流の正負に対して、理論的には対称となる筈であるが、実際には少し異なる場合が多い。したがって、より広い動作マージンとなる電流値を配線に対して与えるためには、ワード線２９側の電流の向きもメモリセルアレイ１６およびメモリセル１１のアドレスに依存して、調整することが望ましい。
【００９１】
図３０は、上記半導体記憶装置１１０の読出時の状態を示すブロック図であり、メモリセル１１ａの読出を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
読出時には、メインビット線３１ａ，３１ｂと同様にして、相補の双方のメインワード線３２ａ，３２ｂが使用されることになる。
【００９２】
［第七の実施の形態］
図３１は、本発明による半導体記憶装置の第七の実施形態の構成を示すブロック図である。
図３１において、半導体記憶装置１２０は、図１９に示した半導体記憶装置８０とほぼ同様の構成であるので、同じ構成要素には同じ符号を付して、その説明を省略する。
【００９３】
図３１において、半導体記憶装置１２０は、図１９に示した半導体記憶装置８０と比較して、メインビット線セレクタ，ＹブロックレコーダおよびＹ終端回路，Ｘ終端回路が異なる構成になっている。
メインビット線セレクタ１２１は、二つの書込メインビット線セレクタ１２１ａ，１２１ｂと、一つの読出メインビット線セレクタ１２１ｃと、から構成されている。
書込メインビット線セレクタ１２１，１２１ｂは、メインビット線３１ａ，３１ｂに接続されている。
【００９４】
これに対して、読出メインビット線セレクタ１２１ｃは、メインビット線３１ｂの外側に設けられたメインビット線３１ｆに接続されており、このメインビット線３１ｆは、トランジスタ３３ｂとは別に設けられたトランジスタ３３ｃを介して、ビット線２２の下端に接続されている。
これは、トランジスタ３３ｂが数ｍＡの書込電流を確保するためにゲート幅が大きく、ソース・ドレイン間の寄生容量が読出時に無視できなくなることから、読出時専用のゲート幅の小さいトランジスタ３３ｃを設けることにより、トランジスタのソース・ドレイン間の寄生容量の影響をできるだけ低減するためである。
ここで、上記トランジスタ３３ｃは、ＮＯＲゲート１２２の出力端子がゲートに接続されており、ＮＯＲゲート１２２は、その一方の入力端子がメインワード線２９に接続されていると共に、他方の入力端子が、Ｙブロックデコーダ８２に接続された読出専用の二重メインビット線３１ｇ１，３１ｇ２に接続されている。
さらに、各ビット線の右端に接続されたトランジスタ３４ｂのゲートは、共通のＮＡＮＤゲート１２３の出力端子に接続されており、このＮＡＮＤゲート１２３の一方の入力端子は、メインワード線３２ｂに接続されていると共に、他方の入力端子がＮＡＮＤゲート１２４を介して、上記二重メインビット線３１ｇ１，３１ｇ２に接続されている。
これにより、チップ面積は大きくなるが、読出の高速化が可能になる。
【００９５】
さらに、この場合、Ｙデコーダ４０の出力が、ビット線２２の二本あたりに一本配置されている。そして、Ｙブロックデコーダ３６に対して、信号Ｙ０を入力して、読出時のブロック選択信号ＲＴＸＡおよび書込時のブロック選択信号ＷＴＸＡを、二本一組にしてＹ０の論理信号を加えるようにしている。
【００９６】
図３２は、上記半導体記憶装置１２０の書込回路系を含む回路図を示している。
図３２において、書込データ信号ＤＡＴＡおよびその反転信号ＤＡＴＡＢによって、相補のメインビット線３１ａ，３１ｂの一方が選択され、他方は終端電位に固定される。これにより、図１４に示した第二の実施形態による半導体記憶装置７０と同様にして、メモリセル１１ａの書込が行なわれる。
【００９７】
図３３は、上記半導体記憶装置１２０の読出回路系を含む回路図を示している。
図３３において、読出時に活性化される読出信号ＲＥＡＤにより、読出メインビット線セレクタ１２１ｃが読出専用のメインビット線３１ｆを介して、さらに読出専用のゲート幅の小さいトランジスタ３３ｃを介して、メモリセル１１ａを介して流れる電流を検出する。これにより、比較的ゲート幅の大きいトランジスタ３３ｂのソース・ドレイン間の寄生容量の影響を排除して、正確なメモリセル１１ａのデータ読出を行なうことができる。
また、ブロック選択信号ＲＴＸＡ，ＷＴＸＡが入力されるＮＯＲゲートの個数やビット線２２の本数が実質的に半分にされ得るので、負荷が軽減され、アクセス時間の高速化を図ることができる。
【００９８】
これに対して、図３４〜図５１は、本発明による温度補償を行なう半導体記憶装置の実施形態を示している。
【００９９】
［第八の実施の形態］
まず、図３４は、本発明による半導体記憶装置の第八の実施形態の書込回路系を示すブロック図である。
図３４において、半導体記憶装置１３０は、セルアレイ１６，Ｘセレクタ１８ｂ，Ｙセレクタ１８ａ，Ｘ終端回路１９ｂ，Ｙ終端回路１９ａ，書込電流源１２，１３を備えていると共に、本実施形態の特徴である温度補償電圧源回路１３１を備えている。
ここで、上記Ｘセレクタ１８ｂ，Ｙセレクタ１８ａの一つのゲート，Ｘ終端回路１９ｂ，Ｙ終端回路１９ａは、図示しない制御回路により活性化されると共に、温度補償電圧源回路１３１より生成された出力電圧により書込電流源１２，１３が動作して、書込電流を所望のメモリセルに対して流すようになっている。
なお、図３４は、半導体記憶装置１３０における書込時の状態を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
【０１００】
上記温度補償電圧源回路１３１は、一般的なＬＳＩの動作補償範囲が０℃〜８０℃であると共にパッケージ内ではさらに高温になることから、使用中に１００℃の温度差に対応できるように、高温における反転磁化すなわち書込電流を減少させるためのものであり、図３５に示すように、基準電圧回路により構成されている、すなわち三つのダイオードＤ０，Ｄ１，Ｄ２と、トランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＮ１，ＭＮ２とを含むバンドギャップリファレンス回路として構成されており、上記ダイオードＤ０，Ｄ１，Ｄ２は、それぞれ温度上昇と共に、約−２ｍＶ／℃の割合でバンドギャップ電圧が減少する特性を有している。
これにより、温度上昇に伴って、トランジスタＭＮ１，ＭＮ２のソース電位が低下して、カレントミラー電流Ｉが増加する。このカレントミラー電流Ｉは、
【数１】
で与えられる。ここで、Ｎは，ｋｂはボルツマン定数，ｑは電荷素量である。
したがって、抵抗Ｒ２の両端の電圧が温度と共に上昇することになり、基準電圧Ｖｒｅｆは、
【数２】
で与えられ、式（２）の第一項の負温度係数及び第二項の正温度係数により、基準電圧Ｖｒｅｆは、抵抗Ｒ１，Ｒ２の定数の選択により、任意の範囲の負特性または正特性を有することができる。
【０１０１】
このようにして、温度補償電圧源回路１３１は、その出力する基準電圧Ｖｒｅｆに意図的に温度依存性を持たせるようになっている。
そして、この基準電圧Ｖｒｅｆを電圧変換回路１３２により電圧変換することにより、二つのパラメータｒ１（＝（Ｒ１／Ｒ２）），ｒ２（＝Ｒ４／Ｒ３））を有する出力電圧Ｖｏｕｔ
【数３】
を生成することができる。ここでＶ０は通常の温度補償回路で生成した温度依存性のない一定電圧である。
なお、上記抵抗Ｒ２，Ｒ４は、実際には、トリミング回路として構成され、トリミングできるようになっている。
このようなトリミング回路は、具体的には図３６に示すように、互いに並列に接続された抵抗及びトランジスタをＮ個直列に接続することにより構成されている。これにより、選択されたトランジスタＴをオンさせることにより、当該トランジスタＴに並列接続された抵抗Ｒを短絡させて、全体として適宜の抵抗値が得られるようになっている。
【０１０２】
そして、温度補償電圧源回路１３１からの出力電圧Ｖｏｕｔが出力されると、書込電流源１２，１３は、図３７に示すように、電流出力回路を構成するトランジスタのゲートに対して、出力電圧Ｖｏｕｔ及びＶｏｕｔ−ΔＶを印加することにより、ゲート電圧の温度変化による変動によって、所望の温度依存性を備えた書込電流を出力するようになっている。
【０１０３】
具体的には、例えばＶｆの変動を−２ｍＶ／℃，ｒ１＝１０とし、ｒ２＝０．６，１．６，２．６と変動させたときの書込電流の温度依存性は、図３８に示すようになる。ここで、破線は温度依存性のない従来の書込電流値であり、１００℃においては非選択メモリセルの反転電流と一致することから、誤書込が発生してしまう。これに対して、白いマークは、測定値であり、また黒いマークは、設計時の書込電流の温度依存性である。従って、特にｒ２＝１．６のとき、設計した書込電流は、測定された選択メモリセルの書込電流とほぼ一致した温度依存性を有する。
【０１０４】
このような温度依存性によって、図３９に示すように、セルアレイ１６（ここでは、１Ｍｂのアレイ１ｋ個で構成される１Ｇｂセルアレイ）内の各磁性膜は、形状や組成のバラツキ，あるいはピン層との磁気的相互作用のバラツキ等により、書込バラツキを有する。従って、例えばワード電流Ｉｗのそのときの標準偏差をσ（Ｉｗ）とし、この分布が正規分布ｆ（ｘ，μ，σ；Ｉｗ）で与えられると仮定すると、選択メモリセルに対してビット線電流Ｉｂ，ワード線電流Ｉｗを流した時に誤り無く書き込みを行なうことができる確率（Ｐａｓｓ率）Ｐ（Ｉｗ，Ｉｂ）は、
【数４】
で与えられる（Ｎ＝１０3 ）。実際の測定により得られた分布関数を用いて、これを計算すると、図３９にて黒いマークで示すようになる。ここで、縦軸は、不良セルすなわち１Ｇｂ×Ｐ（Ｉｗ，Ｉｂ）であり、書込不可メモリセルまたは誤書込されたメモリセルの数を意味する。横軸は、標準偏差σであり、ビット線のみでの反転電流の平均値で規格化されている。
【０１０５】
図３９から、従来のように温度に依存しない書込電流が流れる回路を用いた場合には、１００％ｂｉｔ−ｐａｓｓを得るためには、２５℃においてσ＜６％が必要であるが、σ＝５％としても、５０℃，７５℃と温度が上昇するにつれて、多重選択メモリセル数は、１０4 個，１０8 個に急増する。そして、７５℃でも１００％ｂｉｔ−ｐａｓｓを得るためには、σ＜２％が必要である。さらに、１００℃では、σを１％以下にしても、必ず多重選択が発生してしまう。
これに対して、本発明実施形態による半導体記憶装置１３０によれば、上述した温度補償電圧源回路１３１を使用することにより、書込マージンが確保されることになるので、多重選択メモリセル数は、温度が上昇しても低く抑えられることになり、σ＜５％であれば、１００℃においても１００％ｂｉｔ−ｐａｓｓを実現することができる。
【０１０６】
上述した半導体記憶装置１３０においては、温度補償電圧源回路１３１は、基準電圧回路として、ダイオードＤ０，Ｄ１，Ｄ２を使用したバンドギャップリファレンス回路を使用しているが、これに限らず、図４０に示すように、トランジスタのサブスレッショルド領域を利用しても、同様に書込電流に温度依存性を付与することができる。この場合、基準電圧Ｖｒｅｆは、
【数５】
で与えられる。ここで、β１，β２は、それぞれトランジスタＭＮ１，ＭＮ２の（ゲート幅Ｗ／ゲート長Ｌ）である。
【０１０７】
また、温度補償電圧源回路１３１は、図４１に示すような構成の基準電圧回路を使用してもよい。この場合、リファレンスＴＭＲの抵抗ＲTMR は、温度上昇と共に減少するが、（カレントミラー電流の温度依存性を無視して）これに温度依存しない一定電流Ｉを流すことにより、出力電圧Ｖｒｅｆは、ｍＩＲTMR となる（ｍは、選択したＴＭＲの数）。従って、出力電圧Ｖｒｅｆを例えば図３５と同様の電圧変換回路（ただし、抵抗はＴＭＲにより構成される）に入力すると、出力電圧Ｖｏｕｔは、
【数６】
となる。この出力電圧Ｖｏｕｔは、温度上昇と共に増加する電圧となり、この電圧を書込電流源（例えばＰＭＯＳゲート）の入力に使用すれば、温度と共に減少する電流が得られることになる。
従って、上述した半導体記憶装置１３０においては、抵抗の温度依存性とＴＭＲ書込電流の温度依存性がプロセスばらつき等の影響を受けて、合わせ込んだプロファイルからずれている場合であっても、適宜の書込電流が流れることになり、書込精度が低下することはない。
【０１０８】
［第九の実施の形態］
図４２は、本発明による半導体記憶装置の第九の実施形態の読出回路系を示すブロック図である。
図４２において、半導体記憶装置１４０は、セルアレイ１６，Ｘセレクタ１８ｂ，Ｙセレクタ１８ａ，Ｘ終端回路（図示せず），Ｙ終端回路（図示せず），読出電源としてのプリアンプ１４，センスアンプ１５と、を備えていると共に、本実施形態の特徴である温度補償電圧源回路１４１を備えている。
ここで、上記Ｘセレクタ１８ｂ，Ｙセレクタ１８ａ，Ｘ終端回路，Ｙ終端回路及びセンスアンプ１５は、信号制御回路１４２により活性化されると共に、温度補償電圧源回路１４１より生成された出力電圧によりプリアンプ１４が動作して、読出電流を所望のメモリセルに対して流すようになっている。
なお、図３４は、半導体記憶装置１３０における書込時の状態を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
この場合、各メモリセル１１は二つのＴＭＲセルから成り、それぞれ「０」「１」または「１」「０」の相補の状態に書き込まれているものとする。
信号制御回路１４２により読出信号ＸＤＥＮＲ及びＹＤＥＮＲが活性化されると、これによりＸセレクタ１８ｂおよびＹセレクタ１８ａのそれぞれ選択されたゲートが活性化される。これに対して、非選択のゲート及び終端側は、ＨｉＺとする。
選択されたセルＲｓおよび参照セルＲｒを流れる電流をそれぞれＩｓ，Ｉｒとすると、Ｒｓ＞Ｒｒ（またはＲｓ＜Ｒｒ）のとき、Ｉｓ＜Ｉｒ（またはＩｓ＞Ｉｒ）である。
ここで、プリアンプ１４は、例えば図４３に示すように構成されており、この電流差を電圧に変換するように動作し、プリアンプ１４の出力電圧は、それぞれＶｓ０，Ｖｒ０となる。これにより、センスアンプ１５は、電圧差ΔＶ（＝Ｖｓ０−Ｖｒ０）の正負により、「０」（または「１」）を出力する。
【０１０９】
以下、上記センスアンプ１５の動作を詳細に説明する。
上記センスアンプ１５は、例えば図４４に示すように構成されており、ＳＡＥＮ０が非活性の間は、ノードＶｃｍｐ０，Ｖｃｍｐ１はプリチャージされており、ほぼ定電圧Ｖｄｄに等しい。ここで、読出モードにて、信号制御回路１４２によりＳＡＥＮ０が活性化されると、ノードＶｃｍｐ０，Ｖｃｍｐ１は、フローティングとなる。
上記Ｖｓ０，Ｖｒ０は、例えば０．３〜０．５Ｖ程度の低電圧である必要があることから、例えば図４５に示すようなバッファ回路１４３により、Ｖｄｄ／２程度の電位Ｖｓ１，Ｖｒ２に増幅する。その際、例えば図４６に示す構成の遅延回路１４４により、ＳＡＥＮ０の活性化からｔ１（ｎｓ）後に、ＳＡＥＮ１が活性化されて、上記上記Ｖｓ０，Ｖｒ０がＶｓ１，Ｖｒ２に増幅される。
【０１１０】
続いて、上記遅延回路１４４によって、ＳＡＥＮ０の活性化からｔ２（ｎｓ）後に、ＳＡＥＮ２が活性化される。これにより、センスアンプ１５のＭ１〜Ｍ４からなるラッチ回路に帰還がかかり、ノードＶｃｍｐ０，Ｖｃｍｐ１の電位差が増幅され、ＰＡＯＵＴが出力される。
このＰＡＯＵＴが、例えば図４７に示すような構成のラッチ回路１４５に取り込まれて、ＰＡＯＵＴの値を読み取って、「０」または「１」の信号ＳＡＯＵＴを出力する。
ここで、上述した各信号すなわちＸＤＥＮＲ，ＳＡＥＮ０，ＳＡＥＮ１，ＳＡＥＮ２そしてＰＡＯＵＴおよびＳＡＯＵＴは、図４８に示すようになっている。
【０１１１】
ここで、温度が上昇すると、Ｒｓ，Ｒｒが減少して、Ｉｓ，Ｉｒが増加するが、ΔＩ（＝Ｉｓ−Ｉｒ）は減少する。また、｜ΔＩ｜が最大となるＶｒｅｆは、低電圧側にずれるので、温度上昇に伴って、Ｖｅｒｆを下げる必要がある。このＶｒｅｆの最適値の温度依存性は、測定によってプロファイルを測定しておき、出荷時にこのプロファイルに一致した温度依存性を生成するように、温度補償電圧源回路１４１のトリミング回路を調整する。
これにより、図４９に示すように、読出時の温度補償電圧源回路１４１による温度補償の効果が得られる。すなわち、図４９（Ａ）に示すように、読出出力電圧Ｖｒｅｆが適宜の温度依存性を有するように、温度補償電圧源回路１４１を設定しておくことにより、図４９（Ｂ）に示すように、温度変更に対応して、電流差ΔＩが最大となる電位差が、ＴＭＲの両端に印加される結果、図４９（Ｃ）に示すように、電流差の減少が低く抑制され得ることになり、読出マージンが高くなる。
【０１１２】
［第十の実施の形態］
上述した半導体記憶装置１４０においては、読出電流を検出すること（電流センス）により、「０」「１」の電流差の温度依存性の小さい回路、すなわちセンスアンプ１５を使用することにより、読出マージンを確保するようにしているが、これに限らず、図５０に示す半導体記憶装置１５０によって、電圧センスにより、読出マージンを確保することも可能である。
図５０において、半導体記憶装置１５０は、ＴＭＲに対して「０」「１」にかかわらず、ほぼ一定の電流Ｉｓを流して、ＴＭＲ両端の電位差Ｖｓ（＝Ｉｓ・Ｒ（Ｔ））を比較回路１４６により検出するように構成されている。
この場合、読出電流は、図３４に示した半導体記憶装置１３０における書込電流と同様にＴＭＲに流される。
【０１１３】
さらに、この半導体記憶装置１５０は、温度補償のために、プリアンプ１４の代わりに、温度補償定電流源回路１５１を備えている。
ＴＭＲの抵抗値は、一般に温度に反比例する特性を示しており、その抵抗値は、
【数７】
で近似され得る。
従って、温度補償定電流源回路１５１から出力される読出電流を、
【数８】
なる温度依存性を有するように設定しておけば、ＴＭＲのセンス電圧は、
【数９】
となるので、ａ＝ｂｊ×Ｉｓとすることにより、センス電位Ｖｓｊは、温度によらず一定な値Ｖｓｊ＝ＩｓＲｓに設定することができる。これにより、読出マージンを確保することが可能となる。
ところで、一般にｂ０＜ｂ１であるから、センス電位Ｖｓ０，Ｖｓ１の双方の温度依存性を完全に排除することはできないが、例えばａ＝（ｂ０＋ｂ１）／（２Ｉｓ）となるように設定することによって、「０」「１」双方のセンス電位の温度依存性による変動を小さくすることができる。
このようにして、図５１に示すように、読出時の温度補償電圧源回路１５１による温度補償の効果が得られる。すなわち、図５１（Ａ）に示すように、ＴＭＲの抵抗値の温度依存性に対して、読出電流Ｉｓの温度補償を行なうことにより、図５１（Ｃ）に示すように、センス電位Ｖｓｊの変動を小さくすることができるので、読出マージンが高くなる。
【０１１４】
上記実施形態においては、典型的なＴＭＲ素子の抵抗Ｒ（Ｔ）の温度依存プロファイルを参照することにより、読出電流Ｉｓの温度依存性を設計する必要があることから、プロセスばらつき等の影響を受けて、読出精度が低下する可能性があるが、リファレンス用のＴＭＲ素子を温度制御回路の抵抗として利用するようにすれば、読出電流Ｉｓを制御することができるので、プロセスばらつき等の影響を受けにくくなる。
【０１１５】
【発明の効果】
以上のように、本発明によれば、書込電流源からの書込電流を各ビット線またはワード線に供給するためのメインビット線またはメインワード線が、各ビット線またはワード線に対して直交するように配置されているので、メインビット線セレクタまたはメインワード線セレクタをメモリセルアレイの間に設ける必要がなくなるので、メインビット線セレクタまたはメインワード線セレクタを構成するトランジスタの大きさを、半導体記憶装置を構成するチップの大きさに殆ど影響を与えることなく、十分大きくすることができる。
したがって、メインビット線セレクタまたはメインワード線を通る書込電流値を十分大きくすることができるので、安定した書込電流により所望のメモリセルに対して書込を行なうことができる。これにより、各メモリセルに対して動作マージンを十分に確保して、正確にデータ書込を行なうことが可能になる。
【０１１６】
また、ＴＭＲ素子そしてＭＲＡＭのアステロイド特性の温度依存性をできるだけ抑制することによって、温度変化による書込マージン及び読出マージンの変化を少なくして、書込マージン及び読出マージンを確保することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態の半導体記憶装置の書込時の状態を示すブロック図である。
【図２】図１の半導体記憶装置において記憶素子として使用されるＴＭＲ素子の構成を示す拡大断面図である。
【図３】図２の４個のＴＭＲ素子の等価回路図である。
【図４】図１の半導体記憶装置における書込回路系の回路図である。
【図５】図１の半導体記憶装置におけるビット線側の書込電流源の構成を示す回路図である。
【図６】ＭＯＳトランジスタの典型的な電流特性を示すグラフである。
【図７】図１の半導体記憶装置における第一の回路の構成を示す回路図である。
【図８】図７の第一の回路で使用されるレジスタ回路の構成を示す回路図である。
【図９】図８のレジスタ回路の電源立ち上げ時の動作波形を示すグラフである。
【図１０】ＴＭＲ素子のＭＲ比および電流差の典型的な特性を示すグラフである。
【図１１】図１の半導体記憶装置における終端電源を示す概略図である。
【図１２】図１の半導体記憶装置における読出時の状態を示すブロック図である。
【図１３】図１２の半導体記憶装置における読出回路系の回路図である。
【図１４】本発明の第二の実施形態の半導体記憶装置の書込時の状態を示すブロック図である。
【図１５】図１４の半導体記憶装置におけるビット線側の書込電流源の構成を示す回路図である。
【図１６】図１４の半導体記憶装置における書込回路系の回路図である。
【図１７】図１４の半導体記憶装置の読出時の状態を示すブロック図である。
【図１８】図１４の半導体記憶装置における終端用ＧＮＤ配線を示すブロック図である。
【図１９】本発明の第三の実施形態の半導体記憶装置の書込時の状態を示すブロック図である。
【図２０】図１９の半導体記憶装置における書込回路系の回路図である。
【図２１】図１９の半導体記憶装置の読出時の状態を示すブロック図である。
【図２２】本発明の第四の実施形態の半導体記憶装置の書込時の状態を示すブロック図である。
【図２３】図２２の半導体記憶装置において記憶素子として使用されるＴＭＲ素子の構成を示す拡大断面図である。
【図２４】図２３の４個のＴＭＲ素子の等価回路図である。
【図２５】図２２の半導体記憶装置の読出時の状態を示すブロック図である。
【図２６】図２２の半導体記憶装置における読出回路系の回路図である。
【図２７】本発明の第五の実施形態の半導体記憶装置の読出時の状態を示すブロック図である。
【図２８】本発明の第六の実施形態の半導体記憶装置の書込時の状態を示すブロック図である。
【図２９】図２８の半導体記憶装置における書込回路系の回路図である。
【図３０】図２８の半導体記憶装置の読出時の状態を示すブロック図である。
【図３１】本発明の第七の実施形態の半導体記憶装置の構成を示すブロック図である。
【図３２】図３１の半導体記憶装置における書込回路系の回路図である。
【図３３】図３１の半導体記憶装置における読出回路系の回路図である。
【図３４】本発明の第八の実施形態の半導体記憶装置の書込時の状態を示すブロック図である。
【図３５】図３４の半導体記憶装置における温度補償電圧源回路の構成例を示す回路図である。
【図３６】図３５の温度補償電圧源回路で使用されるトリミング回路の構成例を示す回路図である。
【図３７】図３４の半導体記憶装置における書込電流出力回路の構成例を示す回路図である。
【図３８】図３４の半導体記憶装置における書込電流の温度特性を示すグラフである。
【図３９】図３４の半導体記憶装置における温度補償による効果を示すグラフである。
【図４０】図３４の半導体記憶装置における温度補償電圧源回路の他の構成例を示す回路図である。
【図４１】図３４の半導体記憶装置における温度補償電圧源回路のさらに他の構成例を示す回路図である。
【図４２】本発明の第九の実施形態の半導体記憶装置の読出時の状態を示すブロック図である。
【図４３】図３４の半導体記憶装置におけるプリアンプの構成例を示す回路図である。
【図４４】図３４の半導体記憶装置におけるセンスアンプの構成例を示す回路図である。
【図４５】図３４の半導体記憶装置におけるバッファ回路の構成例を示す回路図である。
【図４６】図３４の半導体記憶装置における遅延回路の構成例を示す回路図である。
【図４７】図３４の半導体記憶装置におけるラッチ回路の構成例を示す回路図である。
【図４８】図３４の半導体記憶装置における各信号の関係を示すタイムチャートである。
【図４９】図３４の半導体記憶装置における温度補償の効果を示すグラフである。
【図５０】本発明の第十の実施形態の半導体記憶装置の読出時の状態を示すブロック図である。
【図５１】図５０の半導体記憶装置における温度補償の効果を示すグラフである。
【図５２】従来のＴＭＲ素子を使用したメモリセルの動作原理を示す概略斜視図である。
【図５３】図５２のメモリセルを使用した半導体記憶装置の書込の動作原理を示す概略図である。
【図５４】ＴＭＲ素子のアステロイド特性を示す図である。
【図５５】ＴＭＲ素子およびダイオードを使用した従来の半導体記憶装置の構成例の書込時の状態を示すブロック図である。
【図５６】従来のＭＲＡＭ素子を使用したメモリセルの動作原理を示す概略斜視図である。
【図５７】図５６のメモリセルを使用した半導体記憶装置の書込の動作原理を示す概略図である。
【図５８】従来のＴＭＲ素子およびＭＲＡＭ素子のアステロイド特性の温度依存性を示すグラフである。
【図５９】（Ａ）は、従来のＴＭＲ素子の電圧依存性を示すグラフである。（Ｂ）は、従来のＴＭＲ素子の温度依存性をしめるグラフである。（Ｃ）は、従来のＴＭＲ素子のＭＲ比および電流差の温度依存性を示すグラフである。
【符号の説明】
１０，７０，８０，９０，１００，１１０，１２０，１３０，１４０，１５０半導体記憶装置
１１，９１ メモリセル（ＴＭＲ素子）
１２，１３ 書込電流源
１４ 読出電源
１５ センスアンプ
１６ メモリセルアレイ
１７ 終端電源
【発明の属する技術分野】
本発明は、メモリセルとして、トンネル磁気抵抗素子（以下、ＴＭＲ素子という）や巨大磁気抵抗素子（以下、ＧＭＲ素子という）を含む磁性体を利用したＭＲＡＭ等の半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、ＴＭＲ素子９００は、例えば図５２に示すように構成されている。
図５２において、ＴＭＲ素子９００は、ダイオード９０１の上に、順次にピン層９０２，トンネル絶縁層９０３およびフリー層９０４を積層することにより、構成されており、ダイオード９０１に直列に接続されている。
上記ピン層９０２は、磁性体から構成されており、その磁化の向きが製造時に固定されている。
【０００３】
これに対して、フリー層９０４は、同様に磁性体（例えばＮｉＦｅ）から構成されており、ダイオード９０１に接続されたビット線９０５とフリー層９０４に接続されたワード線９０６によりＴＭＲ素子９００を上下に通過する電流により反転されるようになっており、その磁化の向きによって「１」（図５２（ａ））または「０」（図５２（ｂ））が割り当てられている。
ここで、磁性体として、斜め後ろ方向に磁場をかけたときに磁化が反転しやすい性質を有する材料および形状が採用されている。
【０００４】
このような構成のＴＭＲ素子をメモリセルとして使用する半導体記憶装置は、例えば図５３に示すように、構成されている。
図５３において、半導体記憶装置９１０は、複数個のメモリセル９１１がマトリックス状に配置されており、各メモリセル９１１の下方にて、縦方向に平行に延びる複数本のビット線（ＢＬ）９１２と、各メモリセル９１１の上方にて、横方向に平行に延びる複数本のワード線（ＷＬ）９１３と、Ｘ側書込電流源回路９１４と、Ｘセレクタ９１４ａと、Ｙ側書込電流源回路９１５と、Ｙセレクタ９１５ａと、終端電源回路９１６と、Ｘ終端回路９１６ａと、Ｙ終端回路９１６ｂと、から構成されている。
【０００５】
各メモリセル９１１は、上述したＴＭＲ素子９００により構成されており、それぞれ対応するビット線９１２とワード線９１３により電流が流されて、フリー層９０４の磁化の向きが反転され得るようになっている。
【０００６】
このような構成の半導体記憶装置９１０によれば、一つのメモリセル９１１を選択して、当該メモリセル９１１に対応するビット線９１２およびワード線９１３の間に電流を流すことにより、当該メモリセル９１１のみに電流を流して、その磁化の向きを反転させて、「０」または「１」のデータ書込を行なうことができるようになっている。
【０００７】
このデータ書込動作の原理を図５４を参照して説明する。
ＴＭＲ素子９００のフリー層９０４の磁化は、ある一定以上の磁場を受けると反転するが、その磁場の特性曲線は、アステロイドカーブと呼ばれている。
そして、選択されたビット線９１２上や選択されたワード線９１３上のメモリセル９１１には、アステロイドカーブの内側に収まるような磁場（図５４（ｂ）および（ｃ）参照）が形成されると共に、選択されたメモリセル９１１においては、図５４（ａ）に示すように、合成磁場がアステロイドカーブの外側になるような電流が設定される。
【０００８】
次に、このデータ読出動作の原理を図５５を参照して説明する。
各ＴＭＲ素子９００は、「０」と「１」で抵抗値が変化する可変抵抗と等価であるので、ダイオード９０１が直列に接続されていることから、半導体記憶装置９１０は、図５５に示す等価回路で表わされることになる。
したがって、非選択のビット線９１２と選択されたワード線９１３は、１．２Ｖの電圧が印加され、また非選択のワード線９１３は、０Ｖが印加されるので、選択されたメモリセル９１１のみに電流が流れることになる。そして、電流値センスアンプ９１７が、ダイオード９０１のしきい値０．７Ｖに対してＴＭＲ素子９００のピン層９０２およびフリー層９０４間に０．３Ｖ程度の電圧がかかるように電流を引き込みながら、この電流値を測定し、前もって設定されたリファレンス電流より大きければ「０」、小さければ「１」と判定する。
【０００９】
これに対して、ダイオード９０１の代わりに、トランジスタを使用した半導体記憶装置も、例えばＵＳＰ６１９１９８９号などで知られており、また、ダイオードとトランジスタのいずれをも使用しない半導体記憶装置も、例えばＵＳＰ６１８８６１５号などで知られている。
これらは、何れも読出時の動作は異なるものの、書込時の動作は、上述したダイオードを使用した半導体記憶装置９１０の場合と同様に行なわれる。
【００１０】
他方、従来、ＭＲＡＭセルは、例えば図５６に示すように構成されている。
図５６において、ＭＲＡＭセル９５０は、トンネル絶縁層９５１を複数の強磁性体、すなわち固定強磁性層９５２及び自由強磁性層９５３により挟持するように構成されている。
ここで、固定強磁性層９５２は、保磁力の大きな材料から成り、または反強磁性体と磁気的に結合させる等により、磁化を一方向に固定するように構成されている。
また、自由強磁性層９５３は、外部磁場等の作用により磁化反転が可能であるように構成されている。
【００１１】
このような構成により、ＭＲＡＭセル９５０は、固定強磁性層９５２と自由強磁性層９５３の磁化が平行または反平行の場合に安定であって、それぞれ「０」（図５６（ａ））「１」（図５６（ｂ））の情報を記憶する。
ここで、「０」すなわち平行の状態では、トンネル電流が大きく、また「１」すなわち反平行の状態では、トンネル電流が小さい。従って、トンネル電流の電流値の差を検出することにより、ＭＲＡＭセル９５０に記憶された「０」または「１」の情報を読み出すことができる。
このような構成のＭＲＡＭセルによるメモリセルアレイを備えた半導体記憶装置を構成した場合、前述した半導体記憶装置９１０と同様にして、各メモリセルとしてのＭＲＡＭセルに対する書込及び読出を行なうことができる。
【００１２】
【発明が解決しようとする課題】
ところで、上述した半導体記憶装置９１０においては、図５７に示すように、ビット線９１２およびワード線９１３を流れる直交電流が形成する磁場によって、各メモリセル９１１に対するデータ書込が行なわれるようになっているが、この書込電流が小さ過ぎると、データ書込が行なわれ得なくなってしまう。また、書込電流が大き過ぎると、選択されたメモリセル９１１だけでなく、同一ビット線９１２または同一ワード線９１３に接続された隣接するメモリセル９１１にもデータ書込が行なわれることがある。
このため、データ書込時のビット線９１２およびワード線９１３を流れる電流値を正確に設定する必要があった。
【００１３】
他方、上述したアステロイドカーブは、磁性体の膜厚に依存するが、この膜厚は、製造時の半導体ウェハ面内で分布を有することから、メモリセル毎に異なることになる。
また、書込電流源回路９１４，９１５の特性もチップ毎にバラツキがあり、このバラツキを完全に排除することは不可能であった。
このような磁性体の膜厚および書込電流源回路の特性のバラツキは、半導体記憶装置９１０の各メモリセル９１１の書込マージンを低下させてしまうと共に、歩留まりを低下させてしまう。
【００１４】
また、上述したアステロイドカーブは、温度依存性を有しており、一般に高温になると、反転磁場（最小書込電流）が小さくなってしまう。図５８は、大きさ１μｍ×２μｍ，厚さ５ｎｍのパーマロイの２５℃，７５℃及び１２５℃における磁化反転曲線の測定結果を示しており、温度上昇に伴って、磁性膜の反転電流は、約２％／１０℃程度で減少していることが分かる。
一般に、半導体デバイスの動作保証温度は、７５℃程度以下であるが、図５８において７５℃での書込電流は、約１０％低下してしまう。従って、室温（２５℃）での書込電流をそのまま高温時に利用すると、非選択メモリセルにおいてディスターブが発生することになる。その際、書込電流源回路の電流駆動能力自体も温度上昇に伴って低下するので、書込電流は僅かに減少するが、反転電流の減少に追従するまでは減少しない。このような高温化による反転電流の減少は、メモリセルの微細化と共に顕著になり、書込マージンが大きく減少することになる。
【００１５】
他方、読出についても、高温化による読出マージンの低下が知られている。ＴＭＲ素子は、一般に、抵抗ＲおよびコンダンタクスＧが、それぞれ図５９（Ａ）に示すように電圧依存性を有すると共に、図５９（Ｂ）に示すように温度依存性を有することが知られている。
従って、図５９（Ｃ）に示すように、ＭＲ比および電流差も温度依存性を有することになるので、温度上昇に伴って読出マージンが低下してしまう。
また、例えばＭＲＡＭにおける読出電流は、磁性体間のトンネル電流であるので、温度上昇に伴って、磁性膜の磁化が減少すると共に、熱励起によってトンネル確率が増加することによって、トンネル電流は増大し、磁気抵抗比が急激に減少して、読出マージンが低下する。このような読出マージンの低下は、同様にして、メモリセルの微細化により、より温度依存性が大きくなってしまう。
【００１６】
本発明は、上記の問題を解決すべくなされたものであり、書込電流値のマージンが少ない場合であっても、必要かつ十分な書込電流を正確に出力できるようにし、また温度変化による書込マージンおよび読出マージンの変化を少なくした半導体記憶装置特にＭＲＡＭの提供を目的とする。
【００１７】
【課題を解決するための手段】
この目的を達成するため、本発明の請求項１記載の半導体記憶装置は、階層マトリックス状に配置された複数個のトンネル磁気抵抗素子からなるメモリセルアレイと、一方向に並んだメモリセルに対して電流を流す複数本のビット線と、ビット線を横切るように他方向に並んだメモリセルに対して電流を流す複数本のワード線と、を備えており、選択されたメモリセルに対して、Ｘデコーダによりワード線を選択し、Ｙデコーダによりビット線を選択して、選択したビット線およびワード線に電流を流すことにより、その交点に位置する当該メモリセルに対して合成磁場によりデータ書込を行なうようにした半導体記憶装置であって、書込電流源からの書込電流を各ビット線に供給するためのメインビット線が、各ビット線に対して直交するように配置されるとともに、書込電流源からの書込電流を、その電流の方向によって独立的に変更し、変更値を固定するための第一の回路を備え、上記書込電流源が、出力トランジスタとして基本部分のトランジスタおよび調整部分トランジスタを備え、これら出力トランジスタのゲート長が、基本部分のトランジスタでは最小値であり、調整部分のトランジスタでは最小値より大きく設定され、上記第一の回路が、上記書込電流源の調整部分のトランジスタのゲート長を所定の値に設定する信号を出力することにより、書込電流源からの出力電流値を所定の値に調整する構成としてある。
【００１８】
半導体記憶装置をこのような構成とすると、メインビット線セレクタをメモリセルアレイの間に設ける必要がなくなるので、メインビット線セレクタを構成するトランジスタの大きさを、半導体記憶装置を構成するチップの大きさに殆ど影響を与えることなく、十分大きくすることができる。したがって、メインビット線セレクタを通る書込電流値を十分大きくすることができるので、安定した書込電流により所望のメモリセルに対して正確に書込を行なうことができる。
【００１９】
請求項２記載の半導体記憶装置は、メインビット線を選択するためのメインビット線セレクタが、上記メモリセルアレイの上記Ｘデコーダと同じ側の外側に配置されている構成としてある。
半導体記憶装置をこのような構成とすると、半導体記憶装置を構成するチップの面積を大きくすることなく、安定した書込電流を流すことが可能になる。
【００２０】
請求項３記載の半導体記憶装置は、階層マトリックス状に配置された複数個のトンネル磁気抵抗素子からなるメモリセルアレイと、一方向に並んだメモリセルに対して電流を流す複数本のビット線と、ビット線を横切るように他方向に並んだメモリセルに対して電流を流す複数本のワード線と、を備えており、選択されたメモリセルに対して、Ｘデコーダによりワード線を選択し、Ｙデコーダによりビット線を選択して、選択したビット線およびワード線に電流を流すことにより、その交点に位置する当該メモリセルに対して合成磁場によりデータ書込を行なうようにした半導体記憶装置であって、書込電流源からの書込電流を各ワード線に供給するためのメインワード線が、各ワード線に対して直交するように配置されるとともに、書込電流源からの書込電流を、その電流の方向によって独立的に変更し、変更値を固定するための第一の回路を備え、上記書込電流源が、出力トランジスタとして基本部分のトランジスタおよび調整部分トランジスタを備え、これら出力トランジスタのゲート長が、基本部分のトランジスタでは最小値であり、調整部分のトランジスタでは最小値より大きく設定され、上記第一の回路が、上記書込電流源の調整部分のトランジスタのゲート長を所定の値に設定する信号を出力することにより、書込電流源からの出力電流値を所定の値に調整する構成としてある。
半導体記憶装置をこのような構成とすると、メインワード線セレクタをメモリセルアレイの間に設ける必要がなくなるので、メインワード線セレクタを構成するトランジスタの大きさを、半導体記憶装置を構成するチップの大きさに殆ど影響を与えることなく、十分大きくすることができる。したがって、メインワード線セレクタを通る書込電流値を十分大きくすることができるので、安定した書込電流により所望のメモリセルに対して正確に書込を行なうことができる。
【００２１】
請求項４記載の半導体記憶装置は、メインワード線を選択するためのメインワード線セレクタが、上記メモリセルアレイの上記Ｙデコーダと同じ側の外側に配置されている構成としてある。
半導体記憶装置をこのような構成とすると、半導体記憶装置を構成するチップの面積を大きくすることなく、安定した書込電流を流すことが可能になる。
【００２２】
また、本発明の半導体記憶装置は、書込電流源からの書込電流を、その電流の方向によって独立的に変更し、変更値を固定するための第一の回路を備えている構成としてある。
半導体記憶装置をこのような構成とすると、第一の回路により、各メモリセルに対して最適な書込電流を設定することが可能となり、書込電流が大き過ぎたり小さ過ぎることがなく、比較的大きな動作マージンにて正確にデータの書込を行なうことができる。
【００２３】
請求項５記載の半導体記憶装置は、少なくとも一部のトンネル磁気抵抗素子が、二個以上で一つの第一の記憶素子を構成していて、この第一の記憶素子が、読出時にはトンネル磁気抵抗素子が互いに直列に接続され、その中間の節点を出力とすると共に、この第一の記憶素子の少なくとも一部が、半導体記憶装置の不良箇所の記憶場所として使用される構成としてある。
半導体記憶装置をこのような構成とすると、このような二個以上のトンネル磁気抵抗素子から構成される第一の記憶素子は、センスアンプを必要としないので、各種設定値等の保存のために使用しても、半導体記憶装置を構成するチップの面積の増加が少なくて済むことになると共に、第一の記憶素子の少なくとも一部を例えば不良メモリセルのアドレスを保存するために使用することができる。
【００２４】
請求項６記載の半導体記憶装置は、上記第一の回路内にて、値を固定する機能を有するレジスタ回路が、上記第一の記憶素子を含んでおり、この第一の記憶素子の出力が、ＣＭＯＳ回路に直接に入力されている構成としてある。
半導体記憶装置をこのような構成とすると、第一の回路が小さい面積で構成され得ることになる。
【００２５】
請求項７記載の半導体記憶装置は、上記第一の回路が、ビット線またはワード線の書込電流値を、選択メモリセルのアドレスに依存して切換えることができる構成としてある。
半導体記憶装置をこのような構成とすると、書込電流が、書込すべきメモリセルのアドレスによって、大き過ぎたり小さ過ぎたりするようなことがなく、動作マージン内の書込電流により、メモリセルに対して正確なデータ書込を行なうことができる。
【００２６】
請求項８記載の半導体記憶装置は、書込電流を終端する終端電源が、電源回路を停止させるテストモードを備えており、この電源節点を外部に引き出すための外部端子を備えている構成としてある。
半導体記憶装置をこのような構成とすると、書込電流を正確に測定することができるので、第一の回路をより一層正確に調整することができる。
【００２７】
また、本発明の半導体記憶装置は、書込電流源が、出力トランジスタとして基本部分のトランジスタおよび調整部分トランジスタを備えており、これら出力トランジスタのゲート長が、基本部分のトランジスタでは最小値であるが、調整部分のトランジスタでは最小値より大きい構成としてある。
半導体記憶装置をこのような構成とすると、書込電流源の占有面積を増大させることなく、正確な書込電流を出力することができる。
【００２８】
請求項９記載の半導体記憶装置は、メインビット線が相補に構成されており、一方のメインビット線が書込電流源に接続され、他方のメインビット線が終端に固定されることにより、選択されたメモリセルの「０」または「１」が区別して書込まれる構成としてある。
半導体記憶装置をこのような構成とすると、ビット線側の書込電流源が簡略化され、第一の回路が小型に構成され得ることになる。
【００２９】
請求項１０記載の半導体記憶装置は、読出時には、上記相補のメインビット線の一方のメインビット線と、選択されたメモリセルと、上記相補のメインビット線の他方のメインビット線と、センスアンプとを、電気的に接続する構成としてある。
半導体記憶装置をこのような構成とすると、読出時の動作マージンを増大させることができる。
【００３０】
請求項１１記載の半導体記憶装置は、非選択のビット線が、選択されたビット線の電位と異なる別の固定電位に接続される構成としてある。
半導体記憶装置をこのような構成とすると、セレクタの占有面積が増大することを防止することができる。
【００３１】
請求項１２記載の半導体記憶装置は、書込時の終端電源用の電源線が、半導体記憶装置を構成するチップ内にて、他の電源線から電気的に分離された別の電源と接続されている構成としてある。
半導体記憶装置をこのような構成とすると、終端電源の電位が接地電位に正確に保持されることになり、第一の回路をより正確に調整することができる。
【００３２】
請求項１３記載の半導体記憶装置は、複数本のビット線がサブアレイに形成されるとともに、前記複数本のワード線がサブアレイに形成され、サブアレイの非選択のワード線またはビット線の一方のみがスイッチング素子を介して電位が固定されており、他方がメモリセルを介して電位が固定されている構成としてある。
半導体記憶装置をこのような構成とすると、非選択のワード線またはビット線がスイッチング素子により駆動されず、メモリセルを介してビット線またはワード線に接続されることになり、そのビット線またはワード線が終端電源に接続されている。したがって、メモリセルの抵抗値が高いが、メモリセルの動作時間が遅くてもよい場合には、ＮＯＲゲートおよびＮＭＯＳトランジスタ等を使用することなく、簡単な構成により、半導体記憶装置を構成するチップを小面積で構成することができる。
【００３３】
請求項１４記載の半導体記憶装置は、メインワード線が相補に構成されており、一方のメインワード線が書込電流源に接続され、他方のメインワード線が終端に固定されることにより、書込電流の向きを変化させる構成としてある。
半導体記憶装置をこのような構成とすると、ワード線側の書込電流源が簡略化され、第一の回路が小型に構成され得ることになる。
【００３４】
請求項１５記載の半導体記憶装置は、書込電流源からの書込電流を各ビット線に供給するためのメインビット線が、各ビット線に対して直交するように配置されている構成としてある。
【００３５】
請求項１６記載の半導体記憶装置は、メインビット線として、書込用メインビット線と読出用メインビット線が互いに別個に設けられている構成としてある。
半導体記憶装置をこのような構成とすると、読出用メインビット線をビット線に対して読出専用のスイッチング素子を介して接続することができるので、スイッチング素子として、書込電流を考慮せずに、ゲート幅の小さいトランジスタを使用することができる。これにより、トランジスタの寄生容量の影響を排除することができ、読出の高速化を図ることができる。
【００３６】
請求項１７記載の半導体記憶装置は、入力端子にＸデコーダまたはＹデコーダと、ブロック選択信号が接続された、サブアレイに設けられた選択スイッチング素子が、ＸデコーダまたはＹデコーダの出力とブロック選択信号の論理和演算機能を備えている構成としてある。
半導体記憶装置をこのような構成とすると、ブロック選択信号が通過する回路素子が低減されることにより、負荷が低減され、アクセス時間が短縮され得ることになる。
【００３７】
請求項１８記載の半導体記憶装置は、ブロック選択信号が、書込または読出を含む動作モードの情報を含んでいる構成としてある。
半導体記憶装置をこのような構成とすると、書込または読出等の動作モードを別の信号線を介して出力する必要がなくなり、少ない配線によりメモリセルの書込および読出を行なうことができる。
【００３８】
請求項１９記載の半導体記憶装置は、書込電流源の出力電流の温度依存性が、選択メモリセルの磁化反転特性の温度依存性と非選択メモリセルの磁化反転特性の間の値として設定される構成としてある。
半導体記憶装置をこのような構成とすると、書込電流源の出力電流の温度依存性が選択メモリセルの磁化反転特性の温度依存性と非選択メモリセルの磁化反転特性の間の値として設定されることにより、書込電流源の出力電流が、メモリセルの磁化反転特性が持つ負の温度依存性に適した温度依存性を有することになるので、非選択メモリセルの反転磁場と配線の生成する磁場の割合が温度に関係なく一定にある。従って、所謂ディスターブが発生しにくくなるので、温度上昇と共に書込マージンが小さくなるようなことはなく、所定の書込マージンを確保することができる。
【００３９】
請求項２０記載の半導体記憶装置は、書込電流源回路の出力電流の温度依存性が、基準電位回路の電圧により生成されると共に、上記基準電位回路の一部が、バンドギャップリファレンス回路である構成としてある。
半導体記憶装置をこのような構成とすると、半導体記憶装置で一般に使用されている基準電圧生成用のバンドギャップリファレンス回路を流用することができるので、基準電圧発生回路を新たに作成する必要がなく、回路面積を小さくすることができると共に、既に確立している回路やプロセスを利用することができるので、開発が短時間で済み、信頼性の高い半導体記憶装置を構成することができる。
【００４０】
請求項２１記載の半導体記憶装置は、上記基準電位回路が、抵抗素子としてトンネル磁気抵抗素子を使用している構成としてある。
半導体記憶装置をこのような構成とすると、メモリセルの反転電流の温度依存性と書込電流源の書込電流の温度依存性とがプロセスバラツキによって設計値からずれる可能性が小さくなり、歩留まりが向上することになる。
【００４１】
請求項２２記載の半導体記憶装置は、読出回路の出力電圧の温度依存性が、メモリセルのトンネル磁気抵抗素子の温度依存性に合わせ込んで設定される構成としてある。
半導体記憶装置をこのような構成とすると、読出回路の出力電圧が、メモリセルの磁気抵抗素子の温度および電圧依存性が持つ負の温度依存性に適した適正電圧に設定されるので、任意の温度においてセンス電流が最大となり、読出マージンを大きく保持し、所定の読出マージンを確保することができる。
【００４２】
請求項２３記載の半導体記憶装置は、読出回路の出力電圧の温度依存性が、基準電位回路の電圧により生成されると共に、上記基準電位回路の一部が、バンドギャップリファレンス回路である構成としてある。
半導体記憶装置をこのような構成とすると、半導体記憶装置で一般に使用されている基準電圧生成用のバンドギャップリファレンス回路を流用することができるので、基準電圧発生回路を新たに作成する必要がなく、回路面積を小さくすることができると共に、既に確立している回路やプロセスを利用することができるので、開発が短時間で済み、信頼性の高い半導体記憶装置を構成することができる。
【００４３】
請求項２４記載の半導体記憶装置は、上記バンドギャップリファレンス回路が、抵抗素子としてトンネル磁気抵抗素子を使用している構成としてある。
半導体記憶装置をこのような構成とすると、メモリセルの反転電流の温度依存性と読出回路の読出電流の温度依存性とがプロセスバラツキによって設計値からずれる可能性が小さくなり、歩留まりが向上することになる。
【００４４】
請求項２５記載の半導体記憶装置は、半導体記憶装置が、ＭＲＡＭであって、読出時のメモリセル電流が１０μＡ程度である構成としてある。
半導体記憶装置をこのような構成とすると、半導体記憶装置がＭＲＡＭの場合であっても、書込マージン及び読出マージンを確保することかできる。
【００４５】
請求項２６記載の半導体記憶装置は、温度依存性の設定を行なう温度補償回路が、サブスレッショルド電流を用いる構成としてある。
半導体記憶装置をこのような構成とすると、温度依存性の設定が確実に行なわれることになり、安定して書込マージン及び読出マージンを確保することかできる。
【００４６】
請求項２７記載の半導体記憶装置は、温度依存性の設定を行なう温度補償回路が、出力電流の温度依存性を調整し得るトリミング回路を有している構成としてある。
半導体記憶装置をこのような構成とすると、簡単な構成により、容易に出力電流の温度依存性を調整することができる。
【００４７】
【発明の実施の形態】
［第一の実施の形態］
以下、本発明の実施の形態について、図面を参照して説明する。
まず、本発明の半導体記憶装置の第一の実施形態について、図１〜図１３を参照して説明する。
図１は、本実施形態による半導体記憶装置の構成を示すブロック図である。
【００４８】
図１に示すように、半導体記憶装置１０は、マトリックス状に配置された複数個のメモリセル１１と、個々のメモリセル１１に対してデータ書込を行なうための書込電流源１２，１３と、個々のメモリセル１１についてデータ読出を行なうための読出電源１４およびセンスアンプ１５と、を含んでいる。
なお、図１は、半導体記憶装置１０における書込時の状態を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
ここで、書込電流源１２からメインワード線セレクタ３８，メインワード線３２ａおよびワード線２９を介して、メモリセル１１ａに電流が流れ、また、書込電流源１３からメインビット線セレクタ３５，メインビット線３１ａおよびビット線２２を介して、メモリセル１１ａに電流が流れ、メモリセル１１ａに対して書込が行なわれるようになっている。
【００４９】
各メモリセル１１の構成について、図２を参照して説明する。
図２において、メモリセル１１は、シリコン基板２０上に層間膜２１ａを介して形成された複数本の横方向に互いに平行に延びる複数本のビット線（ＢＬ）２２と、ビット線２２上にコンタクト２３を介してマトリックス状に配置されたピン層固定用反強磁性体層２４と、その上に順次に形成された強磁性体からなるピン層２５，トンネル絶縁膜２６および強磁性体からなるフリー層２７と、その上にコンタクト２８を介して形成された紙面に垂直な方向に互いに平行に延びる複数本のワード線（ＷＬ）２９と、これらを覆う層間膜２１ｂと、から構成されている。
ここで、個々のメモリセル１１は、上述したピン層２５，トンネル絶縁膜２６およびフリー層２７からなる個々のＴＭＲ素子３０により構成されており、互いに直角に延びる階層化されたビット線２２とワード線２９の交点の部分に形成されることにより、マトリックス状に配置されることになる。
そして、各メモリセル１１は、図３の等価回路に示すように、それぞれ可変抵抗として表わされる。
【００５０】
ここで、上記ビット線２２は、所定本数のワード線２９と交差するように、縦方向に関して分割して、Ｘブロックを構成するように配置されている。
同様に、上記ワード線２９は、所定本数のビット線２２と交差するように、横方向に関して分割して、Ｙブロックを構成するように配置されている。
【００５１】
さらに、上記半導体記憶装置１０は、上記ビット線（ＢＬ）２２に対して直交するように階層化して配置されたメインビット線（ＭＢＬ）３１を備えており、また上記ワード線（ＷＬ）２９に対して直交するように階層化して配置されたメインワード線（ＭＷＬ）３２を備えている。
図１に示す場合、各ビット線２２の上端に対して、それぞれメインビット線３１ａが、上方のスイッチングトランジスタ３３ａを介して接続されている。
各ビット線２２の下端は、それぞれ下方のスイッチングトランジスタ３３ｂを介して終端電源（図示せず）に接続されている。そして、このスイッチングトランジスタ３３ｂは、そのゲートが下方のメインビット線３１ｂに対して接続されている。
そして、上方のメインビット線３１ａは、左端がメインビット線セレクタ３５に接続されており、下方のメインワード線３１ｂは、左端がＹブロックデコーダ３６に接続されている。
【００５２】
また、図１に示す場合、各ワード線２９の左端に対して、それぞれメインワード線３２ａが、左方のスイッチングトランジスタ３４ａを介して接続されている。
各ワード線２９の右端は、それぞれ右方のスイッチングトランジスタ３４ｂを介して終端電源（図示せず）に接続されている。そして、このスイッチングトランジスタ３４ｂは、そのゲートが右方のメインワード線３２ｂに対して接続されている。
そして、左方のメインワード線３２ａは、上端がメインワード線セレクタ３８に接続されており、右方のメインワード線３２ｂは、上端がＸブロックデコーダ３９に接続されている。
【００５３】
さらに、メインワード線３２ａ，３２ｂの間において、各ビット線２２に沿ってメインワード線３２ｃが配置されており、これらのメインワード線３２ｃは、各ビット線２２の上端に接続されたスイッチングトランジスタ３３ａのゲートに接続されている。
そして、これらのメインワード線３２ｃは、上端がＹデコーダ４０に接続されている。
【００５４】
上記書込電流源１２および読出電源１４は、共に上記メインワード線セレクタ３８に接続されており、また上記書込電流源１３およびセンスアンプ１５は、共に上記メインビット線セレクタ３５に接続されている。
なお、書込電流源１２は、双方向電源であり、また書込電流源１３は、単方向電源である。
【００５５】
このようにして、メインビット線セレクタ３５，Ｙブロックデコーダ３６およびＹデコーダ４０により、Ｙセレクタ回路１８ａが構成され、またメインワード線セレクタ３８，Ｘブロックデコーダ３９およびＸデコーダ３７により、Ｘセレクタ回路１８ｂが構成されることになる。
また、メインビット線３１ｂにゲートが接続されたトランジスタ３３ｂにより、Ｙ終端回路１９ａが構成され、メインワード線３２ｂに接続されたトランジスタ３４ｂにより、Ｘ終端回路１９ｂが構成されることになる。
【００５６】
この場合、非選択のビット線２２およびワード線２９は、図示しない終端電源の電圧Ｖｔｅｒｍになっている。
ここで、電圧Ｖｔｅｒｍは、外部電圧である書込電流源１２，１３の電圧Ｖｃｃ（例えば２．５Ｖ）と接地電位ＧＮＤ（例えば０Ｖ）の中間電圧、例えば０．８Ｖである。なお、電圧Ｖｔｅｒｍが、電圧Ｖｃｃと接地電位ＧＮＤのちょうど中間でないのは、ソース電位が高くなると電流が流れにくくなる単体のＮＭＯＳトランジスタをセレクタとして使用しているためである。
【００５７】
図４は、上記半導体記憶装置１０の配線の寄生抵抗を含む書込回路系の回路図を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
図４において、ビット線２２は、メインビット線セレクタ３５，Ｙデコーダ４０およびＹブロックデコーダ３６によって選択される。
Ｙデコーダ４０には、一部のＸアドレスの論理が含まれており、Ｘ側のブロック選択信号が入力されている。
また、Ｙブロックデコーダ３６には、信号ＲＥＡＤが入力されており、信号３１ｂが活性化される読出モード時に、選択ブロックのビット線２２を書込終端に接続しないようにしている。
なお、書込モード時には、配線の寄生抵抗によって、ワード線２９とビット線２２の間に電位差が生じ、メモリセル１１に電流が流れることになる。しかしながら、メモリセル１１は約１ＭΩの抵抗値を有しており、書込電流は約２ｍＡであることから、メモリセル１１でリークする電流は１μＡ以下となる。したがって、このリーク電流がメモリセル１１の書込動作に影響を与えるようなことはない。
【００５８】
ここで、書込電流源１３から遠いビット線２２に書込電流を流す場合、配線の寄生抵抗が大きくなるので、電圧降下が大きくなる。他方、半導体記憶装置１０中の部品として構成される書込電流源１３は、図５に示すように、簡単な構成が採用されている。
以下、書込電流源１３の動作を、図５の下半分に示されている「０」を書き込むためのＮＭＯＳにより構成された側のみに関して説明する。なお、図５の上半分に示されている「１」を書き込むためのＰＭＯＳにより構成された側は、動作が反転しているだけで同様であるので、説明を省略する。
図５において、基準電圧Ｖｒｅｆの電位と抵抗素子５２０の抵抗値で決まる基準電流が、カレントミラー回路を介して、トランジスタ５０５からトランジスタ５００，・・・，５０３，５０４に流れる。トランジスタ５０４の電流駆動能力は、基本的な電流値が生ずるように設定されている。
【００５９】
また、トランジスタ５００〜５０３は、トランジスタ特性のバラツキ分，磁性特性（アステロイド特性）のバラツキ分そして書込電流源１３の出力インピーダンスが寄生抵抗により変化して出力電流が影響を受ける分を調整できるように、例えば１６段階で電流を調整できるようになっている。
基本分の出力トランジスタ５０４は、最も大きい駆動能力を必要とするので、例えばゲート長（所謂Ｌ）が設定ルールで許される最小のものが採用される。これに対して、他の出力トランジスタ５００〜５０３は、調整用であり、正確な電流能力比（例えばトランジスタ５０１は、トランジスタ５００の二倍、トランジスタ５０２は、トランジスタ５００の４倍、トランジスタ５０３は、トランジスタ５００の８倍）が必要であるので、ゲート長のバラツキが見えなくなる程度の大きなゲート長のものが採用される。ここでは、トランジスタ５０４では、ゲート長Ｌ＝０．２５μｍであり、他のトランジスタ５００〜５０３は、ゲート長Ｌ＝０．５μｍである。
これにより、書込電流源１３は、図６に示すようなＭＯＳトランジスタの飽和特性（飽和領域が狭く、かつ平坦でない）の影響を低減して、最終的に調整を行なう調整部分の電流能力のバラツキが小さく、正確な電流が出力されることになり、より小さな面積で大きな電流を正確に流すことができる。
なお、図５の上半分に示されている「１」を書き込むためのＰＭＯＳにおけるトランジスタ５１５，５１０，・・・５１３，５１４も、同様に構成されている。
【００６０】
このようにして、「０」を書き込む場合、信号ＷＣＮが、また「１」を書き込む場合には、信号ＷＣＰが活性化され、その際電流の調整は、信号ＲＧＤ０〜ＲＧＤ７により行なわれる。
この場合、トランジスタ特性のバラツキ分，磁性特性のバラツキ分に関しては、調整すべき量がメモリセル１１のアドレスに依存せず一定であるが、寄生抵抗による出力電流の変化分に関しては、調整すべき量は一定ではない。したがって、信号ＲＧＤ０〜ＲＧＤ７を決定する回路には、メモリセルのアドレスを入力する必要がある。
【００６１】
この信号ＲＧＤ０〜ＲＧＤ７を決定する回路（以下、第一の回路という）は、例えば図７に示すように構成されている。
図７において、第一の回路６０は、信号ＲＧＤ０〜ＲＧＤ７に対応して、それぞれ四つのレジスタ６１と、四つのレジスタ６１の出力を加算出力するアンド回路６１ａと、を備えている。
各レジスタ６１には、それぞれセルアレイを選択するための信号の上位アドレスであるＸ８，Ｘ９およびその反転信号であるＸ８Ｂ，Ｘ９Ｂの組合せが入力されており、これらの上位アドレスの組合せによって、レジスタが選択されることになる。
そして、選択されたレジスタは、それぞれ「０」または「１」に対して、それぞれのアドレスに適した電流が書込電流源１３から出力されるような信号ＲＧＤ０〜ＲＧＤ７を出力するようになっている。レジスタ回路の値は、メモリＬＳＩの製造時の出荷前の機能試験において、仮設定され、マージンをもって書込可能であるか否かの試験をした後に、設定される。
【００６２】
これらのレジスタは、例えば図８に示すように構成されている。
図８において、レジスタ６１は、互いに直列に接続された複数個（図示の場合、８個）の記憶素子としてのＴＭＲ素子６２から構成されており、図９に示すように、電源立ち上げ時にチップ内部で生成される信号ＬＡＴおよびＡＣＴにより、ＴＭＲ素子６２の中間節点Ｎ１の値をＤ−フリップフロップ回路６３にラッチするように構成されている。
ここで、上記ＴＭＲ素子６２は、図１０に示すように、端子に印加される電圧に依存して特性が変化する。すなわち、通常のメモリセルでは、電流を検出するので、電流差が最大（約２０％）になるように、端子電圧が０．３〜０．５Ｖ程度に設定される。
しかしながら、端子電圧が低いほど出力電圧の比（抵抗の比，所謂ＭＲ比）が高くなる、例えば端子電圧０Ｖの近傍では、約４０％になるので、ＴＭＲ素子６２を直列に配列し、電源側とＧＮＤ側で逆の値を書き込むことにより、ＣＭＯＳレベルに近い信号が得られることになる。なお、この回路では、簡略化のために、各ＴＭＲ素子６２の書込用の回路は省略されている。
このようなレジスタ６１は、ＴＭＲ素子６２が二個以上必要になるが、センスアンプを必要としないことから、回路を簡略化することが可能である。
【００６３】
さらに、上述した半導体記憶装置１０においては、図１１に示すように、メモリセル１１からなるセルアレイ１６に接続される終端電源１７に、テスト用外部出力パッド１７ａが設けられている。
これにより、電流測定モードにおいて、活性化される信号ＴＥが活性化されている間、終端電源１７の電源回路が不活性となり、書込電流源１３の電流値が、このテスト用回部出力パッド１７ａにより直接に測定され得る。
このようにして、書込試験だけでなく、電流値を直接に測定することによって、レジスタ値の設定をより正確に行なうことが可能になる。
【００６４】
図１２は、図１に示した半導体記憶装置１０における読出時の状態を示しており、メモリセル１１ａの読出を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
ここで、読出電源１４からメインワード線セレクタ３８からメインワード線３２ａおよびワード線２９を介して、メモリセル１１ａに電流が流れ、その際他のメモリセル１１にも電流が流れることになる。
このとき、図１３の等価回路（メモリセル１１を可変抵抗により示す）に示すように、非選択のメモリセル１１に流れる不要な電流成分の電流値は、概略値が前もって分かっているので、センスアンプ１５内にて、減算回路１５ａによりその概略値を減算した後、微弱電流値を積分回路１５ｂにより積分してから、ＡＤ変換回路１５ｃによりデジタル電流値に変換し、電流値を検出するようになっている。
【００６５】
その際、このデジタル電流値が個々のメモリセル１１の特性バラツキに影響されないように、上記デジタル電流値を一旦電流値レジスタ１５ｅに保存しておく。そして、当該メモリセル１１ａに「０」を書き込んだ後、再度同様にして電流値を読み出して、この再度読み出したデジタル電流値と電流値レジスタ１５ｅに保存されたデジタル電流値とを比較器１５ｄにより比較する。ここで、比較器１５ｄは、このデジタル電流値の差が誤差範囲を越えている場合には、メモリセル１１ａのデータは、「１」と判定し、誤差範囲内である場合には、メモリセル１１ａのデータは、「０」と判定する。その際、上記誤差範囲は、基準値レジスタ１５ｆに保存されている。
このようにして、所謂自己リファレンス方式によって、「０」または「１」の判定が、メモリセルの特性バラツキに影響されることなく、正確に行なわれることになる。
【００６６】
この場合、メインビット線３１とビット線２２が互いに直交して配置されていることから、メインビット線セレクタ３５が、メモリセル１１を構成するメモリセルアレイ１６の間に設ける必要がない。これにより、メインビット線セレクタ３５を構成するトランジスタ３５ａ（図４参照）は、チップサイズに殆ど影響を与えることなく、大きくすることができ、書込電流を安定して流すことができる。
【００６７】
［第二の実施の形態］
図１４は、本発明による半導体記憶装置の第二の実施形態の構成を示すブロック図である。
図１４において、半導体記憶装置７０は、図１に示した半導体記憶装置１０とほぼ同様の構成であるので、同じ構成要素には同じ符号を付して、その説明を省略する。
【００６８】
図１４において、半導体記憶装置７０は、図１に示した半導体記憶装置１０と比較して、メインビット線セレクタおよびＹセレクタ回路そして書込電流源が異なる構成になっている。
なお、図１４は、半導体記憶装置７０における書込時の状態を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
【００６９】
メインビット線セレクタ７１は、各メインビット線３１ａ，３１ｂの双方に接続されており、Ｙブロックデコーダ７２は、さらにメインビット線３１ａ，３１ｂの外側に設けられたメインビット線３１ｄ，３１ｅに接続されている。
そして、これらのメインビット線３１ｄ，３１ｅは、それぞれトランジスタ３３ａ，３３ｂのゲートに出力が接続されたＮＡＮＤゲート７３の一方の入力端子に接続されており、これらのＮＡＮＤゲート７３の他方の入力端子は、それぞれメインワード線３２ｃに接続されている。
この場合、各ビット線２２は、その下端が終端電源に接続されておらず、メインビット線３１ｂに接続されることにより、他の接地電位とは分けられた内部接地電位Ｇｔｅｒｍに保持されることになる。
【００７０】
また、書込電流源７４は、図１５に示すように、電流を流す方向のみの片方向電源であって、出力部はＰＭＯＳのみによって構成されており、書込電流源１３と比較してより小型に小面積に形成されている。
そして、書込データの「０」または「１」は、書込電流源７４からの出力電流によって行なわれるのではなく、メインビット線セレクタ７１による相補のメインビット線３１ａまたは３１ｂの選択によって行なわれるようになっている。
この場合、上述した第一の回路６０も、中間節点Ｎ１が不要であることから、約半分のＴＭＲ素子６２により構成され得ることになり、小面積に構成され得る。
【００７１】
図１６は、上記半導体記憶装置７０の書込回路系を含む回路図を示している。
図１６において、書込データ信号ＤＡＴＡおよびその反転信号ＤＡＴＡＢによって、相補のメインビット線３１ａまたは３１ｂの一方が選択され、他方は終端電位に固定される。
このような構成によって、メインビット線セレクタ７１のＮＭＯＳトランジスタのソース・ゲート間電位がほぼ電源電圧と同じにすることが可能であるので、セレクタ７１のトランジスタ７１ａを小さくすることができ、メモリセル１６内にＮＡＮＤゲート７３による増加面積を補償することになる。
この場合、メインビット線３１を流れる電流の距離がほぼ二倍になることから、メインビット線３１ｄ，３１ｅによる配線の寄生抵抗の影響が、図１の半導体記憶装置１０の場合と比較して大きくなる。このため、図１の半導体記憶装置１０におけるメモリセル１１のアドレスによる電流の調整がより厳密に行なわれる必要がある。
【００７２】
図１７は、上記半導体記憶装置７０の読出時の状態を示すブロック図である。
図１７において、読出モード時に活性化されるトランジスタが太線により示されている。
この場合、読出時に活性化される読出信号ＲＥＡＤにより、データに拘わらず双方のメインビット線３１ａ，３１ｂが使用される。そして、メインビット線セレクタ７１は、ワード線２９の両側がオン状態となるため、トランジスタ７１ａあたりの電流が約半分になる。したがって、メインビット線セレクタ７１における電圧降下が減少して、ＴＭＲ素子からなるメモリセル１１に印加する電圧をより正確に制御できることになる。このようにして、図１０に示したように、ＴＭＲ素子の特性が両端子に印加される電圧により変化するので、ＴＭＲ素子の動作マージンを向上させることができる。
【００７３】
さらに、この場合、書込電流源７４による書込電流を正確に測定するために、図１８に示すように、通常のＧＮＤ外部端子パッド１６ｂとは別に、メモリセルアレイ１６の内部接地電位Ｇｔｅｒｍを引き出すための書込終端専用ＧＮＤ外部端子パッド１６ｃが設けられている。
この書込終端専用ＧＮＤ外部端子パッド１６ｃによって、出荷前にウェハ状態で、書込電流源７４の調整を行なう際に、書込電流源７４の電流値を正確に測定することができる。
【００７４】
［第三の実施の形態］
図１９は、本発明による半導体記憶装置の第三の実施形態の構成を示すブロック図である。
図１９において、半導体記憶装置８０は、図１４に示した半導体記憶装置７０とほぼ同様の構成であるので、同じ構成要素には同じ符号を付して、その説明を省略する。
【００７５】
図１９において、半導体記憶装置８０は、図１４に示した半導体記憶装置７０と比較して、メインビット線セレクタおよびＹセレクタ回路そして書込電流源が異なる構成になっている。
なお、図１９は、半導体記憶装置８０における書込時の状態を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
【００７６】
メインビット線セレクタ８１は、各メインビット線３１ａ，３１ｂの双方に接続されており、Ｙブロックデコーダ８２は、さらにメインビット線３１ａの外側に設けられたメインビット線３１ｄに接続されている。
そして、メインビット線３１ｄは、それぞれトランジスタ３３ａのメインビット線３１ａとは反対側とＧＮＤ間に接続されたＮＭＯＳトランジスタ８３のゲートに出力端子が接続されたＮＯＲゲート８４の一方の入力端子に接続されており、これらのＮＯＲゲート８４の他方の入力端子は、メインワード線３２ｃに接続されている。
【００７７】
この場合、各ビット線２２は、その下端が、メインビット線３１ｂに接続されている。
これにより、非選択のメモリセル１１に対応するビット線２２がＮＯＲゲート８４によりオンされるＮＭＯＳトランジスタ８３を介して、他の接地電位とは分けられた内部接地電位Ｇｔｅｒｍに保持されるようになっている。
【００７８】
この場合、上述した第二の実施形態である半導体記憶装置７０と比較して、各ビット線２２の両端における回路構成が異なることにより、レイアウトが困難になるが、より少ないトランジスタ数により、メインビット線セレクタ８１を構成することができるので、小面積で構成することができる。
【００７９】
図２０は、上記半導体記憶装置８０の書込回路系を含む回路図を示している。
図２０において、書込データ信号ＤＡＴＡおよびその反転信号ＤＡＴＡＢによって、メインビット線３１ａがオンされ、メインビット線３１ｂは終端電位に固定される。
このような構成によって、図１４に示した第二の実施形態の半導体記憶装置７０と同様に、メインビット線３１を流れる電流の距離がほぼ二倍になることから、メインビット線３１ｄ，３１ｅによる配線の寄生抵抗の影響が、図１の半導体記憶装置１０の場合と比較して大きくなる。このため、図１の半導体記憶装置１０におけるメモリセル１１のアドレスによる電流の調整がより厳密に行なわれる必要がある。
【００８０】
図２１は、上記半導体記憶装置８０の読出時の状態を示すブロック図である。
図２１において、読出モード時に活性化されるトランジスタが太線により示されている。
この場合、読出時に活性化される読出信号ＲＥＡＤにより、データに拘わらず双方のメインビット線３１ａ，３１ｂが使用される。そして、メインビット線セレクタ８１は、ワード線２９の両側がオン状態となるため、トランジスタ８１ａあたりの電流が約半分になる。したがって、メインビット線セレクタ８１における電圧降下が減少して、ＴＭＲ素子からなるメモリセル１１に印加する電圧をより正確に制御できることになる。
【００８１】
［第四の実施の形態］
図２２は、本発明による半導体記憶装置の第四の実施形態の構成を示すブロック図である。
図２２において、半導体記憶装置９０は、図１４に示した半導体記憶装置７０とほぼ同様の構成であるので、同じ構成要素には同じ符号を付して、その説明を省略する。
【００８２】
図２２において、半導体記憶装置９０は、図１４に示した半導体記憶装置７０と比較して、メモリセルおよびＸ終端回路が異なる構成になっている。
なお、図２２は、半導体記憶装置９０における書込時の状態を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
【００８３】
この場合、メモリセル９１は、図２３に示すように、シリコン基板２０上にて、拡散層２０ａを介して形成されたコンタクト２３上に、順次にピン層固定用反強磁性体層２４，ピン層２５，トンネル絶縁膜２６，フリー層２７およびコンタクト２８が積層されＴＭＲ素子が構成されていると共に、コンタクト２８上にビット線２２が形成されている。
さらに、このメモリセル９１においては、ワード線２９が、書込ワード線２９ａと読出ワード線２９ｂに分けられている。
そして、これらの書込ワード線２９ａと読出ワード線２９ｂが、それぞれ層間膜２１ａ中に形成されていると共に、これらの間にＧＮＤ線２９ｃが形成されている。
【００８４】
このメモリセル９１は、図２４に示すように、可変抵抗による等価回路で表わされており、その書込ワード線２９ａが、左端がトランジスタ９２を介してメインワード線に接続されており、このトランジスタ９２のゲートは、メインワード線３２ｃに接続されている。また書込ワード線２９ａの右端は、直接に終端電源に接続されている。
また、読出ワード線２９ｂには、ＮＡＮＤゲート９３の出力端子が接続されており、このＮＡＮＤゲート９３の一方の入力端子は、メインワード線３２ｂに接続されており、他方の入力端子は、メインワード線３１ｃに接続されている。
【００８５】
このような構成によれば、ビット線２２の選択は、図１４に示した第二の実施形態による半導体記憶装置７０と同様であり、また書込ワード線２９ａの選択は、各書込ワード線２９ａの左端に接続されたトランジスタ９２により行なわれる。
この場合、メモリセル９１の読出方法に拘わらず、メモリセル９１の書込を行なうことができるので、データ書込に関しては、図１９に示した第三の実施形態による半導体記憶装置８０に適用することも可能である。
【００８６】
図２５は上記半導体記憶装置９０の読出時のブロック図、図２６は上記半導体記憶装置９０の配線の寄生抵抗を含む書込回路系の回路図を示しており、メモリセル９１ａの読出を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
センスアンプ１５からメインビット線３１ａ，ビット線２２を介して、メモリセル９１ａのＧＮＤ線２９ｃに信号電流が流れ込み、センスアンプ１５は、この信号電流を基準電流と比較して、基準電流より大きい場合には「０」と判定し、小さい場合には「１」と判定する。
【００８７】
［第五の実施の形態］
図２７は、本発明による半導体記憶装置の第五の実施形態の構成を示すブロック図である。
図２７において、半導体記憶装置１００は、図１９に示した第三の実施形態による半導体記憶装置８０の変形例であって、同じ構成要素には同じ符号を付して、その説明を省略する。
図２７において、半導体記憶装置１００は、図１９に示した半導体記憶装置８０と比較して、ＮＯＲゲート８４およびＮＭＯＳトランジスタ８３を除いた点が異なる構成になっている。
なお、図２７は、半導体記憶装置１００における読出時の状態を示しており、メモリセル１１ａの読出を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
【００８８】
この場合、非選択のビット線２２がトランジスタ３３ａにより駆動されない。そして、ビット線２２は、メモリセル１１を介してワード線２９に接続され、ワード線２９は、図示しない書込終端電源に直接に接続されている。
メモリセル１１の抵抗値が高く、メモリセル１１の動作時間が遅くても構わない場合には、このようにメモリセル１１を介して、非選択時の電位を供給するように構成することも可能である。
【００８９】
［第六の実施の形態］
図２８は、本発明による半導体記憶装置の第六の実施形態の構成を示すブロック図である。
図２８において、半導体記憶装置１１０は、図１９に示した第三の実施形態による半導体記憶装置８０の変形例であって、同じ構成要素には同じ符号を付して、その説明を省略する。
図２８において、半導体記憶装置１１０は、図１９に示した半導体記憶装置８０と比較して、Ｘブロックデコーダ３９の代わりに、もう一つのメインワード線セレクタ３８を設けて、メインワード線３２ａ，３２ｂを相補の構成にしたものである。
なお、図２８は、半導体記憶装置１１０における書込時の状態を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
ここで、ワード線２９は、その右端が図示しない書込終端電源に直接に接続されるのではなく、メインワード線３２ｂに接続されている。
【００９０】
図２９は、上記半導体記憶装置１１０の配線の寄生抵抗を含む書込回路系の回路図を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
図２９において、一方のメインビット線３１ａが書込電流源１３に接続され、他方のメインビット線３１ｂが図示しない終端電源に接続される。
そして、この場合、信号ＷＣＤまたは反転信号ＷＣＤにより、メインワード線３２ａ，３２ｂを切換えることにより、ワード線２９の電流の方向を逆転させることができる。
なお、磁化反転磁場曲線は、ワード線２９の電流の正負に対して、理論的には対称となる筈であるが、実際には少し異なる場合が多い。したがって、より広い動作マージンとなる電流値を配線に対して与えるためには、ワード線２９側の電流の向きもメモリセルアレイ１６およびメモリセル１１のアドレスに依存して、調整することが望ましい。
【００９１】
図３０は、上記半導体記憶装置１１０の読出時の状態を示すブロック図であり、メモリセル１１ａの読出を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
読出時には、メインビット線３１ａ，３１ｂと同様にして、相補の双方のメインワード線３２ａ，３２ｂが使用されることになる。
【００９２】
［第七の実施の形態］
図３１は、本発明による半導体記憶装置の第七の実施形態の構成を示すブロック図である。
図３１において、半導体記憶装置１２０は、図１９に示した半導体記憶装置８０とほぼ同様の構成であるので、同じ構成要素には同じ符号を付して、その説明を省略する。
【００９３】
図３１において、半導体記憶装置１２０は、図１９に示した半導体記憶装置８０と比較して、メインビット線セレクタ，ＹブロックレコーダおよびＹ終端回路，Ｘ終端回路が異なる構成になっている。
メインビット線セレクタ１２１は、二つの書込メインビット線セレクタ１２１ａ，１２１ｂと、一つの読出メインビット線セレクタ１２１ｃと、から構成されている。
書込メインビット線セレクタ１２１，１２１ｂは、メインビット線３１ａ，３１ｂに接続されている。
【００９４】
これに対して、読出メインビット線セレクタ１２１ｃは、メインビット線３１ｂの外側に設けられたメインビット線３１ｆに接続されており、このメインビット線３１ｆは、トランジスタ３３ｂとは別に設けられたトランジスタ３３ｃを介して、ビット線２２の下端に接続されている。
これは、トランジスタ３３ｂが数ｍＡの書込電流を確保するためにゲート幅が大きく、ソース・ドレイン間の寄生容量が読出時に無視できなくなることから、読出時専用のゲート幅の小さいトランジスタ３３ｃを設けることにより、トランジスタのソース・ドレイン間の寄生容量の影響をできるだけ低減するためである。
ここで、上記トランジスタ３３ｃは、ＮＯＲゲート１２２の出力端子がゲートに接続されており、ＮＯＲゲート１２２は、その一方の入力端子がメインワード線２９に接続されていると共に、他方の入力端子が、Ｙブロックデコーダ８２に接続された読出専用の二重メインビット線３１ｇ１，３１ｇ２に接続されている。
さらに、各ビット線の右端に接続されたトランジスタ３４ｂのゲートは、共通のＮＡＮＤゲート１２３の出力端子に接続されており、このＮＡＮＤゲート１２３の一方の入力端子は、メインワード線３２ｂに接続されていると共に、他方の入力端子がＮＡＮＤゲート１２４を介して、上記二重メインビット線３１ｇ１，３１ｇ２に接続されている。
これにより、チップ面積は大きくなるが、読出の高速化が可能になる。
【００９５】
さらに、この場合、Ｙデコーダ４０の出力が、ビット線２２の二本あたりに一本配置されている。そして、Ｙブロックデコーダ３６に対して、信号Ｙ０を入力して、読出時のブロック選択信号ＲＴＸＡおよび書込時のブロック選択信号ＷＴＸＡを、二本一組にしてＹ０の論理信号を加えるようにしている。
【００９６】
図３２は、上記半導体記憶装置１２０の書込回路系を含む回路図を示している。
図３２において、書込データ信号ＤＡＴＡおよびその反転信号ＤＡＴＡＢによって、相補のメインビット線３１ａ，３１ｂの一方が選択され、他方は終端電位に固定される。これにより、図１４に示した第二の実施形態による半導体記憶装置７０と同様にして、メモリセル１１ａの書込が行なわれる。
【００９７】
図３３は、上記半導体記憶装置１２０の読出回路系を含む回路図を示している。
図３３において、読出時に活性化される読出信号ＲＥＡＤにより、読出メインビット線セレクタ１２１ｃが読出専用のメインビット線３１ｆを介して、さらに読出専用のゲート幅の小さいトランジスタ３３ｃを介して、メモリセル１１ａを介して流れる電流を検出する。これにより、比較的ゲート幅の大きいトランジスタ３３ｂのソース・ドレイン間の寄生容量の影響を排除して、正確なメモリセル１１ａのデータ読出を行なうことができる。
また、ブロック選択信号ＲＴＸＡ，ＷＴＸＡが入力されるＮＯＲゲートの個数やビット線２２の本数が実質的に半分にされ得るので、負荷が軽減され、アクセス時間の高速化を図ることができる。
【００９８】
これに対して、図３４〜図５１は、本発明による温度補償を行なう半導体記憶装置の実施形態を示している。
【００９９】
［第八の実施の形態］
まず、図３４は、本発明による半導体記憶装置の第八の実施形態の書込回路系を示すブロック図である。
図３４において、半導体記憶装置１３０は、セルアレイ１６，Ｘセレクタ１８ｂ，Ｙセレクタ１８ａ，Ｘ終端回路１９ｂ，Ｙ終端回路１９ａ，書込電流源１２，１３を備えていると共に、本実施形態の特徴である温度補償電圧源回路１３１を備えている。
ここで、上記Ｘセレクタ１８ｂ，Ｙセレクタ１８ａの一つのゲート，Ｘ終端回路１９ｂ，Ｙ終端回路１９ａは、図示しない制御回路により活性化されると共に、温度補償電圧源回路１３１より生成された出力電圧により書込電流源１２，１３が動作して、書込電流を所望のメモリセルに対して流すようになっている。
なお、図３４は、半導体記憶装置１３０における書込時の状態を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
【０１００】
上記温度補償電圧源回路１３１は、一般的なＬＳＩの動作補償範囲が０℃〜８０℃であると共にパッケージ内ではさらに高温になることから、使用中に１００℃の温度差に対応できるように、高温における反転磁化すなわち書込電流を減少させるためのものであり、図３５に示すように、基準電圧回路により構成されている、すなわち三つのダイオードＤ０，Ｄ１，Ｄ２と、トランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＮ１，ＭＮ２とを含むバンドギャップリファレンス回路として構成されており、上記ダイオードＤ０，Ｄ１，Ｄ２は、それぞれ温度上昇と共に、約−２ｍＶ／℃の割合でバンドギャップ電圧が減少する特性を有している。
これにより、温度上昇に伴って、トランジスタＭＮ１，ＭＮ２のソース電位が低下して、カレントミラー電流Ｉが増加する。このカレントミラー電流Ｉは、
【数１】
したがって、抵抗Ｒ２の両端の電圧が温度と共に上昇することになり、基準電圧Ｖｒｅｆは、
【数２】
【０１０１】
このようにして、温度補償電圧源回路１３１は、その出力する基準電圧Ｖｒｅｆに意図的に温度依存性を持たせるようになっている。
そして、この基準電圧Ｖｒｅｆを電圧変換回路１３２により電圧変換することにより、二つのパラメータｒ１（＝（Ｒ１／Ｒ２）），ｒ２（＝Ｒ４／Ｒ３））を有する出力電圧Ｖｏｕｔ
【数３】
なお、上記抵抗Ｒ２，Ｒ４は、実際には、トリミング回路として構成され、トリミングできるようになっている。
このようなトリミング回路は、具体的には図３６に示すように、互いに並列に接続された抵抗及びトランジスタをＮ個直列に接続することにより構成されている。これにより、選択されたトランジスタＴをオンさせることにより、当該トランジスタＴに並列接続された抵抗Ｒを短絡させて、全体として適宜の抵抗値が得られるようになっている。
【０１０２】
そして、温度補償電圧源回路１３１からの出力電圧Ｖｏｕｔが出力されると、書込電流源１２，１３は、図３７に示すように、電流出力回路を構成するトランジスタのゲートに対して、出力電圧Ｖｏｕｔ及びＶｏｕｔ−ΔＶを印加することにより、ゲート電圧の温度変化による変動によって、所望の温度依存性を備えた書込電流を出力するようになっている。
【０１０３】
具体的には、例えばＶｆの変動を−２ｍＶ／℃，ｒ１＝１０とし、ｒ２＝０．６，１．６，２．６と変動させたときの書込電流の温度依存性は、図３８に示すようになる。ここで、破線は温度依存性のない従来の書込電流値であり、１００℃においては非選択メモリセルの反転電流と一致することから、誤書込が発生してしまう。これに対して、白いマークは、測定値であり、また黒いマークは、設計時の書込電流の温度依存性である。従って、特にｒ２＝１．６のとき、設計した書込電流は、測定された選択メモリセルの書込電流とほぼ一致した温度依存性を有する。
【０１０４】
このような温度依存性によって、図３９に示すように、セルアレイ１６（ここでは、１Ｍｂのアレイ１ｋ個で構成される１Ｇｂセルアレイ）内の各磁性膜は、形状や組成のバラツキ，あるいはピン層との磁気的相互作用のバラツキ等により、書込バラツキを有する。従って、例えばワード電流Ｉｗのそのときの標準偏差をσ（Ｉｗ）とし、この分布が正規分布ｆ（ｘ，μ，σ；Ｉｗ）で与えられると仮定すると、選択メモリセルに対してビット線電流Ｉｂ，ワード線電流Ｉｗを流した時に誤り無く書き込みを行なうことができる確率（Ｐａｓｓ率）Ｐ（Ｉｗ，Ｉｂ）は、
【数４】
【０１０５】
図３９から、従来のように温度に依存しない書込電流が流れる回路を用いた場合には、１００％ｂｉｔ−ｐａｓｓを得るためには、２５℃においてσ＜６％が必要であるが、σ＝５％としても、５０℃，７５℃と温度が上昇するにつれて、多重選択メモリセル数は、１０4 個，１０8 個に急増する。そして、７５℃でも１００％ｂｉｔ−ｐａｓｓを得るためには、σ＜２％が必要である。さらに、１００℃では、σを１％以下にしても、必ず多重選択が発生してしまう。
これに対して、本発明実施形態による半導体記憶装置１３０によれば、上述した温度補償電圧源回路１３１を使用することにより、書込マージンが確保されることになるので、多重選択メモリセル数は、温度が上昇しても低く抑えられることになり、σ＜５％であれば、１００℃においても１００％ｂｉｔ−ｐａｓｓを実現することができる。
【０１０６】
上述した半導体記憶装置１３０においては、温度補償電圧源回路１３１は、基準電圧回路として、ダイオードＤ０，Ｄ１，Ｄ２を使用したバンドギャップリファレンス回路を使用しているが、これに限らず、図４０に示すように、トランジスタのサブスレッショルド領域を利用しても、同様に書込電流に温度依存性を付与することができる。この場合、基準電圧Ｖｒｅｆは、
【数５】
【０１０７】
また、温度補償電圧源回路１３１は、図４１に示すような構成の基準電圧回路を使用してもよい。この場合、リファレンスＴＭＲの抵抗ＲTMR は、温度上昇と共に減少するが、（カレントミラー電流の温度依存性を無視して）これに温度依存しない一定電流Ｉを流すことにより、出力電圧Ｖｒｅｆは、ｍＩＲTMR となる（ｍは、選択したＴＭＲの数）。従って、出力電圧Ｖｒｅｆを例えば図３５と同様の電圧変換回路（ただし、抵抗はＴＭＲにより構成される）に入力すると、出力電圧Ｖｏｕｔは、
【数６】
従って、上述した半導体記憶装置１３０においては、抵抗の温度依存性とＴＭＲ書込電流の温度依存性がプロセスばらつき等の影響を受けて、合わせ込んだプロファイルからずれている場合であっても、適宜の書込電流が流れることになり、書込精度が低下することはない。
【０１０８】
［第九の実施の形態］
図４２は、本発明による半導体記憶装置の第九の実施形態の読出回路系を示すブロック図である。
図４２において、半導体記憶装置１４０は、セルアレイ１６，Ｘセレクタ１８ｂ，Ｙセレクタ１８ａ，Ｘ終端回路（図示せず），Ｙ終端回路（図示せず），読出電源としてのプリアンプ１４，センスアンプ１５と、を備えていると共に、本実施形態の特徴である温度補償電圧源回路１４１を備えている。
ここで、上記Ｘセレクタ１８ｂ，Ｙセレクタ１８ａ，Ｘ終端回路，Ｙ終端回路及びセンスアンプ１５は、信号制御回路１４２により活性化されると共に、温度補償電圧源回路１４１より生成された出力電圧によりプリアンプ１４が動作して、読出電流を所望のメモリセルに対して流すようになっている。
なお、図３４は、半導体記憶装置１３０における書込時の状態を示しており、メモリセル１１ａの書込を行なう際に、オンとなるセレクタ，トランジスタ等が太線で示されている。
この場合、各メモリセル１１は二つのＴＭＲセルから成り、それぞれ「０」「１」または「１」「０」の相補の状態に書き込まれているものとする。
信号制御回路１４２により読出信号ＸＤＥＮＲ及びＹＤＥＮＲが活性化されると、これによりＸセレクタ１８ｂおよびＹセレクタ１８ａのそれぞれ選択されたゲートが活性化される。これに対して、非選択のゲート及び終端側は、ＨｉＺとする。
選択されたセルＲｓおよび参照セルＲｒを流れる電流をそれぞれＩｓ，Ｉｒとすると、Ｒｓ＞Ｒｒ（またはＲｓ＜Ｒｒ）のとき、Ｉｓ＜Ｉｒ（またはＩｓ＞Ｉｒ）である。
ここで、プリアンプ１４は、例えば図４３に示すように構成されており、この電流差を電圧に変換するように動作し、プリアンプ１４の出力電圧は、それぞれＶｓ０，Ｖｒ０となる。これにより、センスアンプ１５は、電圧差ΔＶ（＝Ｖｓ０−Ｖｒ０）の正負により、「０」（または「１」）を出力する。
【０１０９】
以下、上記センスアンプ１５の動作を詳細に説明する。
上記センスアンプ１５は、例えば図４４に示すように構成されており、ＳＡＥＮ０が非活性の間は、ノードＶｃｍｐ０，Ｖｃｍｐ１はプリチャージされており、ほぼ定電圧Ｖｄｄに等しい。ここで、読出モードにて、信号制御回路１４２によりＳＡＥＮ０が活性化されると、ノードＶｃｍｐ０，Ｖｃｍｐ１は、フローティングとなる。
上記Ｖｓ０，Ｖｒ０は、例えば０．３〜０．５Ｖ程度の低電圧である必要があることから、例えば図４５に示すようなバッファ回路１４３により、Ｖｄｄ／２程度の電位Ｖｓ１，Ｖｒ２に増幅する。その際、例えば図４６に示す構成の遅延回路１４４により、ＳＡＥＮ０の活性化からｔ１（ｎｓ）後に、ＳＡＥＮ１が活性化されて、上記上記Ｖｓ０，Ｖｒ０がＶｓ１，Ｖｒ２に増幅される。
【０１１０】
続いて、上記遅延回路１４４によって、ＳＡＥＮ０の活性化からｔ２（ｎｓ）後に、ＳＡＥＮ２が活性化される。これにより、センスアンプ１５のＭ１〜Ｍ４からなるラッチ回路に帰還がかかり、ノードＶｃｍｐ０，Ｖｃｍｐ１の電位差が増幅され、ＰＡＯＵＴが出力される。
このＰＡＯＵＴが、例えば図４７に示すような構成のラッチ回路１４５に取り込まれて、ＰＡＯＵＴの値を読み取って、「０」または「１」の信号ＳＡＯＵＴを出力する。
ここで、上述した各信号すなわちＸＤＥＮＲ，ＳＡＥＮ０，ＳＡＥＮ１，ＳＡＥＮ２そしてＰＡＯＵＴおよびＳＡＯＵＴは、図４８に示すようになっている。
【０１１１】
ここで、温度が上昇すると、Ｒｓ，Ｒｒが減少して、Ｉｓ，Ｉｒが増加するが、ΔＩ（＝Ｉｓ−Ｉｒ）は減少する。また、｜ΔＩ｜が最大となるＶｒｅｆは、低電圧側にずれるので、温度上昇に伴って、Ｖｅｒｆを下げる必要がある。このＶｒｅｆの最適値の温度依存性は、測定によってプロファイルを測定しておき、出荷時にこのプロファイルに一致した温度依存性を生成するように、温度補償電圧源回路１４１のトリミング回路を調整する。
これにより、図４９に示すように、読出時の温度補償電圧源回路１４１による温度補償の効果が得られる。すなわち、図４９（Ａ）に示すように、読出出力電圧Ｖｒｅｆが適宜の温度依存性を有するように、温度補償電圧源回路１４１を設定しておくことにより、図４９（Ｂ）に示すように、温度変更に対応して、電流差ΔＩが最大となる電位差が、ＴＭＲの両端に印加される結果、図４９（Ｃ）に示すように、電流差の減少が低く抑制され得ることになり、読出マージンが高くなる。
【０１１２】
［第十の実施の形態］
上述した半導体記憶装置１４０においては、読出電流を検出すること（電流センス）により、「０」「１」の電流差の温度依存性の小さい回路、すなわちセンスアンプ１５を使用することにより、読出マージンを確保するようにしているが、これに限らず、図５０に示す半導体記憶装置１５０によって、電圧センスにより、読出マージンを確保することも可能である。
図５０において、半導体記憶装置１５０は、ＴＭＲに対して「０」「１」にかかわらず、ほぼ一定の電流Ｉｓを流して、ＴＭＲ両端の電位差Ｖｓ（＝Ｉｓ・Ｒ（Ｔ））を比較回路１４６により検出するように構成されている。
この場合、読出電流は、図３４に示した半導体記憶装置１３０における書込電流と同様にＴＭＲに流される。
【０１１３】
さらに、この半導体記憶装置１５０は、温度補償のために、プリアンプ１４の代わりに、温度補償定電流源回路１５１を備えている。
ＴＭＲの抵抗値は、一般に温度に反比例する特性を示しており、その抵抗値は、
【数７】
従って、温度補償定電流源回路１５１から出力される読出電流を、
【数８】
【数９】
ところで、一般にｂ０＜ｂ１であるから、センス電位Ｖｓ０，Ｖｓ１の双方の温度依存性を完全に排除することはできないが、例えばａ＝（ｂ０＋ｂ１）／（２Ｉｓ）となるように設定することによって、「０」「１」双方のセンス電位の温度依存性による変動を小さくすることができる。
このようにして、図５１に示すように、読出時の温度補償電圧源回路１５１による温度補償の効果が得られる。すなわち、図５１（Ａ）に示すように、ＴＭＲの抵抗値の温度依存性に対して、読出電流Ｉｓの温度補償を行なうことにより、図５１（Ｃ）に示すように、センス電位Ｖｓｊの変動を小さくすることができるので、読出マージンが高くなる。
【０１１４】
上記実施形態においては、典型的なＴＭＲ素子の抵抗Ｒ（Ｔ）の温度依存プロファイルを参照することにより、読出電流Ｉｓの温度依存性を設計する必要があることから、プロセスばらつき等の影響を受けて、読出精度が低下する可能性があるが、リファレンス用のＴＭＲ素子を温度制御回路の抵抗として利用するようにすれば、読出電流Ｉｓを制御することができるので、プロセスばらつき等の影響を受けにくくなる。
【０１１５】
【発明の効果】
以上のように、本発明によれば、書込電流源からの書込電流を各ビット線またはワード線に供給するためのメインビット線またはメインワード線が、各ビット線またはワード線に対して直交するように配置されているので、メインビット線セレクタまたはメインワード線セレクタをメモリセルアレイの間に設ける必要がなくなるので、メインビット線セレクタまたはメインワード線セレクタを構成するトランジスタの大きさを、半導体記憶装置を構成するチップの大きさに殆ど影響を与えることなく、十分大きくすることができる。
したがって、メインビット線セレクタまたはメインワード線を通る書込電流値を十分大きくすることができるので、安定した書込電流により所望のメモリセルに対して書込を行なうことができる。これにより、各メモリセルに対して動作マージンを十分に確保して、正確にデータ書込を行なうことが可能になる。
【０１１６】
また、ＴＭＲ素子そしてＭＲＡＭのアステロイド特性の温度依存性をできるだけ抑制することによって、温度変化による書込マージン及び読出マージンの変化を少なくして、書込マージン及び読出マージンを確保することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態の半導体記憶装置の書込時の状態を示すブロック図である。
【図２】図１の半導体記憶装置において記憶素子として使用されるＴＭＲ素子の構成を示す拡大断面図である。
【図３】図２の４個のＴＭＲ素子の等価回路図である。
【図４】図１の半導体記憶装置における書込回路系の回路図である。
【図５】図１の半導体記憶装置におけるビット線側の書込電流源の構成を示す回路図である。
【図６】ＭＯＳトランジスタの典型的な電流特性を示すグラフである。
【図７】図１の半導体記憶装置における第一の回路の構成を示す回路図である。
【図８】図７の第一の回路で使用されるレジスタ回路の構成を示す回路図である。
【図９】図８のレジスタ回路の電源立ち上げ時の動作波形を示すグラフである。
【図１０】ＴＭＲ素子のＭＲ比および電流差の典型的な特性を示すグラフである。
【図１１】図１の半導体記憶装置における終端電源を示す概略図である。
【図１２】図１の半導体記憶装置における読出時の状態を示すブロック図である。
【図１３】図１２の半導体記憶装置における読出回路系の回路図である。
【図１４】本発明の第二の実施形態の半導体記憶装置の書込時の状態を示すブロック図である。
【図１５】図１４の半導体記憶装置におけるビット線側の書込電流源の構成を示す回路図である。
【図１６】図１４の半導体記憶装置における書込回路系の回路図である。
【図１７】図１４の半導体記憶装置の読出時の状態を示すブロック図である。
【図１８】図１４の半導体記憶装置における終端用ＧＮＤ配線を示すブロック図である。
【図１９】本発明の第三の実施形態の半導体記憶装置の書込時の状態を示すブロック図である。
【図２０】図１９の半導体記憶装置における書込回路系の回路図である。
【図２１】図１９の半導体記憶装置の読出時の状態を示すブロック図である。
【図２２】本発明の第四の実施形態の半導体記憶装置の書込時の状態を示すブロック図である。
【図２３】図２２の半導体記憶装置において記憶素子として使用されるＴＭＲ素子の構成を示す拡大断面図である。
【図２４】図２３の４個のＴＭＲ素子の等価回路図である。
【図２５】図２２の半導体記憶装置の読出時の状態を示すブロック図である。
【図２６】図２２の半導体記憶装置における読出回路系の回路図である。
【図２７】本発明の第五の実施形態の半導体記憶装置の読出時の状態を示すブロック図である。
【図２８】本発明の第六の実施形態の半導体記憶装置の書込時の状態を示すブロック図である。
【図２９】図２８の半導体記憶装置における書込回路系の回路図である。
【図３０】図２８の半導体記憶装置の読出時の状態を示すブロック図である。
【図３１】本発明の第七の実施形態の半導体記憶装置の構成を示すブロック図である。
【図３２】図３１の半導体記憶装置における書込回路系の回路図である。
【図３３】図３１の半導体記憶装置における読出回路系の回路図である。
【図３４】本発明の第八の実施形態の半導体記憶装置の書込時の状態を示すブロック図である。
【図３５】図３４の半導体記憶装置における温度補償電圧源回路の構成例を示す回路図である。
【図３６】図３５の温度補償電圧源回路で使用されるトリミング回路の構成例を示す回路図である。
【図３７】図３４の半導体記憶装置における書込電流出力回路の構成例を示す回路図である。
【図３８】図３４の半導体記憶装置における書込電流の温度特性を示すグラフである。
【図３９】図３４の半導体記憶装置における温度補償による効果を示すグラフである。
【図４０】図３４の半導体記憶装置における温度補償電圧源回路の他の構成例を示す回路図である。
【図４１】図３４の半導体記憶装置における温度補償電圧源回路のさらに他の構成例を示す回路図である。
【図４２】本発明の第九の実施形態の半導体記憶装置の読出時の状態を示すブロック図である。
【図４３】図３４の半導体記憶装置におけるプリアンプの構成例を示す回路図である。
【図４４】図３４の半導体記憶装置におけるセンスアンプの構成例を示す回路図である。
【図４５】図３４の半導体記憶装置におけるバッファ回路の構成例を示す回路図である。
【図４６】図３４の半導体記憶装置における遅延回路の構成例を示す回路図である。
【図４７】図３４の半導体記憶装置におけるラッチ回路の構成例を示す回路図である。
【図４８】図３４の半導体記憶装置における各信号の関係を示すタイムチャートである。
【図４９】図３４の半導体記憶装置における温度補償の効果を示すグラフである。
【図５０】本発明の第十の実施形態の半導体記憶装置の読出時の状態を示すブロック図である。
【図５１】図５０の半導体記憶装置における温度補償の効果を示すグラフである。
【図５２】従来のＴＭＲ素子を使用したメモリセルの動作原理を示す概略斜視図である。
【図５３】図５２のメモリセルを使用した半導体記憶装置の書込の動作原理を示す概略図である。
【図５４】ＴＭＲ素子のアステロイド特性を示す図である。
【図５５】ＴＭＲ素子およびダイオードを使用した従来の半導体記憶装置の構成例の書込時の状態を示すブロック図である。
【図５６】従来のＭＲＡＭ素子を使用したメモリセルの動作原理を示す概略斜視図である。
【図５７】図５６のメモリセルを使用した半導体記憶装置の書込の動作原理を示す概略図である。
【図５８】従来のＴＭＲ素子およびＭＲＡＭ素子のアステロイド特性の温度依存性を示すグラフである。
【図５９】（Ａ）は、従来のＴＭＲ素子の電圧依存性を示すグラフである。（Ｂ）は、従来のＴＭＲ素子の温度依存性をしめるグラフである。（Ｃ）は、従来のＴＭＲ素子のＭＲ比および電流差の温度依存性を示すグラフである。
【符号の説明】
１０，７０，８０，９０，１００，１１０，１２０，１３０，１４０，１５０半導体記憶装置
１１，９１ メモリセル（ＴＭＲ素子）
１２，１３ 書込電流源
１４ 読出電源
１５ センスアンプ
１６ メモリセルアレイ
１７ 終端電源
Claims (27)
- 階層マトリックス状に配置された複数個のトンネル磁気抵抗素子からなるメモリセルアレイと、一方向に並んだメモリセルに対して電流を流す複数本のビット線と、ビット線を横切るように他方向に並んだメモリセルに対して電流を流す複数本のワード線と、を備えており、
選択されたメモリセルに対して、Ｘデコーダによりワード線を選択し、Ｙデコーダによりビット線を選択して、選択したビット線およびワード線に電流を流すことにより、その交点に位置する当該メモリセルに対して合成磁場によりデータ書込を行なうようにした半導体記憶装置であって、
書込電流源からの書込電流を各ビット線に供給するためのメインビット線が、各ビット線に対して直交するように配置されるとともに、
書込電流源からの書込電流を、その電流の方向によって独立的に変更し、変更値を固定するための第一の回路を備え、
上記書込電流源が、出力トランジスタとして基本部分のトランジスタおよび調整部分トランジスタを備え、これら出力トランジスタのゲート長が、基本部分のトランジスタでは最小値であり、調整部分のトランジスタでは最小値より大きく設定され、
上記第一の回路が、上記書込電流源の調整部分のトランジスタのゲート長を所定の値に設定する信号を出力することにより、書込電流源からの出力電流値を所定の値に調整する
ことを特徴とする半導体記憶装置。 - メインビット線を選択するためのメインビット線セレクタが、上記メモリセルアレイの上記Ｘデコーダと同じ側の外側に配置されていることを特徴とする請求項１に記載の半導体記憶装置。
- 階層マトリックス状に配置された複数個のトンネル磁気抵抗素子からなるメモリセルアレイと、一方向に並んだメモリセルに対して電流を流す複数本のビット線と、ビット線を横切るように他方向に並んだメモリセルに対して電流を流す複数本のワード線と、を備えており、
選択されたメモリセルに対して、Ｘデコーダによりワード線を選択し、Ｙデコーダによりビット線を選択して、選択したビット線およびワード線に電流を流すことにより、その交点に位置する当該メモリセルに対して合成磁場によりデータ書込を行なうようにした半導体記憶装置であって、
書込電流源からの書込電流を各ワード線に供給するためのメインワード線が、各ワード線に対して直交するように配置されるとともに、
書込電流源からの書込電流を、その電流の方向によって独立的に変更し、変更値を固定するための第一の回路を備え、
上記書込電流源が、出力トランジスタとして基本部分のトランジスタおよび調整部分トランジスタを備え、これら出力トランジスタのゲート長が、基本部分のトランジスタでは最小値であり、調整部分のトランジスタでは最小値より大きく設定され、
上記第一の回路が、上記書込電流源の調整部分のトランジスタのゲート長を所定の値に設定する信号を出力することにより、書込電流源からの出力電流値を所定の値に調整する
ことを特徴とする半導体記憶装置。 - メインワード線を選択するためのメインワード線セレクタが、上記メモリセルアレイの上記Ｙデコーダと同じ側の外側に配置されていることを特徴とする請求項３に記載の半導体記憶装置。
- 少なくとも一部の前記トンネル磁気抵抗素子が、二個以上で一つの第一の記憶素子を構成していて、
この第一の記憶素子が、読出時にはトンネル磁気抵抗素子が互いに直列に接続され、その中間の節点を出力とすると共に、
この第一の記憶素子の少なくとも一部が、半導体記憶装置の不良箇所の記憶場所として使用される
ことを特徴とする請求項１又は３に記載の半導体記憶装置。 - 上記第一の回路内にて、値を固定する機能を有するレジスタ回路が、上記第一の記憶素子を含んでおり、
この第一の記憶素子の出力が、ＣＭＯＳ回路に直接に入力されていることを特徴とする請求項５に記載の半導体記憶装置。 - 上記第一の回路が、ビット線またはワード線の書込電流値を、選択メモリセルのアドレスに依存して切換えることができることを特徴とする請求項１又は３に記載の半導体記憶装置。
- 書込電流を終端する終端電源が、電源回路を停止させるテストモードを備えており、
この電源節点を外部に引き出すための外部端子を備えていることを特徴とする請求項１又は３に記載の半導体記憶装置。 - メインビット線が相補に構成されており、一方のメインビット線が書込電流源に接続され、他方のメインビット線が終端に固定されることにより、選択されたメモリセルの「０」または「１」が区別して書込まれることを特徴とする請求項１〜４のいずれかに記載の半導体記憶装置。
- 読出時には、上記相補のメインビット線の一方のメインビット線と、選択されたメモリセルと、上記相補のメインビット線の他方のメインビット線と、センスアンプとを、電気的に接続することを特徴とする請求項９に記載の半導体記憶装置。
- 非選択のビット線が、選択されたビット線の電位と異なる別の固定電位に接続されることを特徴とする請求項９に記載の半導体記憶装置。
- 書込時の終端電源用の電源線が、半導体記憶装置を構成するチップ内にて、他の電源線から電気的に分離された別の電源と接続されていることを特徴とする請求項９に記載の半導体記憶装置。
- 前記複数本のビット線がサブアレイに形成されるとともに、前記複数本のワード線がサブアレイに形成され、
サブアレイの非選択のワード線またはビット線の一方のみがスイッチング素子を介して電位が固定されており、
他方がメモリセルを介して電位が固定されていることを特徴とする請求項１〜４のいずれかに記載の半導体記憶装置。 - メインワード線が相補に構成されており、一方のメインワード線が書込電流源に接続され、他方のメインワード線が終端に固定されることにより、書込電流の向きを変化させることを特徴とする請求項１〜４または１３のいずれかに記載の半導体記憶装置。
- 書込電流源からの書込電流を各ビット線に供給するためのメインビット線が、各ビット線に対して直交するように配置されている請求項３に記載の半導体記憶装置。
- メインビット線として、書込用メインビット線と読出用メインビット線が互いに別個に設けられていることを特徴とする請求項１〜４または１３のいずれかに記載の半導体記憶装置。
- 入力端子にＸデコーダまたはＹデコーダと、ブロック選択信号が接続された、サブアレイに設けられた選択スイッチング素子が、ＸデコーダまたはＹデコーダの出力とブロック選択信号の論理積演算機能を備えていることを特徴とする請求項１〜４または１３に記載の半導体記憶装置。
- ブロック選択信号が、書込または読出を含む動作モードの情報を含んでいることを特徴とする請求項１７に記載の半導体記憶装置。
- 書込電流源の出力電流の温度依存性が、選択メモリセルの磁化反転特性の温度依存性と非選択メモリセルの磁化反転特性の間の値として設定されることを特徴とする請求項１〜４のいずれかに記載の半導体記憶装置。
- 書込電流源回路の出力電流の温度依存性が、基準電位回路の電圧により生成されると共に、
上記基準電位回路の一部が、バンドギャップリファレンス回路であることを特徴とする請求項１９に記載の半導体記憶装置。 - 上記基準電位回路が、抵抗素子としてトンネル磁気抵抗素子を使用していることを特徴とする請求項２０に記載の半導体記憶装置。
- 読出回路の出力電圧の温度依存性が、メモリセルのトンネル磁気抵抗素子の温度依存性に合わせ込んで設定されることを特徴とする請求項１〜４のいずれかに記載の半導体記憶装置。
- 読出回路の出力電圧の温度依存性が、基準電位回路の電圧により生成されると共に、
上記基準電位回路の一部が、バンドギャップリファレンス回路であることを特徴とする請求項２２に記載の半導体記憶装置。 - 上記バンドギャップリファレンス回路が、抵抗素子としてトンネル磁気抵抗素子を使用していることを特徴とする請求項２３に記載の半導体記憶装置。
- 半導体記憶装置が、ＭＲＡＭであって、読出時のメモリセル電流が１０μＡ程度であることを特徴とする請求項２２〜２４のいずれかに記載の半導体記憶装置。
- 温度依存性の設定を行なう温度補償回路が、サブスレッショルド電流を用いることを特徴とする請求項１９〜２５のいずれかに記載の半導体記憶装置。
- 温度依存性の設定を行なう温度補償回路が、出力電流の温度依存性を調整し得るトリミング回路を有していることを特徴とする請求項１９〜２６のいずれかに記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002156184A JP3812498B2 (ja) | 2001-12-28 | 2002-05-29 | トンネル磁気抵抗素子を利用した半導体記憶装置 |
| US10/329,463 US6990015B2 (en) | 2001-12-28 | 2002-12-27 | Semiconductor memory device using tunneling magnetoresistive elements |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001399317 | 2001-12-28 | ||
| JP2001-399317 | 2001-12-28 | ||
| JP2002156184A JP3812498B2 (ja) | 2001-12-28 | 2002-05-29 | トンネル磁気抵抗素子を利用した半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003257175A JP2003257175A (ja) | 2003-09-12 |
| JP3812498B2 true JP3812498B2 (ja) | 2006-08-23 |
Family
ID=26625364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002156184A Expired - Lifetime JP3812498B2 (ja) | 2001-12-28 | 2002-05-29 | トンネル磁気抵抗素子を利用した半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6990015B2 (ja) |
| JP (1) | JP3812498B2 (ja) |
Cited By (2)
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| US10431279B2 (en) | 2017-02-07 | 2019-10-01 | Samsung Electronics Co., Ltd. | Magnetoresistive memory device |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003242771A (ja) | 2002-02-15 | 2003-08-29 | Toshiba Corp | 半導体記憶装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6990015B2 (en) | 2006-01-24 |
| JP2003257175A (ja) | 2003-09-12 |
| US20030123199A1 (en) | 2003-07-03 |
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Legal Events
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|
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|
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|
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|
| A521 | Request for written amendment filed |
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|
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|
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100609 Year of fee payment: 4 |
|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120609 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120609 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130609 Year of fee payment: 7 |
|
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