JP2002134709A - Ｍｒａｍメモリーのメモリーセルの非破壊読み取りのための方法および構造 - Google Patents

Ｍｒａｍメモリーのメモリーセルの非破壊読み取りのための方法および構造

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Abstract

(57)【要約】 【課題】 所要スペースが小さく、読み取りプロセスご
とに時間を費やさない、ＭＲＡＭメモリーのメモリーセ
ルの非破壊読み取り方法を提供する。 【解決手段】 本発明では、電圧領域（Ｕ１）では、メ
モリーセルの抵抗ＲＡ・ＲＰは、メモリーセル内容に影
響されないが、別の電圧領域（Ｕ２）では、同抵抗ＲＡ
・ＲＰは、セル内容に応じて変化する。これにより、相
異なるメモリーセルの内容を相互に比較するために、セ
ル内容によらない抵抗ＲＡ・ＲＰ（Ｕ１）によって、セ
ル内容に影響される抵抗ＲＡ・ＲＰ（Ｕ２）を正規化で
きる。その結果、特定のメモリーセルの正規化された読
出信号を、「０」または「１」で記述される基準セルの
正規化された基準信号と比較し、そして、それにより、
「１」または「０」としてのメモリーセル内容を検知す
ることも可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＲＡＭメモリー
のメモリーセルの非破壊読み取りのための方法および構
造に関するものである。
【０００２】
【従来の技術】ＭＲＡＭメモリーのメモリーセル、すな
わち、磁気抵抗メモリーを図１０に図解で示す。このよ
うなメモリーセルでは、記憶させようとする情報は、導
電性のない、非常に薄い非磁性中間層ＴＬによって互い
に隔てられている隣接磁化層ＭＬ１・ＭＬ２における磁
気モーメントを整える方式により保存される。
【０００３】すなわち、メモリーセルを通る電気抵抗の
大きさは、磁化層ＭＬ１・ＭＬ２における磁気モーメン
トの平行または反平行の配列、つまり磁化層の分極によ
って左右される。両磁化層ＭＬ１・ＭＬ２における磁気
モーメントの平行配列の場合、メモリーセルの抵抗値は
通常、磁気モーメントの反平行配列のときよりも低い。
この効果は、ＴＭＲ効果（ＴＭＲ＝「トンネルリング・
マグネット- レジスティブ」）またはＭＴＪ効果（ＭＴ
Ｊ＝「マグネティック・トンネル・ジャンクション」）
と呼ばれている。
【０００４】これにより、メモリーセルのメモリー内容
は、「１」ないしは「０」に対する異なるメモリーセル
抵抗値の検知により読み取ることができる。両磁化層Ｍ
Ｌ１・ＭＬ２の平行磁化は、例えば、デジタルのゼロに
所属させることができ、その場合、これらの磁化層の反
平行磁化はデジタルの１に相当する。
【０００５】磁化層ＭＬ１・ＭＬ２における磁気モーメ
ントの平行配列と反平行配列との間の抵抗変化は、物理
的に、メモリーセルの磁化層ＭＬ１・ＭＬ２における磁
気モーメントによる薄い非磁性中間層ＴＬにおける伝導
電子の電子スピンの交互作用に基づいている。「薄い」
という用語は、伝導電子が中間層ＴＬをスピン分散過程
なしに横断（Traverse）できることを表現するために用
いてある。
【０００６】注目すべきことに、両磁化層ＭＬ１・ＭＬ
２の１つは、その磁化により反強磁性の下層または表層
に連結されている。従って、この磁化層における磁化
は、基本的に固定された状態で終始する。一方、他の磁
化層は、この磁化層の上下においてワード線ＷＬ・ビッ
ト線ＢＬに流れる電流により生み出される小さい磁界に
よって、その磁気モーメントにて自由に配列されるよう
に設定されている。
【０００７】また、メモリーセルアレイにおいては、ワ
ード線ＷＬとビット線ＢＬとの交差点にセル（メモリー
セル）が配されている。そして、１つのセルに接続され
た両線ＷＬ・ＢＬの双方に電流（プログラミング電流）
ＩWL・ＩBLの流れた場合に限り、両電流ＩWL・ＩBLの和
により、このセルに、プログラミングに十分な強度の磁
界が与えられる。
【０００８】また、両電流ＩWL・ＩBLは、両線ＷＬ・Ｂ
Ｌの一方だけに電流ＩWLあるいはＩ BLが流れただけでは
メモリーセルを再プログラミングできないような値とな
っている。
【０００９】図１１には、ビット線ＢＬとワード線ＷＬ
との間のメモリーセルの抵抗ＲC を再び図解で示す。も
し、「１」ないしは「０」の帰属についての上記の仮定
に基づくならば、磁化層ＭＬ１・ＭＬ２における磁気モ
ーメントの反平行配列のためのこの抵抗ＲC は、この磁
気モーメントの平行配列のための抵抗ＲC よりも大き
い。すなわち、ＲC （「０」）＜ＲC （「１」）であ
る。
【００１０】ＭＲＡＭは、その最も簡単な実施例では、
メモリーセルの動作を司る、マトリックス状に交差する
ワード線ＷＬおよびビット線ＢＬの導電トラックから構
成されている。
【００１１】その場合、上の導電トラック、例えば、ビ
ット線ＢＬ（図１０，１１参照）は、上の磁化層ＭＬ１
（例えば強磁性層）に連結している。他方、ワード線Ｗ
Ｌを形成している下の導電トラックは、下の磁化層ＭＬ
２（例えば強磁性層）に接している。ワード線ＷＬない
しはビット線ＢＬのための両導電トラックを通じて、メ
モリーセルに電圧が印加されると、トンネル電流が薄い
非磁性中間層ＴＬを通って流れる。
【００１２】こうして、この薄い非磁性中間層により、
抵抗ＲC が形成され、この抵抗ＲCは、磁気モーメント
の平行配列または反平行配列に応じて、すなわち、メモ
リーセルにおける適切な電圧における上の強磁性層およ
び下の強磁性層の平行分極または反平行分極に応じて、
抵抗値ＲC （「０」）＜ＲC （「１」）ないしはＲ
C（「１」）＝ＲC （「０」）＋ΔＲC となる。
【００１３】図１２は、メモリーセルがワード線ＷＬと
ビット線ＢＬとの間の交差個所にマトリックス状に設け
られているメモリーセルアレイを示す。
【００１４】この図では、メモリー内容は２つのメモリ
ーセルに対する「１」ないしは「０」としての平行分極
または反平行分極に左右されることが概念的に暗示され
ている。
【００１５】
【発明が解決しようとする課題】さて、図１２に図解に
より示されているメモリーセルアレイでは、電流は、選
ばれたワード線ＷＬと選ばれたビット線ＢＬとの交点に
おけるメモリーセルを通じて流れるだけではなく、選ば
れたワード線ＷＬないしは選ばれたビット線ＢＬとそれ
ぞれ連結している別のメモリーセルにおいても好ましく
ない分岐電流が発生する。これらの好ましくない分岐電
流は、選ばれたメモリーセルを通って流れる読み取り電
流を著しく阻害する。
【００１６】このため、従来、選ばれたメモリーセルを
通る読み取り電流だけが、または、このメモリーセルを
支配する読み取り電圧だけが検知に提供されるように、
メモリーセルアレイの適切な配線により、そのような好
ましくない分岐電流を読み取り電流から分離する努力が
なされている。
【００１７】しかし、そうした場合、十分な大きさのメ
モリーセルアレイを構成するためには、他のメモリーセ
ルを通る寄生電流があるので、メモリーセルの抵抗値を
高くしなければならず、特に、Ｍｏｈｍ領域で選ばねば
ならない。
【００１８】好ましくない分岐電流を防ぐためのもうひ
とつの方法は、単純に構成されたＭＴＪメモリーセル
（図１３参照）に、ダイオードＤ（図１４参照）または
スイッチングトランジスタＴ（図１５参照）を加えて拡
張することである（Ｒ. ショイヤーライン他の「各セル
に磁気トンネル接合およびＦＥＴスイッチを使う１０ｎ
ｓリードアンドライトタイム不揮発性メモリーアレイ」
ＩＳＳＣＣ、２０００年２月、１２８頁／Ｒ. ｃ. ソー
サ他の「アモルファスＳＩダイオードによるスピン依存
トンネル接合の垂直統合」ａｐｐｌ. Ｐｈｙｓ. Ｌｅｔ
ｔｅｒ７４巻、２５号、３８９３−３８９５頁）。
【００１９】ダイオードないしはスイッチングトランジ
スタによるそのような拡張の利点は、そのような配線で
のメモリーセルアレイでは、全ての余分なメモリーセル
は遮断されるので、読み取り電流だけがそれぞれ読み取
られるメモリーセルを流れることにある。これにより、
図１３の純粋のＭＴＪセルとは対照的に、メモリーセル
の抵抗値を低く選ぶことができ、それにより読み取り電
流が相対的に大きくなり、そして読み取りはｎｓ領域で
速く行うことができる。
【００２０】しかし、ダイオードやトランジスタをその
ように追加的に配線することは、それによって生じる著
しい追加の技術的コストやスペースの費用により好まし
くない。
【００２１】従来の技術水準では、全ての形式のメモリ
ーセルにおいて共通していることは、「０」または
「１」としての読み出し信号の検知・評価は非常に難し
い。なぜなら、層ＭＬ１，ＴＬおよびＭＬ２の層順序に
より形成されるトンネル抵抗は、通常、ウェーハを通じ
て往復変動（振動）するばかりではなく、それどころか
多くの場合、隣接するメモリーセル間において、例えば
わずか１５％だけである「１」状態と「０」状態との抵
抗差ΔＲC よりも、非常に激しく、つまり最大４０％ま
で変動する。換言すれば、この与件により、メモリーセ
ル内容の確実な検知は著しく困難となるか、あるいは不
可能にさえなる。
【００２２】ＭＲＡＭとは異質の、他の形式のメモリー
では、電流または電圧の読み出し信号からの「１」また
は「０」の検知は、この読み出し信号を、「１」に対す
る読み取り電流ないしは読み取り電圧と「０」に対する
読み取り電流ないしは読み取り電圧との間の中間に存在
する筈の基準電流か基準電圧かのどちらかと比較し、両
デジタル値に対してそれぞれベストの信号雑音比（Ｓ／
Ｎ比）を得ることにより行われる。この基準電流ないし
はこの基準電圧は、「１」および「０」が固定的に書き
込まれた基準電源を通じて、あるいは基準セルを通じて
も発生させることができる。
【００２３】しかし、そのような手段は、やはり、ＭＴ
Ｊセルにおける読み出し信号の検知には限定的にしか用
いられないであろう。それは、冒頭に述べたような、メ
モリーセルからメモリーセルへの、そしてウェーハ全体
におけるトンネル抵抗の激しい変動に起因する。
【００２４】上記の問題点を解決するためには、これま
で２つのアプローチがとられている。第１のアプローチ
（これについては、Ｒ. ショイヤーライン他の「各セル
に磁気トンネル接合およびＦＥＴスイッチを使う１０ｎ
ｓリードアンドライトタイム不揮発性メモリーアレイ」
ＩＳＳＣＣ、２０００年２月、１２８頁を参照された
い）は、スイッチングトランジスタ付きＭＴＪセルに適
していて、１つだけのセル内容の記憶のための２つの隣
接する補償メモリーセル（Complementary memory cell
）を使用するものである。このアプローチでは、常
に、メモリー内容は第１メモリーセルに、そしてメモリ
ー内容の補足部分、つまり、否定されるメモリー内容は
第２メモリーセルに書き込まれるのである。
【００２５】読み取りでは、両方のメモリーセルが読ま
れ、内容が検知される。この方法では、読み出し信号お
よび信号雑音比（Ｓ／Ｎ比）は、上記に説明した通常の
基準方法の２倍大きい。しかしながら、２つのメモリー
セルおよび２つのスイッチングトランジスタのための所
要スペースおよび技術コストは非常に大きく、確実な検
知を行えるように、両方の隣接する補償メモリーセル間
の抵抗変動が小さくなることが保証されなければならな
い。
【００２６】この前提条件は、読まれる純粋のＭＴＪメ
モリーセル（図１３参照）の自己基準化に基づいている
第２アプローチでは不要である。第２の方法は以下の手
順で行われる。まず、選ばれたメモリーセルのセル内容
を読み取り、保存する。しかるのち、このメモリーセル
に、例えば、「０」をプログラミングする。メモリーセ
ルのプログラミングされた「０」の内容を読み取り、保
存する。最初に保存したセル内容を保存されている既知
の「０」と比較し、検知を行い、そしてそのように検知
したセル内容を再びメモリーセルに書き戻す。
【００２７】ところが、この方法の欠点は、読み出し信
号の検知のときに、基準としてプログラミングされ、再
読み出しが行われる「０」に、予設定（pre-define）さ
れる半読み出し信号を付け加えなければならないことで
あり、それにより、新たな抵抗変動がメモリーセルの検
知に入り込むことである。
【００２８】では、メモリーセルの抵抗変動からの影響
を完全に排除するためには、第２のアプローチの場合、
いま説明した方法を「１」の書き込みにより補完しなけ
ればならない。そのため、次の方法手順が行われる。 （ａ）選んだメモリーセルのセル内容を読み出し、保存
する。 （ｂ）メモリーセルに、例えば、「０」をプログラミン
グする。 （ｃ）メモリーセルのプログラミングされた「０」の内
容を読み出し、保存する。 （ｄ）メモリーセルに、例えば、「１」をプログラミン
グする。 （ｅ）メモリーセルのプログラミングされた「１」の内
容を読み出し、保存する。 （ｆ）上記の（ａ）で保存したセル内容を（ｃ）および
（ｅ）で保存した値「０」および「１」と比較し、検知
する。これは、基準電圧Ｖｒｅｆを既知の「０」および
「１」から形成することにより行われる。その場合、読
み出される「１」または「０」の検知には、それぞれ半
分の読み出し信号差だけが提供される。このことは、読
み出される「０」については図１６に、そして読み出さ
れる「１」については図１７に示唆されている通りであ
る。 （ｇ）検知されたセル内容は、最終的には、再びメモリ
ーセルに書き戻される。第２のアプローチの方法は、書
き込まれ、そして読み出される「１」および「０」によ
り選ばれたメモリーセル自信において基準電圧を生み出
すのであるから、メモリーセルの抵抗変動は検知になん
ら影響を及ぼさない。しかし、「１」または「０」の信
号雑音比は、第１のアプローチによる補償メモリーセル
による第１方法の場合の半分に過ぎない。しかし、この
第２アプローチの方法の著しい欠点は、全部で３回の読
み出しサイクル、３回の書き込みサイクル、そして１回
の評価サイクルが必要となり、これにより読み取りプロ
セスが非常に長引くことである。
【００２９】以上を総合すると、第１のアプローチで
は、２倍の所要スペースが必要となり、そして両方の隣
接する補償メモリーセル間の抵抗変動が小さくなること
が要求される。また、第２のアプローチは、合計で７つ
のサイクルを要することにより、読み取りプロセスにお
ける消費時間を著しく増加させてしまうといえる。
【００３０】本発明の課題は、所要スペースが小さく、
読み取りプロセスごとに時間を費やさない、ＭＲＡＭメ
モリーのメモリーセルの非破壊読み取り方法を創造し、
さらに、この方法を実行するための構造（機構）を提供
することにある。
【００３１】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明にかかるＭＲＡＭメモリーのメモリーセル
の非破壊読み取りのための方法は、以下の手順（工程）
を含んでいる。 （ａ）メモリーセルの抵抗値がメモリーセルのセル内容
により影響を受けない電圧において、メモリーセルの正
規抵抗値Ｒｎｏｒｍを決定する。 （ｂ）メモリーセルの抵抗値がメモリーセルのセル内容
により影響を受ける電圧において、メモリーセルの実際
の抵抗値Ｒ（０）またはＲ（１）を決定する。 （ｃ）Ｒｎｏｒｍ（０）＝Ｒ（０）／Ｒｎｏｒｍ、また
はＲｎｏｒｍ（１）＝Ｒ（１）／Ｒｎｏｒｍの形成によ
る正規抵抗値を用いて実際の抵抗値を正規化する。 （ｄ）正規化された基準抵抗Ｒｎｏｒｍｒｅｆ＝（Ｒｎ
ｏｒｍ（０）ｒｅｆ＋Ｒｎｏｒｍ（１）ｒｅｆ）／２
と、Ｒｎｏｒｍ（０）またはＲｎｏｒｍ（１）を比較す
る。 （ｅ）比較結果に応じて、０または１としてのメモリー
セル内容を検知する。
【００３２】また、本発明の優れた展開は、以下の通り
である。すなわち、上記（ｄ）の工程は、Ｒｎｏｒｍ
（０）ないしはＲｎｏｒｍ（１）を、正規化された基準
抵抗Ｒｎｏｒｍｒｅｆ＝（Ｒｎｏｒｍ（０）ｒｅｆ＋Ｒ
ｎｏｒｍ（１）ｒｅｆ）／２と比較する工程を含んでい
てもよい。ここで、上記Ｒｎｏｒｍ（０）ｒｅｆおよび
Ｒｎｏｒｍ（１）ｒｅｆは、０ないしは１の内容をもつ
基準メモリーセルの、上記（ｃ）の工程により正規化さ
れた抵抗値であある。
【００３３】また、正規抵抗値の決定は、メモリーセル
における０. ６Ｖと０. ８Ｖとの間の電圧で行われるよ
うに設定されていてもよい。また、メモリーセルの抵抗
値は、ほぼ０. ２Ｖの印加電圧において測定されるよう
に設定されていてもよい。
【００３４】また、本発明にかかるＭＲＡＭメモリーの
メモリーセルの非破壊読み取りのための構造は、上記し
た本発明の方法を実行するための構造であって、メモリ
ーセル（ＲＺｅｌｌｅ）に連結され、メモリーセル（Ｒ
Ｚｅｌｌｅ）の正規抵抗値が保存されているトランジス
タ回路（Ｍ１，Ｍ２，ＣＳｐｅｉｃｈｅｒ）を有してい
る構成である。
【００３５】また、この構造では、トランジスタ回路
（Ｍ１、Ｍ２、ＣＳｐｅｉｃｈｅｒ）が、スイッチ（Ｓ
２）を介して差動増幅器（Ｖ２）の出力に接続されてい
てもよい。さらに、差動増幅器（Ｖ２）の入力（−）
が、別の差動増幅器（Ｖ１）の出力に連結され、その差
動増幅器（Ｖ１）の入力がメモリーセル（ＲＺｅｌｌ
ｅ）と連結されているように設定されていてもよい。
【００３６】また、差動増幅器（Ｖ２，Ｖ１）の他の２
つの入力には、それぞれ固定の電圧が印加されていても
よい。さらに、上記トランジスタ回路（Ｍ１、Ｍ２、Ｃ
Ｓｐｅｉｃｈｅｒ）が２つのトランジスタ（Ｍ１、Ｍ
２）を有しているとともに、これら両トランジスタ（Ｍ
１、Ｍ２）のソース・ドレイン区間が平行に接続されて
おり、そしてメモリーセル（ＲＺｅｌｌｅ）と出力（Ｕ
ｏｕｔ0.1 ）との間に存在するようになっていてもよ
い。
【００３７】また、両トランジスタ（Ｍ１、Ｍ２）のゲ
ート端子が、スイッチ（Ｓ２）およびトランジスタ回路
（Ｍ１、Ｍ２、ＣＳｐｅｉｃｈｅｒ）におけるメモリー
キャパシタンス（ＣＳｐｅｉｃｈｅｒ）に連結されてい
るように設定されていてもよい。
【００３８】本発明の方法または本発明の構造において
は、今までまったく注目されていなかったＭＴＪメモリ
ーセル特性が活用される。すなわち、メモリーセルのト
ンネル抵抗の抵抗値は、メモリーセルに存在する電圧に
より左右される。その場合、トンネル抵抗が、２つの磁
化層における分極化の方向に影響されずに同じ値
（「１」および「０」に対して同じ大きさ）をとる電圧
領域が存在する。
【００３９】これとは逆に、他の電圧領域では、両磁化
層における分極の反平行配列（反平行位置づけ；antipa
rallel orientation）において、抵抗は、同層における
分極の平行配列（平行位置づけ（parallel orientatio
n））におけるよりも、ΔＲほど大きい。従って、この
場合、この電圧において、セル内容は、「０」および
「１」により区別されることができる。
【００４０】以上のように、本発明の方法は、最初に述
べた電圧領域（Ｕ１とする）では、メモリーセルの抵抗
ＲC は、メモリーセル内容に影響されずに決定されうる
が、２番目に述べた電圧領域（Ｕ２とする）では、同抵
抗ＲC は、セル内容に応じて検知できる（変化する；抵
抗ＲC の変化を検知できる）ことに基礎を置いている。
【００４１】これにより、隣接していなくてもよい相異
なるメモリーセルの内容を再び相互に比較するために
（比較できるように）、セル内容により影響されない抵
抗ＲC（Ｕ１）によって、セル内容により影響される抵
抗ＲC （Ｕ２）を正規化することが可能となる。その結
果、アドレス指定されているメモリーセルの正規化され
た読み出し信号を、常にそれぞれ「０」ないしは「１」
で記述される基準セルの正規化された基準信号と比較
し、そして、それにより、「１」または「０」としての
メモリーセル内容を検知することも可能である。
【００４２】
【発明の実施の形態】本発明の一実施の形態について、
図面を用いて詳細に説明する。なお、図１は、曲線Ｉに
おける、メモリーセルに印加される電圧Ｖ＝Ｖoben−Ｖ
unten と、メモリーセル磁化層の平行（ＲＰ）分極およ
び反平行（ＲＡ）分極に対するトンネル抵抗との相関関
係、および、曲線ＩＩにおける、電圧Ｖと抵抗比ＭＲ＝
（ＲＡ−ＲＰ）／ＲＰとの層間関係を示すグラフであ
る。
【００４３】また、図２は、メモリーセルの抵抗とメモ
リーセル上に存在する電圧との相関関係を示すために、
面抵抗と接触電圧との相関関係をプロットしたグラフで
ある。また、図３は、読み出し信号を正規化するための
基本回路の実施例の回路を示す説明図である。
【００４４】また、図４〜図６は、ＭＴＪメモリーセル
を有するメモリーセルアレイを例とする本発明の自己正
規化方法の経過を示す説明図である。また、図７は、
「１」および「０」に対する正規化基準信号による正規
化読み出し信号の基準化を示す説明図である。
【００４５】また、図８は、セル信号の自己正規化検知
実行を示す説明図である。さらに、図９は、セル信号の
検知のための具体的な回路を示す説明図である。なお、
各図では、互いに共通する構成部分には、それぞれ同じ
記号が付けられている。
【００４６】図１に、メモリーセルに印加される電圧Ｖ
＝Ｖoben−Ｖunten と、メモリーセルのトンネル抵抗の
面抵抗値Ｒ* との相関関係を示す。ここで、Ｖobenは、
例えば、ビット線ＢＬに、そしてＶunten は、ワード線
ＷＬ（図１０・図１１参照）の電圧である。
【００４７】このグラフに示すように、ほぼ−０. ６Ｖ
と＋０. ６Ｖとの間の電圧領域では、磁化層の反平行分
極時における抵抗値ＲＡは、磁化層の平行分極時におけ
る抵抗値ＲＰよりも大きい。
【００４８】これに対し、−１. ０Ｖと−０. ６Ｖとの
間の電圧領域、および、０. ６Ｖと１. ０Ｖとの間の電
圧領域においては、磁化層の反平行分極時における抵抗
値（磁化層の反平行分極に対する抵抗値）と、平行分極
時における抵抗値（平行分極に対する抵抗値）とは、ほ
ぼ同じ大きさである。
【００４９】すなわち、電圧Ｕ２＝０. ２Ｖの場合に
は、ＲＡはＲＰよりも大きい。従って、電圧Ｕ２の場
合、ＲＡ（Ｕ２）＝ＲＰ（Ｕ２）＋ΔＲとなる。一方、
電圧Ｕ１＝０. ６Ｖの場合には、ほぼ、ＲＰ（Ｕ１）＝
ＲＡ（Ｕ１）となる。
【００５０】換言すれば、電圧Ｕ２を印加した場合、メ
モリーセルの内容を検知することが可能である。一方、
電圧Ｕ１を印加した場合、磁化層の平行分極および反平
行分極に対しては、メモリーセルの抵抗値を正規化する
ために使う抵抗値と同じ抵抗値が得られる。
【００５１】そこで、本発明の方法では、電圧Ｕ１のと
き、メモリーセルの抵抗値ＲC （Ｕ１）は、セル内容と
無関係に決定されうるが、電圧Ｕ２のときは、メモリー
セルの抵抗値ＲC （Ｕ２）は、セル内容を検知可能（セ
ル内容に応じて検知可能）であることを基本としてい
る。
【００５２】このことにより、セル内容に依存する抵抗
値ＲC （Ｕ２）を、セル内容に影響されないＲC （Ｕ
１）を用いて正規化できる。すなわち、ＲC （Ｕ２）／
ＲC （Ｕ１）を形成することができる。そして、その結
果、互いに隣接しなくてもよい相異なるメモリーセルの
セル内容を、再び相互に比較できる。
【００５３】すなわち、本発明の方法により、アドレス
指定されるメモリーセルの正規化される読み出し信号
を、常に、それぞれ「０」および「１」で記述される基
準メモリーセルの正規化された基準信号と比較すること
が可能となる。その結果、アドレス指定されたメモリー
セルのセル内容を、「１」または「０」として検知でき
る。
【００５４】ここで、このプロセスを、面抵抗Ｒ* を接
触電圧Ｖに対してプロットした図２により、再度詳しく
説明する。まず、正規抵抗値Ｒｎｏｒｍを、例えば、電
圧Ｕ１＝０. ６Ｖにおいて算出し、保存する。次に、電
圧Ｕ２＝０. ２Ｖにおいて、抵抗値Ｒ（０）あるいはＲ
（１）をもつセル内容を、磁化層の反平行（Ｒ（１））
分極あるいは平行（Ｒ（０））分極に応じて決定する。
【００５５】その後、Ｒｎｏｒｍに対する、Ｒ（０）あ
るいはＲ（１）の正規化を行う。すなわち、Ｒｎｏｒｍ
（０）＝Ｒ（０）／ＲｎｏｒｍないしはＲｎｏｒｍ
（１）＝Ｒ（１）／Ｒｎｏｒｍが形成される。
【００５６】そのあと、Ｒｎｏｒｍ（０）ないしはＲｎ
ｏｒｍ（１）と、基準メモリーセルの、いま確定された
基準抵抗値Ｒｎｏｒｍｒｅｆ＝（Ｒｎｏｒｍ（０）ｒｅ
ｆ＋Ｒｎｏｒｍ（１）ｒｅｆ）／２との比較が続く。最
後に、この比較の結果として、「０」または「１」とし
てのセル内容が検知される。
【００５７】さらに、以下に図３の実施例をもって詳述
するように、本発明の方法は、電圧Ｕ１・Ｕ２における
２つの時間段階（タイムステップ）で実施されうる。
【００５８】その結果、本発明の方法は特に以下の利点
を実現する。本発明の方法は、メモリーセルの抵抗値の
分散に影響されずに実行できる。本発明の方法の手順
は、２つだけの時間段階を必要とする。読み出し信号の
正規化により、外部基準信号との比較が可能になる。
【００５９】それ故、本発明の方法は、既存の、冒頭に
述べた方法よりもあらゆる観点において優っている。結
局、本発明の方法は、種々のＭＴＪメモリーセルのあら
ゆる形式に、すなわち、純粋のＭＴＪメモリーセルに、
ダイオード付きＭＴＪメモリーセル、およびトランジス
タ付きＭＴＪメモリーセルに応用できる。
【００６０】図３は、本発明の方法を実施するための構
造の実施例を示す説明図である。この構造により、読み
出し信号の正規化が原理的に可能である。この構造は、
特に、スイッチＳ１、例えば、トランジスタを経て、ワ
ード線電圧０. ４Ｖまたは０. ８Ｖに触れる、抵抗ＲＺ
ｅｌｌｅをもつメモリーセルを有する。さらに、第１差
動増幅器Ｖ１、第２差動増幅器Ｖ２、ＰチャンネルＭＯ
Ｓ電界効果型トランジスタ、およびメモリーキャパシタ
ンスＣＳｐｅｉｃｈｅｒならびに別のスイッチＳ２を有
している。
【００６１】第１差動増幅器Ｖ１のマイナスの入力は、
スイッチＳ１に向かい合っている抵抗ＲＺｅｌｌｅ端に
連結し、そのプラスの入力には、例えば、ほぼ１Ｖの電
圧が印加される。第２差動増幅器Ｖ２のマイナスの入力
は、第１差動増幅器Ｖ１の出力に連結している。また、
そのプラスの入力には、１. ６Ｖの電圧が印加されてい
る。
【００６２】図３（および図４から図６まで）には、さ
らにｎチャンネルＭＯＳ電界効果型トランジスタＭ１が
示されている。電界効果型トランジスタＭ２の代わりに
この電界効果型トランジスタＭ１を使う場合は、第２差
動増幅器Ｖ2 の（＋）入力と（−）入力とを入れ換えな
ければならない。なお、以下では、トランジスタＭ２だ
けが存在し、トランジスタＭ１が存在しないことを前提
とする。
【００６３】両方のトランジスタＭ１およびＭ２、メモ
リーキャパシタンスＣＳｐｅｉｃｈｅｒ、そして分離ス
イッチＳ２から成る回路は、正規化抵抗Ｒｎｏｒｍ＝Ｒ
Ｚｅｌｌｅ（Ｕ１）の中間記憶を行う。鎖線により、他
のメモリーセルの寄生抵抗Ｒｐａｒａが示されている。
【００６４】第１差動増幅器Ｖ１のプラス入力ないしは
（＋）入力には、１Ｖ（プラス）＋「オフセット」補償
（「offset-compensation 」）の電圧がかかっているの
で、差動増幅器Ｖ１のプラスの入力とマイナスないしは
（−）の入力との間においては、０Ｖが降下する。とい
うことは、第１差動増幅器Ｖ１のマイナスの入力には、
正確に１Ｖがかかっている。メモリーセルアレイの他の
線も、選び出される線は別として、例えば、１Ｖのとこ
ろにある。
【００６５】第２差動増幅器Ｖ２のプラスの入力には、
第１差動増幅器Ｖ１の出力における電圧が、第１差動増
幅器Ｖ１のマイナスの入力における電圧、つまり、例え
ば、１Ｖとアドレス指定がされているメモリーセルの上
の正規化抵抗Ｒｎｏｒｍの決定のために介在している、
ＲＺｅｌｌｅを経由して降下する電圧ＵＺｅｌｌｅ、つ
まり、例えば、０. ６Ｖとの合計値に達するように、電
圧が前もって与えられる。換言すれば、第２差動増幅器
Ｖ２のプラスの入力には、例えば、１Ｖ＋０.６Ｖ＝１.
６Ｖが印加される（支配する）。
【００６６】この電圧予設定により、スイッチＳ２が閉
じているとき、第２差動増幅器Ｖ２はトランジスタＭ２
を動かし、このトランジスタＭ２にメモリーセルと正確
に同じ電圧、例えば、０. ６Ｖが降下することが実現さ
れる。すなわち、トランジスタにもまた、電圧ＵＺｅｌ
ｌｅがかかる。
【００６７】これにより、トランジスタＭ２には、メモ
リーセルを通る電流と同じ電流が流れる。すなわち、ト
ランジスタＭ２により正規化抵抗Ｒｎｏｒｍが模倣され
る。スイッチＳ２が開くと、抵抗値Ｒｎｏｒｍは、トラ
ンジスタＭ２ないしはメモリーキャパシタンスＣＳｐｅ
ｉｃｈｅｒに記憶されたままとなる。
【００６８】また、第２差動増幅器Ｖ２のプラスの入力
に１. ６Ｖ以外の電圧を印加することにより、例えば、
この入力に１. ３Ｖを印加することにより、例えば、
１. ３Ｖにおける２倍増幅への増幅のように、帰還され
た第１差動増幅器Ｖ１の増幅を調整することができる。
【００６９】図３の回路機構の動作は、図２の例の電圧
値により、以下のようにまとめることができる。まず、
ＶＷＬ＝１Ｖが生まれるように、ワード線を１Ｖに設定
するものとする。スイッチＳ１・Ｓ２は閉じられ、その
結果、メモリーセルアレイの全ての線には１Ｖがかか
る。第１差動増幅器Ｖ１のマイナスの入力には、「オフ
セット」補償のためにやはり１Ｖがかかる必要がある。
【００７０】また、図４に示すように、電流Ｉ＝０が、
ｍ×ｎのＭＴＪメモリーセルから、メモリーセルフィー
ルドないしはメモリーセルアレイＡに流れる。
【００７１】その状態で、ワード線に電圧ＵＷＬ１＝
０. ４Ｖが印加され、その結果、メモリーセルの抵抗Ｒ
Ｚｅｌｌｅにおいて降下する電圧は１Ｖ（ビット線）−
０. ４Ｖ（ワード線）＝０. ６Ｖ＝Ｕ１に達する。
【００７２】次に、第２差動増幅器Ｖ２は、トランジス
タＭ２を通じてやはり正確に０. ６Ｖほど降下するよう
に、トランジスタＭ２を制御する。従って、メモリーセ
ルを通る電流ＩRZelleは、トランジスタＭ２を通る電流
と同じとなり、従って、ＲＺｅｌｌｅ（Ｕ１＝０. ６
Ｖ）＝ＲM2＝Ｒｎｏｒｍが支配する。
【００７３】そのあと、スイッチＳ２が開かれ、それに
よりトランジスタＭ２ならびにメモリーキャパシタンス
ＣＳｐｅｉｃｈｅｒに、Ｒｎｏｒｍが保存される。この
ようにして得られる状態を図５に図解で示す。
【００７４】そこで、ワード線を、例えば、０. ８Ｖの
電圧に設定し、ＵWL2 ＝０. ８Ｖが支配することにな
る。すると、メモリーセルの抵抗ＲＺｅｌｌｅの電圧は
１. ０Ｖ（ビット線）−０. ８Ｖ（ワード線）＝０. ２
Ｖとなる。かくして、第１差動増幅器Ｖ１は、正規化読
み出し信号Ｕｏｕｔ0.1 ＝１Ｖ＋Ｕ２（Ｒｎｏｒｍ/ Ｒ
Ｚｅｌｌｅ0.1 ）を供給する。このようにして到達した
状態を図６に図解して示す。最後に、Ｕｏｕｔ0.1 が基
準電圧と比較され、「１」または「０」信号として検知
される。
【００７５】図７は、それぞれ「０」および「１」が固
定的に書き込まれてる基準セルＲRe f0およびＲRef1を用
いて、読み出し信号の可能な基準化を行うための回路機
構の例を示す。この場合、前もって「１」が書き込まれ
た基準セルＲRef1および前もって「０」が書き込まれた
基準信号ＲRef0には、読み取られるセルＲzelle に加え
られた電圧と同じ電圧ＵＷＬが印加される。
【００７６】ここで、基準セルＲRef0およびＲRef1およ
び読み取られるセルＲZelle は、正規化信号Ｕｎｏｒｍ
（ｒｅｆ１）、Ｕｎｏｒｍ（ｒｅｆ１）およびＵｎｏｒ
ｍ（Ｚｅｌｌｅ）をそれぞれつくりだすために、それぞ
れ差動増幅器「差動増幅器（ｒｅｆ１）」、差動増幅器
「差動増幅器（ｒｅｆ０）」および差動増幅器「差動増
幅器（Ｚｅｌｌｅ）」に連結される。なお、Ｕｎｏｒｍ
（ｒｅｆ１）、Ｕｎｏｒｍ（ｒｅｆ１）およびＵｎｏｒ
ｍ（Ｚｅｌｌｅ）は、 Ｕｎｏｒｍ（ｒｅｆ１）＝１Ｖ＋（ＵＢＬ−ＵＷＬ）
（Ｒｎｏｒｍ１／Ｒｒｅｆ１） Ｕｎｏｒｍ（ｒｅｆ１）＝１Ｖ＋（ＵＢＬ−ＵＷＬ）
（Ｒｎｏｒｍ０／Ｒｒｅｆ０） Ｕｎｏｒｍ（Ｚｅｌｌｅ）＝１Ｖ＋（ＵＢＬ−ＵＷＬ）
（Ｒｎｏｒｍｚｅｌｌｅ／Ｒｒｅｆｚｅｌｌｅ） なる式によって与えられる。
【００７７】こうして、正規化された基準セル信号Ｕｎ
ｏｒｍ（ｒｅｆ０）およびＵｎｏｒｍ（ｒｅｆ１）から
得られる基準信号Ｕｎｏｒｍｒｅｆ＝（Ｕｎｏｒｍ（ｒ
ｅｆ０）＋Ｕｎｏｒｍ（ｒｅｆ１））／２と正規化セル
信号とを比較することにより、図８に示すように、ある
評価段階において、メモリーアレイ（メモリーセルアレ
イ）ＡにおけるセルＲｚｅｌｌｅのセル内容を検知でき
る。
【００７８】最後に、図８における評価を行う可能な評
価者回路の１例を図９に示す。この場合、この回路のト
ランジスタＴは、メモリーセルに記憶されている内容に
応じて、評価者回路の出力ＯＵＴに、「１」または
「０」が示されるように設計される。
【００７９】図９に示される評価者回路は、供給電圧Ｕ
ＣＣおよび電源Ｉとの間に位置する。セル内容Ｕｎｏｒ
ｍ（Ｚｅｌｌｅ）は、入力ＩＮからこの評価者回路に導
入され、（Ｕｎｏｒｍ（ｒｅｆ０）＋Ｕｎｏｒｍ（ｒｅ
ｆ１））／２と比較され、差動増幅器Ｖを経て出力ＯＵ
Ｔに放出される。
【００８０】なお、図１０，図１１の構成では、メモリ
ーセルアレイにおいては、ワード線ＷＬがビット線ＢＬ
と交差するセルにおいてのみ、両電流ＩWLおよびＩBLの
和により、プログラミングに十分な強度の磁界が支配
し、他方、このワード線ＷＬないしはこのビット線ＢＬ
に存在する、他の全てのメモリーセルは、これらの両線
の１つを流れる電流だけでは再プログラミングされ得な
いように、プログラミング電流ＩWLおよびＩBLがワード
線ＷＬないしはビット線ＢＬにより選ばれる。
【００８１】また、本発明のＭＲＡＭメモリーのメモリ
ーセルの非破壊読み取りのための構造は、本発明のＭＲ
ＡＭメモリーのメモリーセルの非破壊読み取りのための
方法を実行するための構造において、メモリーセル（Ｒ
Ｚｅｌｌｅ）は、メモリーセル（ＲＺｅｌｌｅ）の正規
抵抗値が保存されているトランジスタ回路（Ｍ１、Ｍ
２、ＣＳｐｅｉｃｈｅｒ）に連結されている構造であ
る、と表現できる。
【００８２】また、この構造では、入力（−）をもつ差
動増幅器（Ｖ２）は、別の差動増幅器（Ｖ１）の出力に
連結し、その差動増幅器（Ｖ１）の入力はメモリーセル
（ＲＺｅｌｌｅ）と連結していてもよい。
【００８３】
【発明の効果】以上のように、本発明にかかるＭＲＡＭ
メモリーのメモリーセルの非破壊読み取りのための方法
は、以下の手順（工程）を含んでいる。 （ａ）メモリーセルの抵抗値がメモリーセルのセル内容
により影響を受けない電圧において、メモリーセルの正
規抵抗値Ｒｎｏｒｍを決定する。 （ｂ）メモリーセルの抵抗値がメモリーセルのセル内容
により影響を受ける電圧において、メモリーセルの実際
の抵抗値Ｒ（０）またはＲ（１）を決定する。 （ｃ）Ｒｎｏｒｍ（０）＝Ｒ（０）／Ｒｎｏｒｍ、また
はＲｎｏｒｍ（１）＝Ｒ（１）／Ｒｎｏｒｍの形成によ
る正規抵抗値を用いて実際の抵抗値を正規化する。 （ｄ）正規化された基準抵抗Ｒｎｏｒｍｒｅｆ＝（Ｒｎ
ｏｒｍ（０）ｒｅｆ＋Ｒｎｏｒｍ（１）ｒｅｆ）／２
と、Ｒｎｏｒｍ（０）またはＲｎｏｒｍ（１）を比較す
る。 （ｅ）比較結果に応じて、０または１としてのメモリー
セル内容を検知する。
【００８４】また、本発明の優れた展開は、以下の通り
である。すなわち、上記（ｄ）の工程は、Ｒｎｏｒｍ
（０）ないしはＲｎｏｒｍ（１）を、正規化された基準
抵抗Ｒｎｏｒｍｒｅｆ＝（Ｒｎｏｒｍ（０）ｒｅｆ＋Ｒ
ｎｏｒｍ（１）ｒｅｆ）／２と比較する工程を含んでい
てもよい。ここで、上記Ｒｎｏｒｍ（０）ｒｅｆおよび
Ｒｎｏｒｍ（１）ｒｅｆは、０ないしは１の内容をもつ
基準メモリーセルの、上記（ｃ）の工程により正規化さ
れた抵抗値であある。
【００８５】また、正規抵抗値の決定は、メモリーセル
における０. ６Ｖと０. ８Ｖとの間の電圧で行われるよ
うに設定されていてもよい。また、メモリーセルの抵抗
値は、ほぼ０. ２Ｖの印加電圧において測定されるよう
に設定されていてもよい。
【００８６】また、本発明にかかるＭＲＡＭメモリーの
メモリーセルの非破壊読み取りのための構造は、上記し
た本発明の方法を実行するための構造であって、メモリ
ーセル（ＲＺｅｌｌｅ）に連結され、メモリーセル（Ｒ
Ｚｅｌｌｅ）の正規抵抗値が保存されているトランジス
タ回路（Ｍ１，Ｍ２，ＣＳｐｅｉｃｈｅｒ）を有してい
る構成である。
【００８７】また、この構造では、トランジスタ回路
（Ｍ１、Ｍ２、ＣＳｐｅｉｃｈｅｒ）が、スイッチ（Ｓ
２）を介して差動増幅器（Ｖ２）の出力に接続されてい
てもよい。さらに、差動増幅器（Ｖ２）の入力（−）
が、別の差動増幅器（Ｖ１）の出力に連結され、その差
動増幅器（Ｖ１）の入力がメモリーセル（ＲＺｅｌｌ
ｅ）と連結されているように設定されていてもよい。
【００８８】また、差動増幅器（Ｖ２，Ｖ１）の他の２
つの入力には、それぞれ固定の電圧が印加されていても
よい。さらに、上記トランジスタ回路（Ｍ１、Ｍ２、Ｃ
Ｓｐｅｉｃｈｅｒ）が２つのトランジスタ（Ｍ１、Ｍ
２）を有しているとともに、これら両トランジスタ（Ｍ
１、Ｍ２）のソース・ドレイン区間が平行に接続されて
おり、そしてメモリーセル（ＲＺｅｌｌｅ）と出力（Ｕ
ｏｕｔ0.1 ）との間に存在するようになっていてもよ
い。
【００８９】また、両トランジスタ（Ｍ１、Ｍ２）のゲ
ート端子が、スイッチ（Ｓ２）およびトランジスタ回路
（Ｍ１、Ｍ２、ＣＳｐｅｉｃｈｅｒ）におけるメモリー
キャパシタンス（ＣＳｐｅｉｃｈｅｒ）に連結されてい
るように設定されていてもよい。
【００９０】本発明の方法または本発明の構造において
は、電圧領域（Ｕ１）では、メモリーセルの抵抗Ｒ
C は、メモリーセル内容に影響されずに決定されうる
が、別の電圧領域（Ｕ２）では、同抵抗ＲC は、セル内
容に応じて検知できる（変化する；抵抗ＲC の変化を検
知できる）ことに基礎を置いている。
【００９１】これにより、隣接していなくてもよい相異
なるメモリーセルの内容を再び相互に比較するために、
セル内容により影響されない抵抗ＲC （Ｕ１）によっ
て、セル内容により影響される抵抗ＲC （Ｕ２）を正規
化することが可能となる。その結果、アドレス指定され
ているメモリーセルの正規化された読み出し信号を、常
にそれぞれ「０」ないしは「１」で記述される基準セル
の正規化された基準信号と比較し、そして、それによ
り、「１」または「０」としてのメモリーセル内容を検
知することも可能である。
【図面の簡単な説明】
【図１】メモリーセルに印加される電圧と、メモリーセ
ル磁化層の平行分極および反平行分極に対するトンネル
抵抗および抵抗比との相関関係を示すグラフである。
【図２】メモリーセルの抵抗とメモリーセル上に存在す
る電圧との相関関係を示すために、面抵抗と接触電圧と
の相関関係をプロットしたグラフである。
【図３】読み出し信号を正規化するための基本回路の実
施例の回路を示す説明図である。
【図４】ＭＴＪメモリーセルを有するメモリーセルアレ
イを例とする本発明の自己正規化方法の経過を示す説明
図である。
【図５】ＭＴＪメモリーセルを有するメモリーセルアレ
イを例とする本発明の自己正規化方法の経過を示す説明
図である。
【図６】ＭＴＪメモリーセルを有するメモリーセルアレ
イを例とする本発明の自己正規化方法の経過を示す説明
図である。
【図７】「１」および「０」に対する正規化基準信号に
よる正規化読み出し信号の基準化を示す説明図である。
【図８】セル信号の自己正規化検知実行を示す説明図で
ある。
【図９】セル信号の検知のための具体的な回路を示す説
明図である。
【図１０】ＭＴＪメモリーセルの構成を示す説明図であ
る。
【図１１】図１０に示した構成の代替回路図である。
【図１２】ＭＴＪメモリーセル用のセル設計構造を示す
説明図である。
【図１３】ＭＴＪメモリーセルの代替回路図である。
【図１４】ダイオードをもつＭＴＪメモリーセルの代替
回路図である。
【図１５】トランジスタをもつＭＴＪメモリーセルの代
替回路図である。
【図１６】公知の方法における「０」の検知を示す説明
図である。
【図１７】公知の方法における「１」の検知を示す説明
図である。
【符号の説明】
ＲＡ 磁化層の反平行分極におけるメモ
リーセルの抵抗値 ＲＰ 磁化層の平行分極におけるメモリ
ーセルの抵抗値 ＭＲ 抵抗比 Ｒ* メモリーセルの面抵抗 Ｒ（０） 磁化層の平行分極におけるメモリ
ーセルの抵抗値 Ｒ（１） 磁化層の反平行分極におけるメモ
リーセルの抵抗値 Ｒｎｏｒｍ 正規抵抗値 Ｕ１ 抵抗値がメモリー内容に影響され
ない電圧 Ｕ２ 抵抗値がメモリー内容に左右され
る電圧 Ｖ１，Ｖ２ 差動増幅器 Ｍ１，Ｍ２ トランジスタ ＣＳｐｅｉｃｈｅｒ メモリーキャパシタンス Ｒｐａｒａ 他のメモリーセルの寄生抵抗 ＲＺｅｌｌｅ メモリーセルの抵抗値 Ｓ１，Ｓ２ スイッチ ＶＷＬ，ＵＷＬ ワード線ＷＬにおける電圧 Ｕｏｕｔ0.1 出力電圧 Ａ メモリーセルアレイ ＢＬ ビット線 ＷＬ ワード線 ＴＬ 非磁性中間層 ＭＬ１ 第１磁化層 ＭＬ２ 第２磁化層 ＲC メモリーセルの代替抵抗 ＩWL ワード線電流 ＩBL ビット線電流 Ｃ トランジスタ Ｄ ダイオード Ｖ 差動増幅器
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AC03 AL09 5F083 FZ10 LA03 LA12 LA16

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】ＭＲＡＭメモリーのメモリーセルの非破壊
    読み取りのための方法において、（ａ）メモリーセルの
    抵抗値がメモリーセルのセル内容により影響を受けない
    電圧においてメモリーセルの正規抵抗値Ｒｎｏｒｍを決
    定する工程と、（ｂ）メモリーセルの抵抗値がメモリー
    セルのセル内容により影響を受ける電圧においてメモリ
    ーセルの実際の抵抗値Ｒ（０）ないしはＲ（１）を決定
    する工程と、（ｃ）Ｒｎｏｒｍ（０）＝Ｒ（０）／Ｒｎ
    ｏｒｍ、ないしはＲｎｏｒｍ（１）＝Ｒ（１）／Ｒｎｏ
    ｒｍの形成による正規抵抗値を用いて実際の抵抗値を正
    規化する工程と、（ｄ）Ｒｎｏｒｍ（０）ないしはＲｎ
    ｏｒｍ（１）を基準値と比較する工程と、（ｅ）比較結
    果に応じて０または１としてのメモリーセル内容を検知
    する工程とを含むことを特徴とするＭＲＡＭメモリーの
    メモリーセルの非破壊読み取りのための方法。
  2. 【請求項２】上記（ｄ）の工程は、 Ｒｎｏｒｍ（０）ないしはＲｎｏｒｍ（１）を、正規化
    された基準抵抗Ｒｎｏｒｍｒｅｆ＝（Ｒｎｏｒｍ（０）
    ｒｅｆ＋Ｒｎｏｒｍ（１）ｒｅｆ）／２と比較する工程
    を含み、 上記Ｒｎｏｒｍ（０）ｒｅｆおよびＲｎｏｒｍ（１）ｒ
    ｅｆは、０ないしは１の内容をもつ基準メモリーセル
    の、上記（ｃ）の工程により正規化された抵抗値である
    ことを特徴とする請求項１に記載のＭＲＡＭメモリーの
    メモリーセルの非破壊読み取りのための方法。
  3. 【請求項３】正規抵抗値の決定は、メモリーセルにおけ
    る０. ６Ｖと０. ８Ｖとの間の電圧で行われることを特
    徴とする請求項１または２に記載のＭＲＡＭメモリーの
    メモリーセルの非破壊読み取りのための方法。
  4. 【請求項４】メモリーセルの抵抗値は、ほぼ０. ２Ｖの
    印加電圧において測定されることを特徴とする請求項１
    から３のいずれかに記載のＭＲＡＭメモリーのメモリー
    セルの非破壊読み取りのための方法。
  5. 【請求項５】請求項１から４のいずれかに記載の方法を
    実行するための、ＭＲＡＭメモリーのメモリーセルの非
    破壊読み取りのための構造において、 メモリーセル（ＲＺｅｌｌｅ）に連結され、メモリーセ
    ル（ＲＺｅｌｌｅ）の正規抵抗値が保存されているトラ
    ンジスタ回路（Ｍ１，Ｍ２，ＣＳｐｅｉｃｈｅｒ）を有
    していることを特徴とするＭＲＡＭメモリーのメモリー
    セルの非破壊読み取りのための構造。
  6. 【請求項６】上記トランジスタ回路（Ｍ１、Ｍ２、ＣＳ
    ｐｅｉｃｈｅｒ）が、スイッチ（Ｓ２）を介して差動増
    幅器（Ｖ２）の出力に接続されていることを特徴とする
    請求項５に記載のＭＲＡＭメモリーのメモリーセルの非
    破壊読み取りのための構造。
  7. 【請求項７】上記差動増幅器（Ｖ２）の入力（−）が、
    別の差動増幅器（Ｖ１）の出力に連結され、その差動増
    幅器（Ｖ１）の入力がメモリーセル（ＲＺｅｌｌｅ）と
    連結されていることを特徴とする請求項５または６に記
    載のＭＲＡＭメモリーのメモリーセルの非破壊読み取り
    のための構造。
  8. 【請求項８】上記両差動増幅器（Ｖ２，Ｖ１）の他の２
    つの入力には、それぞれ固定の電圧が印加されているこ
    とを特徴とする請求項７に記載のＭＲＡＭメモリーのメ
    モリーセルの非破壊読み取りのための構造。
  9. 【請求項９】上記トランジスタ回路（Ｍ１、Ｍ２、ＣＳ
    ｐｅｉｃｈｅｒ）が２つのトランジスタ（Ｍ１、Ｍ２）
    を有しているとともに、 これら両トランジスタ（Ｍ１、Ｍ２）のソース・ドレイ
    ン区間が平行に接続されており、そしてメモリーセル
    （ＲＺｅｌｌｅ）と出力（Ｕｏｕｔ0.1 ）との間に存在
    することを特徴とする請求項５から８のいずれかに記載
    のＭＲＡＭメモリーのメモリーセルの非破壊読み取りの
    ための構造。
  10. 【請求項１０】上記両トランジスタ（Ｍ１、Ｍ２）のゲ
    ート端子が、スイッチ（Ｓ２）およびトランジスタ回路
    （Ｍ１、Ｍ２、ＣＳｐｅｉｃｈｅｒ）におけるメモリー
    キャパシタンス（ＣＳｐｅｉｃｈｅｒ）に連結されてい
    ることを特徴とする請求項９に記載のＭＲＡＭメモリー
    のメモリーセルの非破壊読み取りのための構造。
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