KR20020009507A - Ｍｒａｍ-메모리의 메모리 셀의 비파괴 판독을 위한 방법및 장치 - Google Patents

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Abstract

본 발명은 MRAM-메모리의 메모리 셀의 비파괴 자기 표준화 판독을 위한 장치 및 방법에 관한 것이다. 본 발명에서는 메모리 내용의 영향을 받지 않는, 메모리 셀의 저항값에 의해 판독 신호가 표준화된다.

Description

ＭＲＡＭ-메모리의 메모리 셀의 비파괴 판독을 위한 방법 및 장치{METHOD AND DEVICE FOR NON-DESTRUCTIVE READING MEMORY CELLS OF A MRAM-MEMORIES}
MRAM-메모리, 즉 자기저항 메모리의 메모리 셀이 도 8에 개략적으로 도시되어있다. 상기 메모리 셀에서는 저장될 정보가, 도전되지 않는 매우 얇은 비자기 중간층(TL)에 의해 서로 분리된 인접한 자화 층(ML1 및 ML2) 내 자기 모멘트의 배열 방식에 의해 저장된다. 말하자면, 상기 메모리 셀의 전기 저항의 크기는 자화 층(ML1, ML2) 내 자기 모멘트의 평행 및 역평행 배열, 즉 상기 자화층들의 분극에 따라 좌우된다. 상기 두 층(ML1, ML2) 내 자기 모멘트의 평행 배열시 메모리 셀의 저항값은 통상 역평행 배열시보다 더 낮다. 이러한 효과는 TMR-효과(TMR = tunneling magneto-resistive") 또는 MTJ-효과(MTJ = magnetic tunnel junction)로도 불린다.
따라서 메모리 셀의 메모리 내용은 "1" 또는 "0"에 대해 상이한 메모리 셀의 저항값을 검출함으로써 판독할 수 있다. 상기 두 층(ML1 및 ML2)의 평행 자화는 예컨대 디지털 숫자 0에 해당될 수 있고, 그러면 역평행 자화는 디지털 숫자 1에 해당된다.
자화된 층(ML1 및 ML2) 내 자기 모멘트의 평행 배열 및 역평행 배열 사이의 저항 변동은 물리적으로 메모리 셀의 자화 층(ML1 및 ML2) 내 자기 모멘트와 얇은 비자화 중간층(TL) 내 전도 전자의 전자 스핀의 상호 작용에 기인한다. 여기서 "얇은"이라고 표현함으로써, 전도 전자가 스핀-확산 과정이 없이 중간층(TL)을 횡단할 수 있다.
바람직하게는 상기 두 자화 층(ML1 및 ML2) 중 하나가 그의 자화에 의해 반강자성 하부층 또는 커버층에 연결됨으로써 상기 자화 층 내에서 자화가 고정 유지되는 반면, 또 다른 자화 층은 이미 거의 워드라인(WL) 및 비트라인(BL) 내 전류에 의해 상기 자화 층의 상부 및 하부에 형성되는 것과 같은 작은 자계에서 자신의 자기 모멘트 내에서 자유롭게 배열될 수 있다.
메모리 셀 필드 내에서는, 워드라인(W)과 비트라인(BL)이 교차되는 셀 내에서만 두 프로그래밍 전류(IWL및 IBL)의 합에 의해 프로그래밍을 위해 충분히 센 자계가 존재하고, 상기 워드라인(WL) 또는 비트라인(BL)에 인접하는 다른 모든 메모리 셀들은 상기 두 라인 중 하나만을 통해 흐르는 전류에 의해 재프로그래밍될 수 없도록, 워드라인(WL) 또는 비트라인(BL)을 통하는 프로그래밍 전류(IWL및 IBL)가 선택된다.
도 8의 하부에는 비트라인(BL)과 워드라인(WL) 사이의 메모리 셀의 저항(Rc)이 재차 개략적으로 도시되어있다. 여기서 층 ML1 및 ML2 내 자기 모멘트의 역평행 배열에 대한 저항(Rc)은 상기 자기 모멘트의 평행 배열에 대한 경우보다 더 크다. 즉, "1" 또는 "0"의 할당에 대한 전술한 예외를 기초로 한다면 Rc("0") < Rc("1")이다.
본 발명의 가장 간단한 실시예에서는 MRAM이 메모리 셀을 제어하는 워드라인(WL)과 비트라인(BL)이 매트릭스 형태로 교차되는 도체 트랙으로 이루어져있다. 상부 도체 트랙, 예컨대 비트라인(BL, 도 8 참조)이 상부 자화 층(ML1), 예컨대 강자성층에 연결되는 반면, 워드라인(WL)을 형성하는 하부 도체 트랙은 마찬가지로 강자성층이 사용될 수 있는 하부 자화 층(ML2)에 연결된다. 워드라인(WL) 또는 비트라인(BL)용의 상기 2 개의 도체 트랙에 의해 메모리 셀에 전압이 인가되면, 얇은 비자성 중간층(TL)을 통해 터널 전류가 흐른다. 그러면 상기 얇은 비자성 중간층에 의해 저항(Rc)이 형성되고, 상기 저항은 자기 모멘트의 평행 또는 역평행 배열, 즉 상부 및 하부 강자성층의 평행 또는 역평행 분극에 따라 메모리 셀의 적절한 전압에서 Rc("0") < Rc("1") 또는 Rc("1") = Rc("0") + △Rc의 값을 취한다.
도 9는 워드라인들(WL)과 비트라인들(BL) 사이의 교차점에 메모리 셀이 매트릭스 형태로 배치되어있는 메모리 셀 필드가 도시되어있다.
여기서 셀 내용은 개략적으로 역평행 또는 평행 분극에 따라 2 개의 메모리 셀에 대해 "1" 또는 "0"으로 표시되어있다.
도 9에 개략적으로 도시된 것과 같은 메모리 셀 필드 내에서는 선택된 워드라인(WL)과 선택된 비트라인(BL) 사이의 교차점에 위치한 메모리 셀에만 전류가 흐르는 것이 아니라, 각각 선택된 워드라인(WL) 또는 선택된 비트라인(BL)에 연결되는 추가의 메모리 셀에도 바람직하지 않은 우회 전류가 발생한다. 이러한 바람직하지 않은 우회 전류는 선택된 메모리 셀을 통해 흐르는 판독 전류를 방해한다.
따라서 메모리 셀 필드를 적절히 제어함으로써 판독 전류로부터 그러한 바람직하지 않은 우회 전류를 광범위하게 분리하여, 선택된 메모리 셀을 통해 흐르는 판독 전류 내지는 상기 메모리 셀의 판독 전압만이 검출에 사용될 수 있게 하려는 노력이 이미 행해져왔다. 그러나 이 경우 다른 메모리 셀을 통하는 기생 전류로 인해 메모리 셀의 저항값이 높아지고, 특히 충분히 큰 메모리 셀 필드를 설계할 수 있기 위해 M옴-범위 내에서 선택된다.
바람직하지 않은 우회 전류를 방지하기 위한 또 다른 방법은 간단하게 설계된 MTJ-메모리(도 10a 참조)에 1 개의 다이오드(D, 도 10b 참조) 또는 1 개의 스위칭 트랜지스터(T, 도 10c 참조)를 확충하는 것이다("A 10ns Read Write Time Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET-Switch in each Cell", R. Scheuerlein 외, ISSCC 2000년 2월, 128 페이지/"Vertical Integration of a spin dependent tunnel junction with an amorphous Si diode", appl. Phys. Letter Vol. 74, Nr. 25, 3893-3895 페이지, R.c. Sousa 외).
상기와 같이 1 개의 다이오드 또는 1 개의 스위칭 트랜지스터를 확충하는 방법의 장점은, 상기 회로의 경우 나머지 모든 메모리 셀이 차단되기 때문에 각각 판독된 메모리 셀을 통해 단 1 개의 판독 전류만 흐른다는 것이다. 그로 인해 도 10a에 상응하는 순수한 MTJ-메모리 셀과는 반대로 메모리 셀의 저항값이 더 낮게 선택될 수 있으며, 그로 인해 판독 전압이 비교적 커지고 판독 시간이 ns-범위 내에서 빠르게 실시될 수 있다. 다이오드 또는 트랜지스터를 갖춘 상기 추가 회로에있어서 단점은 상기 추가 부품으로 인한 추가의 기술 및 면적이 요구된다는 것이다.
현재 종래 기술의 경우 모든 메모리 셀 유형에서 공통적으로 1 개의 판독 신호를 "0" 또는 "1"로서 검출 및 평가하는 것은 매우 어렵다. 왜냐하면 층 ML1, TL 및 ML2 의 층 시퀀스에 의해 형성된 터널 저항이 통상 웨이퍼 전체뿐만 아니라 대부분 인접한 메모리 셀들 사이에서도 예컨대 15%정도 되는, "1"-상태 및 "0"-상태간의 저항(△Rc)의 차보다 훨씬 더 심하게, 즉 40%까지 변동되기 때문이다. 다르게 말하면, 상기와 같은 상태로 인해 메모리 셀 내용의 안전한 검출이 현저하게 어려워지거나 심지어 불가능하게 된다.
MRAM과 차이가 있는 다른 메모리 유형의 경우, 전류 판독 신호 또는 전압 판독 신호로부터 "1" 또는 "0"을 검출하는 것은 상기 판독 신호를 기준 전류 또는 기준 전압과 비교함으로써 이루어지며, 상기 기준 전류 또는 기준 전압은 상기 두 수치값에 대해 각각 최상의 신호/잡음 비율을 달성하기 위해, "1"에 대한 판독 전류 또는 판독 전압과 "0"에 대한 판독 전류 또는 판독 전압 사이의 중간에 놓여야 한다. 상기 기준 전류 또는 기준 전압은 기준 소스에 의해 또는 "1" 및 "0"이 기록되어있는 기준 셀에 의해 발생될 수 있다.
그러나 그러한 조치는 항상 MTJ-셀에서 판독 신호의 검출을 위해 제한적으로 사용될 수 있으며, 이는 도입부에 전술한, 메모리 셀마다 또는 전체 웨이퍼에 걸쳐서 나타나는 터널 저항의 강한 변동에서 기인한다.
이러한 문제를 해결하기 위해 지금까지 다음과 같은 단 2 가지 접근 방식만 제공되고 있다.
제 1 접근 방식(이에 대해서는 "A 10ns Read Write Time Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET-Switch in each Cell", R. Scheuerlein 외, ISSCC 2000년 2월, 128 페이지 참조)은 단 1 개의 셀 내용을 저장하기 위해 2 개의 인접한 상보-메모리 셀을 사용하는 것으로, 스위칭 트랜지스터(도 10c 참조)를 갖춘 MTJ-셀에 적합하며, 이 때 상기 메모리 내용은 항상 제 1 메모리 셀 내로 기록되고, 상기 메모리 내용의 상보물, 즉 부정(negated) 메모리 내용은 제 2 메모리 셀 내로 기록된다. 판독시 상기 두 메모리 셀이 판독되고, 그 내용이 검출된다. 여기서 판독 신호 및 신호/잡음 비율은 전술한 일반 기준 방법의 경우보다 2 배 더 크다. 물론 2 개의 메모리 셀 및 2 개의 스위칭 트랜지스터를 위한 필요 공간 및 기술 비용도 매우 높으며, 안전한 검출이 이루어질 수 있도록 인접한 상기 두 상보 셀간의 저항 변동이 작은 것이 보증되어야 한다.
판독된 순수한 MTJ-메모리 셀(도 10a 참조)의 자기 기준화에 기인하는 제 2 접근 방식의 경우에는 이러한 전제가 필요치 않다. 여기서는 다음과 같은 조치가 행해진다.
먼저 선택된 메모리 셀의 셀 내용이 판독되어 저장된다. 그런 다음 상기 메모리 셀 내로 예컨대 "0"이 단일 프로그래밍된다. 이어서 메모리 셀의 단일 프로그래밍된 "0"의 내용이 판독되어 저장된다. 최초에 판독되었던 셀 내용이 저장되어 공지된 "0"과 비교 및 검출되고, 그렇게 하여 검출된 셀 내용은 다시 메모리 셀내로 재기록된다.
상기 방법에 있어서 단점은, 판독 신호의 검출시 기준으로서 단일 프로그래밍되어 재판독된 "0"에 미리 정해진 절반의 판독 신호가 부가될 수밖에 없으며, 그로 인해 메모리 셀의 검출시 저항 변동이 새로 부가된다는 점이다.
메모리 셀의 저항 변동에 관계없이 완전해지기 위해서는 상기 제 2 방법에서 방금 막 설명한, "1"의 기록에 의한 방법이 완벽해져야 한다. 다음과 같은 방법 단계가 제공된다.
(a) 선택된 메모리 셀의 셀 내용이 판독 및 저장된다.
(b) 메모리 셀 내로 예컨대 "0"이 단일 프로그래밍된다.
(c) 메모리 셀의 단일 프로그래밍된 "0"의 내용이 판독 및 저장된다.
(d) 메모리 셀 내로 예컨대 "1"이 단일 프로그래밍된다.
(e) 메모리 셀의 단일 프로그래밍된 "1"의 내용이 판독 및 저장된다.
(f) (a)로부터 저장된 셀 내용이 (c) 및 (e)로부터 저장된 값 "1" 및 "0"과 비교 및 검출되며, 이는 공지된 "0" 및 "1"로부터 기준 전압(Vref)이 형성됨으로써 이루어지고, 이 때 도 11a에서 판독된 "0" 및 도 11b에서 판독된 "1"의 경우처럼 판독된 "1" 또는 "0"을 검출하기 위해서는 각각 절반의 판독 신호 편차만이 이용된다.
(g) 마지막으로 검출된 셀 내용은 다시 메모리 셀 내로 재기록된다. 제 2 접근 방식에 따른 방법은 기록 및 판독된 "1" 및 "0"을 통해 선택된 메모리 셀 자체에 기준 전압을 발생시킴에 따라 메모리 셀들 사이의 저항 변동이 검출에 아무런영향을 미치지 않게 된다. 그러나 "1" 또는 "0"의 신호/잡음 비율은 처음 기술한 제 1 접근 방식에 따른 상보 셀의 방법에 비해 1/2이 된다. 제 2 접근 방식에 따른 방법의 두드러진 단점은 총 3 개의 판독 사이클과 3 개의 기록 사이클 및 1 개의 평가 사이클이 요구됨으로써 판독 과정이 매우 오래 걸린다는 것이다.
즉, 요약하자면 제 1 접근 방식의 경우 2 배의 필요 공간 및 인접한 메모리 셀들 사이의 적은 저항 변동이 요구되는 반면, 제 2 접근 방식의 경우 총 7 개의 사이클에 의해 판독 과정에 소요되는 시간이 상당히 연장된다는 것을 알 수 있다.
본 발명의 목적은, 각각의 판독 과정을 위해 적은 공간 및 짧은 시간을 요구하는, MRAM-메모리의 메모리 셀의 비파괴 판독을 위한 방법 및 상기 방법을 실행하기 위한 장치를 제공하는 것이다.
도 1은 곡선 I에서 메모리 셀에 인가된 전압(V = Vover - Vunder)에 따른, 메모리 셀의 자화 층의 평행(RP) 및 역평행(RA) 분극에 대한 터널 저항의 관계 또는 곡선 II에서의 저항비(MR = (RA - RP)/RP)이다.
도 2는 메모리 셀에 인가된 전압에 대한 메모리 셀의 저항의 관계를 추가 설명하기 위한 개략도로서, 콘택 전압에 따라 표면 저항이 도시되어있다.
도 3은 판독 신호의 표준화를 위한 기본 회로의 실시예의 개략 회로도이다.
도 4a 내지 4c는 MTJ-메모리 셀을 갖춘 메모리 셀 필드의 예에서 본 발명에 따른 자기 표준화 방법의 순차를 설명하기 위한 개략 회로도이다.
도 5는 "1" 및 "0"으로 표준화된 기준 신호를 사용하여, 표준화된 판독 신호를 기준화하는 것을 설명하기 위한 개략 회로도이다.
도 6은 셀 신호의 자기 표준화 검출 수행을 설명하기 위한 개략적 회로도이다.
도 7은 셀 신호 검출을 위한 실제 회로이다.
도 8은 MTJ-메모리 셀의 개략도 및 대체 회로도이다.
도 9는 MTJ-메모리 셀용 셀 아키텍쳐의 개략도이다.
도 10a 내지 10c는 MTJ-메모리셀, 다이오드를 갖춘 MTJ-메모리 셀 및 트랜지스터를 갖춘 MTJ-메모리 셀의 대체 회로도이다.
도 11a 및 11b는 공지된 방법의 경우 "0" 및 "1"의 검출을 설명하기 위한 개략도이다.
*도면의 주요 부호 설명*
A : 메모리 셀 필드 BL : 비트라인
C : 트랜지스터 Cmemory : 메모리 커패시터
D : 다이오드 IWL: 워드라인 전류
IBL: 비트라인 전류 MR : 저항비
M1, M2 : 트랜지스터 ML1, ML2 : 자화 층
RA, R(1) : 자화 층의 역평행 분극시 메모리 셀의 저항값
RP, R(0) : 자화 층의 평행 분극 시 메모리 셀의 저항값
R* : 메모리 셀의 표면 저항 Rnorm : 표준 저항값
Rcell : 메모리 셀의 저항값
Rpara : 다른 메모리 셀들의 기생 저항
S1, S2 : 스위치 TL : 비자기 중간층
U1 : 저항값이 메모리 셀의 영향을 받지 않는 상태의 전압
U2 : 저항값이 메모리 셀의 영향을 받는 상태의 전압
Uout0.1: 출력 전압 UWL, VWL : 워드라인(WL)에서의 전압
V1, V2 : 증폭기 WL : 워드라인
본 발명의 목적은 도입부에 언급한 방식의 방법에 있어서 본 발명에 따라 다음의 방법 단계에 의해 달성된다.
(a) 셀 내용이 메모리 셀의 저항값에 영향을 미치지 않는 전압에서 메모리 셀의 표준 저항값을 측정하는 단계,
(b) 셀 내용이 메모리 셀의 저항값에 영향을 미치는 전압에서 메모리 셀의 실제 저항값(R(0) 또는 R(1))을 측정하는 단계,
(c) 상기 실제 저항값을
Rnorm(0) = R(0)/Rnorm 또는
Rnorm(1) = R(1)/Rnorm
의 식에 의한 표준 저항값을 이용하여 표준화하는 단계,
(d) Rnorm(0) 또는 Rnorm(1)을 기준 저항 Rnormref = (Rnorm(0)ref + Rnorm(1)ref)/2와 비교하는 단계, 및
(e) 상기 비교 결과에 따라 메모리 셀 내용을 0 또는 1로서 검출하는 단계.
본 발명의 바람직한 개선예들은 종속항에 제시되어있다.
본 발명에 따른 방법 또는 장치의 경우 지금까지 전혀 고려되지 않았던 MTJ-메모리 셀의 특성이 이용된다. 즉, 메모리 셀의 터널 저항의 저항값이 상기 메모리 셀에 인가된 전압에 따라 좌우된다. 이 때 2 개의 자화 층 내 분극 방향과 상관없이 터널 저항이 동일한 값을 갖는, 즉 "1" 및 "0"에 대해 동일한 크기를 나타내는 전압 범위가 존재한다. 그에 비해 다른 전압 범위에서는 상기 두 자화 층 내 분극의 역평행 배열시 저항이 평행 배열시보다 △R만큼 더 크기 때문에, 이 때 상기 전압에서 "0" 및 "1"에 따른 셀 내용은 상이할 수 있다.
본 발명에 따른 방법은, 처음에 언급한, (U1)으로 표기되는 전압 범위에서 메모리 셀의 저항(Rc)이 그의 내용과 상관없이 결정될 수 있는 반면, 두 번째로 언급한, U2로 표기되는 전압 범위에서는 상기 저항(Rc)이 셀 내용에 따라 검출될 수 있다는 사실에서 기인한다. 따라서 셀 내용에 따라 좌우되는 저항(Rc(U2))은 그렇지 않은 저항(Rc(U1))을 사용하여 표준화함으로써 인접할 필요가 없는 상이한 메모리 셀의 내용을 다시 서로 비교할 수 있다. 또한 어드레싱된 메모리 셀의 표준화된 판독 신호를, 항상 각각 "0" 또는 "1"로 기록되는 기준 셀의 표준화된 기준 신호와 비교함으로써 상기 메모리 셀의 내용을 "1" 또는 "0"으로 검출할 수도 있다.
본 발명은 도면을 참고로 하기에 더 자세히 설명된다.
도 8 내지 11b는 이미 도입부에서 설명하였다.
도 1은 메모리 셀의 터널 저항의 표면 저항값(R*)을 상기 메모리 셀에 인가된 전압(V = Vover- Vunder)에 따라 나타낸 것이며, 여기서 Vover는 예컨대 비트라인(BL)에 인가되고, Vunder는 워드라인(WL)에 인가된다(도 8 참조). 약 -0.6 V 내지 +0.6 V의 전압 범위 내에서 자화 층의 역평행 분극시 저항값(RA)은 평행 분극시 저항값(RP)보다 더 크다. 그와 반대로 -1.0 V 내지 -0.6 V 및 0.6 V 내지 1.0 V의 전압 범위 내에서 자화 층의 역평행 분극시 및 평행 분극시의 저항값은 거의 동일한 크기를 갖는다. 또한 전압 U2 = 0.2 V일 때 RA가 RP보다 더 큰 반면, 전압 U1 = 0.6 V일 때는 RP(U1)와 RA(U1)가 거의 같다. U2의 경우에는 그와 반대로 RA(U2) = RP(U2) + △R이 적용된다.
다르게 말하면, 전압 U2의 경우 메모리 셀의 내용을 검출할 수 있는 반면, 전압 U1이 인가되는 경우 자화 층의 평행 및 역평행 분극에 대해 동일한 저항값이 얻어지며, 상기 저항값은 메모리 셀의 저항값을 표준화하는데 사용될 수 있다.
본 발명에 따른 방법은, 전압 U1의 경우 메모리 셀의 저항값(Rc(U1))이 셀 내용에 따라 결정될 수 있는 반면, 전압 U2의 경우에는 메모리 셀의 저항값(Rc(U2))이 셀 내용에 따라 검출될 수 있다는 점에서 기인한다. 이로써 셀 내용에 좌우되는 저항값(Rc(U2))을 셀 내용에 좌우되지 않는 저항값(Rc(U1))을 사용하여 표준화시킬 수 있으며, 또한 Rc(U2)/Rc(U1)도 형성할 수 있다. 그럼으로써 서로 인접할 필요가 없는 상이한 메모리 셀의 셀 내용을 다시 서로 비교할 수 있다. 본 발명에 따른 방법을 사용하면 어드레싱된 메모리 셀의 표준화된 판독 신호를 예컨대 기준 메모리 셀의 표준화된 기준 신호와 비교할 수 있다. 상기 기준 신호는 항상 각각 "0" 및 "1"로 기록되기 때문에, 어드레싱된 메모리 셀의 셀 내용이 "1" 또는 "0"으로서 검출될 수 있다.
상기 과정은 콘택 전압(V)에 따른 표면 저항(R*)이 도시되어있는 도 2에 따라 한번 더 자세히 설명하기로 한다.
먼저 예컨대 전압 U1 = 0.6 V일 경우의 표준 저항값(Rnorm)이 검출되어 저장된다. 그런 다음 전압 U2 = 0.2 V일 때 셀 내용이 자화 층의 역평행 분극(R(1)) 또는 평행 분극(R(0))에 따라 저항값 R(0) 또는 R(1)으로 결정된다. 그리고 나면 R(0) 또는 R(1)이 Rnorm으로 표준화된다. 즉, Rnorm(0) = R(0)/Rnorm 또는 Rnorm(1) = R(1)/Rnorm이 형성된다. 이어서 Rnorm(0) 또는 Rnorm(1)과 그 이전에 결정된 기준 메모리 셀의 기준 저항값(Rnormref = (Rnorm(0)ref + Rnorm(1)ref)/2)의 비교가 실시된다. 마지막으로 상기 비교의 결과로서 셀 내용이 "0" 또는 "1"로 검출된다.
하기에서 도 3의 실시예에 따라 더 자세히 설명되는 것처럼, 본 발명에 따른 방법은 전압 U1 및 U2에 대한 2 개의 시간 단계로 실시될 수 있다.
따라서 본 발명에 따른 방법은 특별히 다음과 같은 장점들을 가능하게 한다.
본 발명에 따른 방법은 메모리 셀의 저항값의 분산(분포)에 상관없이 실행할 수 있다. 상기 방법의 진행에는 단 2 개의 시간 단계가 필요하다. 판독 신호를 표준화함으로써 외부 기준 신호와의 비교가 가능해진다. 따라서 도입부에 설명한 기존의 방법이 모든 관점에서 고려된다. 결국 본 발명에 따른 방법은 모든 유형의 다양한 MTJ-메모리 셀, 즉 순수한 MTJ-메모리 셀, 다이오드를 갖춘 MTJ-메모리 셀 및 트랜지스터를 갖춘 MTJ-메모리 셀에 사용될 수 있다.
도 3은 본 발명에 따른 방법을 실행하기 위한 장치의 한 실시예를 나타낸다. 기본적으로 상기 장치에 의해 판독 신호가 표준화될 수 있다. 상기 장치는 특히 저항(Rcell)을 갖는 메모리 셀을 포함하며, 상기 저항(Rcell)은 스위치(S1), 예컨대 트랜지스터를 통해 0.4 V 또는 0.8 V의 워드라인 전압(VWL)에 인가된다. 또한 제 1 스위치(S1)의 맞은편에 놓인 저항(Rcell)의 단부에 연결되는 (-)-입력부 및 예컨대 약 1 V의 전압이 인가되는 (+)-입력부를 갖는 제 1 차동 증폭기(V1), 상기 제 1 차동 증폭기(V1)의 출력부에 연결되는 (-)-입력부 및 1.6 V의 전압이 인가되는 (+)-입력부를 갖는 제 2 차동 증폭기(V2), p-채널 MOS 전계효과 트랜지스터, 메모리 커패시터(Cmemory) 및 제 2 스위치(S2)가 제공된다. 도 3( 및 도 4a 내지 4c)에는 n-채널 MOS 전계효과 트랜지스터(M1)도 도시되어있다. 전계효과 트랜지스터 M2 대신 상기 전계효과 트랜지스터 M1이 사용되면 제 2 차동 증폭기(V2)의 (+)-입력부 및 (-)-입력부가 교환되어야 한다.
하기에는 트랜지스터 M2만 제공되고 트랜지스터 M1은 제공되지 않는 경우부터 설명된다.
2 개의 트랜지스터(M1 및 M2), 메모리 커패시터(Cmemory) 및 차단 스위치(S2)로 구성된 회로는 표준 저항(Rnorm = Rcell(U1))의 임시저장을 위해 사용된다.
다른 메모리 셀의 기생 저항(Rpara)들은 파선으로 표시되어있다.
제 1 증폭기(V1)의 (+)-입력부에 1 V + "offset"-보상 전압이 인가됨에 따라 상기 증폭기(V1)의 (+)-입력부와 (-)-입력부 사이에서 0 V가 강하된다. 즉, 제 1 증폭기(V1)의 (-)-입력부에는 정확히 1 V가 인가된다. 선택된 라인들 외에 메모리 셀 필드의 일반 라인들도 예컨대 1 V에 인가된다.
제 2 증폭기(V2)의 (+)-입력부에서의 전압은, 제 1 증폭기(V1)의 출력부에서의 전압이 제 1 증폭기(V1)의 (-)-입력부에서의 전압, 즉 예컨대 1 V에 어드레싱된 메모리 셀에 대한 표준 저항(Rnorm)을 결정하기 위해 인가되는, Rcell에 의해 강하된 전압(Ucell), 즉 예컨대 0.6 V를 가산한 값에 도달하도록 사전 설정된다. 다르게 말하면, 제 2 증폭기(V2)의 (+)-입력부에 예컨대 1 V + 0.6 V = 1.6 V가 인가된다.
이러한 전압 사전 설정에 의해, 스위치 S2가 차단되는 경우 제 2 증폭기(V2)가 트랜지스터 M2를 제어할 수 있고, 메모리 셀에 의해 강하된 값과 동일한, 예컨대 0.6 V의 전압이 상기 트랜지스터(M2)에 의해 강하된다. 즉, 트랜지스터에는 마찬가지로 전압(Ucell)이 인가된다.
따라서 메모리 셀을 통해 흐르는 전류와 동일한 전류가 상기 트랜지스터(M2)를 통해 흐른다. 즉, 상기 트랜지스터(M2)를 통해 표준 저항(Rnorm)이 모방된다. 이제 스위치(S2)가 개방되면 저항값(Rnorm)이 트랜지스터(M2) 또는 메모리 커패시터(Cmemory) 내에 저장된다.
제 2 증폭기(V2)의 (+)-입력부에 1.6 V와 다른 전압, 예컨대 1.3 V의 전압이 인가됨으로써, 제 1 궤환 증폭기(V1)의 증폭이 조절된다(예컨대 1.3 V의 경우 2 배로 증폭된다).
도 3의 회로 장치의 작동 방식은 하기와 같이 도 2의 실시예의 전압값과 결합된다.
먼저 워드라인이 1 V에 인가됨에 따라 VWL = 1 V가 된다. 스위치 S1 및 S2가 폐쇄됨으로써 메모리 셀 필드의 모든 라인에 1 V가 인가된다. 제 1 증폭기(V1)의 (-)-입력부에는 "offset"-보상을 위해 역시 1 V가 인가되어야 한다.
전류(I = 0)가 (m ×n)개의 MTJ-메모리 셀로부터 하나의 메모리 셀 필드 또는 메모리 셀 어레이로 흐르는 상기 상태가 도 4a에 도시되어있다.
그런 다음 워드라인에 전압 UWL1 = 0.4 V가 인가됨에 따라, 메모리 셀의 저항(Rcell)에 의해 강하되는 전압은 1 V(비트라인) - 0.4 V(워드라인) = 0.6 V = U1이 된다. 제 2 증폭기(V2)는 트랜지스터(M2)에 의해 역시 0.6 V가 강하되도록 상기 트랜지스터(M2)를 조정한다. 따라서 메모리 셀을 통과하는 전류(IRcell)는 트랜지스터(M2)를 통과하는 전류와 동일하고, 그 결과 Rcell(U1 = 0.6 V) = RM2= Rnorm이 된다. 그런 다음 스위치(S2)가 개방되면, 트랜지스터(M2) 및 메모리커패시터(Cmemory) 내에 Rnorm이 저장된다.
이 단계에 도달한 상태가 도 4b에 개략적으로 도시되어있다.
워드라인은 이제 예컨대 0.8 V의 전압에 인가됨으로써, UWL2= 0.8 V가 된다. 그러면 메모리 셀의 저항(Rcell)의 전압은 1.0 V(비트라인) - 0.8 V(워드라인) = 0.2 V가 된다. 그럼으로써 제 1 증폭기(V1)가 표준화된 판독 신호(Uout0.1= 1 V + U2(Rnorm/Rcell0.1))를 공급한다.
이 단계에 도달한 상태가 도 4c에 도시되어있다.
마지막으로 Uout0.1이 기준 전압과 비교되어, "1" 또는 "0"-신호로서 검출된다.
도 5는 각각 "0" 및 "1"이 고정 기록되어있는 기준 셀(RRef0및 RRef1)을 사용하여 판독 신호를 기준화하기 위한 회로 장치의 예를 나타낸다. 여기서는 앞서 "1"이 기록되었던 기준 셀(RRef1) 및 앞서 "0"이 기록되었던 기준 셀(RRef0)에 판독될 셀(RRcell)의 경우와 같이 동일한 전압(UWL)이 인가된다. 이 때 각각 Unorm(ref1) = 1 V + (UBL - UWL) (Rnorm1/Rref1), Unorm(ref0) = 1 V + (UBL - UWL) (Rnorm0/Rref0), 및 Unorm(cell) = 1 V + (UBL - UWL) (Rnormcell/Rrefcell)에 의해 주어진 표준화된 신호 Unorm(ref1), Unorm(ref0) 및 Unorm(cell)을 발생시키기 위해, 상기 기준 셀(RRef0및 RRef1) 및 판독될 셀(RRcell)이 각각 증폭기 "증폭기(ref1)", "증폭기(ref0)", 및 "증폭기(cell)"에 연결된다. 표준화된 셀 신호를 표준화된 기준 셀 신호 Unorm(ref0) 및 Unorm(ref1)으로부터 얻은 기준 신호 Unormref = (Unorm(ref0) + Unorm(ref1))/2와 비교함으로써, 도 6에 도시된 바와 같이, 평가 단계에서 메모리 필드(A) 내 셀(Rcell)의 셀 내용이 검출될 수 있다.
마지막으로 도 6에서 평가를 수행할 가능한 평가 회로에 대한 예가 도 7에 도시되어있다. 도 7에 도시된 회로의 트랜지스터(T)는, 하나의 메모리 셀 내에 저장된 내용에 따라 평가 회로의 출력부(OUT)에 "1" 또는 "0"이 표시되도록 설계된다.
이 때 도 7에 도시된 평가 회로는 공급 전압(UCC)과 전류원(I) 사이에 배치되어있다. 상기 평가 회로에서는 셀 내용(Unorm(cell))이 입력부(IN)에 전달되어, (Unorm(ref0) + Unorm(ref1))/2와 비교된 후, 증폭기(V)를 통해 출력부(OUT)로 출력된다.
본 발명을 통해 각각의 판독 과정을 위해 적은 공간 및 짧은 시간을 요구하는, MRAM-메모리의 메모리 셀의 비파괴 판독을 위한 방법 및 상기 방법을 실행하기 위한 장치를 제공하는 것이 보증된다.

Claims (10)

  1. MRAM-메모리의 메모리 셀의 비파괴 판독을 위한 방법에 있어서,
    (a) 셀 내용이 메모리 셀의 저항값에 영향을 미치지 않는 전압에서 메모리 셀의 표준 저항값(Rnorm)을 측정하는 단계,
    (b) 셀 내용이 메모리 셀의 저항값에 영향을 미치는 전압에서 메모리 셀의 실제 저항값(R(0) 또는 R(1))을 측정하는 단계,
    (c) 상기 실제 저항값을
    Rnorm(0) = R(0)/Rnorm 또는
    Rnorm(1) = R(1)/Rnorm
    의 식에 의한 표준 저항값을 이용하여 표준화하는 단계,
    (d) Rnorm(0) 또는 Rnorm(1)을 기준값과 비교하는 단계, 및
    (e) 상기 비교 결과에 따라 메모리 셀 내용을 0 또는 1로서 검출하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 단계 (d)가, Rnorm(0) 또는 Rnorm(1)을 표준화된 기준 저항 Rnormref = (Rnorm(0)ref + Rnorm(1)ref)/2와 비교하고, 상기 Rnorm(0)ref 및 Rnorm(1)ref는 단계 (c)에 상응하게 표준화된, 내용 (0) 또는 (1)을 갖는 기준 메모리 셀의 저항값을 의미하는 방식으로 실시되는 것을 특징으로 하는 방법.
  3. 제 1항 또는 2항에 있어서,
    상기 메모리 셀에서의 전압이 0.6 V 내지 0.8 V일 때 표준 저항값의 측정을 수행하는 것을 특징으로 하는 방법.
  4. 제 1항 또는 2항에 있어서,
    인가된 전압이 약 0.2 V일 때 메모리 셀의 저항값을 측정하는 것을 특징으로 하는 방법.
  5. 제 1항 또는 2항에 따른 방법을 실행하기 위한 장치에 있어서,
    상기 메모리 셀(Rcell)이 트랜지스터 회로(M1, M2, Cmemory)에 연결되고, 상기 회로 내에 상기 메모리 셀(Rcell)의 표준 저항값이 저장되는 것을 특징으로 하는 장치.
  6. 제 5항에 있어서,
    상기 트랜지스터 회로(M1, M2, Cmemory)가 스위치(S2)에 의해 증폭기(V2)의 출력부에 연결되는 것을 특징으로 하는 장치.
  7. 제 5항에 있어서,
    상기 증폭기(V2)의 (-)-입력부가 또 다른 증폭기(V1)의 출력부에 연결되고,상기 증폭기(V1)의 입력부는 메모리 셀(Rcell)에 연결되는 것을 특징으로 하는 장치.
  8. 제 7항에 있어서,
    상기 증폭기(V2, V1)의 2 개의 다른 입력부에 각각 고정 전압이 인가되는 것을 특징으로 하는 장치.
  9. 제 5항에 있어서,
    상기 2 개의 트랜지스터(M1, M2)의 소스-드레인-구역은 병렬 접속되고, 메모리 셀(Rcell)과 출력부(Uout0.1) 사이에 배치되는 것을 특징으로 하는 장치.
  10. 제 9항에 있어서,
    상기 2 개의 트랜지스터(M1, M2)의 게이트 단자들이 스위치(S2) 및 메모리 커패시터(Cmemory)에 연결되는 것을 특징으로 하는 장치.
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