JP2003338199A - 半導体記憶装置とその使用方法 - Google Patents
半導体記憶装置とその使用方法Info
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Abstract
(57)【要約】
【課題】 各メモリセルの抵抗値の絶対値に基づいて、
セルの良否の判定を行うようにして、将来的に不良とな
る可能性の高いセルを使用しないようにする。 【解決手段】 予め高抵抗状態での所望の複数のセルの
読み出し時のビット線電位の平均値を求め、参照電圧発
生器６２に記憶しておく。読み出し時には、参照電圧発
生器６２はこの平均値に設計時に予定されるデータによ
る抵抗変化分の半分の電圧を加えた電圧を出力し、判別
器61は、この値とトランジスタ58、59を介して読み出さ
れたビット線電位と比較する。セルの良否判別時には、
全セルを高抵抗状態にセットし、参照電圧発生器６２は
前記平均値の105％の電圧を出力し、判別器61は、読み
出し時のビット線電位がこの電位より高い場合はそのセ
ルを不良と判定する。
セルの良否の判定を行うようにして、将来的に不良とな
る可能性の高いセルを使用しないようにする。 【解決手段】 予め高抵抗状態での所望の複数のセルの
読み出し時のビット線電位の平均値を求め、参照電圧発
生器６２に記憶しておく。読み出し時には、参照電圧発
生器６２はこの平均値に設計時に予定されるデータによ
る抵抗変化分の半分の電圧を加えた電圧を出力し、判別
器61は、この値とトランジスタ58、59を介して読み出さ
れたビット線電位と比較する。セルの良否判別時には、
全セルを高抵抗状態にセットし、参照電圧発生器６２は
前記平均値の105％の電圧を出力し、判別器61は、読み
出し時のビット線電位がこの電位より高い場合はそのセ
ルを不良と判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置と
その使用方法に関し、特に磁気抵抗素子をメモリセルと
してを用いた半導体記憶装置およびその使用方法に関す
るものである。
その使用方法に関し、特に磁気抵抗素子をメモリセルと
してを用いた半導体記憶装置およびその使用方法に関す
るものである。
【０００２】
【従来の技術】磁気抵抗素子の例として、トンネル絶縁
膜を２つの磁性体間に挟み磁性体の磁化状態によって変
化するトンネル絶縁膜の抵抗値により情報を記憶するト
ンネル磁気抵抗（Tunneling Magnetoresistance）素子
（以下、ＴＭＲという）が知られている。図１０は、に
2000 IEEE International Solid-State Circuits Confe
rence DIGEST OF TECHNICAL PAPERS (pp.128-129)で報
告されたＴＭＲの例である。図１０ではＦｅＭｎ（１０
ｎｍ）で形成された反強磁性体層１０１、ＣｏＦｅ
（２．４ｎｍ）で形成された強磁性体ピン層１０２、Ａ
ｌ2 Ｏ3 で形成されたトンネル絶縁層１０３、ＮｉＦｅ
（５ｎｍ）で形成された強磁性体フリー層１０４が積層
されている。反強磁性体層１０１と強磁性体フリー層１
０２には電圧が印加できるよう、導体配線が接続されて
いる。強磁性体ピン層１０２の磁化方向は、反強磁性体
層１０１によりある方向に固定される。強磁性体フリー
層１０４は、ある方向に磁化し易いように形成されてお
り、その磁化方向は、外部から磁場を印加することによ
り変化させることができる。膜の水平方向のうち、磁化
し易い方向を容易軸、容易軸に垂直で磁化し難い方向を
困難軸と呼ぶ。フリー層１０４とピン層１０２との間に
電圧を印加するとトンネル絶縁膜１０３を通して電流が
流れる。このトンネル電流は、強磁性体フリー層１０４
と強磁性体ピン層１０２の磁化方向の関係に基づく抵抗
値の変化に伴い変化する。即ち磁化方向が同じ場合は、
抵抗が低くなり、反対向きの場合は、抵抗が高くなる。
膜を２つの磁性体間に挟み磁性体の磁化状態によって変
化するトンネル絶縁膜の抵抗値により情報を記憶するト
ンネル磁気抵抗（Tunneling Magnetoresistance）素子
（以下、ＴＭＲという）が知られている。図１０は、に
2000 IEEE International Solid-State Circuits Confe
rence DIGEST OF TECHNICAL PAPERS (pp.128-129)で報
告されたＴＭＲの例である。図１０ではＦｅＭｎ（１０
ｎｍ）で形成された反強磁性体層１０１、ＣｏＦｅ
（２．４ｎｍ）で形成された強磁性体ピン層１０２、Ａ
ｌ2 Ｏ3 で形成されたトンネル絶縁層１０３、ＮｉＦｅ
（５ｎｍ）で形成された強磁性体フリー層１０４が積層
されている。反強磁性体層１０１と強磁性体フリー層１
０２には電圧が印加できるよう、導体配線が接続されて
いる。強磁性体ピン層１０２の磁化方向は、反強磁性体
層１０１によりある方向に固定される。強磁性体フリー
層１０４は、ある方向に磁化し易いように形成されてお
り、その磁化方向は、外部から磁場を印加することによ
り変化させることができる。膜の水平方向のうち、磁化
し易い方向を容易軸、容易軸に垂直で磁化し難い方向を
困難軸と呼ぶ。フリー層１０４とピン層１０２との間に
電圧を印加するとトンネル絶縁膜１０３を通して電流が
流れる。このトンネル電流は、強磁性体フリー層１０４
と強磁性体ピン層１０２の磁化方向の関係に基づく抵抗
値の変化に伴い変化する。即ち磁化方向が同じ場合は、
抵抗が低くなり、反対向きの場合は、抵抗が高くなる。
【０００３】次に、図１１を用いてＴＭＲを不揮発性メ
モリの記憶素子として用いた例を示す。これは、2000 I
EEE International Solid-State Circuits Conference
DIGEST OF TECHNICAL PAPERS (pp.130-131)で報告され
たものである。この従来例ではアレイ状に配置されたＴ
ＭＲ１０５の上下に交差する１対の配線が設置される。
上部配線（Ｂ１、Ｂ２）１０６は、ＴＭＲ１０５の強磁
性体フリー層１０４と接続されており、ＴＭＲ１０５の
反強磁性体層１０１は、第３の配線１０７を介して下層
に形成されたトランジスタ１０８のドレインに接続され
ている。第３の配線１０７は、上部配線１０６と交差す
る下部配線（Ｄ１、Ｄ２、Ｄ３）１０９に接続されてい
る。２つの配線（Ｂ、Ｄ）１０６、１０９に電流を流す
ことによって交差部およびその近傍に合成磁場を発生さ
せ、電流の方向により強磁性体フリー層１０４の磁化方
向を設定する。これによりＴＭＲ１０５の抵抗値を変化
させることができる。
モリの記憶素子として用いた例を示す。これは、2000 I
EEE International Solid-State Circuits Conference
DIGEST OF TECHNICAL PAPERS (pp.130-131)で報告され
たものである。この従来例ではアレイ状に配置されたＴ
ＭＲ１０５の上下に交差する１対の配線が設置される。
上部配線（Ｂ１、Ｂ２）１０６は、ＴＭＲ１０５の強磁
性体フリー層１０４と接続されており、ＴＭＲ１０５の
反強磁性体層１０１は、第３の配線１０７を介して下層
に形成されたトランジスタ１０８のドレインに接続され
ている。第３の配線１０７は、上部配線１０６と交差す
る下部配線（Ｄ１、Ｄ２、Ｄ３）１０９に接続されてい
る。２つの配線（Ｂ、Ｄ）１０６、１０９に電流を流す
ことによって交差部およびその近傍に合成磁場を発生さ
せ、電流の方向により強磁性体フリー層１０４の磁化方
向を設定する。これによりＴＭＲ１０５の抵抗値を変化
させることができる。
【０００４】データの読み出しは、読み出すＴＭＲ１０
５に接続されたトランジスタ１０８を配線Ｗ（読み出し
ワード線１１０）によりオン状態にして、上部配線１０
６よりＴＭＲ１０５に電圧を印加した時、トランジスタ
１０８から出力される電圧または電流を評価することに
よって行う。別の読み出し方法として、あるメモリセル
の出力電圧または電流を得た後、そのメモリセルに既知
のデータを書き込み、再度出力電圧または電流を得、両
者の比較からデータを判別する方法（以下、２回読み出
し型）、および、２つのメモリセルを用いて１つに書き
込みたいデータを書き込み、もう一方に相補データを書
き込み、それぞれの出力電圧（電流）の大小でデータを
判別する方法（以下、相補型）もある。
５に接続されたトランジスタ１０８を配線Ｗ（読み出し
ワード線１１０）によりオン状態にして、上部配線１０
６よりＴＭＲ１０５に電圧を印加した時、トランジスタ
１０８から出力される電圧または電流を評価することに
よって行う。別の読み出し方法として、あるメモリセル
の出力電圧または電流を得た後、そのメモリセルに既知
のデータを書き込み、再度出力電圧または電流を得、両
者の比較からデータを判別する方法（以下、２回読み出
し型）、および、２つのメモリセルを用いて１つに書き
込みたいデータを書き込み、もう一方に相補データを書
き込み、それぞれの出力電圧（電流）の大小でデータを
判別する方法（以下、相補型）もある。
【０００５】次に、図１２を用いて従来の磁気抵抗素子
を用いた不揮発性メモリの読み出し回路について説明す
る。これは、米国特許第6,111,781号明細書に記載され
ている回路の一部である。この従来例は、ワード線１１
１、ビット線１１２、ＴＭＲ１１３、参照線１１４、読
み出しワード線１１５、ワード線制御回路１１６、選択
トランジスタ１１７、判別器１１８、接地トランジスタ
１１９、ビット線選択トランジスタ１２０、トランジス
タ１２１、ビット線／参照線選択回路１２２とからな
る。ＴＭＲ１１３の一方の電極は、ビット線１１２また
は参照線１１４に接続され、もう一方は、選択トランジ
スタ１１７を介してアースに接続される。選択トランジ
スタ１１７のゲートは、読み出しワード線（ＷＲ１、Ｗ
Ｒ２）１１５に接続され、ワード線制御回路１１６によ
り制御される。ビット線１１２の片端は、ビット線／参
照線選択回路１２２に接続され、もう一方は、ビット線
選択トランジスタ１２０を介して判別器１１８の片方の
入力端子に接続される。判別器１１８の入力部は、接地
トランジスタ１１９を介してアースに接続される。参照
線１１４の片端は、ビット線／参照線選択回路１２２に
接続され、もう一方は、トランジスタ１２１を介して判
別器１１８のもう一方の入力端子に接続される。ワード
線１１１は、ＴＭＲ１１３の近傍に配置され、その両端
にはワード線制御回路１１６が接続される。
を用いた不揮発性メモリの読み出し回路について説明す
る。これは、米国特許第6,111,781号明細書に記載され
ている回路の一部である。この従来例は、ワード線１１
１、ビット線１１２、ＴＭＲ１１３、参照線１１４、読
み出しワード線１１５、ワード線制御回路１１６、選択
トランジスタ１１７、判別器１１８、接地トランジスタ
１１９、ビット線選択トランジスタ１２０、トランジス
タ１２１、ビット線／参照線選択回路１２２とからな
る。ＴＭＲ１１３の一方の電極は、ビット線１１２また
は参照線１１４に接続され、もう一方は、選択トランジ
スタ１１７を介してアースに接続される。選択トランジ
スタ１１７のゲートは、読み出しワード線（ＷＲ１、Ｗ
Ｒ２）１１５に接続され、ワード線制御回路１１６によ
り制御される。ビット線１１２の片端は、ビット線／参
照線選択回路１２２に接続され、もう一方は、ビット線
選択トランジスタ１２０を介して判別器１１８の片方の
入力端子に接続される。判別器１１８の入力部は、接地
トランジスタ１１９を介してアースに接続される。参照
線１１４の片端は、ビット線／参照線選択回路１２２に
接続され、もう一方は、トランジスタ１２１を介して判
別器１１８のもう一方の入力端子に接続される。ワード
線１１１は、ＴＭＲ１１３の近傍に配置され、その両端
にはワード線制御回路１１６が接続される。
【０００６】ＴＭＲであるメモリセルＣ１へのデータを
書き込みは、ワード線Ｗ１とビット線Ｂ１に電流を流
し、合成磁場を発生させることにより行われる。メモリ
セルＣ１のデータを読み出す場合には、ビット線Ｂ１の
ビット線選択トランジスタ１２０とトランジスタ１２１
をオン状態にして、さらに読み出しワード線（ＷＲ１）
１１５によりメモリセルＣ１の選択トランジスタ１１７
をオンにする。判別器１１８によりビット線（Ｂ１）１
１２とメモリセルＣ１を流れる電流と、参照線（ＲＦ）
１１４と参照セルＲ１を流れる電流とを比較して、判定
結果、すなわち読み出しデータを出力する。
書き込みは、ワード線Ｗ１とビット線Ｂ１に電流を流
し、合成磁場を発生させることにより行われる。メモリ
セルＣ１のデータを読み出す場合には、ビット線Ｂ１の
ビット線選択トランジスタ１２０とトランジスタ１２１
をオン状態にして、さらに読み出しワード線（ＷＲ１）
１１５によりメモリセルＣ１の選択トランジスタ１１７
をオンにする。判別器１１８によりビット線（Ｂ１）１
１２とメモリセルＣ１を流れる電流と、参照線（ＲＦ）
１１４と参照セルＲ１を流れる電流とを比較して、判定
結果、すなわち読み出しデータを出力する。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
磁気抵抗素子をアレイ状に配置したメモリでは、あるメ
モリセルの書き込み特性に問題がある場合、そのメモリ
セルに書き込みを行わないように制御する必要がある。
特に前述の２回読み出し型と相補型では、初期的にはデ
ータを書き込むことができてもメモリセルが劣化し書き
込みができなくなる可能性が高い。この現象について説
明する。
磁気抵抗素子をアレイ状に配置したメモリでは、あるメ
モリセルの書き込み特性に問題がある場合、そのメモリ
セルに書き込みを行わないように制御する必要がある。
特に前述の２回読み出し型と相補型では、初期的にはデ
ータを書き込むことができてもメモリセルが劣化し書き
込みができなくなる可能性が高い。この現象について説
明する。
【０００８】通常半導体記憶装置の良品、不良品の選別
は、データを書き込み、そのデータが正常に読み出せる
かどうかで行われる。磁気抵抗素子の抵抗値はばらつき
を持つため、データが正常に読み書きでき良品と判断さ
れても、内部に欠陥を持つ磁気抵抗素子が含まれる可能
性がある。一般的に欠陥を持つ磁気抵抗素子は、抵抗値
が平均的な抵抗値と大きく異なる値を示す。とくに２回
読み出し型と相補型では比較する２つの抵抗値の差がデ
ータ読み出しに問題なければ良品と判断されるため、欠
陥を含む磁気抵抗素子が良品と見なされる可能性が高
い。今１つのメモリセルが１ｋΩで、磁化状態による抵
抗変化が１０％の磁気抵抗素子があるとする。これを１
００等分したブロックの集まりと考えると、１つのブロ
ックは１００ｋΩとなる。このうちひとつのブロックが
異常により低抵抗となり１０ｋΩになったとする。この
とき全体としての磁化状態による抵抗変化は９％とな
り、元の１０％から１％しか変化しないため、異常なの
かばらつきなのか判定することは困難である。このため
欠陥を持つ磁気抵抗素子を含む半導体装置を良品と判断
し、使用後の劣化によりデータが書き込めない、または
読み出せなくなるという問題があった。本発明の目的
は、信頼性の高い磁性体素子を用いた半導体記憶装置お
よびその使用方法を提供することにある。
は、データを書き込み、そのデータが正常に読み出せる
かどうかで行われる。磁気抵抗素子の抵抗値はばらつき
を持つため、データが正常に読み書きでき良品と判断さ
れても、内部に欠陥を持つ磁気抵抗素子が含まれる可能
性がある。一般的に欠陥を持つ磁気抵抗素子は、抵抗値
が平均的な抵抗値と大きく異なる値を示す。とくに２回
読み出し型と相補型では比較する２つの抵抗値の差がデ
ータ読み出しに問題なければ良品と判断されるため、欠
陥を含む磁気抵抗素子が良品と見なされる可能性が高
い。今１つのメモリセルが１ｋΩで、磁化状態による抵
抗変化が１０％の磁気抵抗素子があるとする。これを１
００等分したブロックの集まりと考えると、１つのブロ
ックは１００ｋΩとなる。このうちひとつのブロックが
異常により低抵抗となり１０ｋΩになったとする。この
とき全体としての磁化状態による抵抗変化は９％とな
り、元の１０％から１％しか変化しないため、異常なの
かばらつきなのか判定することは困難である。このため
欠陥を持つ磁気抵抗素子を含む半導体装置を良品と判断
し、使用後の劣化によりデータが書き込めない、または
読み出せなくなるという問題があった。本発明の目的
は、信頼性の高い磁性体素子を用いた半導体記憶装置お
よびその使用方法を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、複数の磁気抵抗素子をメモリセル
として用いる半導体記憶装置において、メモリセルの記
憶データを判別する機能と、各メモリセルの抵抗値の絶
対値に相関のある特性値と所望のしきい値とを比較しメ
モリセルの良否を判定する機能とを有することを特徴と
する半導体記憶装置、が提供される。また、上記の目的
を達成するため、本発明によれば、磁気抵抗素子をメモ
リセルとする半導体記憶装置を使用する方法において、
各メモリセルの磁化状態を設定する手順と、各メモリセ
ルの抵抗値を評価する手順と、評価結果に従いメモリセ
ルの良、不良を判定する手順と、不良と判定されたメモ
リセルを記録する手順とを含むことを特徴とする半導体
記憶装置の使用方法、が提供される。また、上記の目的
を達成するため、本発明によれば、磁気抵抗素子をメモ
リセルとする半導体記憶装置を使用する方法において、
各メモリセルの磁化状態を設定する手順と、各メモリセ
ルの抵抗値を評価する手順と、評価結果に従いメモリセ
ルの良、不良を判定する手順と、不良と判定されたメモ
リセルを使用しないように内部に記憶する手順とを含む
ことを特徴とする半導体記憶装置の使用方法、が提供さ
れる。
め、本発明によれば、複数の磁気抵抗素子をメモリセル
として用いる半導体記憶装置において、メモリセルの記
憶データを判別する機能と、各メモリセルの抵抗値の絶
対値に相関のある特性値と所望のしきい値とを比較しメ
モリセルの良否を判定する機能とを有することを特徴と
する半導体記憶装置、が提供される。また、上記の目的
を達成するため、本発明によれば、磁気抵抗素子をメモ
リセルとする半導体記憶装置を使用する方法において、
各メモリセルの磁化状態を設定する手順と、各メモリセ
ルの抵抗値を評価する手順と、評価結果に従いメモリセ
ルの良、不良を判定する手順と、不良と判定されたメモ
リセルを記録する手順とを含むことを特徴とする半導体
記憶装置の使用方法、が提供される。また、上記の目的
を達成するため、本発明によれば、磁気抵抗素子をメモ
リセルとする半導体記憶装置を使用する方法において、
各メモリセルの磁化状態を設定する手順と、各メモリセ
ルの抵抗値を評価する手順と、評価結果に従いメモリセ
ルの良、不良を判定する手順と、不良と判定されたメモ
リセルを使用しないように内部に記憶する手順とを含む
ことを特徴とする半導体記憶装置の使用方法、が提供さ
れる。
【００１０】（作用）将来不良となる要因を抱えたメモ
リセルは抵抗値が平均値からずれて形成されている場合
が多い。しかし、抵抗値が異常で将来的に不良セルとな
る可能性の高いセルであっても磁化状態による抵抗変化
量の変化が小さいため、従来の、メモリセルに書き込み
／読み出しを行い書き込まれた通りのデータが読み出せ
るか否かによって良否を判定する方式では、その検出が
困難である。本発明の半導体記憶装置においては、磁化
の状態が特定の状態にセットされた磁気抵抗素子の抵抗
値の絶対値が評価できるようになされており、この評価
に基づいてメモリセルの良否が判定される。この方式に
よれば、評価時点において正常に動作するが将来不良と
なる可能性の高いセルを検出することが可能であり、そ
のセルを予め使用しないようにすることができる。ある
いはそのようなセルを一定個数以上含む半導体記憶装置
を不良品としてリジェクトすることができる。したがっ
て、本発明によれば、欠陥を含むメモリセルを使用して
しまう可能性を低く抑えることができ、またメモリセル
のうち使用するメモリセルの抵抗値を所望の範囲内に設
定することが可能であり、信頼性の高い半導体記憶装置
を提供することが可能になる。
リセルは抵抗値が平均値からずれて形成されている場合
が多い。しかし、抵抗値が異常で将来的に不良セルとな
る可能性の高いセルであっても磁化状態による抵抗変化
量の変化が小さいため、従来の、メモリセルに書き込み
／読み出しを行い書き込まれた通りのデータが読み出せ
るか否かによって良否を判定する方式では、その検出が
困難である。本発明の半導体記憶装置においては、磁化
の状態が特定の状態にセットされた磁気抵抗素子の抵抗
値の絶対値が評価できるようになされており、この評価
に基づいてメモリセルの良否が判定される。この方式に
よれば、評価時点において正常に動作するが将来不良と
なる可能性の高いセルを検出することが可能であり、そ
のセルを予め使用しないようにすることができる。ある
いはそのようなセルを一定個数以上含む半導体記憶装置
を不良品としてリジェクトすることができる。したがっ
て、本発明によれば、欠陥を含むメモリセルを使用して
しまう可能性を低く抑えることができ、またメモリセル
のうち使用するメモリセルの抵抗値を所望の範囲内に設
定することが可能であり、信頼性の高い半導体記憶装置
を提供することが可能になる。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態を実施
例に即し図面を参照して詳細に説明する。 （第１の実施例）図１を参照しながら、本発明の第１の
実施例を説明する。図１は、第１の実施例の半導体記憶
装置の回路概要図である。本実施例の半導体記憶装置
は、ワード線（Ｗ１、Ｗ２、Ｗ３）５０、ビット線（Ｂ
１、Ｂ２）５１、ＴＭＲ（Ｃ１）５２、選択トランジス
タ５３、読み出しワード線（ＷＲ１、ＷＲ２、ＷＲ３）
５４、ワード線制御回路５５、ワード線終端回路５６、
ビット線制御回路５７、ビット線選択トランジスタ５
８、切り替えトランジスタ５９、ビット線終端回路６
０、判別器６１、参照電圧発生器６２、アナログ／デジ
タル（Ａ／Ｄ）変換器６６、演算回路６７とを有する。
例に即し図面を参照して詳細に説明する。 （第１の実施例）図１を参照しながら、本発明の第１の
実施例を説明する。図１は、第１の実施例の半導体記憶
装置の回路概要図である。本実施例の半導体記憶装置
は、ワード線（Ｗ１、Ｗ２、Ｗ３）５０、ビット線（Ｂ
１、Ｂ２）５１、ＴＭＲ（Ｃ１）５２、選択トランジス
タ５３、読み出しワード線（ＷＲ１、ＷＲ２、ＷＲ３）
５４、ワード線制御回路５５、ワード線終端回路５６、
ビット線制御回路５７、ビット線選択トランジスタ５
８、切り替えトランジスタ５９、ビット線終端回路６
０、判別器６１、参照電圧発生器６２、アナログ／デジ
タル（Ａ／Ｄ）変換器６６、演算回路６７とを有する。
【００１２】ワード線５０とビット線５１とは、互いに
交差するように配置され、ＴＭＲ５２は、ワード線５０
とビット線５１との交差部に配置される。各ＴＭＲ５２
は、ビット線５１の電流方向による磁場で磁化状態が決
定される。ＴＭＲ５２の一方の電極は、ワード線５０に
接続され、もう一方の電極は、選択トランジスタ５３の
ソース・ドレインを介してビット線５１に接続される。
選択トランジスタ５３のゲートは、読み出しワード線５
４に接続され、読み出しワード線５４は、ワード線制御
回路５５に接続される。
交差するように配置され、ＴＭＲ５２は、ワード線５０
とビット線５１との交差部に配置される。各ＴＭＲ５２
は、ビット線５１の電流方向による磁場で磁化状態が決
定される。ＴＭＲ５２の一方の電極は、ワード線５０に
接続され、もう一方の電極は、選択トランジスタ５３の
ソース・ドレインを介してビット線５１に接続される。
選択トランジスタ５３のゲートは、読み出しワード線５
４に接続され、読み出しワード線５４は、ワード線制御
回路５５に接続される。
【００１３】ワード線５０の一端はワード線制御回路５
５に接続され、その他端はワード線終端回路５６に接続
される。ワード線制御回路５５は、所望の読み出しワー
ド線５４に電位を設定する機能と、書き込み電流、読み
出し電圧を発生し、所望のワード線５０に印加する機能
とを持つ。ビット線５１の一端は、書き込み電流を発生
させ、所望のビット線に電流を流す機能と、ビット線を
切り離す機能とを持つビット線制御回路５７に、その他
端はビット線選択トランジスタ５８に接続される。ビッ
ト線選択トランジスタ５８の出力端は、共通に接続され
ると共に二つの切り替えトランジスタ５９に接続され
る。切り替えトランジスタ５９の一方はビット線終端回
路６０に接続され、他方は判別器６１の一方の入力端子
とＡ／Ｄ変換器６６とに接続される。判別器６１のもう
一方の入力端子には、参照電圧発生器６２の出力端子が
接続される。判別器６１は、制御端子６３の信号により
２つの入力の比較を行い、大小の判別結果を出力する。
参照電圧発生器６２は、制御端子６４の制御信号に従い
読み出し用参照電圧と選別用参照電圧の２種類の参照電
位を発生する機能をもつ。制御端子６４は、１００ｋΩ
抵抗を介して接地されている。接地状態では読み出し用
参照電圧が出力され、電圧印加状態では選別用参照電圧
が出力される。Ａ／Ｄ変換器６６の出力は、演算回路６
７に入力され、演算回路６７の出力は、参照電圧発生器
６２に入力される。参照電圧発生器６２は、この値を不
揮発に記憶する機能を持つ。ビット線選択トランジスタ
５８と切り替えトランジスタ５９をつなぐ配線は、接地
トランジスタ６５を介してアースに接続される。
５に接続され、その他端はワード線終端回路５６に接続
される。ワード線制御回路５５は、所望の読み出しワー
ド線５４に電位を設定する機能と、書き込み電流、読み
出し電圧を発生し、所望のワード線５０に印加する機能
とを持つ。ビット線５１の一端は、書き込み電流を発生
させ、所望のビット線に電流を流す機能と、ビット線を
切り離す機能とを持つビット線制御回路５７に、その他
端はビット線選択トランジスタ５８に接続される。ビッ
ト線選択トランジスタ５８の出力端は、共通に接続され
ると共に二つの切り替えトランジスタ５９に接続され
る。切り替えトランジスタ５９の一方はビット線終端回
路６０に接続され、他方は判別器６１の一方の入力端子
とＡ／Ｄ変換器６６とに接続される。判別器６１のもう
一方の入力端子には、参照電圧発生器６２の出力端子が
接続される。判別器６１は、制御端子６３の信号により
２つの入力の比較を行い、大小の判別結果を出力する。
参照電圧発生器６２は、制御端子６４の制御信号に従い
読み出し用参照電圧と選別用参照電圧の２種類の参照電
位を発生する機能をもつ。制御端子６４は、１００ｋΩ
抵抗を介して接地されている。接地状態では読み出し用
参照電圧が出力され、電圧印加状態では選別用参照電圧
が出力される。Ａ／Ｄ変換器６６の出力は、演算回路６
７に入力され、演算回路６７の出力は、参照電圧発生器
６２に入力される。参照電圧発生器６２は、この値を不
揮発に記憶する機能を持つ。ビット線選択トランジスタ
５８と切り替えトランジスタ５９をつなぐ配線は、接地
トランジスタ６５を介してアースに接続される。
【００１４】次に、この半導体記憶装置の使用方法につ
いて図２を用いて説明する。半導体記憶装置は、ＴＭＲ
を記憶素子とした不揮発性メモリを構成している。ワー
ド線Ｗ１とビット線Ｂ１の交差点のメモリセルＣ１にデ
ータを書き込む場合について説明する。全てのトランジ
スタがオフ状態された状態から、ビット線Ｂ１のビット
線選択トランジスタ５８と、ビット線終端回路６０に接
続する切り替えトランジスタ５９をオン状態にする。ワ
ード線制御回路５５によりワード線Ｗ１に電流を流し、
ビット線制御回路５７によりビット線Ｂ１にデータに相
当する方向の電流を流すと、交差点にあるメモリセル、
ＴＭＲ５２（Ｃ１）には合成磁場が印加され、ビット線
の電流方向に従ってフリー層が磁化される。電流を止め
た後も、フリー層が強磁性体であるため、磁化方向は、
保持される。
いて図２を用いて説明する。半導体記憶装置は、ＴＭＲ
を記憶素子とした不揮発性メモリを構成している。ワー
ド線Ｗ１とビット線Ｂ１の交差点のメモリセルＣ１にデ
ータを書き込む場合について説明する。全てのトランジ
スタがオフ状態された状態から、ビット線Ｂ１のビット
線選択トランジスタ５８と、ビット線終端回路６０に接
続する切り替えトランジスタ５９をオン状態にする。ワ
ード線制御回路５５によりワード線Ｗ１に電流を流し、
ビット線制御回路５７によりビット線Ｂ１にデータに相
当する方向の電流を流すと、交差点にあるメモリセル、
ＴＭＲ５２（Ｃ１）には合成磁場が印加され、ビット線
の電流方向に従ってフリー層が磁化される。電流を止め
た後も、フリー層が強磁性体であるため、磁化方向は、
保持される。
【００１５】次に、データの読み出しについて、ビット
線Ｂ１とワード線Ｗ１との交差部に配置されたＴＭＲ
（Ｃ１）を例に挙げ、説明する。ビット線Ｂ１をビット
線制御回路５７により切断し、ビット線Ｂ１のビット線
選択トランジスタ５８と、判別器６１に接続する切り替
えトランジスタ５９をオン状態にする（ビット線終端回
路６０に接続する切り替えトランジスタ５９はオフ状態
を維持）。接地トランジスタ６５を一度オン状態にして
配線を接地し、またオフ状態にする。ワード線Ｗ１に
０．５Ｖ程度を印加する。１００ｎｓ経過後、制御端子
６３に信号を与え判別器６１を起動し、制御端子６４が
オープン状態の電圧発生器６２から出力される読み出し
用参照電圧と比較し、大小に応じて電源電圧または接地
電位を出力することでデータを読み出す。読み出し時の
ビット線電位は、書き込んだデータにより抵抗が異なる
ため、データにより変化する。読み出し時の参照電圧
は、２つのデータでのビット線電位の間となる値とす
る。
線Ｂ１とワード線Ｗ１との交差部に配置されたＴＭＲ
（Ｃ１）を例に挙げ、説明する。ビット線Ｂ１をビット
線制御回路５７により切断し、ビット線Ｂ１のビット線
選択トランジスタ５８と、判別器６１に接続する切り替
えトランジスタ５９をオン状態にする（ビット線終端回
路６０に接続する切り替えトランジスタ５９はオフ状態
を維持）。接地トランジスタ６５を一度オン状態にして
配線を接地し、またオフ状態にする。ワード線Ｗ１に
０．５Ｖ程度を印加する。１００ｎｓ経過後、制御端子
６３に信号を与え判別器６１を起動し、制御端子６４が
オープン状態の電圧発生器６２から出力される読み出し
用参照電圧と比較し、大小に応じて電源電圧または接地
電位を出力することでデータを読み出す。読み出し時の
ビット線電位は、書き込んだデータにより抵抗が異なる
ため、データにより変化する。読み出し時の参照電圧
は、２つのデータでのビット線電位の間となる値とす
る。
【００１６】次に、出荷前の検査時にこの半導体記憶装
置の不良メモリセルを調査する方法について図３を用い
て説明する。まず、ワード線Ｗ１の全てのメモリセルに
“０”を書き込む。このとき、ＴＭＲ５２は、高抵抗状
態とする。次に、各メモリセルのデータを読み出すが、
このときのビット線電位をＡ／Ｄ変換器６６でデジタル
値に変換し、演算回路６７に蓄える。最大、最小のデー
タを除いたデータで平均値を計算し、その値を参照電圧
発生器６２に送る。参照電圧発生器６２は、この値を専
用に用意したメモリセルに記憶し、読み出し用参照電圧
を出力する場合には、設計時に予定されるデータによる
抵抗変化分の半分の電圧をこの値に加えた電圧を出力す
る。選別用参照電圧を出力する場合は、この値の１０５
％の電圧を出力する。次に、全てのメモリセルにデータ
“０”書き込み処理を行い、各メモリセルの磁化状態を
同じにする。外部磁場を印加して磁化状態を設定しても
よい。次に各メモリセルのデータを読み出す。このとき
制御端子６４に電位を与え、参照電圧発生器６２から選
別用参照電位を出力させる。判別器６１により選別用参
照電位より読み出し電圧が高いと判断された場合、不良
セルとして判断することができる。
置の不良メモリセルを調査する方法について図３を用い
て説明する。まず、ワード線Ｗ１の全てのメモリセルに
“０”を書き込む。このとき、ＴＭＲ５２は、高抵抗状
態とする。次に、各メモリセルのデータを読み出すが、
このときのビット線電位をＡ／Ｄ変換器６６でデジタル
値に変換し、演算回路６７に蓄える。最大、最小のデー
タを除いたデータで平均値を計算し、その値を参照電圧
発生器６２に送る。参照電圧発生器６２は、この値を専
用に用意したメモリセルに記憶し、読み出し用参照電圧
を出力する場合には、設計時に予定されるデータによる
抵抗変化分の半分の電圧をこの値に加えた電圧を出力す
る。選別用参照電圧を出力する場合は、この値の１０５
％の電圧を出力する。次に、全てのメモリセルにデータ
“０”書き込み処理を行い、各メモリセルの磁化状態を
同じにする。外部磁場を印加して磁化状態を設定しても
よい。次に各メモリセルのデータを読み出す。このとき
制御端子６４に電位を与え、参照電圧発生器６２から選
別用参照電位を出力させる。判別器６１により選別用参
照電位より読み出し電圧が高いと判断された場合、不良
セルとして判断することができる。
【００１７】この選別用参照電位は、ＴＭＲの設計抵抗
値を元に値を決定しその値を出力するよう半導体装置設
計時に回路を組んでもよいし、チップ内で演算処理する
代わりにビット線電位を半導体記憶装置外部に出力させ
て別の装置で処理し、参照電圧の値を半導体記憶装置に
指示してもよい。この場合、半導体記憶装置に指示電圧
を発生させる機能が必要となる。磁気抵抗素子としてＴ
ＭＲをあげたが、磁性体自身の磁気抵抗効果を用いた
り、数ｎｍ程度の導電体膜を２つの磁性体で挟んだＧＭ
Ｒと呼ばれる素子を用いてもよい。パッケージング前に
選別を行う場合、選別後は制御端子６４を使用しないた
め、パッケージングの際には外部端子に接続しなくてよ
い。パッケージング後に選別を行う場合は外部端子に接
続する場合もある。この抵抗変化を評価する方法の効果
について説明する。１つのメモリセルが１ｋΩで、磁化
状態による抵抗変化が１０％の磁気抵抗素子があるとす
る。１００個のブロックで構成されるとすると１つのブ
ロックは１００ｋΩとなるが、このひとつのブロックが
異常により低抵抗となり１０ｋΩになったとする。この
とき本実施例の方法で着目する抵抗値は、元の抵抗値に
対して８％強変化することになる。このことより前述の
磁化状態抵抗変化量の変化である１％より感度よく異常
を検出することができることがわかる。
値を元に値を決定しその値を出力するよう半導体装置設
計時に回路を組んでもよいし、チップ内で演算処理する
代わりにビット線電位を半導体記憶装置外部に出力させ
て別の装置で処理し、参照電圧の値を半導体記憶装置に
指示してもよい。この場合、半導体記憶装置に指示電圧
を発生させる機能が必要となる。磁気抵抗素子としてＴ
ＭＲをあげたが、磁性体自身の磁気抵抗効果を用いた
り、数ｎｍ程度の導電体膜を２つの磁性体で挟んだＧＭ
Ｒと呼ばれる素子を用いてもよい。パッケージング前に
選別を行う場合、選別後は制御端子６４を使用しないた
め、パッケージングの際には外部端子に接続しなくてよ
い。パッケージング後に選別を行う場合は外部端子に接
続する場合もある。この抵抗変化を評価する方法の効果
について説明する。１つのメモリセルが１ｋΩで、磁化
状態による抵抗変化が１０％の磁気抵抗素子があるとす
る。１００個のブロックで構成されるとすると１つのブ
ロックは１００ｋΩとなるが、このひとつのブロックが
異常により低抵抗となり１０ｋΩになったとする。この
とき本実施例の方法で着目する抵抗値は、元の抵抗値に
対して８％強変化することになる。このことより前述の
磁化状態抵抗変化量の変化である１％より感度よく異常
を検出することができることがわかる。
【００１８】この実施例の半導体記憶装置においては、
抵抗値の低いメモリセルを容易に検出することができ、
この結果をもとに危険なメモリセルにアクセスしないで
使用することができる。また半導体記憶装置に不良セル
と判別されたメモリセルの位置情報をメモリセルの一部
の一部を利用して書き込むか、もしくはＥＥＰＲＯＭを
作りこんでおいて書き込み、自動的に他の代替メモリセ
ルにアクセスする機能を持つ回路を内蔵させてもよい。
抵抗値の低いメモリセルを容易に検出することができ、
この結果をもとに危険なメモリセルにアクセスしないで
使用することができる。また半導体記憶装置に不良セル
と判別されたメモリセルの位置情報をメモリセルの一部
の一部を利用して書き込むか、もしくはＥＥＰＲＯＭを
作りこんでおいて書き込み、自動的に他の代替メモリセ
ルにアクセスする機能を持つ回路を内蔵させてもよい。
【００１９】（第２の実施例）次に、図４を参照して本
発明の第２の実施例を説明する。図４は、この実施例の
半導体記憶装置の回路概要図である。本実施例の半導体
記憶装置は、ワード線５０、ビット線５１、ＴＭＲ５
２、ワード線制御回路５５、ワード線終端回路５６、ビ
ット線制御回路５７、ビット線選択トランジスタ５８、
切り替えトランジスタ５９、ビット線終端回路６０、判
別器６１、参照電圧発生器６２、参照電圧用トランジス
タ７０とを有する。ワード線５０とビット線５１は互い
に交差するように敷設され、ＴＭＲ５２は、ワード線５
０とビット線５１の交差部に配置される。各ＴＭＲ５２
は、ビット線５１の電流方向による磁場で磁化状態が決
定される。ＴＭＲ５２の一方の電極は、ワード線５０に
接続され、もう一方の電極はビット線５１に接続され
る。ワード線５０の一端にはワード線制御回路５５が接
続され、その他端にはワード線終端回路５６が接続され
る。ワード線制御回路５５は、書き込み電流、読み出し
電圧を発生し、所望のワード線５０に印加する機能とを
持つ。ビット線５１の両端には書き込み電流を発生さ
せ、所望のビット線に電流を流す機能と、ビット線を切
り離す機能とを持つビット線制御回路５７とビット線選
択トランジスタ５８がそれぞれ接続される。ビット線選
択トランジスタ５８の出力端は共通に接続されると共
に、三つの切り替えトランジスタ５９に接続される。ビ
ット線選択トランジスタ５８の出力は、切り替えトラン
ジスタ５９を介してビット線終端回路６０と判別器６１
の２つの入力端子へ選択入力される。判別器６１の片方
の入力端子には参照電圧用トランジスタ７０を介して参
照電圧発生器６２の出力が入力される。判別器６１は、
制御端子６３の信号により２つの入力の比較を行い、大
小の判別結果を出力する。参照電圧発生器６２は、選別
用参照電圧を発生する機能をもつ。ビット線選択トラン
ジスタ５８と切り替えトランジスタ５９をつなぐ配線
は、接地トランジスタ６５を介してアースに接続され
る。
発明の第２の実施例を説明する。図４は、この実施例の
半導体記憶装置の回路概要図である。本実施例の半導体
記憶装置は、ワード線５０、ビット線５１、ＴＭＲ５
２、ワード線制御回路５５、ワード線終端回路５６、ビ
ット線制御回路５７、ビット線選択トランジスタ５８、
切り替えトランジスタ５９、ビット線終端回路６０、判
別器６１、参照電圧発生器６２、参照電圧用トランジス
タ７０とを有する。ワード線５０とビット線５１は互い
に交差するように敷設され、ＴＭＲ５２は、ワード線５
０とビット線５１の交差部に配置される。各ＴＭＲ５２
は、ビット線５１の電流方向による磁場で磁化状態が決
定される。ＴＭＲ５２の一方の電極は、ワード線５０に
接続され、もう一方の電極はビット線５１に接続され
る。ワード線５０の一端にはワード線制御回路５５が接
続され、その他端にはワード線終端回路５６が接続され
る。ワード線制御回路５５は、書き込み電流、読み出し
電圧を発生し、所望のワード線５０に印加する機能とを
持つ。ビット線５１の両端には書き込み電流を発生さ
せ、所望のビット線に電流を流す機能と、ビット線を切
り離す機能とを持つビット線制御回路５７とビット線選
択トランジスタ５８がそれぞれ接続される。ビット線選
択トランジスタ５８の出力端は共通に接続されると共
に、三つの切り替えトランジスタ５９に接続される。ビ
ット線選択トランジスタ５８の出力は、切り替えトラン
ジスタ５９を介してビット線終端回路６０と判別器６１
の２つの入力端子へ選択入力される。判別器６１の片方
の入力端子には参照電圧用トランジスタ７０を介して参
照電圧発生器６２の出力が入力される。判別器６１は、
制御端子６３の信号により２つの入力の比較を行い、大
小の判別結果を出力する。参照電圧発生器６２は、選別
用参照電圧を発生する機能をもつ。ビット線選択トラン
ジスタ５８と切り替えトランジスタ５９をつなぐ配線
は、接地トランジスタ６５を介してアースに接続され
る。
【００２０】この半導体記憶装置の使用方法について図
５を用いて説明する。この半導体装置は、ＴＭＲを記憶
素子とした不揮発性メモリを構成している。まず、ワー
ド線Ｗ１とビット線Ｂ１の交差点のメモリセルＣ１にデ
ータを書き込む場合について説明する。全てのトランジ
スタがオフ状態にある状態からビット線Ｂ１のビット線
選択トランジスタ５８と、ビット線終端回路６０に接続
する切り替えトランジスタ５９をオン状態にする。ワー
ド線制御回路５５によりワード線Ｗ１に電流を流し、ビ
ット線制御回路５７によりビット線Ｂ１にデータに相当
する方向の電流を流すと、交差点にあるＴＭＲ５２には
合成磁場が印加され、ビット線Ｂ１の電流方向に従って
ＴＭＲのフリー層が磁化される。電流を止めた後も、フ
リー層は、強磁性体であるため磁化方向は保持される。
次に、データの読み出しについて説明する。ビット線Ｂ
１をビット線制御回路５７により切断し、ビット線Ｂ１
のビット線選択トランジスタ５８と、判別器６１の第１
の入力端子に接続する切り替えトランジスタ５９をオン
状態にし、ビット線終端回路６０に接続する切り替えト
ランジスタ５９をオフ状態にする。接地トランジスタ６
５を一度オン状態にして配線を接地し、またオフ状態に
する。ワード線Ｗ１に０．５Ｖ程度を印加する。１００
ｎｓ経過後、切り替えトランジスタ５９をオフ状態にす
る。
５を用いて説明する。この半導体装置は、ＴＭＲを記憶
素子とした不揮発性メモリを構成している。まず、ワー
ド線Ｗ１とビット線Ｂ１の交差点のメモリセルＣ１にデ
ータを書き込む場合について説明する。全てのトランジ
スタがオフ状態にある状態からビット線Ｂ１のビット線
選択トランジスタ５８と、ビット線終端回路６０に接続
する切り替えトランジスタ５９をオン状態にする。ワー
ド線制御回路５５によりワード線Ｗ１に電流を流し、ビ
ット線制御回路５７によりビット線Ｂ１にデータに相当
する方向の電流を流すと、交差点にあるＴＭＲ５２には
合成磁場が印加され、ビット線Ｂ１の電流方向に従って
ＴＭＲのフリー層が磁化される。電流を止めた後も、フ
リー層は、強磁性体であるため磁化方向は保持される。
次に、データの読み出しについて説明する。ビット線Ｂ
１をビット線制御回路５７により切断し、ビット線Ｂ１
のビット線選択トランジスタ５８と、判別器６１の第１
の入力端子に接続する切り替えトランジスタ５９をオン
状態にし、ビット線終端回路６０に接続する切り替えト
ランジスタ５９をオフ状態にする。接地トランジスタ６
５を一度オン状態にして配線を接地し、またオフ状態に
する。ワード線Ｗ１に０．５Ｖ程度を印加する。１００
ｎｓ経過後、切り替えトランジスタ５９をオフ状態にす
る。
【００２１】次に，メモリセルＣ１（ＴＭＲ）にデータ
“０”を書き込む。ビット線Ｂ１をビット線制御回路５
７により切断し、ビット線Ｂ１のビット線選択トランジ
スタ５８と、判別器６１の第２の入力端子に接続する切
り替えトランジスタ５９をオン状態にし、ビット線終端
回路６０に接続する切り替えトランジスタ５９をオフ状
態にする。接地トランジスタ６５を一度オン状態にして
配線を接地し、またオフ状態にする。ワード線Ｗ１に
０．５Ｖ程度を印加する。１００ｎｓ経過後、制御端子
６３に信号を与え判別器６１を起動し、検出電位に設計
時に予定されるデータによる抵抗変化分の半分の電圧を
加えた電圧と先に読み出された電位との比較を行い、大
小に応じて電源電圧または接地電位を出力することでデ
ータを読み出す。この実施例の方法では同じメモリセル
から発生する電位を比較するため、特性にメモリセル間
ばらつきがあってもマージンを持った読み出しが可能で
ある。
“０”を書き込む。ビット線Ｂ１をビット線制御回路５
７により切断し、ビット線Ｂ１のビット線選択トランジ
スタ５８と、判別器６１の第２の入力端子に接続する切
り替えトランジスタ５９をオン状態にし、ビット線終端
回路６０に接続する切り替えトランジスタ５９をオフ状
態にする。接地トランジスタ６５を一度オン状態にして
配線を接地し、またオフ状態にする。ワード線Ｗ１に
０．５Ｖ程度を印加する。１００ｎｓ経過後、制御端子
６３に信号を与え判別器６１を起動し、検出電位に設計
時に予定されるデータによる抵抗変化分の半分の電圧を
加えた電圧と先に読み出された電位との比較を行い、大
小に応じて電源電圧または接地電位を出力することでデ
ータを読み出す。この実施例の方法では同じメモリセル
から発生する電位を比較するため、特性にメモリセル間
ばらつきがあってもマージンを持った読み出しが可能で
ある。
【００２２】次に、出荷前の検査時に本半導体装置の不
良メモリセルを調査する方法について図６を用いて説明
する。まず、全てのメモリセルにデータ“０”書き込み
処理を行い、各メモリセルの磁化状態を同じにする。外
部磁場を印加して磁化状態を設定してもよい。次に、各
メモリセルのデータを読み出す。この場合、前述の読み
出し手順において判別器６１の第１の入力端子に読み出
しを行った時点で判別器６１を起動する。このとき参照
電圧用トランジスタ７０をオン状態にして、参照電圧発
生器６２の選別用参照電位を判別器６１の第２の入力端
子に与えておく。判別器６１により選別用参照電位より
読み出し電圧が高いと判断された場合、不良メモリセル
として判断することができる。この選別用参照電位は、
高抵抗状態ＴＭＲの設計抵抗値の９５％の値に対応する
よう回路設計する。この半導体記憶装置においては、２
回読み出し方法を用いたＭＲＡＭにおいて、抵抗値を用
いた判別を行い異常なメモリセルを容易に検出すること
ができる。また、この第２の実施例に第１の実施例で述
べた手法を適用することも可能である。
良メモリセルを調査する方法について図６を用いて説明
する。まず、全てのメモリセルにデータ“０”書き込み
処理を行い、各メモリセルの磁化状態を同じにする。外
部磁場を印加して磁化状態を設定してもよい。次に、各
メモリセルのデータを読み出す。この場合、前述の読み
出し手順において判別器６１の第１の入力端子に読み出
しを行った時点で判別器６１を起動する。このとき参照
電圧用トランジスタ７０をオン状態にして、参照電圧発
生器６２の選別用参照電位を判別器６１の第２の入力端
子に与えておく。判別器６１により選別用参照電位より
読み出し電圧が高いと判断された場合、不良メモリセル
として判断することができる。この選別用参照電位は、
高抵抗状態ＴＭＲの設計抵抗値の９５％の値に対応する
よう回路設計する。この半導体記憶装置においては、２
回読み出し方法を用いたＭＲＡＭにおいて、抵抗値を用
いた判別を行い異常なメモリセルを容易に検出すること
ができる。また、この第２の実施例に第１の実施例で述
べた手法を適用することも可能である。
【００２３】（第３の実施例）次に、図７を参照して本
発明の第３の実施例を説明する。図７は、この実施例の
半導体記憶装置の回路概要図である。この半導体記憶装
置は、ワード線５０、ビット線５１、ＴＭＲ５２、ワー
ド線制御回路５５、ワード線終端回路５６、ビット線制
御回路５７、ビット線選択トランジスタ５８、切り替え
トランジスタ５９、ビット線終端回路６０、判別器６
１、参照電圧発生器６２、参照電圧用トランジスタ７０
とを有する。ワード線５０とビット線５１は互いに交差
するように敷設され、ＴＭＲ５２は、ワード線５０とビ
ット線５１の交差部に配置される。各ＴＭＲ５２は、ビ
ット線５１の電流方向による磁場で磁化状態が決定され
る。ＴＭＲ５２の一方の電極はワード線５０に接続さ
れ、もう一方の電極は、ビット線５１に接続される。ワ
ード線５０の一端はワード線制御回路５５に接続され、
その他端はワード線終端回路５６に接続される。ワード
線制御回路５５は、書き込み電流、読み出し電圧を発生
し、所望のワード線５０に印加する機能を持つ。ビット
線５１の一端はビット線制御回路５７に接続され、その
他端はビット線選択トランジスタ５８に接続される。ビ
ット線制御回路５７は、書き込み電流を発生させ、所望
のビット線に電流を流す機能と、ビット線を切り離す機
能とを持っている。
発明の第３の実施例を説明する。図７は、この実施例の
半導体記憶装置の回路概要図である。この半導体記憶装
置は、ワード線５０、ビット線５１、ＴＭＲ５２、ワー
ド線制御回路５５、ワード線終端回路５６、ビット線制
御回路５７、ビット線選択トランジスタ５８、切り替え
トランジスタ５９、ビット線終端回路６０、判別器６
１、参照電圧発生器６２、参照電圧用トランジスタ７０
とを有する。ワード線５０とビット線５１は互いに交差
するように敷設され、ＴＭＲ５２は、ワード線５０とビ
ット線５１の交差部に配置される。各ＴＭＲ５２は、ビ
ット線５１の電流方向による磁場で磁化状態が決定され
る。ＴＭＲ５２の一方の電極はワード線５０に接続さ
れ、もう一方の電極は、ビット線５１に接続される。ワ
ード線５０の一端はワード線制御回路５５に接続され、
その他端はワード線終端回路５６に接続される。ワード
線制御回路５５は、書き込み電流、読み出し電圧を発生
し、所望のワード線５０に印加する機能を持つ。ビット
線５１の一端はビット線制御回路５７に接続され、その
他端はビット線選択トランジスタ５８に接続される。ビ
ット線制御回路５７は、書き込み電流を発生させ、所望
のビット線に電流を流す機能と、ビット線を切り離す機
能とを持っている。
【００２４】ビット線選択トランジスタ５８の出力端
は、同一系統同士で共通に接続され、切り替えトランジ
スタ５９を介してビット線終端回路６０と判別器６１の
入力端子に接続される。ビット線には２つの系統（Ｂ
１、Ｂ２系およびＢ１′、Ｂ２′系）があり、それぞれ
判別器６１の第１の入力端子、第２の入力端子に接続さ
れる。判別器６１の２つ入力端子には参照電圧用トラン
ジスタ７０を介して参照電圧発生器６２の出力が入力さ
れる。判別器６１は、制御端子６３の信号により２つの
入力の比較を行い、大小の判別結果を出力する。参照電
圧発生器６２は、選別用参照電圧を発生する機能をも
つ。ビット線選択トランジスタ５８と切り替えトランジ
スタ５９をつなぐ配線は、接地トランジスタ６５を介し
てアースに接続される。この半導体記憶装置の使用方法
について図８を用いて説明する。半導体記憶装置は、Ｔ
ＭＲを記憶素子とした不揮発性メモリを構成している。
この実施例は、２つのメモリセルを用いて１つのデータ
を記憶する相補型である。ワード線Ｗ１とビット線Ｂ
１、Ｂ１′の交差点の１対のメモリセルＣ１、Ｃ１′に
１つのデータを書き込む場合について説明する。全ての
トランジスタがオフとなった状態からビット線Ｂ１、Ｂ
１′のビット線選択トランジスタ５８と、ビット線終端
回路６０に接続する切り替えトランジスタ５９をオン状
態にする。
は、同一系統同士で共通に接続され、切り替えトランジ
スタ５９を介してビット線終端回路６０と判別器６１の
入力端子に接続される。ビット線には２つの系統（Ｂ
１、Ｂ２系およびＢ１′、Ｂ２′系）があり、それぞれ
判別器６１の第１の入力端子、第２の入力端子に接続さ
れる。判別器６１の２つ入力端子には参照電圧用トラン
ジスタ７０を介して参照電圧発生器６２の出力が入力さ
れる。判別器６１は、制御端子６３の信号により２つの
入力の比較を行い、大小の判別結果を出力する。参照電
圧発生器６２は、選別用参照電圧を発生する機能をも
つ。ビット線選択トランジスタ５８と切り替えトランジ
スタ５９をつなぐ配線は、接地トランジスタ６５を介し
てアースに接続される。この半導体記憶装置の使用方法
について図８を用いて説明する。半導体記憶装置は、Ｔ
ＭＲを記憶素子とした不揮発性メモリを構成している。
この実施例は、２つのメモリセルを用いて１つのデータ
を記憶する相補型である。ワード線Ｗ１とビット線Ｂ
１、Ｂ１′の交差点の１対のメモリセルＣ１、Ｃ１′に
１つのデータを書き込む場合について説明する。全ての
トランジスタがオフとなった状態からビット線Ｂ１、Ｂ
１′のビット線選択トランジスタ５８と、ビット線終端
回路６０に接続する切り替えトランジスタ５９をオン状
態にする。
【００２５】ワード線制御回路５５によりワード線Ｗ１
に電流を流し、ビット線制御回路５７によりビット線Ｂ
１にデータに相当する方向の電流を、ビット線Ｂ１′に
逆方向の電流を流すと、交差点にあるＴＭＲ５２には合
成磁場が印加され、ビット線の電流方向に従ってＴＭＲ
のフリー層が磁化される。このときＴＭＲ（Ｃ１）とＴ
ＭＲ（Ｃ１′）の磁化方向が異なるため、抵抗値も異な
る。電流を止めた後もフリー層が強磁性体であるため磁
化方向は、保持される。次に、データの読み出しについ
て説明する。ビット線Ｂ１、Ｂ１′をビット線制御回路
５７により切断し、ビット線Ｂ１、Ｂ１′のビット線選
択トランジスタ５８と、判別器６１の２つの入力端子に
接続する切り替えトランジスタ５９をオン状態に、ビッ
ト線終端回路６０に接続する切り替えトランジスタ５９
をオフ状態にする。トランジスタ６５を一度オン状態に
して配線を接地し、またオフ状態にする。ワード線Ｗ１
に０．５Ｖ程度を印加する。１００経過後、制御端子６
３に信号を与え判別器６１を起動し、２つの読み出し電
位の比較を行い、大小に応じて電源電圧または接地電位
を出力することでデータを読み出す。
に電流を流し、ビット線制御回路５７によりビット線Ｂ
１にデータに相当する方向の電流を、ビット線Ｂ１′に
逆方向の電流を流すと、交差点にあるＴＭＲ５２には合
成磁場が印加され、ビット線の電流方向に従ってＴＭＲ
のフリー層が磁化される。このときＴＭＲ（Ｃ１）とＴ
ＭＲ（Ｃ１′）の磁化方向が異なるため、抵抗値も異な
る。電流を止めた後もフリー層が強磁性体であるため磁
化方向は、保持される。次に、データの読み出しについ
て説明する。ビット線Ｂ１、Ｂ１′をビット線制御回路
５７により切断し、ビット線Ｂ１、Ｂ１′のビット線選
択トランジスタ５８と、判別器６１の２つの入力端子に
接続する切り替えトランジスタ５９をオン状態に、ビッ
ト線終端回路６０に接続する切り替えトランジスタ５９
をオフ状態にする。トランジスタ６５を一度オン状態に
して配線を接地し、またオフ状態にする。ワード線Ｗ１
に０．５Ｖ程度を印加する。１００経過後、制御端子６
３に信号を与え判別器６１を起動し、２つの読み出し電
位の比較を行い、大小に応じて電源電圧または接地電位
を出力することでデータを読み出す。
【００２６】次に、出荷前の検査時にこの半導体記憶装
置の不良メモリセルを調査する方法について図９を用い
て説明する。まず、全てのメモリセルにデータ“０”書
き込み処理を行い、各メモリセルの磁化状態を同じにす
る。外部磁場を印加して磁化状態を設定してもよい。つ
ぎに１つずつメモリセルのデータ読み出し処理を行う。
この場合、ビット線Ｂ１、Ｂ２の系統のメモリセルを読
み出す場合、ビット線Ｂ１、Ｂ２のビット線選択トラン
ジスタ５８をオン状態にし、判別器６１の第２の入力端
子の参照電圧用トランジスタ７０をオン状態にして、参
照電圧発生器６２の選別用参照電位を判別器６１の第２
の入力端子に与える。ビット線Ｂ１′、Ｂ２′の系統の
メモリセルを読み出す場合、ビット線Ｂ１′、Ｂ２′の
ビット線選択トランジスタ５８をオン状態にし、判別器
６１の第１の入力端子の参照電圧用トランジスタ７０を
オン状態にする。判別器６１により選別用参照電位より
読み出し電圧が高いと判断された場合、不良メモリセル
として判断することができる。この選別用参照電位は、
高抵抗状態ＴＭＲの設計抵抗値の９５％の値に相当する
よう回路設計する。この半導体記憶装置の相補型読み出
し方法を用いたＭＲＡＭにおいて、抵抗値を用いた判別
を行い異常なメモリセルを容易に検出することができ
る。またこの第３の実施例に第１の実施例で述べた手法
を適用することも可能である。
置の不良メモリセルを調査する方法について図９を用い
て説明する。まず、全てのメモリセルにデータ“０”書
き込み処理を行い、各メモリセルの磁化状態を同じにす
る。外部磁場を印加して磁化状態を設定してもよい。つ
ぎに１つずつメモリセルのデータ読み出し処理を行う。
この場合、ビット線Ｂ１、Ｂ２の系統のメモリセルを読
み出す場合、ビット線Ｂ１、Ｂ２のビット線選択トラン
ジスタ５８をオン状態にし、判別器６１の第２の入力端
子の参照電圧用トランジスタ７０をオン状態にして、参
照電圧発生器６２の選別用参照電位を判別器６１の第２
の入力端子に与える。ビット線Ｂ１′、Ｂ２′の系統の
メモリセルを読み出す場合、ビット線Ｂ１′、Ｂ２′の
ビット線選択トランジスタ５８をオン状態にし、判別器
６１の第１の入力端子の参照電圧用トランジスタ７０を
オン状態にする。判別器６１により選別用参照電位より
読み出し電圧が高いと判断された場合、不良メモリセル
として判断することができる。この選別用参照電位は、
高抵抗状態ＴＭＲの設計抵抗値の９５％の値に相当する
よう回路設計する。この半導体記憶装置の相補型読み出
し方法を用いたＭＲＡＭにおいて、抵抗値を用いた判別
を行い異常なメモリセルを容易に検出することができ
る。またこの第３の実施例に第１の実施例で述べた手法
を適用することも可能である。
【００２７】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、本発
明の要旨を逸脱することのない範囲内において適宜の変
更が可能なものである。例えば、実施例ではデータの読
み出しをビット線の電位を参照電圧発生器の電圧と比較
することによって行っていたが、これに代えビット線を
流れる電流と参照電流発生器の電流とを比較するように
しても良い。この場合、読み出し時には、所望のセルの
接続されたワード線は接地され、判別器に用意された定
電圧源から、選択されたビット線を介してＴＭＲ、ワー
ド線へ電流が注入される。また、実施例では、検査時に
ＴＭＲを“０”（高抵抗状態）に設定していたが、逆に
低抵抗状態に設定することもできる。
本発明はこれら実施例に限定されるものではなく、本発
明の要旨を逸脱することのない範囲内において適宜の変
更が可能なものである。例えば、実施例ではデータの読
み出しをビット線の電位を参照電圧発生器の電圧と比較
することによって行っていたが、これに代えビット線を
流れる電流と参照電流発生器の電流とを比較するように
しても良い。この場合、読み出し時には、所望のセルの
接続されたワード線は接地され、判別器に用意された定
電圧源から、選択されたビット線を介してＴＭＲ、ワー
ド線へ電流が注入される。また、実施例では、検査時に
ＴＭＲを“０”（高抵抗状態）に設定していたが、逆に
低抵抗状態に設定することもできる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
抵抗値を用いた良否の判別を行っているので、異常なメ
モリセル（磁気抵抗素子）を感度よく検出することがで
きる。これにより信頼性の高い半導体装置を提供するこ
とができる。また、メモリセルを構成する磁気抵抗素子
のうち使用する素子の抵抗値を所望の範囲内に設定する
ことができる。
抵抗値を用いた良否の判別を行っているので、異常なメ
モリセル（磁気抵抗素子）を感度よく検出することがで
きる。これにより信頼性の高い半導体装置を提供するこ
とができる。また、メモリセルを構成する磁気抵抗素子
のうち使用する素子の抵抗値を所望の範囲内に設定する
ことができる。
【図１】 本発明の第１の実施例を示す回路概要図。
【図２】 本発明の第１の実施例の書き込み、読み出し
動作方法を示すタイミングチャート。
動作方法を示すタイミングチャート。
【図３】 本発明の第１の実施例の検査時の動作方法を
示すタイミングチャート。
示すタイミングチャート。
【図４】 本発明の第２の実施例を示す回路概要図。
【図５】 本発明の第２の実施例の書き込み、読み出し
動作方法を示すタイミングチャート。
動作方法を示すタイミングチャート。
【図６】 本発明の第２の実施例の検査時の動作方法を
示すタイミングチャート。
示すタイミングチャート。
【図７】 本発明の第３の実施例を示す回路概要図。
【図８】 本発明の第３の実施例の書き込み、読み出し
動作方法を示すタイミングチャート。
動作方法を示すタイミングチャート。
【図９】 本発明の第３の実施例の検査時の動作方法を
示すタイミングチャート。
示すタイミングチャート。
【図１０】 従来の技術例を示す断面図。
【図１１】 従来の技術例を示す遮光層。
【図１２】 従来の技術例を示す回路概要図。
５０ ワード線
５１ ビット線
５２ ＴＭＲ
５３ 選択トランジスタ
５４ 読み出しワード線
５５ ワード線制御回路
５６ ワード線終端回路
５７ ビット線制御回路
５８ ビット線選択トランジスタ
５９ 切り替えトランジスタ
６０ ビット線終端回路
６１ 判別器
６２ 参照電圧発生器
６３、６４ 制御端子
６５ 接地トランジスタ
６６ Ａ／Ｄ変換器
６７ 演算回路
７０ 参照電圧トランジスタ
１０１ 反強磁性体層
１０２ 強磁性体ピン層
１０３ トンネル絶縁層
１０４ 強磁性体フリー層
１０５ ＴＭＲ
１０６ 上部配線
１０７ 第３の配線
１０８ トランジスタ
１０９ 下部配線
１１０ 読み出しワード線
１１１ ワード線
１１２ ビット線
１１３ ＴＭＲ
１１４ 参照線
１１５ 読み出しワード線
１１６ ワード線制御回路
１１７ 選択トランジスタ
１１８ 判別器
１１９ 接地トランジスタ
１２０ ビット線選択トランジスタ
１２１ トランジスタ
１２２ ビット線／参照線選択回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/105 Ｈ０１Ｌ 27/10 ４４７
43/08 Ｇ０１Ｒ 31/28 Ｖ
Ｂ
Claims (13)
- 【請求項１】 複数の磁気抵抗素子をメモリセルとして
用いる半導体記憶装置において、メモリセルの記憶デー
タを判別する機能と、各メモリセルの抵抗値の絶対値に
相関のある特性値と所望のしきい値とを比較しメモリセ
ルの良否を判定する機能とを有することを特徴とする半
導体記憶装置。 - 【請求項２】 前記メモリセルの記憶データを判別する
機能と前記メモリセルの良否を判定する機能とが、同一
の判別器を用いて達成されることを特徴とする請求項１
に記載の半導体記憶装置。 - 【請求項３】 前記メモリセルの記憶データを判別する
機能と前記メモリセルの良否を判定する機能との内いず
れを機能させるかを選択する制御回路をさらに有するこ
とを特徴とする請求項１または２に記載の半導体記憶装
置。 - 【請求項４】 参照電圧もしくは参照電流を発生させる
回路を備え、その参照電圧もしくは参照電流が前記判別
器に入力されることを特徴とする請求項２または３に記
載の半導体記憶装置。 - 【請求項５】 前記参照電圧もしくは参照電流を発生さ
せる回路は、参照電圧もしくは参照電流を２種類以上発
生させることができ、且つ制御信号によりいずれを出力
するかが切り替えられることを特徴とする請求項４に記
載の半導体記憶装置。 - 【請求項６】 所望のメモリセル群の評価を行い、その
結果から参照電圧もしくは参照電流の値を決定し、その
値を記憶する回路をさらに有することを特徴とする請求
項４または５に記載の半導体記憶装置。 - 【請求項７】 前記参照電圧もしくは参照電流を発生さ
せる回路は、外部からの入力データを記憶し、この値に
従い参照電圧もしくは参照電流を発生させることを特徴
とする請求項４または５に記載の半導体記憶装置。 - 【請求項８】 メモリセルの良否の判定結果を記憶する
機能を持つことを特徴とする請求項１から７のいずれか
に記載の半導体記憶装置。 - 【請求項９】 前記記憶された判定結果に従いアクセス
するメモリセルを制御する機能を有することを特徴とす
る請求項８に記載の半導体記憶装置。 - 【請求項１０】 磁気抵抗素子をメモリセルとする半導
体記憶装置を使用する方法において、各メモリセルの磁
化状態を設定する手順と、各メモリセルの抵抗値を評価
する手順と、評価結果に従いメモリセルの良、不良を判
定する手順と、不良と判定されたメモリセルを記録する
手順とを含むことを特徴とする半導体記憶装置の使用方
法。 - 【請求項１１】 磁気抵抗素子をメモリセルとする半導
体記憶装置を使用する方法において、各メモリセルの磁
化状態を設定する手順と、各メモリセルの抵抗値を評価
する手順と、評価結果に従いメモリセルの良、不良を判
定する手順と、不良と判定されたメモリセルを使用しな
いように内部に記憶する手順とを含むことを特徴とする
半導体記憶装置の使用方法。 - 【請求項１２】 不良と判定されたメモリセルを、別に
用意されたメモリセルにより代替させる手順をさらに含
むことを特徴とする請求項１０または１１に記載の半導
体記憶装置の使用方法。 - 【請求項１３】 予め所望のメモリセル群の評価を行う
手順をさらに含み、前記メモリセルの良、不良を判定す
る手順においては、予め求められた前記所望のメモリセ
ル群の評価結果を参照することを特徴とする請求項１０
乃至請求項１２のいずれかに記載の半導体記憶装置の使
用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002144377A JP4168438B2 (ja) | 2002-05-20 | 2002-05-20 | 半導体記憶装置とその使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002144377A JP4168438B2 (ja) | 2002-05-20 | 2002-05-20 | 半導体記憶装置とその使用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003338199A true JP2003338199A (ja) | 2003-11-28 |
| JP4168438B2 JP4168438B2 (ja) | 2008-10-22 |
Family
ID=29704064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002144377A Expired - Lifetime JP4168438B2 (ja) | 2002-05-20 | 2002-05-20 | 半導体記憶装置とその使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4168438B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004158162A (ja) * | 2002-09-12 | 2004-06-03 | Renesas Technology Corp | 記憶装置 |
| JP2006066225A (ja) * | 2004-08-26 | 2006-03-09 | Toyota Motor Corp | 燃料電池セパレータ |
| JP2010238362A (ja) * | 2004-07-13 | 2010-10-21 | Headway Technologies Inc | 磁気メモリデバイスの書込条件設定方法 |
| WO2010125941A1 (ja) * | 2009-04-28 | 2010-11-04 | 日本電気株式会社 | 磁気抵抗記憶装置のスクリーニング方法 |
| US8773892B2 (en) | 2010-03-24 | 2014-07-08 | Samsung Electronics Co., Ltd. | Method and apparatus managing worn cells in resistive memories |
| US9678179B2 (en) | 2014-03-13 | 2017-06-13 | Kabushiki Kaisha Toshiba | Tester for testing magnetic memory |
| US9947380B2 (en) | 2016-03-11 | 2018-04-17 | Toshiba Memory Corporation | Adjustable read reference voltage to reduce errors in memory devices |
| JPWO2021176646A1 (ja) * | 2020-03-05 | 2021-09-10 |
-
2002
- 2002-05-20 JP JP2002144377A patent/JP4168438B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004158162A (ja) * | 2002-09-12 | 2004-06-03 | Renesas Technology Corp | 記憶装置 |
| JP4679036B2 (ja) * | 2002-09-12 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | 記憶装置 |
| JP2010238362A (ja) * | 2004-07-13 | 2010-10-21 | Headway Technologies Inc | 磁気メモリデバイスの書込条件設定方法 |
| JP2006066225A (ja) * | 2004-08-26 | 2006-03-09 | Toyota Motor Corp | 燃料電池セパレータ |
| WO2010125941A1 (ja) * | 2009-04-28 | 2010-11-04 | 日本電気株式会社 | 磁気抵抗記憶装置のスクリーニング方法 |
| US8773892B2 (en) | 2010-03-24 | 2014-07-08 | Samsung Electronics Co., Ltd. | Method and apparatus managing worn cells in resistive memories |
| US9678179B2 (en) | 2014-03-13 | 2017-06-13 | Kabushiki Kaisha Toshiba | Tester for testing magnetic memory |
| US9947380B2 (en) | 2016-03-11 | 2018-04-17 | Toshiba Memory Corporation | Adjustable read reference voltage to reduce errors in memory devices |
| JPWO2021176646A1 (ja) * | 2020-03-05 | 2021-09-10 | ||
| JP7028372B2 (ja) | 2020-03-05 | 2022-03-02 | Tdk株式会社 | 磁気記録アレイ及び磁気抵抗効果ユニット |
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|---|---|
| JP4168438B2 (ja) | 2008-10-22 |
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