TWI416520B - 用於增加記憶體電路中良率之方法及設備 - Google Patents

用於增加記憶體電路中良率之方法及設備 Download PDF

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Description

用於增加記憶體電路中良率之方法及設備
本發明大體而言係關於記憶體裝置，且更特定言之係關於增加記憶體裝置中良率之技術。
磁性隨機存取記憶體(MRAM)(尤其是使用磁性穿隧接面(MTJ)裝置之陣列作為儲存元件的MRAM)廣泛用於多種電路及應用中。隨著儲存密度要求繼續增加，設計MRAM電路架構以滿足此等要求變得顯著更具挑戰性。此外，伴隨更大之儲存密度而來的是，MRAM中之一或多個記憶體單元(亦即，位元)將有缺陷(例如短路)的更高可能性。因此，儘管需要達成工作裝置之百分之一百良率，但在合理之成本內一般不能在高密度記憶體裝置中得到此良率。
按照慣例，時常將MRAM設計成具有一定量的內建式冗餘，以便在最終測試時缺陷記憶體單元可被識別、再定址且基本上由駐留於該裝置之冗餘區域中之記憶體單元所替代。雖然此方法在增加良率上有所成功，但為了將此冗餘併入MRAM裝置中所需要之額外晶片區域是以該裝置中顯著較低之儲存密度為代價，且因此係不良的。此外，由於MRAM之不斷增加之儲存容量，缺陷之數目變得過大以使得冗餘方法不再為可行之解決方法。
因此，存在對能夠在記憶體電路中提供增強之良率之技術的需要，該技術不受由習知記憶體架構及方法展示出之諸多問題中之一或多者的影響。
本發明藉由提供在利用基於穿隧之儲存單元(例如MTJ裝置、自旋閥(spin valve)等)的增加記憶體裝置中良率的改良技術來滿足以上所提及之需要。在本發明之一說明性實施例中，藉由將一負荷測試電壓(stressing voltage)(其實質上大於記憶體電路之讀取電壓)僅施加至經判定為短路記憶體單元，以便起始對該短路記憶體單元的修復，同時保護記憶體電路中之非短路單元或先前已修復之單元以免接收到該負荷測試電壓，可完成此需要。以此方式，本發明可有益地增加工作記憶體裝置之良率而不會顯著增加該裝置之所需晶片區域。
根據本發明之一態樣，用於修復記憶體電路中之一或多個短路記憶體單元的設備包括控制電路。該控制電路可在至少一第一模式及一第二模式之一者中操作。在第一模式中，該控制電路可操作以將一第一信號施加至記憶體電路中之一選定記憶體單元以便讀取該選定記憶體單元之邏輯狀態並判定該選定記憶體單元是否短路。在第二模式中，該控制電路可操作以將一第二信號施加至一已判定為短路之選定記憶體單元以便起始對該選定記憶體單元之修復，該第二信號在量值上比第一信號大。用於修復記憶體電路中之一或多個短路記憶體單元的至少一設備可實施於一或多個積體電路裝置中。
根據本發明之另一態樣，用於修復記憶體電路中之一或多個短路記憶體單元的方法包括以下步驟：將一待施加至記憶體電路中之一選定記憶體單元的信號設定為一第一值；將一當前位址設定為一對應於記憶體電路中之當前選定之記憶體單元的值；用為第一值之信號讀取當前選定之記憶體單元之邏輯狀態且判定當前選定之記憶體單元是否短路；當判定該當前選定之記憶體單元短路時，起始對該短路記憶體單元之修復，且重複讀取該當前選定之記憶體單元之邏輯狀態且判定該選定記憶體單元是否短路的步驟；及當判定當前選定之記憶體單元不短路時，將當前位址設定為一對應於先前尚未讀取之新當前選定之記憶體單元的值，且重複讀取該當前選定之記憶體單元之邏輯狀態且判定該選定記憶體單元是否短路的步驟。
根據本發明之第三態樣，用於修復記憶體電路中之一或多個短路記憶體單元的方法包括以下步驟：將一待施加至記憶體電路中之一選定記憶體單元的信號設定為一第一值；將一當前位址設定為一對應於記憶體電路中之當前選定之記憶體單元的值；用為第一值之信號讀取該當前選定之記憶體單元之邏輯狀態且判定該當前選定之記憶體單元是否短路；當判定該當前選定之記憶體單元短路時，儲存對應於該短路記憶體單元之當前位址；將當前位址設定為一對應於先前尚未讀取之新當前選定之記憶體單元的值，且重複讀取該當前選定之記憶體單元之邏輯狀態且判定該選定記憶體單元是否短路的步驟；及當已儲存對應於一短路記憶體單元之至少一位址時，起始對該短路記憶體單元之修復。
本發明之此等及其他特徵及益處將由對本發明之說明性實施例的以下詳細描述而變得顯而易見，應結合隨附圖式閱讀以下描述。
將在一說明性MRAM架構及可與該架構一起採用之相關電路(例如感測放大器)之情形中描述本發明。然而應瞭解，本發明不限於所展示之特別電路配置。實情為，本發明更一般地適用於有利地改良採用基於穿隧之儲存單元(例如MTJ裝置、自旋閥等)之記憶體電路之良率，而不會顯著增加記憶體電路所需要之晶片區域的技術。儘管可在本文中特定參考MRAM來描述本發明，但本發明之技術同樣可適用於替代記憶體架構，該等架構包括(但不限於)相變記憶體(PCM)或其他利用具有與儲存單元相關聯之可程式化電阻的儲存單元(例如巨型磁電阻(GMR)單元)之記憶體架構。此外，雖然本發明之方法意欲消除記憶體裝置中對冗餘區域的需要，或至少實質上減少所需冗餘區域之量，但本發明之技術同樣可用於包含冗餘區域之記憶體裝置中(尤其在冗餘區域對於缺陷位元之數目而言非常小之裝置中)。
雖然本文特定參考可使用互補金屬氧化物半導體(CMOS)製造過程形成的n通道金屬氧化物半導體(NMOS)場效電晶體(FET)裝置及p通道金屬氧化物半導體(PMOS)FET裝置來描述本發明之實施例，但應瞭解，本發明不限於此等電晶體裝置及/或此製造過程，且同樣可採用其他適合之裝置(諸如，雙極接面電晶體(BJT)等)及/或製造過程(例如雙極、BiCMOS等)(如對熟習此項技術者將變得顯而易見)。
在附圖中，相同之參考數字在若干視圖中始終表示相同或對應之元件(例如功能塊、過程步驟等)。
記憶體電路中偵測到之大量故障係由短路位元引起。在採用基於穿隧之儲存單元(例如MTJ裝置)之記憶體電路的情況下，每一記憶體單元通常由兩個磁性層構成，該等磁性層係由一非常薄(例如約幾個原子厚)之非磁性隔片或穿隧障壁所分離。在此等基於穿隧之記憶體單元中，兩個磁性層之間的短路時常出現於記憶體裝置之製造期間。根據本發明之一態樣，較佳將一負荷測試電壓施加至一短路記憶體單元(亦同義地被稱為位元)以便修復該單元。然而，該負荷測試電壓可損壞非短路單元或先前已修復之單元。因此，在本發明之一說明性實施例中，本發明提供一種方法，其用於僅修復短路記憶體單元，同時保護記憶體電路中之非短路單元或先前已修復之單元以免接收到該負荷測試電壓。以此方式，實質上改良運作之記憶體電路之良率。
圖1為說明一例示性記憶體電路100之至少一部分的方塊圖，本發明之技術實施於該記憶體電路中。記憶體電路100較佳包含一記憶體陣列102、一列解碼器104、一行解碼器106、感測放大器(SA)電路108及介面電路110。可用於與一外部電路及/或系統(例如測試器)介面接合的介面電路110可包含控制電路112及箝位電壓分佈電路114(其將在以下以進一步細節加以描述)。
記憶體陣列102較佳包含複數個記憶體單元(未直接展示)，每一記憶體單元儲存一指示該單元之邏輯狀態(例如"0"或"1")的電壓。該等記憶體單元可配置於複數個列及行中，且(諸如在讀取或寫入操作期間)根據記憶體單元之獨特列及行來存取每一記憶體單元(與按照慣例在隨機存取記憶體中所進行的一樣)。本發明同樣考慮替代之記憶體陣列組態。列解碼器104較佳可操作以接收一列位址116且回應該列位址而產生一列選擇信號，該列選擇信號對應於記憶體陣列102中之記憶體單元之一選定列。同樣，行解碼器106較佳可操作以接收一行位址118且回應該行位址而產生一行選擇信號，該行選擇信號對應於記憶體陣列102中之記憶體單元之一選定行。一選定記憶體單元將駐留於記憶體陣列102中之一選定列及一選定行的交會點處。
感測放大器電路108較佳包含複數個感測放大器(未直接展示)，每一感測放大器經由行解碼器106連接至記憶體陣列102中之一對應行。或者，感測放大器電路108可包含單一感測放大器及相關切換電路(例如多工器)以將感測放大器之輸入端連接至記憶體陣列102中之該等行之選定一者(例如根據行位址)。感測放大器可操作以讀取駐留於對應於該感測放大器之行中之記憶體單元的邏輯狀態。通常，在一讀取循環期間於一給定行中選擇單一記憶體單元。以下結合圖2更詳細地描述適合用於記憶體電路100中之說明性感測放大器。
圖2為描述根據本發明之一態樣之可用於圖1中所展示之記憶體電路100中的例示性感測放大器200之示意圖。感測放大器200包括一比較器202，其具有一可為非反相(＋)輸入端之第一輸入端，該第一輸入端連接至一NMOS箝位電晶體203之汲極。NMOS裝置203之源極連接至一選定記憶體單元204，該記憶體單元包括一MTJ儲存元件206(展示為電阻器)及一連接至該MTJ儲存元件之對應存取電晶體208。可為NMOS裝置之存取電晶體208包括一閘極，其經調適以接收一控制信號WL以選擇性地存取該MTJ儲存元件206。比較器202之可為反相(－)輸入端之第二輸入端較佳在節點N2處接收一參考電壓(Vref)。可藉由(例如)使一參考電流(Iref)流過一連接在電壓供應端(例如VDD)與比較器202之在節點N2處之第二輸入端之間的已知負載電阻器(R2)來產生參考電壓Vref。第二負載電阻器(R1)較佳連接在電壓供應端VDD與比較器202之在節點N1處之第一輸入端之間。負載電阻器R1用於在節點N1處產生一電壓V1，該電壓為流經記憶體單元204中之MTJ儲存元件206之電流I1的函數。此電壓V1將代表記憶體單元204之邏輯狀態。
可藉由箝制選定記憶體單元204上之讀取電壓VCLAMP(例如約0.7伏特)來執行標凖讀取操作。經箝制之讀取電壓VCLAMP導致電流I1流經負載電阻器R1，藉此在節點N1處產生電壓V1。感測放大器200中之比較器202將電壓V1與參考電壓Vref相比較且產生一輸出信號SAOUT，該輸出信號代表記憶體單元204之邏輯狀態。
應瞭解，儘管在附圖中為易於解釋起見將記憶體電路及/或感測放大器說明為包含複數個單獨的功能塊，但此等功能塊之一或多者可彼此相結合，或與在記憶體電路及/或感測放大器外部之其他電路塊相結合。舉例而言，可將控制電路112中之某些元件與箝位電壓分佈電路114相整合。
參看圖1及圖2，在一讀取循環期間可藉由將一電壓Vclamp施加至選定記憶體單元且將流經該單元之所得電流ID A T A 與一參考電流IR E F 相比較來判定該單元之邏輯狀態。在該讀取循環期間，將電壓Vclamp設定為第一值，其在本文可被稱為讀取電壓。儘管本發明不限於任何特別電壓位凖，但讀取電壓較佳為約0.7伏特。當ID A T A 大於IR E F 時，感測放大器較佳產生一輸出信號(SA_Out)，其指示自選定記憶體單元所讀取之高邏輯狀態。同樣，當ID A T A 小於IR E F 時，感測放大器較佳產生一輸出信號(例如接地)，其指示自選定記憶體單元所讀取之低邏輯狀態。較佳(例如)藉由感測放大器自身內之鎖存器電路或藉由在感測放大器外部之鎖存器電路來鎖存感測放大器之輸出SA_Out。
較佳將參考電流IR E F 設定為低邏輯狀態與高邏輯狀態之間的中距分佈，且在一對應於可接受(亦即，運作的)記憶體單元之最低預期電阻的電流值以上。高於此參考電流之任何所量測電流將因此指示短路位元。可在記憶體電路自身內(在感測放大器內部或外部)，諸如藉由一局部參考產生器電路(例如帶隙參考等)，產生參考電流IR E F 。或者，可在記憶體電路100外部，諸如藉由一耦接至記憶體電路之外部測試系統(例如測試器)，供應該參考電流。較佳在記憶體電路100內產生該參考電流，以使得該參考電流可更精密地追蹤裝置之某些特性的變化，該等特性包括記憶體電路可能經受之過程、電壓及/或溫度(PVT)條件。
在一讀取循環期間讀取一對應於特別列/行位址之選定記憶體單元。可在外部供應(諸如藉由一測試系統)，或可在內部產生(諸如藉由包括於記憶體電路100中之測試模式或替代之控制電路)該列/行位址。當自選定記憶體單元讀取之邏輯狀態大體上符合彼單元之預測值時，判定該單元正常地運作且列/行位址遞增(或遞減)至記憶體陣列102中之下一選定記憶體單元。隨後重複該讀取操作，直至偵測到缺陷位元或直至已讀取記憶體陣列中之所有記憶體單兀。
根據本發明之一態樣，當偵測到缺陷位元時(諸如當所量測之記憶體單元電流ID A T A 大於參考電流IR E F 時)，測試器(或記憶體電路自身)較佳儲存該缺陷位元之位址且隨後使該位址遞增(或遞減)至記憶體陣列102中之下一選定記憶體單元。一旦已讀取記憶體陣列中之所有記憶體單元，便接著使用所有缺陷位元之所儲存位址來嘗試修復對應於該等位址之缺陷記憶體單元。或者，根據本發明之另一態樣，當遇到缺陷位元時，記憶體電路100中之控制電路112較佳切換至修復操作模式以立即嘗試修復對應於缺陷位元之記憶體單元。在此情況下，不需要儲存缺陷位元之位址。一旦已修復缺陷位元，或一旦已判定該位元不能修復，便使該位址遞增(或遞減)至記憶體陣列102中之下一選定記憶體單元。重複此過程，直至已讀取該陣列中之所有記憶體單元。
在以上情形之任一者中(例如，儲存對應於所有缺陷位元之位址以用於隨後修復，或在每次偵測到缺陷位元時實施中間修復)，在修復模式中，使施加至記憶體陣列102中之選定記憶體單元的電壓Vclamp自讀取電壓升高至一第二值，其在本文可被稱為負荷測試電壓或老化測試電壓(burn－in voltage)。負荷測試電壓較佳實質上大於讀取電壓。對於一說明性180奈米積體電路製程，讀取電壓為約0.7伏特，且在實際MTJ儲存元件上之電壓將約比此電壓低一個臨限電壓(例如小於約0.3伏特)。儘管本發明不限於讀取或負荷測試電壓之任何特別電壓位凖，但在此情況下負荷測試電壓位凖可為(例如)約1.4伏特。
較佳將負荷測試電壓作為具設定持續時間(亦即脈衝寬度)之脈衝施加至缺陷記憶體單元。本發明亦考慮在一給定負荷測試循環期間所施加之負荷測試電壓可包含一系列脈衝，而非單一脈衝。僅舉例而言，儘管本發明不限於負荷測試電壓之任何特別持續時間，但對於約40奈秒(ns)之讀取循環，可施加負荷測試電壓至缺陷記憶體單元歷時約25 ns。事實上，修復缺陷位元之機制可歸因於脈衝持續時間與所施加之負荷測試電壓之上升時間及/或下降時間的組合。因此，具有實質上快速上升時間及/或下降時間(例如小於幾奈秒)之負荷測試電壓脈衝係較佳。
應瞭解，為了修復缺陷位元，可能需要一個以上之負荷測試循環(亦即，負荷測試電壓之施加)。在每一負荷測試循環之後，較佳使施加至選定記憶體單元之電壓減少回至標凖讀取電壓且再次讀取該單元以判定短路是否仍然存在。若仍發現該位元為缺陷位元，則較佳將另一負荷測試循環施加至該記憶體單元且重複讀取過程。可(例如)藉由駐留於記憶體電路自身中或記憶體電路之外(例如測試器中)的計數器或替代之計數電路(counting circuitry)來追蹤施加至每一缺陷記憶體單元之負荷測試循環的數目。舉例而言，可將一計數器(未直接展示)包括於記憶體電路100中之控制電路112中。可將該計數器與一設定最大值(例如5)相比較，該設定最大值用於限制對記憶體電路中之給定缺陷位元執行之負荷測試循環的數目。若無限制施加至缺陷記憶體單元之負荷測試循環之數目的機制，則測試程式(例如，在測試系統上實施或作為測試模式在記憶體電路中運作之程式)在嘗試修復一不能被修復之缺陷單元時可能發生故障。一旦達到負荷測試循環之數目的設定最大值，便可指示記憶體電路內之控制電路(或替代地測試系統)將位址遞增至下一選定記憶體單元及/或缺陷位元。
經修復之位元及/或經判定為正常運作之位元(例如在可接受之操作範圍內)在被負荷測試電壓施加負荷測試之後傾向於失效。因為在記憶體電路100中僅缺陷位元起始修復操作模式，所以本發明有益地確保運作之位元(例如正常位元及/或先前經修復之位元)將受到保護以免接收到負荷測試電壓。此為本發明之一重要態樣，其可有益地用來降低獲得商業上可行之製程所需要之良率臨限值。
僅舉例而言(且不失一般性)，圖3A為描述根據本發明之一實施例之用於修復記憶體電路中之一或多個短路位元之說明性方法300的邏輯流程圖。該方法較佳開始於一初始化步驟302。在初始化期間，較佳將參考電流(IextRef)設定為大體上等於一運作之記憶體單元的電流，該記憶體單元具有在PVT條件的變化上所預期之最低電阻。以此方式，具有大於參考電流之所量測電流的選定記憶體單元將指示短路位元。如自該圖顯而易見，儘管如先前所陳述可替代地在內部產生參考電流，但亦可在受測試(例如藉由測試系統)之記憶體電路外部供應參考電流。在初始化步驟302期間，較佳將控制信號TMREP設定為一啟用對施加至選定記憶體單元之讀取電壓之選擇的位凖(例如邏輯低)。一旦已完成初始化，便在步驟304處設定較佳包括列位址及行位址的位址以讀取選定記憶體單元。
在讀取對應於在步驟304處所設定之位址的選定記憶體單元之前，首先需要判定是否已讀取記憶體電路中之所有位元。在步驟306處進行此判定。然而應瞭解，如對熟習此項技術者為顯而易見的，可貫穿方法300在許多其他點處執行判定是否已讀取記憶體電路中之所有位元的步驟。舉例而言，可於在步驟304處設定位址之前執行步驟306。當已讀取所有位元時，方法300較佳在步驟308處結束。當尚未讀取所有位元時，過程流程較佳繼續至步驟310，在該步驟中使用讀取電壓(Read A)執行對選定記憶體單元之標凖讀取操作。藉由執行讀取操作，在選定記憶體單元中之對應儲存元件上施加箝位電壓Vclamp(其在此情況下為讀取電壓)。
步驟310處之讀取操作的結果(例如來自感測放大器之SA_Out信號)較佳用於控制過程流程繼續讀取記憶體電路中之下一選定位元(例如當讀取"0"時)或起始修復模式，其中在嘗試修復缺陷位元時施加一或多個負荷測試循環(例如當讀取"1"時)。在步驟312處執行此判定。僅舉例而言，當在步驟312處判定正被讀取之位元在正常操作範圍內運作(亦即無缺陷)時，過程流程繼續至步驟304，在該步驟中將位址設定為下一選定記憶體單元。當偵測到缺陷位元時，將過程流程指引至步驟314，在該步驟中起始對缺陷位元之修復。
在步驟314處開始，將控制信號TMREP設定為邏輯高位凖，藉此啟用記憶體電路100(圖1)中之控制電路112使箝位電壓Vclamp自讀取電壓位凖升高至負荷測試電壓位凖。在升高箝位電壓之後，使用負荷測試電壓(Read B)於步驟316對缺陷位元執行標凖讀取操作。如先前所解釋，藉由執行讀取操作，將箝位電壓Vclamp(其在修復模式中為負荷測試電壓)施加至選定記憶體單元中之對應儲存元件。將較高負荷測試電壓施加至該記憶體單元歷時標凖讀取脈衝之持續時間。應瞭解，雖然使用標凖讀取時序可提供較不複雜之方法，但亦可經由經修改之讀取時序(例如比標凖讀取循環短或長)施加負荷測試電壓。所施加之負荷測試電壓之持續時間甚至可視修復給定缺陷位元所需之負荷測試循環的數目而定變化(例如增加或減少)。在使用較高負荷測試電壓執行讀取之後，於步驟318再次將控制信號TMREP設定為低位凖，藉此將箝位電壓降回至讀取電壓。隨後將過程流程指引至步驟310，在該步驟中以較低讀取電壓(Read A)執行標凖讀取。
如先前所陳述，視情況使用計數器來追蹤對每一缺陷位元執行之負荷測試循環的數目。在步驟320處，可檢查此計數器且將其與設定最大值相比較以限制對給定缺陷位元執行之負荷測試循環的數目。在步驟320處，當達到設定最大值時，將過程流程指引至步驟304，在該步驟中將位址設定為下一選定位元。當尚未達到設定最大值時，則較佳遞增該計數器且對缺陷位元執行開始於步驟314的另一負荷測試循環。過程流程隨後以先前所描述之方式繼續。
圖3B為描述根據本發明之另一實施例之用於修復記憶體電路中之一或多個短路位元之例示性方法350的邏輯流程圖。方法350基本上為圖3A中所展示之方法300的修改版本。不同於如圖3A之方法300在偵測時起始對每一短路位元之中間位元修復過程，方法350較佳在起始位元修復過程以嘗試修復任何短路位元之前首先儲存所有缺陷位元之位址。
如方法300(圖3A)一樣，方法350較佳開始於一初始化步驟302，在該步驟中將參考電流IextRef設定為大體上等於一運作之記憶體單元之電流，該記憶體單元具有在PVT條件之變化上所預期之最低電阻。此外，較佳將控制信號TMREP設定為一啟用對施加至選定記憶體單元之讀取電壓之選擇的位凖(例如邏輯低)。接著，較佳在步驟304處設定該位址(例如由記憶體電路自身產生或外部供應之位址)以讀取一選定記憶體單元。方法350在步驟306處執行檢查以判定是否已讀取所有位元。若尚未讀取所有位元，則使用讀取電壓(Read A)在步驟310處執行標凖讀取。視自選定記憶體單元所讀取之邏輯狀態而定，若在步驟312處判定該位元運作(例如邏輯"0")，則過程流程繼續至步驟304，在該步驟中為記憶體電路中之下一選定記憶體單元設定新位址。若發現該位元短路(例如邏輯"1")，則在步驟352儲存該缺陷位元之位址，諸如儲存在包括於記憶體電路自身中或記憶體電路之外的記憶體中。隨後過程流程繼續至步驟304，在該步驟中設定新位址以讀取下一選定記憶體單元。
一旦已讀取記憶體電路中之所有位元，過程流程便繼續至步驟354，在該步驟中方法350較佳檢查以查看是否已儲存任何缺陷位元位址。若未儲存，方法350在步驟308處結束。若已儲存一或多個缺陷位元，則過程流程在步驟356處繼續，在該步驟中起始位元修復過程。在步驟356中，自記憶體載入缺陷位元位址，藉此在記憶體電路中選擇第一短路位元。隨後在步驟314處將控制信號TMREP設定為一啟用對施加至缺陷記憶體單元之負荷測試電壓之選擇的位凖(例如邏輯高)。隨後使用負荷測試電壓(Read B)在步驟316處對短路位元執行標凖讀取。在步驟318處將控制信號TMREP設定為一啟用對施加至選定記憶體單元之讀取電壓之選擇的位凖(例如邏輯低)。隨後使用讀取電壓(Read A)在步驟358處執行標凖讀取。
在步驟360處評估來自步驟358之讀取操作的結果以便判定是否已修復短路位元。若判定缺陷位元在運作(例如讀取邏輯"0")，則過程流程在步驟362處繼續，在該步驟中方法350評估是否已對對應於所儲存之缺陷位元位址之所有缺陷記憶體單元執行修復過程。在修復所有缺陷位元之後，或已對所有缺陷位元進行修復嘗試之後，方法350在步驟364處結束。若尚未對所有缺陷位元執行修復過程，則過程流程在步驟356處繼續，在該步驟中載入下一缺陷位元位址。若在步驟360處判定缺陷位元仍短路(例如讀取邏輯"1")，則過程流程在步驟314處繼續，在該步驟中於嘗試修復缺陷位元中執行另一負荷測試循環。
如在圖3A中所描述之方法300中一樣，方法350較佳利用計數器(或替代之計數電路)來追蹤對每一缺陷位元之執行之負荷測試循環的數目。可檢查此計數器且將其與設定最大值相比較以便限制對給定缺陷位元執行之負荷測試循環的數目。舉例而言，一旦在步驟360處已評估缺陷位元，若仍發現該位元短路，則視情況在步驟366評估負荷測試循環計數器。當達到設定最大值時，過程流程在步驟362處繼續，在該步驟中進行關於是否已至少對所有缺陷位元嘗試修復的評估。當尚未達到設定最大值時，則較佳遞增該計數器且對缺陷位元執行開始於步驟314的另一負荷測試循環。隨後過程流程以以上所描述之方式繼續。
圖4為說明根據本發明之實施例的可用於圖1中所展示之記憶體電路100中之控制電路112的例示性啟用電路400。啟用電路400可用於產生一修復模式選擇信號BB，該信號用於視來自感測放大器之輸出信號SA_Out而定及/或回應可能供應至記憶體電路之其他控制信號而控制記憶體電路100(見圖1)中之箝位電壓分佈電路114在讀取電壓與負荷測試電壓之間選擇性地切換箝位電壓Vclamp。
如自該圖而顯而易見的，較佳將感測放大器之輸出SA_Out儲存於鎖存器電路402或替代之儲存電路中。將來自感測放大器之經鎖存輸出信號供應至邏輯及閘404之第一輸入端(A)。及閘404之第二輸入端(B)經調適以接收控制信號TMREP。由及閘404產生之輸出信號bBB較佳由反相器406或替代之反相電路予以反相，以產生修復模式選擇信號BB。應瞭解，本發明不限於所展示之特定啟用電路配置。
當控制信號TMREP為低位凖時，修復模式選擇信號BB將為非作用中(例如邏輯"1")。當TMREP為高位凖時，修復模式選擇信號BB之啟動將視自選定記憶體單元讀取之邏輯狀態(如由感測放大器之輸出SA_Out所代表)而定。舉例而言，當SA_Out為低位凖時，修復模式選擇信號BB將為非作用中，藉此將箝位電壓Vclamp設定為讀取電壓。當SA_Out為高位凖時，將啟動信號BB，藉此將箝位電壓Vclamp設定為負荷測試電壓。
圖5為根據本發明之實施例之可用於圖1中所展示之記憶體電路100中之箝位電壓分佈電路114中的例示性箝位電壓選擇電路500的示意圖。箝位電壓選擇電路500較佳包括選擇電路501，其可操作以至少接收讀取電壓(Clamp Read)及負荷測試電壓(Clamp Burn)作為輸入且產生箝位電壓信號Vclamp。按照修復模式選擇信號BB，Vclamp將採用輸入電壓、讀取電壓或負荷測試電壓中之一者的位凖。
選擇電路501較佳包含至少一第一傳遞閘(xfer)502及一第二傳遞閘504。第一傳遞閘502之第一端子經調適以接收讀取電壓，且第二傳遞閘504之第一端子經調適以接收負荷測試電壓。第一傳遞閘502及第二傳遞閘504之第二端子彼此相連接且在節點N1形成輸出以產生箝位電壓Vclamp。第一傳遞閘502之控制輸入端經調適以接收控制信號bBB，該控制信號為修復模式選擇信號BB之邏輯補數。第二傳遞閘504之控制輸入端經調適以接收修復模式選擇信號BB。當修復模式選擇信號BB為高位凖且因此信號bBB為低位凖時，第一傳遞閘502將接通且第二傳遞閘504將斷開，藉此將箝位電壓Vclamp設定為讀取電壓。當修復模式選擇信號BB為低位凖且信號bBB為高位凖時，傳遞閘502將斷開且傳遞閘504將接通，藉此將Vclamp設定為負荷測試電壓。
儘管將箝位電壓選擇電路500描述為產生一被設定為兩個可能之電壓位凖(亦即讀取電壓及負荷測試電壓)之一者的箝位電壓，但本發明不限於僅在兩個電壓之間選擇。舉例而言，根據本發明之另一實施例，箝位電壓選擇電路500可操作以按照提供給該電路之兩個或兩個以上控制信號，將箝位電壓Vclamp設定為三個或三個以上電壓位凖之一者。例如在採用多個負荷測試電壓位凖來修復記憶體電路中之短路位元時，此可為有益的。
本發明之記憶體電路之至少一部分可實施於積體電路中。在形成積體電路時，通常在一半導體晶圓之表面上的重複圖案中製造複數個相同晶粒。每一晶粒包括本文所描述之裝置，且可包括其他結構及/或電路。自晶圓切割或分割個別晶粒，隨後將其封裝為積體電路。熟習此項技術者應瞭解如何分割晶圓及封裝晶粒以生產積體電路。認為如此製造之積體電路為本發明之部分。
儘管本文已參看隨附圖式描述本發明之說明性實施例，但應瞭解，本發明不限於彼等精確實施例，且在不背離隨附申請專利範圍之範疇的情況下可由熟習此項技術者在其中進行各種其他改變及修改。
100．．．1記憶體電路
102．．．記憶體陣列
104．．．列解碼器
106．．．行解碼器
108．．．感測放大器(SA)電路
110．．．介面電路
112．．．控制電路
114．．．箝位電壓分佈電路
116．．．列位址
118．．．行位址
200．．．感測放大器
202．．．比較器
203．．．NMOS箝位電晶體/NMOS裝置
204．．．記憶體單元
206．．．MTJ儲存元件
208．．．存取電晶體
400．．．啟用電路
402．．．鎖存器電路
404．．．邏輯及閘/及閘
406．．．反相器
500．．．箝位電壓選擇電路
501．．．選擇電路
502．．．第一傳遞閘/xfer/傳遞閘
504．．．第二傳遞閘/傳遞閘
A．．．第一輸入端
bBB．．．輸出信號/控制信號/信號
BB．．．修復模式選擇信號/啟動信號
B．．．第二輸入端
I1．．．電流
ID A T A ．．．電流
IextRef．．．參考電流
IR E F ．．．參考電流
MTJ．．．磁穿隧接面
N1．．．節點
N2．．．節點
R1．．．負載電阻器
R2．．．負載電阻器
SA_Out．．．輸出信號/輸出
SAOUT．．．輸出信號/輸出
TMREP．．．控制信號
V1．．．電壓
VCLAMP．．．讀取電壓/箝位電壓
Vclamp．．．讀取電壓/箝位電壓
VDD．．．電壓供應端
Vref．．．參考電壓
WL．．．控制信號
XFER．．．第一傳遞閘
圖1為說明根據本發明之一實施例所形成之記憶體電路之至少一部分的方塊圖。
圖2為說明根據本發明之一實施例之可用於圖1之記憶體電路中的例示性感測放大器的示意圖。
圖3A為描述根據本發明之一態樣之用於修復短路之位元之例示性方法的邏輯流程圖。
圖3B為描述根據本發明之另一態樣之用於修復短路之位元之例示性方法的邏輯流程圖。
圖4為說明根據本發明之一實施例之用於至少臨時儲存在圖1之記憶體電路中之感測放大器之狀態的例示性鎖存器電路的示意圖。
圖5為說明根據本發明之一實施例之可用於圖1之記憶體電路中的例示性箝位電壓(clamp voltage)分佈電路的示意圖。
100．．．記憶體電路
102．．．記憶體陣列
104．．．列解碼器
106．．．行解碼器
108．．．感測放大器(SA)電路
110．．．介面電路
112．．．控制電路
114．．．箝位電壓分佈電路
116．．．列位址
118．．．行位址
bBB．．．輸出信號/控制信號/信號
BB．．．修復模式選擇信號/啟動信號
SA_Out．．．輸出信號/輸出
TMREP．．．控制信號
Vclamp．．．讀取電壓/箝位電壓

Claims (19)

  1. 一種用於修復一記憶體電路中之一或多個短路記憶體單元的設備，該設備包含：控制電路，該控制電路可在至少一第一模式及一第二模式之一者中操作，其中在該第一模式中，該控制電路可操作以將一第一信號施加至該記憶體電路中之一選定記憶體單元，以便讀取該選定記憶體單元之一邏輯狀態並判定該選定記憶體單元是否短路，其中在該第二模式中，一選定記憶體單元已被判定為短路時，該控制電路可操作以將一第二信號施加至該選定記憶體單元，以便起始對該選定記憶體單元之一修復，該第二信號在量值上比該第一信號大。
  2. 如請求項1之設備，其中該控制電路可在該第一模式中操作以讀取該記憶體電路中之所有記憶體單元。
  3. 如請求項1之設備，其中該控制電路可在該第二模式中操作以起始對該記憶體電路中之所有短路記憶體單元之一修復。
  4. 如請求項1之設備，其中該控制電路可操作以儲存至少一位址，該至少一位址對應於該記憶體電路中已判定為短路之至少一各別記憶體單元。
  5. 如請求項1之設備，其中在於該第二模式中起始對該選定記憶體單元之該修復之後，該控制電路可在該第一模式中操作以將該第一信號施加至該選定記憶體單元以判定是否已修復該選定記憶體單元。
  6. 如請求項1之設備，其中該控制電路可操作以藉由對該選定記憶體單元執行一或多個連續修復循環來起始對被判定為短路之該選定記憶體單元之該修復，其中在每一修復循環中，該控制電路可在該第二模式中操作以將該第二信號施加至該選定記憶體單元，且可在該第一模式中操作以將該第一信號施加至該選定記憶體單元以讀取該選定記憶體單元之該邏輯狀態，自該選定記憶體單元讀取之該邏輯狀態係用於進行一關於該選定記憶體單元是否短路之判定。
  7. 如請求項6之設備，其中該控制電路可操作以執行該一或多個修復循環直至判定已修復該選定記憶體單元。
  8. 如請求項6之設備，其中該控制電路可操作以執行該一或多個修復循環直至對於該選定記憶體單元已達到一設定修復循環次數。
  9. 如請求項1之設備，其中該第一信號包含一讀取電壓，且該第二信號包含一負荷測試電壓。
  10. 如請求項1之設備，其進一步包含一可操作以產生該第一信號及該第二信號之參考產生器。
  11. 如請求項1之設備，其中該第一信號經設定為一值，該值代表該記憶體電路中一運作之記憶體單元之一最低預期電阻。
  12. 如請求項1之設備，其進一步包含一電壓箝位分佈電路，該電壓箝位分佈電路包括一第一輸入端，其經調適以接收該第一信號；及至少一第二輸入端，其經調適以 接收該第二信號，該電壓箝位分佈電路可操作以按照提供給該電壓箝位分佈電路之至少一控制信號，將該第一信號及該第二信號之一者選擇性地施加至該選定記憶體單元。
  13. 如請求項1之設備，其進一步包含連接至該控制電路用於儲存一或多個位址之記憶體，該一或多個位址對應於已判定為短路之一或多個各別記憶體單元。
  14. 如請求項1之設備，其中該控制電路包括一啟用電路，該啟用電路包含：一鎖存器電路，該鎖存器電路包括：一輸入端，其經調適以接收一代表該選定記憶體單元之該邏輯狀態的信號；及一輸出端，其用於產生一代表該選定記憶體單元之該邏輯狀態之經鎖存信號；及一邏輯及閘，該邏輯及閘包括：一第一輸入端，其連接至該鎖存器電路之該輸出端；一第二輸入端，其經調適以接收一第一控制信號；及一輸出端，其用於產生一用於選擇該控制電路之至少該第一模式及該第二模式之一者的第二控制信號；其中當該第一控制信號為一第一邏輯位準時，該控制電路可在該第一模式中操作，且當該第一控制信號為一第二邏輯位準時，該控制電路按照該選定記憶體單元之該邏輯狀態而選擇性地在至少該第一模式及該第二模式之一者中操作。
  15. 一種用於修復一記憶體電路中之一或多個短路記憶體單 元的方法，該方法包含以下步驟：將一待施加至該記憶體電路中之一選定記憶體單元的信號設定為一第一值；將一當前位址設定為一值，該值對應於該記憶體電路中之一當前選定之記憶體單元；用為該第一值之該信號來讀取該當前選定之記憶體單元之一邏輯狀態，且判定該當前選定之記憶體單元是否短路；當判定該當前選定之記憶體單元為短路時，起始對該當前選定之記憶體單元之一修復，且重複該讀取該當前選定之記憶體單元之該邏輯狀態的步驟及該判定該選定記憶體單元是否短路的步驟；及當判定該當前選定之記憶體單元不短路時，將該當前位址設定為一對應於一先前尚未讀取之新的當前選定之記憶體單元的值，且重複該讀取該當前選定之記憶體單元之該邏輯狀態的步驟及該判定該選定記憶體單元是否短路的步驟，其中該起始對該短路之該當前選定之記憶體單元之一修復的步驟包含以下步驟：(i)將待施加至該選定記憶體單元之該信號設定為一第二值，該第二值大於該第一值；(ii)將為該第二值之該信號施加至該當前選定之記憶體單元，以起始對該當前選定之記憶體單元之修復；(iii)將待施加至該選定記憶體單元之該信號設定為該 第一值；(iv)用為該第一值之該信號來讀取該當前選定之記憶體單元之邏輯狀態，以判定該當前選定之記憶體單元是否短路；及重複步驟(i)至(iv)直至判定該當前選定之記憶體單元不短路。
  16. 一種用於修復一記憶體電路中之一或多個短路記憶體單元的方法，該方法包含以下步驟：將一待施加至該記憶體電路中之一選定記憶體單元的信號設定為一第一值；將一當前位址設定為一值，該值對應於該記憶體電路中之一當前選定之記憶體單元；用為該第一值之該信號來讀取該當前選定之記憶體單元之一邏輯狀態，且判定該當前選定之記憶體單元是否短路；當判定該當前選定之記憶體單元為短路時，起始對該選定記憶體單元之一修復，且重複該讀取該當前選定之記憶體單元之該邏輯狀態的步驟及該判定該選定記憶體單元是否短路的步驟；及當判定該當前選定之記憶體單元不短路時，將該當前位址設定為一對應於一先前尚未讀取之新的當前選定之記憶體單元的值，且重複該讀取該當前選定之記憶體單元之該邏輯狀態的步驟及該判定該選定記憶體單元是否短路的步驟； 初始化一修復循環計數器之一值；在執行該起始對短路之該當前選定之記憶體單元之一修復的步驟之後，遞增或遞減該修復循環計數器之該值；當該修復循環計數器之該值已達到一對應於對一給定之選定記憶體單元執行之一修復循環次數限制的值時，將該當前位址設定為一對應於一先前尚未讀取之新的當前選定之記憶體單元之值，且重複該讀取該當前選定之記憶體單元之該邏輯狀態的步驟及該判定該選定記憶體單元是否短路的步驟；及當該修復循環計數器之該值尚未達到對應於對一給定之選定記憶體單元執行之該修復循環次數限制的該值時，重複該起始對該短路記憶體單元之一修復的步驟、該讀取該當前選定之記憶體單元之該邏輯狀態的步驟及該判定該選定記憶體單元是否短路的步驟。
  17. 一種用於修復一記憶體電路中之一或多個短路記憶體單元的方法，該方法包含以下步驟：將一待施加至該記憶體電路中之一選定記憶體單元的信號設定為一第一值；將一當前位址設定為一值，該值對應於該記憶體電路中之一當前選定之記憶體單元；用為該第一值之該信號來讀取該當前選定之記憶體單元之一邏輯狀態，且判定該當前選定之記憶體單元是否短路； 當判定該當前選定之記憶體單元為短路時，起始對該選定記憶體單元之一修復，且重複該讀取該當前選定之記憶體單元之該邏輯狀態的步驟及該判定該選定記憶體單元是否短路的步驟；及當判定該當前選定之記憶體單元不短路時，將該當前位址設定為一對應於一先前尚未讀取之新的當前選定之記憶體單元的值，且重複該讀取該當前選定之記憶體單元之該邏輯狀態的步驟及該判定該選定記憶體單元是否短路的步驟；其中該起始對短路之該當前選定之記憶體單元之修復之步驟包含：用為一第二值之該信號來讀取該當前選定之記憶體單元之該邏輯狀態之步驟；及判定該當前選定之記憶體單元是否短路之步驟。
  18. 一種用於修復一記憶體電路中之一或多個短路記憶體單元的方法，該方法包含以下步驟：將一待施加至該記憶體電路中之一選定記憶體單元的信號設定為一第一值；將一當前位址設定為一值，該值對應於該記憶體電路中之一當前選定之記憶體單元；用為該第一值之該信號來讀取該當前選定之記憶體單元之一邏輯狀態，且判定該當前選定之記憶體單元是否短路；當判定該當前選定之記憶體單元短路時，儲存對應於短路之該當前選定之記憶體單元之該當前位址； 將該當前位址設定為一對應於一先前尚未讀取之新的當前選定之記憶體單元之值，且重複該讀取該當前選定之記憶體單元之該邏輯狀態的步驟及該判定該當前選定記憶體單元是否短路的步驟；當至少一個對應於短路之當前選定之記憶體單元之位址已儲存時，起始對短路之當前選定之記憶體單元之修復，其中該起始對短路之該當前選定之記憶體單元之修復的步驟包含：(i)將該當前位址設定為一已儲存之位址，該位址對應於該記憶體電路中之短路之當前選定之記憶體單元；(ii)將待施加至該當前選定之記憶體單元之該信號設定為一第二值，該第二值大於該第一值；(iii)將為該第二值之該信號施加至該當前選定之記憶體單元，以起始對該當前選定記憶體單元之修復；(iv)將待施加至該選定記憶體單元之該信號設定為該第一值；(v)用為該第一值之該信號來讀取該當前選定之記憶體單元之邏輯狀態，以判定該當前選定之記憶體單元是否短路；及重複步驟(ii)至(v)直至判定該當前選定之記憶體單元不短路。
  19. 一種積體電路，其包括用於修復一記憶體電路中之一或多個短路記憶體單元的至少一設備，該至少一設備包 含：控制電路，該控制電路可在至少一第一模式及一第二模式之一者中操作，其中在該第一模式中，該控制電路可操作以將一第一信號施加至該記憶體電路中之一選定記憶體單元，以便讀取該選定記憶體單元之一邏輯狀態並判定該選定記憶體單元是否短路，其中在該第二模式中，該控制電路可操作以將一第二信號施加至一已判定為短路之選定記憶體單元，以便起始對該選定記憶體單元之一修復，該第二信號在量值上比該第一信號大。
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