CN101004954B - 用于提高存储电路成品率的方法和设备 - Google Patents

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Abstract

提供了一种用于修复存储电路中的一个或多个短路的存储单元的设备，所述设备包括控制电路。该控制电路在至少第一模式和第二模式之一的模式下操作。在第一模式下，控制电路操作用于向存储电路中的选择的存储单元施加第一信号，以便读取选择的存储单元的逻辑状态并且确定所述选择的存储单元是否是短路的。在第二模式下，控制电路操作用于向已经确定是短路的选择的存储单元施加第二信号，以便发起选择的存储单元的修复，第二信号在幅度上大于第一信号。

Description

用于提高存储电路成品率的方法和设备
技术领域
本发明一般地涉及存储器件，并且更具体地，涉及用于提高存储器件成品率的技术。
背景技术
磁性随机存取存储器(MRAM)，特别是将磁隧道结(MTJ)器件的阵列用作存储单元的MRAM在多种电路和应用中广泛使用。随着存储密度需求的持续增加，设计满足这种需求的MRAM电路架构变得更具挑战性。另外，伴随着更大的存储密度，将出现一种更高的可能性，即一个或多个存储单元(即，位元(bit))将是有缺陷的(例如，短路的)。因此，尽管期望实现工作器件百分之百的成品率，但这种成品率在高密度存储器件中一般是无法在合理的成本内获得的。
常规地，MRAM经常被设计带有一定量的内置冗余性，从而有缺陷的存储单元在最终测试时可被识别、重新寻址以及基本由驻留于器件的冗余区域中的存储单元代替。尽管该方法在提高成品率方面具有某些成效，但为了在MRAM器件中包含这种冗余而所需的附加芯片区域是以器件中明显更低的存储密度为代价的并因此是不期望的。此外，由于MRAM不断增加的存储容量，缺陷的数目正在变大以致冗余方法不再是可行的解决方案。
因此，对能够提供存储电路的增强的成品率的技术存在需求，该存储电路不受常规存储架构和方法所呈现的一个或多个问题的困扰。
发明内容
本发明通过提供利用基于隧穿的存储单元(例如，MTJ器件、自旋阀(spin valve)等)提高存储器件中的成品率的一种改进技术来满足上述的需求。在本发明的说明性实施方式中，这可通过以下完成：仅将基本上大于存储电路的读取电压的应力电压施加到被确定为短路的存储单元，从而发起短路的存储单元的修复，同时保护存储电路中的非短路单元或先前修复的单元避免接收应力电压。通过这种方式，本发明在没有显著地增加器件的所需芯片区域的情况下，可有利地提高工作的存储器件的成品率。
根据本发明的一个方面，一种用于修复存储电路中的一个或多个短路的存储单元的设备包括控制电路。控制电路操作于至少第一模式和第二模式之一的模式下。在第一模式下，控制电路操作用于向存储电路中的选择的存储单元施加第一信号以便读取选择的存储单元的逻辑状态，以及操作用于确定选择的存储单元是否是短路的。在第二模式下，控制电路操作用于向已经确定是短路的选择的存储单元施加第二信号以便发起选择的存储单元的修复，第二信号在幅度上大于第一信号。用于修复存储电路中的一个或多个存储单元的至少一个设备可以在一个或多个集成电路器件中实施。
根据本发明的另一方面，一种用于修复存储电路中的一个或多个短路的存储单元的方法包括以下步骤：将待施加到存储电路中的选择的存储单元的信号设置成第一值；将当前地址设置成与存储电路中当前选择的存储单元相对应的值；利用处于第一值的信号读取当前选择的存储单元的逻辑状态，并且确定当前选择的存储单元是否是短路的；当确定当前选择的存储单元是短路的时，发起短路的存储单元的修复，并且重复下面的步骤，即读取当前选择的存储单元的逻辑状态，并且确定选择的存储单元是否是短路的；以及当确定当前选择的存储单元不是短路的时，将当前地址设置成与先前没有被读取的新的当前选择的存储单元相对应的值，并且重复下面的步骤，即读取当前选择的存储单元的逻辑状态并且确定选择的存储单元是否是短路的。
根据本发明的第三方面，一种用于修复存储电路中的一个或多个短路的存储单元的方法包括以下步骤：将待施加到存储电路中的选择的存储单元的信号设置成第一值；将当前地址设置成与存储电路中当前选择的存储单元相对应的值；利用处于第一值的信号读取当前选择的存储单元的逻辑状态，并且确定当前选择的存储单元是否是短路的；当确定当前选择的存储单元是短路的时，存储对应于短路的存储单元的当前地址；将当前的地址设置成与先前没有被读取的新的当前选择的存储单元相对应的值，并且重复下面的步骤，即读取当前选择的存储单元的逻辑状态并且确定选择的存储单元是否是短路的；以及当与短路的存储单元相对应的至少一个值已经被存储时，发起短路的存储单元的修复。
通过下面的结合附图来阅读的本发明的说明性实施方式的详细描述，本发明的这些和其他特征和优势将变得明显。
附图说明
图1是示出根据本发明的一个实施方式形成的存储电路的至少一部分的框图。
图2是根据本发明的一个实施方式的示出的可在图1的存储电路中采用的示例性读出放大器的示意图。
图3A是示出根据本发明的一个方面的描述用于修复短路位元的示例性方法的逻辑流程图。
图3B是示出根据本发明的另一方面的描述用于修复短路位元的示例性方法的逻辑流程图。
图4是示出根据本发明的一个实施方式的示出用于至少临时性地将读出放大器的状态存储在图1存储电路中的示例性锁存电路的示意图。
图5是示出根据本发明的一个实施方式的示出用于在图1的存储电路中使用的示例性箝位电压分布电路的示意图。
具体实施方式
这里将在示意性的MRAM架构和可以与其一起采用的相关电路(例如，读出放大器)的环境下描述本发明。然而，应当理解本发明不限于所示的特定电路设置。相反，本发明更为普遍地可应用于以下技术，即用于在不显著增加存储电路所需的芯片区域的情况下采用基于隧道的存储单元(例如，MTJ器件、自旋阀等)有利地提高存储电路的成品率的技术。尽管这里可以结合对MRAM的特定参考对本发明进行描述，但本发明的技术可类似地应用到可选存储架构，包括但不限于相变存储器(PCM)或利用具有与其关联的可编程阻抗的存储单元(例如，巨磁阻(GMR)单元)的其他存储架构。此外，尽管本发明的方法旨在排除对存储器件中冗余区域的需要，或至少充分地减小所需冗余区域的量，但本发明的技术可类似地应用在包括冗余区域的存储器件中，特别是其中冗余区域对于缺陷位元的数目来说太小的器件中。
尽管在这里特别参照了可使用互补金属氧化物半导体(CMOS)制造过程形成的n沟道金属氧化物半导体(NMOS)场效应管(FET)器件和P沟道金属氧化物半导体(PMOS)FET器件，来描述本发明的实施，但是将理解到，本发明不限于这种晶体管和/或这种制造过程，并且可以类似地采用例如双极结晶体管(BJT)等的其他适当的器件和/或制造过程，这对于本领域技术人员来说将变得明显。
在附图中，贯穿多个视图，相同的参考编号指示相同或相应的元件。
在存储电路中检测到的多个故障由短路的位元所导致。在采用基于隧道的存储单元(例如，MTJ器件)的存储电路的情况下，每个存储单元通常包括由极薄的(例如，大约几个原子厚)非磁性隔离物或隧穿势垒隔开的两个磁性层。在这种基于隧穿的存储单元中，两个磁性层之间的短路经常在存储器件的制造期间发生。根据本发明的一个方面，应力电压(stressing voltage)优选地施加到也还被称作位元的短路的存储单元，以便修复该单元。然而，应力电压可以破坏非短路的单元或先前已经被修复的单元。因此，在本发明示例性的实施方式中，本发明提供一种方法，用于仅修复短路的存储单元而同时保护存储电路中非短路的单元或先前修复的单元避免接收应力电压。通过这种方式，工作的存储电路的成品率得到充分地改进。
图1是示出其中实施本发明的技术的示例性存储电路100的至少一部分的框图。存储电路100优选地包括存储阵列102、行解码器104、列解码器106、读出放大器(SA)电路108和接口电路110。可用于与外部电路和/或系统(例如，测试器)进行接口连接的接口电路110可以包括控制电路112和箝位电压分布电路114，下文将对其进一步详细描述。
存储阵列102优选地包括多个存储单元(未直接示出)，每个存储单元存储指示单元的逻辑状态(例如，“0”或“1”)的电压。可将存储单元设置在多个行和列中，如在随机存取存储器中常规执行的那样，根据其唯一的行和列，在例如读取或写入操作期间访问每个存储单元。本发明类似地考虑了可选的存储器阵列配置。行解码器104优选地操作用于接收行地址116，以及用于响应于与存储阵列102中存储单元的选择的行对应的该行地址而生成行选择信号。类似地，列解码器106优选地操作用于接收列地址118，以及用于响应于与存储阵列102中存储单元的选择的列对应的该列地址而生成列选择信号。选择的存储单元将驻留在存储阵列102中选择的行和选择的列的交叉点处。
读出放大器电路108优选地包括多个读出放大器(未直接示出)，每个读出放大器经由列解码器106连接到存储阵列102中的对应列。可选地，读出放大器电路108可以包括单个读出放大器和相关的切换电路(例如，多路转接器)，所述切换电路用于将读出放大器的输入电连接到存储阵列102中选择的一个列(例如，根据列地址)。读出放大器操作用于读取驻留在与其对应的列中的存储单元的逻辑状态。一般地，在读取周期期间，在给定的列中选择单个存储单元。下面将结合图2进一步详细描述适合在存储电路100中使用的示例性读出放大器。
图2是根据本发明的一个方面的示出可在图1中所示的存储电路100中采用的示例性读出放大器200的示意图。读出放大器200包括具有第一输入的比较器202，该第一输入可以是连接到NMOS箝位晶体管203漏极的非反向(+)输入。NMOS器件203的源极连接到选择的存储单元204，该存储单元包括MTJ存储元件(示为电阻器)和与其连接的相应的存取晶体管208。可以是NMOS器件的存取晶体管208包括适于接收控制信号WL以便选择性地存取MTJ存储元件206的门电路。可以是比较器202的反向(-)输入的第二输入优选地接收节点N2处的基准电压Vref。基准电压Vref例如可通过牵引经过连接在电源电压(例如，VDD)和节点N2处的比较器202的第二输入之间的已知负载电阻器R2的基准电流Iref来产生。第二负载电阻器R1优选地连接在电源电压VDD和节点N1处的比较器202的第一输入之间。负载电阻器R1用于产生节点N1处的电压V1，该电压V1是流过存储单元204中MTJ存储元件206的电流I1的函数。电压V1将表示存储单元204的逻辑状态。
可通过箝位穿过选择的存储单元204的读取电压VCLAMP(例如，大约0.7伏特)执行标准读取操作。该箝位读取电压VCLAMP使得电流I1流过负载电阻器R1，从而产生节点N1处的电压V1。读出放大器200中的比较器202将电压V1与基准电压Vref比较并产生输出信号SAOUT，该信号表示存储单元204的逻辑状态。
将理解到，尽管为了便于解释，在附图中可以示出存储电路和/或读出放大器包括多个独立的功能块，但一个或多个这些块可以彼此组合，或与存储电路和/或读出放大器外部的其他电路块组合。例如，控制电路112中的某些元件可与箝位电压分布电路114结合。
参考图1和图2，在读取周期期间，选择的存储单元的逻辑状态可通过以下确定：施加电压Vclamp到该单元，以及将得到的流过该单元的电流IDATA与基准电流IREF比较。在读取周期期间，电压Vclamp被设置成第一值，该第一值在此可以称作读取电压。优选地，读取电压约为0.7伏特，尽管本发明不限于特定的电压电平。当IDATA大于IREF时，读出放大器将优选地生成输出信号SA_Out，该信号表示从选择的存储单元读取的高逻辑状态。类似地，当IDATA小于IREF时，读出放大器将优选地生成表示从选择的存储单元读取的低逻辑状态的输出信号(例如，接地信号)。优选地，对读出放大器的输出SA_Out进行锁存，例如，通过读出放大器自身内部的锁存电路或通过读出放大器外部的锁存电路。
基准电流IREF被优选地设置在低逻辑状态和高逻辑状态之间的中度分布，并且高于对应于可接受的(例如，工作的)存储单元的最低期望阻抗的电流值。因此高于该基准电流的任何测量的电流将表示短路的位元。基准电流IREF可以例如由本地基准生成电路(例如，带隙基准等)在存储电路自身中相对于读出放大器在内部或外部产生。可选地，可以例如通过耦合到存储电路的外部测试系统(例如，测试器)相对于存储电路100在外部提供基准电流。优选地，基准电流在存储电路100中产生从而基准电流可更接近地跟踪器件的某些特性中的改变，包括该存储电路可能经受的处理、电压和/或温度(PVT)条件。
在读取周期期间，读取对应于特定行/列地址的选择的存储单元。可以例如通过测试系统在外部提供行/列地址，或者可以例如通过包括在存储电路100中的测试模式或可选的控制电路在内部生成所述行/列地址。当从选择的存储单元读取的逻辑状态基本上匹配该单元的预测值时，则确定该单元正常工作并且将地址增加(或减少)行/列到存储阵列102中的下一个选择的存储单元。接着重复读取操作直到检测到有缺陷的位元为止或直到已经读取存储阵列中的所有存储单元为止。
根据本发明的一个方面，当检测到有缺陷的位元时，例如当测量的存储单元电流IDATA大于基准电流IREF时，测试器(或存储电路自身)优选地存储缺陷位元的地址并且接着将地址增加(或减少)到存储阵列102中的下一个选择的存储单元。一旦读取存储阵列中的所有存储单元，则所存储的所有缺陷位元的地址随后用于尝试与其相对应的缺陷存储单元的修复。可选地，根据本发明的另一个方面，当遇到缺陷位元时，存储电路100中的控制电路112优选地切换到修复操作模式以便立即尝试与其对应的存储单元的修复。在该实例中，不需要存储缺陷位元的地址。一旦修复了缺陷位元，或一旦确定该位元不能修复，则将地址增加(或减少)到存储阵列102中的下一个选择的存储单元。重复该处理直到阵列中的所有存储单元都被读取为止。
在上述两种方案的任意一种中(例如，存储对应于所有缺陷位元的地址以便随后的修复，或每次检测到缺陷位元时，实施立即的修复)，在修复模式下，施加到存储阵列102的选择的存储单元内的电压Vclamp从读取电压上升到第二值，该值在此称作应力或烧机(burn-in)电压。优选地，应力电压基本上大于读取电压。对于说明性的180纳米集成电路工艺，读取电压约为0.7伏特，并且跨越实际MTJ存储元件的电压将大约比该电压低一个阈值电压(例如，小于约0.3伏特)。在该实例中，应力电压电平例如可以是大约1.4伏特，尽管对于读取电压或应力电压，本发明不限于任何特定的电压电平。
施加到缺陷存储单元的应力电压优选地作为设定持续期间(即，脉冲宽度)的脉冲。本发明还考虑到在给定的应力周期期间施加的应力电压可包括一系列的脉冲，而不是单个脉冲。尽管本发明不限于应力电压的任意特定持续期间，仅通过示例的方式，针对约为40纳秒的读取周期，可以在大约25纳秒上，将应用电压施加到缺陷存储单元。事实上，用于修复缺陷位元的机制可归因于施加的应力电压的脉冲持续期间和上升时间和/或下降时间的组合。因此，具有充分快速的上升时间和/或下降时间(例如，大约小于几个纳秒)的应力电压脉冲(或多个脉冲)是优选的。
将理解到，为了修复缺陷位元，可以需要多于一个的应力周期(即，应力电压的应用)。在每一个应力周期之后，施加到选择的存储单元的电压优选地降低回到标准读取电压并且该单元被再次读取以确定短路是否依然存在。如果发现位元依然有缺陷，则优选地，另一应力周期被施加到存储单元并且重复读取处理。可以跟踪施加到每个缺陷存储单元的应力周期的数目，例如可由驻留在存储电路自身内或存储电路的外部(例如，在测试器中)的计数器或可选的计数电路来跟踪。例如，计数器(未直接示出)可包括在存储电路100的控制电路112中。计数器可与设置的最大值(例如，5)相比较以便限制存储电路中的给定缺陷位元上执行的应力周期的数目。没有用于限制施加到缺陷存储单元的应力周期的数目的机制，在尝试对不能修复的缺陷单元的修复的同时，测试程序(例如，在测试系统上实施或在存储电路中运行为测试模式)可被停止。一旦到达应力周期数目的设置的最大值，则可以指示存储电路中的控制电路或可选地指示测试系统将地址增加到下一个选择的存储单元和/或缺陷位元。
修复的位元和/或被确定正常工作的位元(例如，在操作的可接受范围内)具有在被应力电压施加应力后发生故障的趋势。因为仅缺陷位元发起存储电路100内的修复操作模式，所以本发明有利地确保将保护工作的位元(例如，正常和/或先前修复的位元)避免接收应力电压。这是本发明的重要方面，可以有利地利用该方面用于降低获得商业上可行的处理所需的成品率阈值。
仅通过示例并且不失一般性地，图3A是根据本发明的一个实施方式示出的用于修复存储电路中一个或多个短路的位元的说明性方法300的逻辑流程图。该方法优选地以初始化步骤302开始。在初始化期间，基准电流IextRef优选地被基本上设置成与工作的存储单元的电流相等，该工作的存储单元具有基于PVT条件下的变化而预期的最低阻抗。在这种方式下，将指示出具有比基准电流更大的测量电流的选择的存储单元是短路的位元。从图中可以明显看出，针待测存储电路，基准电流可从外部提供(例如，通过测试系统)，尽管如前所述，基准电流可以可选地在内部产生。在初始化步骤302期间，控制信号TMREP优选地被设置成这样的电平(例如，逻辑低)，该电平使得能够选择用于施加到选择的存储单元的读取电压。一旦完成初始化，则在步骤304处，优选地包括行地址和列地址的地址被设置成读取该选择的存储单元。
在读取对应于在步骤304处设置的地址的选择的存储单元前，首先期望确定存储电路中的所有位元是否已经被读取。该确定在步骤306处做出。然而，将理解到，对于本领域技术人员来说很明显，确定存储电路的所有位元是否已经被读取的步骤可在贯穿方法300的多个其他点处执行。例如，步骤306可在步骤304处设置地址之前执行。当所有位元已被读取时，方法300优选地在步骤308处结束。当不是所有位元都已被读取时，处理流程优选地继续到步骤310，其中利用读取电压(Read A)来执行选择的存储单元的标准读取操作。通过执行读取操作，箝位电压Vclamp(在该情况下是读取电压)被施加在选择的存储单元中的相应存储元件两端。
在步骤310处的读取操作的结果(例如，来自读出放大器的SA_Out信号)优选地用于控制处理流程继续读取存储电路中的下一个选择的位元(例如，当读取到“0”时)或者发起修复模式，其中一个或多个应力周期被施加以尝试修复缺陷的位元(例如，当读取到“1”时)。该确定在步骤312处执行。仅通过示例的方式，当在步骤312处确定被读取的位元在操作的正常范围内工作(即，不是缺陷的)，则处理流程继续到步骤304处，其中地址被设置到下一个选择的存储单元。当检测到缺陷位元时，将处理流程导向步骤314，基中发起缺陷位元的修复。
在步骤314处开始，控制信号TMREP被设置成逻辑高电平，因此使得存储电路100(图1)中的控制电路112将箝位电压Vclamp从读取电压电平提升到应力电压电平。在箝位电压被提升后，在步骤316处，利用应力电压对缺陷位元执行标准读取操作(Read B)。如前面所解释的，通过执行读取操作，箝位电压Vclamp(在修复模式下是应力电压)被施加到选择的存储单元中的相应存储元件。更高的应力电压在标准的读取脉冲的持续期间施加到存储单元。将理解到，尽管使用标准的读取定时可提供较不复杂的方法，但应力电压还可通过修改的读取定时(例如，比标准读取周期更短或更长)来施加。施加的应力电压的持续时间甚至可以根据修复给定的缺陷位元所需的应力周期的数目而改变(例如，增加或减少)。在利用更高的应力电压执行读取之后，在步骤318处，再次将控制信号TMREP设置为低，由此将箝位电压降低回到读取电压。接着处理流程被导向步骤310，其中以更低的读取电压执行标准的读取(ReadA)。
如前所述，计数器可选地用于跟踪每个缺陷位元上执行的应力周期的数目。在步骤320处，检查该计数器并与设置的最大值进行比较以便限制给定的缺陷位元上执行的应力周期的数目。在步骤320处，当到达设置的最大值时，处理流程被导向步骤304，其中地址被设置成下一个选择的位元。当没有获得设置的最大值时，则优选地增加计数器，并且在步骤314处开始的缺陷位元上执行另一个应力周期。接着处理流程以前述的方式继续。
图3B是根据本发明的另一个实施方式示出的用于修复存储电路中一个或多个短路的位元的示例性方法350的逻辑流程图。方法350基本上是图3A中所示的方法300的修改版本。与图3A的方法300中在检测到时发起每个短路的位元的立即位元修复处理相反，方法305在发起针对尝试修复任何短路的位元的位元修复处理之前，优选地首先存储所有缺陷位元的地址。
类似方法300(图3A)，方法350优选地以初始化步骤302开始，其中基准电流IextRef被设置成与工作的存储单元的电流基本相等，该工作的存储单元具有对于PVT条件下的改变所预期的最低阻抗。另外，控制信号TMREP优选地被设置成这样的电平(例如，逻辑低)，该电平使得能够选择用于施加到选择的存储单元的读取电压。接着，在步骤304处，优选地设置地址(例如，存储电路自身产生的或外部供应的)以读取选择的存储单元。在步骤306处，方法350执行检查以确定所有的位元是否被读取。如果没有读取所有的位元，则在步骤310处，利用读取电压执行标准的读取(Read A)。根据从选择的存储单元读取的逻辑状态，如果在步骤312确定位元工作(例如，逻辑“0”)，则处理流程继续到步骤304，其中设置用于存储电路中下一个选择的存储单元的新地址。如果发现位元是短路的(例如，逻辑“1”)，则在步骤352处存储缺陷位元的地址，例如，在存储电路自身包括的存储器或该存储电路之外的存储器中存储。接着处理流程继续到步骤304，其中设置新地址以读取下一个选择的存储单元。
一旦读取存储电路中的所有位元，则在步骤354处，处理流程继续，其中方法350优选地检查以确定是否已经存储了任何缺陷位元地址。如果否，则方法350在步骤308处结束。如果已经存储了一个或多个缺陷位元地址，则在步骤356处处理流程继续，其中发起位元修复处理。在步骤356中，缺陷位元地址从存储器加载，由此在存储电路中选择第一短路的位元。接着在步骤314处，控制信号TMREP被设置成这样的电平(例如，逻辑高)，该电平使得能够选择用于施加到缺陷存储单元的应力电压。接着在步骤316处，利用应力电压在短路的位元上执行标准的读取(Read B)。控制信号TMREP被设置成这样的电平(例如，逻辑低)，该电平使得能够选择用于施加到选择的存储单元的读取电压。接着在步骤358，利用读取电压执行标准读取(Read A)。
在步骤360处评估来自步骤358的读取操作的结果以便确定短路的位元是否已经被修复。如果确定缺陷位元将工作(例如，读取逻辑“0”)，处理流程在步骤362处继续，其中方法350评估修复处理是否已经在与存储的缺陷位元地址相对应的所有缺陷存储单元上执行。在所有的缺陷位元被修复之后，或对所有缺陷位元做出修复尝试之后，方法350在步骤364处结束。如果修复处理没有在所有缺陷的位元上执行，则处理流程在步骤356处继续，其中下一个缺陷位元地址被加载。在步骤360处，如果确定缺陷位元依然是短路的(例如，读取逻辑“1”)，则处理流程在步骤314处继续，其中在修复缺陷位元的尝试中执行另一个应力周期。
如图3A所示的方法300中，方法350优选地使用计数器，或可选地使用计数电路，以便跟踪在每个缺陷位元上执行的应力周期的数目。检查该计数器并将该计数器与设置的最大值进行比较以便限制在给定缺陷位元上执行的应力周期的数目。例如在，一旦步骤360处评估了缺陷位元，如果发现位元依然是短路的，则在步骤366处可以选择地评估应力周期计数器。当到达设置的最大值时，处理流程在步骤362处继续，其中做出关于是否对所有缺陷位元上至少尝试过修复的评估。当没有到达设置的最大值时，优选地增加计数器，并且在步骤314处开始，对缺陷的位元执行另一个应力周期。接着处理流程以前述的方式继续。
图4是根据本发明的一个实施方式示出的可在图1中所示的存储电路100的控制电路112中使用的示例性使能电路400的示意图。使能电路400可用于产生修复模式选择信号BB，其用于根据来自读出放大器的输出信号SA_Out和/或响应于可以提供给存储电路的其他控制信号，控制存储电路100(参见图1)中的箝位电压分布电路114，以便在读取电压和应力电压之间选择性地切换箝位电压Vclamp。
从附图中可明显看出，读出放大器的输出SA_Out优选地存储在锁存电路402中或可选地存储在存储电路中。将来自读出放大器的锁存的输出信号提供给逻辑与(AND)门404的第一输入(A)。与门404的第二输入(B)适于接收控制信号TMREP。由与门404产生的输出信号bBB优选地由反相器406反相或可选地由反相电路向向，以产生修复模式选择信号BB。将理解到本发明不限于所示的特定使能电路安排。
当控制信号TMREP是低时，修复模式选择信号BB将是非活动的(例如，逻辑“1”)。当TMREP是高时，修复模式选择信号BB的激活取决于从选择的存储单元读取的逻辑状态，如读出放大器的输出SA_Out所表示。例如，当SA_Out是低时，修复模式选择信号BB将是非活动的，由此将箝位电压Vclmap设置成读取电压。当SA_Out是高时，信号BB将是活动的，由此将箝位电压Vclmap设置成应力电压。
图5是根据本发明的一个实施方式的在图1中所示的存储电路100的箝位电压分布电路114中采用的示例性箝位电压选择电路500的示意图。箝位电压选择电路500优选地包括选择电路501，其操作用于接收作为输入的至少读取电压(箝位读取)和应力电压(箝位烧(Clamp Burn))以产生箝位电压信号Vclamp。Vclamp将采用输入电压、读取电压或应力电压之一的电平作为修复模式选择信号BB的函数。
选择电路501优选地包括至少第一传输门(xfer)502和第二传输门504。第一传输门502的第一接线端适于接收读取电压而第二传输门504的第一接线端适于接收应力电压。第一传输门502和第二传输门504的第二接线端相互连接，并且形成节点N1处的输出以产生箝位电压Vclamp。第一传输门502的控制输入适于接收控制信号bBB，该信号是修复模式选择信号BB的逻辑互补(complement)。第二传输门504的控制输入适于接收修复模式选择信号BB。当修复模式选择信号BB是高时，并且因此信号bBB是低时，则第一传输门502将接通而第二传输门504将断开，由此将箝位电压Vclamp设置成读取电压。当修复模式选择信号BB是低而bBB是高时，传输门502将断开而传输门504将接通，由此将Vclamp设置成应力电压。
尽管将箝位电压选择电路500描述为产生箝位电压Vclamp，该箝位电压被设置成读取电压和应力电压这两种可能的电压电平之一，本发明不限于仅这两种电压之间的选择。例如，根据本发明的另一个实施方式，箝位电压选择电路500可操作用于根据提供给它的两个或更多控制信号将箝位电压Vclamp设置成三个或更多电压电平之一。例如，当采用多个应力电压来修复存储电路中的短路的位元时，这是有利地。
可在集成电路中实施本发明的存储电路的至少一部分。在形成的集成电路中，通常在半导体晶片的表面上，按照重复的图案来制造多个相同的管芯(die)。每个管芯包括这里所描述的器件，并且可包括其他结构和/或电路。各个管芯可从晶片剪切或切割，接着封装成集成电路。本领域技术人员可以知道如何切割晶片和封装管芯以生产集成电路。本发明的一部分考虑如此制造集成电路。
尽管这里结合附图描述了本发明的说明性实施方式，但将理解本发明不限于这些精确的实施方式，并且本领域技术人员可在不偏离所附权利要求书的情况下做出各种其他的改变和修改。

Claims (20)

1.一种用于修复存储电路中的一个或多个短路的存储单元的设备，该设备包括：
控制电路，该控制电路在至少第一模式和第二模式之一的模式下操作，其中在所述第一模式下，所述控制电路操作用于向所述存储电路中的选择的存储单元施加第一信号以便读取所述选择的存储单元的逻辑状态，以及操作用于确定所述选择的存储单元是否是短路的，其中在所述第二模式下，所述控制电路操作用于向已经确定是短路的所述选择的存储单元施加第二信号以便发起所述选择的存储单元的修复，所述第二信号在幅度上大于所述第一信号；以及
电压箝位分布电路，该电压箝位分布电路包括第一输入，其适于接收所述第一信号；以及至少第二输入，其适于接收所述第二信号，所述电压箝位分布电路操作用于根据提供给所述电压箝位分布电路的至少一个控制信号来选择性地向所述选择的存储单元施加所述第一信号和第二信号之一。
2.根据权利要求1所述的设备，其中所述控制电路在所述第一模式下操作以读取所述存储电路中的所有存储单元。
3.根据权利要求1所述的设备，其中所述控制电路在所述第二模式下操作，以发起对所述存储电路中的所有短路的存储单元的修复。
4.根据权利要求1所述的设备，其中所述控制电路操作用于存储与所述存储电路中已经被确定是短路的至少一个相应存储单元相对应的至少一个地址。
5.根据权利要求1所述的设备，其中在第二模式下发起所述选择的存储单元的修复以后，所述控制电路在所述第一模式下操作，以向所述选择的存储单元施加所述第一信号从而确定所述选择的存储单元是否已经被修复。
6.根据权利要求1所述的设备，其中所述控制电路操作用于通过在所述选择的存储单元上执行一个或多个连续的修复周期来发起对所述确定为短路的选择的存储单元的修复，其中在每个修复周期中，所述控制电路在所述第二模式下操作以向所述选择的存储单元施加所述第二信号，以及在所述第一操作模式下操作以向所述选择的存储单元施加所述第一信号用以读取所述选择的存储单元的状态，从所述选择的存储单元读取的所述状态用于做出关于所述选择的存储单元是否是短路的确定。
7.根据权利要求6所述的设备，其中所述控制电路操作用于执行一个或多个修复周期直到它确定所述选择的存储单元已经被修复为止。
8.根据权利要求6所述的设备，其中所述控制电路操作用于执行一个或多个修复周期直到对于给定的选择的存储单元已经达到设定数目的修复周期。
9.根据权利要求1所述的设备，其中所述第一信号包括读取电压，以及所述第二信号包括应力电压。
10.根据权利要求1所述的设备，进一步包括基准发生器，其操作用于产生所述第一信号和所述第二信号。
11.根据权利要求1所述的设备，其中所述第一信号被设置成代表所述存储电路中工作的存储单元的最低期望电阻的值。
12.根据权利要求1所述的设备，进一步包括连接到所述控制电路的存储器，用于存储与已经被确定为短路的一个或多个各个存储单元相对应的一个或多个地址。
13.根据权利要求1所述的设备，其中所述控制电路包括使能电路，该电路包括：
锁存电路，其包括输入，其适于接收代表所述选择的存储单元的所述逻辑状态的信号，以及输出，其用于产生代表所述选择的存储单元的所述逻辑状态的锁存信号；以及
逻辑与门电路，其包括第一输入，其连接到所述锁存电路的输出，第二输入，其适于接收第一控制信号，以及输出，其用于产生用于选择所述控制电路的操作模式的第二控制信号；
其中当所述第一控制信号是第一逻辑电平时，所述控制电路在所述第一模式下操作，并且当所述第一控制信号是第二逻辑电平时，所述控制电路根据所述选择的存储单元的所述逻辑状态可选择性地操作在至少所述第一模式和第二模式之一的模式下。
14.一种用于修复存储电路中的一个或多个短路的存储单元的方法，该方法包括以下步骤：
将待施加到所述存储电路中的选择的存储单元的信号设置成第一值；
将当前地址设置成与所述存储电路中当前选择的存储单元相对应的值；
利用处于所述第一值的信号读取所述当前选择的存储单元的逻辑状态，并且确定所述当前选择的存储单元是否是短路的；
当确定所述当前选择的存储单元是短路的时，发起所述短路的存储单元的修复，并且重复读取所述当前选择的存储单元的逻辑状态并且确定所述选择的存储单元是否是短路的步骤；以及
当确定所述当前选择的存储单元不是短路的时，将所述当前地址设置成与先前没有被读取的新的当前选择的存储单元相对应的值，并且重复读取所述当前选择的存储单元的逻辑状态并且确定所述选择的存储单元是否是短路的步骤，
其中发起对所述短路的存储单元的修复的步骤包括：
(i)将待施加到所述选择的存储单元的信号设置成第二值，所述第二值大于所述第一值；以及
(ii)将处于第二值的信号施加到所述当前选择的存储单元以发起所述存储单元的修复，其中所述第二值大于所述第一值。
15.根据权利要求14所述的方法，其中发起对所述短路的存储单元的修复的步骤进一步包括以下步骤：
(iii)将待施加到所述选择的存储单元的所述信号设置成所述第一值；
(iv)利用处于所述第一值的信号读取所述当前选择的存储单元的逻辑状态，以确定所述当前选择的存储单元是否是短路的；以及
重复步骤(i)到(iv)，直到确定所述当前选择的存储单元不是短路的为止。
16.根据权利要求14或15所述的方法，进一步包括步骤：
初始化修复周期计数器的值；
在执行发起所述短路的存储单元的修复的步骤以后，增加或减少所述修复周期计数器的值；
当所述修复周期计数器的值已经到达与在给定的选择的存储单元上执行的修复周期数目的极限相对应的值时，将所述当前地址设置成与先前没有被读取的新的当前选择的存储单元相对应的值，并且重复读取所述当前选择的存储单元的逻辑状态并且确定所述选择的存储单元是否是短路的步骤；以及
当所述修复周期计数器的值还没有到达与在给定的选择的存储单元上执行的修复周期数目的极限相对应的值时，重复发起所述短路的存储单元的修复，读取所述当前选择的存储单元的逻辑状态以及确定所述选择的存储单元是否是短路的步骤。
17.根据权利要求14所述的方法，其中所述发起短路的存储单元的修复的步骤进一步包括以下的步骤：利用处于所述第二值的信号读取所述当前选择的存储单元的逻辑状态并且确定所述当前选择的存储单元是否是短路的。
18.一种用于修复存储电路中的一个或多个短路的存储单元的方法，该方法包括以下步骤：
将待施加到存储电路中的选择的存储单元的信号设置成第一值；
将当前地址设置成与存储电路中当前选择的存储单元相对应的值；
利用处于所述第一值的信号读取所述当前选择的存储单元的逻辑状态，并且确定所述当前选择的存储单元是否是短路的；
当确定所述当前选择的存储单元是短路的时，存储对应于所述短路的存储单元的所述当前地址；
将当前的地址设置成与先前没有被读取的新的当前选择的存储单元相对应的值，并且重复读取所述当前选择的存储单元的逻辑状态并且确定所述选择的存储单元是否是短路的步骤；以及
当与短路的存储单元相对应的至少一个值已经被存储时，发起所述短路的存储单元的修复，
其中发起所述短路的存储单元的修复的步骤包括：
(i)将所述当前的地址设置成对应于所述存储电路中的短路的存储单元的存储的地址；
(ii)将待施加到所述选择的存储单元的所述信号设置成第二值，并且所述第二值大于所述第一值。
19.根据权利要求18所述的方法，其中发起所述短路的存储单元的修复的步骤进一步包括：
(iii)将处于所述第二值的所述信号施加到所述当前选择的存储单元以发起所述存储单元的修复；
(iv)将待施加到所述选择的存储单元的所述信号设置成所述第一值；
(v)利用处于所述第一值的所述信号读取所述当前选择的存储单元的逻辑状态，以确定所述当前选择的存储单元是否是短路的；以及
重复步骤(ii)到(v)直到确定所述当前选择的存储单元不是短路的。
20.一种集成电路，包括至少一个用于修复存储电路中的一个或多个短路的存储单元的设备，所述至少一个设备包括：
控制电路，该控制电路在至少第一模式和第二模式之一的模式下操作，其中在所述第一模式下，所述控制电路操作用于向所述存储电路中的选择的存储单元施加第一信号以便读取所述选择的存储单元的逻辑状态，以及操作用于确定所述选择的存储单元是否是短路的，其中在所述第二模式下，所述控制电路操作用于向已经被确定是短路的选择的存储单元施加第二信号，以便发起所述选择的存储单元的修复，所述第二信号在幅度上大于所述第一信号；以及
电压箝位分布电路，该电压箝位分布电路包括第一输入，其适于接收所述第一信号；以及至少第二输入，其适于接收所述第二信号，所述电压箝位分布电路操作用于根据提供给所述电压箝位分布电路的至少一个控制信号来选择性地向所述选择的存储单元施加所述第一信号和第二信号之一。
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