JPH1074396A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1074396A JPH1074396A JP8229646A JP22964696A JPH1074396A JP H1074396 A JPH1074396 A JP H1074396A JP 8229646 A JP8229646 A JP 8229646A JP 22964696 A JP22964696 A JP 22964696A JP H1074396 A JPH1074396 A JP H1074396A
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- latch
- address
- circuit
- redundancy
- external
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
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- G—PHYSICS
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 冗長性を有する不揮発性半導体素子のテスト
工程における冗長切り替え時に複数個のデバイスが並列
に冗長部分と切り替えを行うことを可能とし、且つ、チ
ップ面積が増大しないような回路構成とする。 【解決手段】 外部アドレスに対応したメインメリーセ
ル内（８）の記憶素子を読み出すための読み出し装置
（６，７，９）と記憶素子より読み出した内容と外部ア
ドレスに対応した外部データとを比較する比較装置（１
０）と記憶素子より読み出した内容と外部データが不一
致の場合に外部アドレスの１部分をラッチするためのラ
ッチ回路（１６，１７，１８，１９）とラッチ回路にラ
ッチされた外部アドレスのデータを冗長切り替え用不揮
発記憶素子（２１，２２，２３，２４）に書き込むため
の書き込み制御回路（２０）と通常読み出し時には、外
部アドレスと不揮発性素子に書き込まれた冗長メモリー
セルに置き換えるべきアドレスが一致しているか比較し
一致している場合には冗長メモリーセルの内容を読み出
す手段（１１）を備えるようにしたものである。
工程における冗長切り替え時に複数個のデバイスが並列
に冗長部分と切り替えを行うことを可能とし、且つ、チ
ップ面積が増大しないような回路構成とする。 【解決手段】 外部アドレスに対応したメインメリーセ
ル内（８）の記憶素子を読み出すための読み出し装置
（６，７，９）と記憶素子より読み出した内容と外部ア
ドレスに対応した外部データとを比較する比較装置（１
０）と記憶素子より読み出した内容と外部データが不一
致の場合に外部アドレスの１部分をラッチするためのラ
ッチ回路（１６，１７，１８，１９）とラッチ回路にラ
ッチされた外部アドレスのデータを冗長切り替え用不揮
発記憶素子（２１，２２，２３，２４）に書き込むため
の書き込み制御回路（２０）と通常読み出し時には、外
部アドレスと不揮発性素子に書き込まれた冗長メモリー
セルに置き換えるべきアドレスが一致しているか比較し
一致している場合には冗長メモリーセルの内容を読み出
す手段（１１）を備えるようにしたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に冗長切り替え方式を採用した半導体記憶装置
に関する。
関し、特に冗長切り替え方式を採用した半導体記憶装置
に関する。
【０００２】
【従来の技術】従来の半導体記憶装置において不良カラ
ム線（ビット線）を救済する場合のフローを図１１に示
す。試験の方法は、図１１に示す通り、まず試験する全
チップに或る情報（テストパターン）を書き込む（ステ
ップ１０２）。次に、試験する１チップからデータを読
み出す（ステップ１０３）。この読み出したデータと書
き込んだデータとをテスタで比較して（ステップ１０
４）、誤りがある場合はその読み出したアドレスをテス
タのＦａｉｌメモリに記憶する（ステップ１０５，１０
６）。これをすべてのアドレスに対して行う（ステップ
１０７，１１０）。そして、全アドレスについてのエラ
ーチェック終了時点で、全不良カラムアドレス（ビット
線）が救済可能かどうかをテスタが判断する（ステップ
１０８）。救済可能であればスペアカラム線に置き換え
（ステップ１０９）不可能ならば不良チップとする。ワ
ード線救済の場合にも同様のシーケンスを行う。又、一
般的なテスト構成図を図７に示す。図７は２個並列測定
の場合である。２個以上の並列測定の場合個々のデバイ
スごとにＦａｉｌメモリ６３，６４の領域を割り当てる
必要性があるためＦａｉｌメモリの容量が増加し並列測
定の個数が多くなればなるほど膨大なＦａｉｌメモリの
容量が必要となる。更に従来の場合、冗長メモリセルを
切り替える際にはＦａｉｌメモリに取り込まれた内容を
演算させ切り替えるべきアドレスをアドレス端子５６，
５８から入力しなければならない。アドレス端子５６，
５８から入力される信号は同一データがドライバー６
０，６２より出力され、必ずしも切り替えるべきアドレ
スがアドレス端子の入力とは一致しない場合があり（例
えば、切り替えるべきアドレス＝＄７００→アドレス端
子からの入力＝＄７０）更に演算が必要になってくる。
ム線（ビット線）を救済する場合のフローを図１１に示
す。試験の方法は、図１１に示す通り、まず試験する全
チップに或る情報（テストパターン）を書き込む（ステ
ップ１０２）。次に、試験する１チップからデータを読
み出す（ステップ１０３）。この読み出したデータと書
き込んだデータとをテスタで比較して（ステップ１０
４）、誤りがある場合はその読み出したアドレスをテス
タのＦａｉｌメモリに記憶する（ステップ１０５，１０
６）。これをすべてのアドレスに対して行う（ステップ
１０７，１１０）。そして、全アドレスについてのエラ
ーチェック終了時点で、全不良カラムアドレス（ビット
線）が救済可能かどうかをテスタが判断する（ステップ
１０８）。救済可能であればスペアカラム線に置き換え
（ステップ１０９）不可能ならば不良チップとする。ワ
ード線救済の場合にも同様のシーケンスを行う。又、一
般的なテスト構成図を図７に示す。図７は２個並列測定
の場合である。２個以上の並列測定の場合個々のデバイ
スごとにＦａｉｌメモリ６３，６４の領域を割り当てる
必要性があるためＦａｉｌメモリの容量が増加し並列測
定の個数が多くなればなるほど膨大なＦａｉｌメモリの
容量が必要となる。更に従来の場合、冗長メモリセルを
切り替える際にはＦａｉｌメモリに取り込まれた内容を
演算させ切り替えるべきアドレスをアドレス端子５６，
５８から入力しなければならない。アドレス端子５６，
５８から入力される信号は同一データがドライバー６
０，６２より出力され、必ずしも切り替えるべきアドレ
スがアドレス端子の入力とは一致しない場合があり（例
えば、切り替えるべきアドレス＝＄７００→アドレス端
子からの入力＝＄７０）更に演算が必要になってくる。
【０００３】これら一連の切り替え作業は、切り替える
べきアドレスがサンプル個々に異なるため並列に試験が
できない。
べきアドレスがサンプル個々に異なるため並列に試験が
できない。
【０００４】これらの問題を解決すべき提案が特開平６
−１３１８９５号になされている本内容を図８にブロッ
ク系統図、図９には系統の全体動作を表すフローチャー
ト、図１０は図９の不良チェックのステップ（ステップ
８４）を詳細に示すフローチャートである。詳細は上記
特開平６−１３１８９５号を参照し、ここではおおまか
な概要だけを説明する。図８の信号ＳＬＦＲが入力され
ることでセルフリンダンダンシー機能が動作する。図８
の書込みデータ設定回路７４にて発生したパターンに基
ずきメモリアレイ７７にデータが書き込まれる（図１
０：ステップ９２，９３）。その後、図８のＸカウンタ
６７、Ｙカウンタ６６で発生されるアドレスにより読み
出しが行われ、書込みデータ設定回路７４で発生したパ
ターンと読み出しデータが一致するかどうかが図８のコ
ンパレータ７５により判定される。コンパレータ７５に
よりエラーが検出されると、エラーが発生した時点での
カラムアドレスを図８不良アドレス記憶ラッチ７８にラ
ッチする（図１０：ステップ９４，９５，９６）。この
動作をＹカウンタ６６をインクリメントしながらＹアド
レスすべてに対して行う。次にＸカウンタ６７をインク
リメントして別のテストパターンでエラー検索を行う
（図１０：ステップ９７，９８，１００）。つまり、全
ロウアドレスのチェックを行う間に同一カラム上のメモ
リセルが一度でも不良と判定されれば、そのカラムアド
レスは不良アドレスとしてラッチされる。次にカラムの
置き換え手段について説明する。図８のリダンダンシー
コントロール回路８０はリダンダンシー書き込み・読み
出しコントロール回路６５ｂからの置き換え信号Ｄの入
力により、カラム置き換えの動作を開始する。不良アド
レス記憶ラッチ７８の情報がリダンダンシーコントロー
ル回路８０に出力され、エラーが検出されたカラムアド
レスのデータを不揮発性ラッチ７９に記憶する。又、ス
ペアの使用状況は不揮発性ラッチ８２に記憶される。ス
ペアカラムアドレスがなくなるか、カラムアドレスが最
終アドレスになればセルフリダンダンシー機能は終了す
る（図９：ステップ８５，８６，８８，８９，９０，９
１）。以上概要を説明した通りチップ内部にアドレス発
生機能と書き込み・読み出しデータ設定機能とセルフリ
ダンダンシー機能時に書き込み・読み出しを制御するた
めの手段とを設けることにより、外部より、セルフリダ
ンダンシー機能を動作させるためのコントロール信号を
入力するだけで自動で冗長メモリセルに置き換えること
ができた。
−１３１８９５号になされている本内容を図８にブロッ
ク系統図、図９には系統の全体動作を表すフローチャー
ト、図１０は図９の不良チェックのステップ（ステップ
８４）を詳細に示すフローチャートである。詳細は上記
特開平６−１３１８９５号を参照し、ここではおおまか
な概要だけを説明する。図８の信号ＳＬＦＲが入力され
ることでセルフリンダンダンシー機能が動作する。図８
の書込みデータ設定回路７４にて発生したパターンに基
ずきメモリアレイ７７にデータが書き込まれる（図１
０：ステップ９２，９３）。その後、図８のＸカウンタ
６７、Ｙカウンタ６６で発生されるアドレスにより読み
出しが行われ、書込みデータ設定回路７４で発生したパ
ターンと読み出しデータが一致するかどうかが図８のコ
ンパレータ７５により判定される。コンパレータ７５に
よりエラーが検出されると、エラーが発生した時点での
カラムアドレスを図８不良アドレス記憶ラッチ７８にラ
ッチする（図１０：ステップ９４，９５，９６）。この
動作をＹカウンタ６６をインクリメントしながらＹアド
レスすべてに対して行う。次にＸカウンタ６７をインク
リメントして別のテストパターンでエラー検索を行う
（図１０：ステップ９７，９８，１００）。つまり、全
ロウアドレスのチェックを行う間に同一カラム上のメモ
リセルが一度でも不良と判定されれば、そのカラムアド
レスは不良アドレスとしてラッチされる。次にカラムの
置き換え手段について説明する。図８のリダンダンシー
コントロール回路８０はリダンダンシー書き込み・読み
出しコントロール回路６５ｂからの置き換え信号Ｄの入
力により、カラム置き換えの動作を開始する。不良アド
レス記憶ラッチ７８の情報がリダンダンシーコントロー
ル回路８０に出力され、エラーが検出されたカラムアド
レスのデータを不揮発性ラッチ７９に記憶する。又、ス
ペアの使用状況は不揮発性ラッチ８２に記憶される。ス
ペアカラムアドレスがなくなるか、カラムアドレスが最
終アドレスになればセルフリダンダンシー機能は終了す
る（図９：ステップ８５，８６，８８，８９，９０，９
１）。以上概要を説明した通りチップ内部にアドレス発
生機能と書き込み・読み出しデータ設定機能とセルフリ
ダンダンシー機能時に書き込み・読み出しを制御するた
めの手段とを設けることにより、外部より、セルフリダ
ンダンシー機能を動作させるためのコントロール信号を
入力するだけで自動で冗長メモリセルに置き換えること
ができた。
【０００５】
【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置におけるリダンダンシー切り替え方式は上述し
たようにテスト工程において並列測定しようとした場合
にテスターのＦａｉｌメモリの増加、並列測定している
デバイスのＦａｉｌ情報のＦａｉｌメモリへの振り分け
機能等によって設備投資金額（テスター）が増大する。
テスト内の冗長メモリセルへ切り替える工程について
も、そのテストはシングルに測定しなければならないた
めテスト時間に膨大な時間を要しチップコストに大きく
影響した。又上述した改善案においてはテストの並列化
及びＦａｉｌメモリの増加について改善したものの、リ
ダンダンシーに切り替えるためのすべてのフローをチッ
プ内部へ取り込んだためチップ面積が増大し最終チップ
コストが高くなるであろうと予想される。
記憶装置におけるリダンダンシー切り替え方式は上述し
たようにテスト工程において並列測定しようとした場合
にテスターのＦａｉｌメモリの増加、並列測定している
デバイスのＦａｉｌ情報のＦａｉｌメモリへの振り分け
機能等によって設備投資金額（テスター）が増大する。
テスト内の冗長メモリセルへ切り替える工程について
も、そのテストはシングルに測定しなければならないた
めテスト時間に膨大な時間を要しチップコストに大きく
影響した。又上述した改善案においてはテストの並列化
及びＦａｉｌメモリの増加について改善したものの、リ
ダンダンシーに切り替えるためのすべてのフローをチッ
プ内部へ取り込んだためチップ面積が増大し最終チップ
コストが高くなるであろうと予想される。
【０００６】本発明の目的は、上記テスター部分の問題
を改善し且つチップ面積が増大しないようにした半導体
記憶装置を提供することである。
を改善し且つチップ面積が増大しないようにした半導体
記憶装置を提供することである。
【０００７】本発明の他の目的は、冗長性を有する半導
体記憶装置の量産性を向上（テスト工程における冗長切
り替え方式）し、且つチップ面積縮小によるチップコス
トの削減をも図れる半導体記憶装置を提供することであ
る。
体記憶装置の量産性を向上（テスト工程における冗長切
り替え方式）し、且つチップ面積縮小によるチップコス
トの削減をも図れる半導体記憶装置を提供することであ
る。
【０００８】
【課題を解決するための手段】上述した課題を解決すべ
き本発明は、外部アドレスに対応したメインメモリセル
内の記憶素子を読み出すための読み出し装置と、記憶素
子より読み出した内容と外部アドレスに対応した外部デ
ータとを比較する比較装置と、記憶素子より読み出した
内容と外部データが不一致の場合に外部アドレスの１部
分をラッチするためのラッチ回路と、ラッチ回路にラッ
チされた外部アドレスのデータ（前記冗長メモリセルに
置き換えるべきアドレス）を冗長切り替え用不揮発性記
憶素子に書き込むための書き込み制御回路と、通常読み
出した時には、前記外部アドレスと前記不揮発性素子に
書き込まれた冗長メモリセルに置き換えるべきアドレス
が一致しているか比較し一致している場合には冗長メモ
リセルの内容を読み出す手段を備えるようにしたもので
ある。
き本発明は、外部アドレスに対応したメインメモリセル
内の記憶素子を読み出すための読み出し装置と、記憶素
子より読み出した内容と外部アドレスに対応した外部デ
ータとを比較する比較装置と、記憶素子より読み出した
内容と外部データが不一致の場合に外部アドレスの１部
分をラッチするためのラッチ回路と、ラッチ回路にラッ
チされた外部アドレスのデータ（前記冗長メモリセルに
置き換えるべきアドレス）を冗長切り替え用不揮発性記
憶素子に書き込むための書き込み制御回路と、通常読み
出した時には、前記外部アドレスと前記不揮発性素子に
書き込まれた冗長メモリセルに置き換えるべきアドレス
が一致しているか比較し一致している場合には冗長メモ
リセルの内容を読み出す手段を備えるようにしたもので
ある。
【０００９】
【作用】本発明は、第１のモードにおいて外部アドレス
をアドレス端子に、アドレスに対応した期待値データを
データ入出力端子に入力してやることにより、外部アド
レスに対応したメインメモリセルの内容を読み出しを行
った結果とデータ入出力端子より入力された期待値デー
タの比較を行い、比較結果が不一致の場合には比較結果
が不一致のアドレスをラッチ回路にラッチする。又、第
２のモードではラッチ回路にラッチされたアドレス情報
を冗長切り替え用不揮発性記憶素子に書き込みを行うこ
とにより、メインメモリセルが冗長用メモリセルに置き
換えられる。第１のモードと第２のモードは各特定の端
子に高電圧を加えることによりモード選択される。ここ
でテスト工程フローを考えると通常書き込みモードにお
いて、データ書き込みを行った後、複数並列測定の場合
に第１のモードでアドレス検索を行う。その後第２のモ
ードを選択することにより、冗長切り替えが完了する。
第１のモード及び第２のモード選択手段はチップごとに
同一信号で行えるため冗長切り替え時に各チップごとに
シリアル動作を行う必要性がないため、Ｆａｉｌメモリ
のないテスターでの複数個の並列測定が可能となる。
又、並列測定する上で（並列での冗長切り替え）最小限
の装置をチップ内部に取り込むことにより、チップ面積
の増大を押さえることができる。
をアドレス端子に、アドレスに対応した期待値データを
データ入出力端子に入力してやることにより、外部アド
レスに対応したメインメモリセルの内容を読み出しを行
った結果とデータ入出力端子より入力された期待値デー
タの比較を行い、比較結果が不一致の場合には比較結果
が不一致のアドレスをラッチ回路にラッチする。又、第
２のモードではラッチ回路にラッチされたアドレス情報
を冗長切り替え用不揮発性記憶素子に書き込みを行うこ
とにより、メインメモリセルが冗長用メモリセルに置き
換えられる。第１のモードと第２のモードは各特定の端
子に高電圧を加えることによりモード選択される。ここ
でテスト工程フローを考えると通常書き込みモードにお
いて、データ書き込みを行った後、複数並列測定の場合
に第１のモードでアドレス検索を行う。その後第２のモ
ードを選択することにより、冗長切り替えが完了する。
第１のモード及び第２のモード選択手段はチップごとに
同一信号で行えるため冗長切り替え時に各チップごとに
シリアル動作を行う必要性がないため、Ｆａｉｌメモリ
のないテスターでの複数個の並列測定が可能となる。
又、並列測定する上で（並列での冗長切り替え）最小限
の装置をチップ内部に取り込むことにより、チップ面積
の増大を押さえることができる。
【００１０】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。
を参照して説明する。
【００１１】図１は本発明における冗長切り替えに必要
な装置の系統図である。構成は外部アドレスを入力し内
部Ｙアドレス信号を出力するためのＹアドレスバッファ
１と、外部アドレスを入力し内部Ｘアドレス信号を出力
するためのＸアドレスバッファ２と、外部信号／ＯＥを
入力し外部信号／ＯＥのレベルが高電圧かどうか検出す
る高電圧検出回路４と、外部信号／ＣＥ、／ＷＥと高電
圧検出回路４の出力信号と第１のリダンダンシー書き込
み制御信号Ａ（Ｘ系リダンダンシーを切り替えるかＹ系
リダンダンシーを切り替えるかを選択する信号）が入力
されるコントロール回路３と、コントロール回路３は内
部読み出し系のコントロールを制御する内部リード系コ
ントロール回路３ａと、リダンダンシーの読み出し・書
き込みを制御するためのリダンダンシー制御コントロー
ル回路３ｂを含み内部リード系コントロール回路３ａは
内部リード制御信号を出力する。リダンダンシー制御コ
ントロール回路３ｂは第２のリダンダンシー書き込み制
御信号Ｂを出力し同信号は冗長メモリと置き換えるべく
アドレスを不揮発性記憶素子に書き込み時の制御信号に
使用される。リダンダンシー読み出し制御信号Ｃは冗長
メモリと置き換えるべくアドレスを書き込んだ不揮発性
記憶素子の読み出しの制御信号に使用される。更に外部
出力端子ＤＩＮ，ＤＯＵＴより入出力が行われるＤＱバ
ッファ５と、内部Ｙアドレスとアドレス切り替え判断回
路１１の出力が入力されたＹデコーダ７と、同様に内部
Ｘアドレスとアドレス切り替え判断回路１１の出力が入
力されたＸデコーダ９と、Ｙデコーダ７で選択されたメ
モリセルを読み出すためのセンスアンプ６と、センスア
ンプ６の出力と外部端子ＤＩＮより入力されたデータが
ＤＱバッファ５に入力され、その出力とを比較するため
のコンパレータ１０と、コンパレータ１０の出力と内部
ＸアドレスとＸ系アドレスラッチ−１＆ラッチフラグ１
６を含む回路からのラッチフラグの状況を示す出力信号
とＮ番目のＸ系アドレスラッチ−Ｎ＆ラッチフラグ１７
を含む回路からのラッチフラグの状況を示す出力信号が
入力されたＸ系ラッチ制御コントロール回路１２と、コ
ンパレータ１０の出力と内部ＹアドレスとＹ系アドレス
ラッチ−１＆ラッチフラグ１８を含む回路からのラッチ
フラグの状況を示す出力信号とＭ番目のＹ系アドレスラ
ッチ−Ｍ＆ラッチフラグ１９を含む回路からのラッチフ
ラグの状況を示す出力信号が入力されたＹ系ラッチ制御
コントロール回路１４と、Ｘ系ラッチ制御コントロール
回路１２の出力が入力されたＸ系アドレスラッチ−１＆
ラッチフラグ１６を含む回路と、Ｘ系ラッチ制御コント
ロール回路１２の出力が入力されたＸ系アドレスラッチ
−Ｎ＆ラッチフラグ１７を含む回路と、Ｙ系ラッチ制御
コントロール回路１４の出力が入力されたＹ系アドレス
ラッチ−１＆ラッチフラグ１８を含む回路と、Ｙ系ラッ
チ制御コントロール回路１４の出力が入力されたＹ系ア
ドレスラッチ−Ｍ＆ラッチフラグ１９を含む回路とこれ
らラッチ回路１６，１７，１８，１９の出力とリダンダ
ンシー書き込み制御信号２が入力された不揮発性ラッチ
書き込み制御回路２０と、不揮発性ラッチ書き込み制御
回路２０の出力が入力された不揮発性記憶素子を含んで
いるＸ系不揮発性ラッチ−１：２１と、不揮発性ラッチ
書き込み制御回路２０の出力が入力された不揮発性記憶
素子を含んでいるＸ系不揮発性ラッチ−Ｎ：２２と、不
揮発性ラッチ書き込み制御回路２０の出力が入力された
不揮発性記憶素子を含んでいるＹ系不揮発性ラッチ−
１：２３と、不揮発性ラッチ書き込み制御回路２０の出
力が入力された不揮発性記憶素子を含んでいるＹ系不揮
発性ラッチ−Ｍ：２４と、Ｘ及びＹ系不揮発性ラッチ２
１，２２，２３，２４の出力とリダンダンシー読み出し
制御信号Ｃが入力されたリダンダンシーコントロール読
み出し回路２５と、リダンダンシーコントロール読み出
し回路の出力と内部Ｙアドレス及び内部Ｘアドレスを比
較するアドレス切り替え判断回路１１で構成されてい
る。
な装置の系統図である。構成は外部アドレスを入力し内
部Ｙアドレス信号を出力するためのＹアドレスバッファ
１と、外部アドレスを入力し内部Ｘアドレス信号を出力
するためのＸアドレスバッファ２と、外部信号／ＯＥを
入力し外部信号／ＯＥのレベルが高電圧かどうか検出す
る高電圧検出回路４と、外部信号／ＣＥ、／ＷＥと高電
圧検出回路４の出力信号と第１のリダンダンシー書き込
み制御信号Ａ（Ｘ系リダンダンシーを切り替えるかＹ系
リダンダンシーを切り替えるかを選択する信号）が入力
されるコントロール回路３と、コントロール回路３は内
部読み出し系のコントロールを制御する内部リード系コ
ントロール回路３ａと、リダンダンシーの読み出し・書
き込みを制御するためのリダンダンシー制御コントロー
ル回路３ｂを含み内部リード系コントロール回路３ａは
内部リード制御信号を出力する。リダンダンシー制御コ
ントロール回路３ｂは第２のリダンダンシー書き込み制
御信号Ｂを出力し同信号は冗長メモリと置き換えるべく
アドレスを不揮発性記憶素子に書き込み時の制御信号に
使用される。リダンダンシー読み出し制御信号Ｃは冗長
メモリと置き換えるべくアドレスを書き込んだ不揮発性
記憶素子の読み出しの制御信号に使用される。更に外部
出力端子ＤＩＮ，ＤＯＵＴより入出力が行われるＤＱバ
ッファ５と、内部Ｙアドレスとアドレス切り替え判断回
路１１の出力が入力されたＹデコーダ７と、同様に内部
Ｘアドレスとアドレス切り替え判断回路１１の出力が入
力されたＸデコーダ９と、Ｙデコーダ７で選択されたメ
モリセルを読み出すためのセンスアンプ６と、センスア
ンプ６の出力と外部端子ＤＩＮより入力されたデータが
ＤＱバッファ５に入力され、その出力とを比較するため
のコンパレータ１０と、コンパレータ１０の出力と内部
ＸアドレスとＸ系アドレスラッチ−１＆ラッチフラグ１
６を含む回路からのラッチフラグの状況を示す出力信号
とＮ番目のＸ系アドレスラッチ−Ｎ＆ラッチフラグ１７
を含む回路からのラッチフラグの状況を示す出力信号が
入力されたＸ系ラッチ制御コントロール回路１２と、コ
ンパレータ１０の出力と内部ＹアドレスとＹ系アドレス
ラッチ−１＆ラッチフラグ１８を含む回路からのラッチ
フラグの状況を示す出力信号とＭ番目のＹ系アドレスラ
ッチ−Ｍ＆ラッチフラグ１９を含む回路からのラッチフ
ラグの状況を示す出力信号が入力されたＹ系ラッチ制御
コントロール回路１４と、Ｘ系ラッチ制御コントロール
回路１２の出力が入力されたＸ系アドレスラッチ−１＆
ラッチフラグ１６を含む回路と、Ｘ系ラッチ制御コント
ロール回路１２の出力が入力されたＸ系アドレスラッチ
−Ｎ＆ラッチフラグ１７を含む回路と、Ｙ系ラッチ制御
コントロール回路１４の出力が入力されたＹ系アドレス
ラッチ−１＆ラッチフラグ１８を含む回路と、Ｙ系ラッ
チ制御コントロール回路１４の出力が入力されたＹ系ア
ドレスラッチ−Ｍ＆ラッチフラグ１９を含む回路とこれ
らラッチ回路１６，１７，１８，１９の出力とリダンダ
ンシー書き込み制御信号２が入力された不揮発性ラッチ
書き込み制御回路２０と、不揮発性ラッチ書き込み制御
回路２０の出力が入力された不揮発性記憶素子を含んで
いるＸ系不揮発性ラッチ−１：２１と、不揮発性ラッチ
書き込み制御回路２０の出力が入力された不揮発性記憶
素子を含んでいるＸ系不揮発性ラッチ−Ｎ：２２と、不
揮発性ラッチ書き込み制御回路２０の出力が入力された
不揮発性記憶素子を含んでいるＹ系不揮発性ラッチ−
１：２３と、不揮発性ラッチ書き込み制御回路２０の出
力が入力された不揮発性記憶素子を含んでいるＹ系不揮
発性ラッチ−Ｍ：２４と、Ｘ及びＹ系不揮発性ラッチ２
１，２２，２３，２４の出力とリダンダンシー読み出し
制御信号Ｃが入力されたリダンダンシーコントロール読
み出し回路２５と、リダンダンシーコントロール読み出
し回路の出力と内部Ｙアドレス及び内部Ｘアドレスを比
較するアドレス切り替え判断回路１１で構成されてい
る。
【００１２】又、ロウ方向（Ｘ系）の冗長切り替えがＮ
系統存在し、ロウ方向のＸ系アドレスラッチは１からＮ
まで存在するが図面では１番目のＸ系アドレスラッチ−
１＆ラッチフラグとＮ番目のＸ系アドレスラッチ−Ｎ＆
ラッチフラグのみ記述してある。同様にカラム（Ｙ系）
についても同じである。
系統存在し、ロウ方向のＸ系アドレスラッチは１からＮ
まで存在するが図面では１番目のＸ系アドレスラッチ−
１＆ラッチフラグとＮ番目のＸ系アドレスラッチ−Ｎ＆
ラッチフラグのみ記述してある。同様にカラム（Ｙ系）
についても同じである。
【００１３】次に動作について本発明における冗長切り
替えに必要な装置の系統図である図１及び動作フローチ
ャート図２、図３、図４を用いて説明する。
替えに必要な装置の系統図である図１及び動作フローチ
ャート図２、図３、図４を用いて説明する。
【００１４】本発明の動作は２つのモードに分かれてお
り、最初に第１のモードについて説明する。外部端子／
ＯＥを高電圧にすることで第１のモードが選択される。
高電圧検出回路４は外部端子／ＯＥの高電圧の入力を受
け第１のモードが設定されたという認識信号をコントロ
ール回路３に出力する。コントロール回路３は高電圧検
出回路４の出力信号と外部信号／ＣＥ、／ＷＥとリダン
ダンシー書き込み制御信号１：Ａを受けてリダンダンシ
ー書き込み制御信号２：Ｂとリダンダンシー読み出し制
御信号：Ｃを出力するが第１のモードの場合には制御信
号Ｂは非活性となる。当然制御信号Ｂは非活性なので制
御信号Ｂの入力される不揮発性ラッチ書き込み制御回路
２０は動作しない。よって、不揮発性記憶素子を含むＸ
系不揮発性ラッチ−１：２１、Ｘ系不揮発性ラッチ−
Ｎ：２２、Ｙ系不揮発性ラッチ−１：２３、Ｙ系不揮発
性ラッチ−Ｍ：２４にはラッチされない（回路内部の不
揮発性記憶素子にデータが書き込まれない）。この状態
で第１のモードは動作する。チップにパターンを書き込
んだ状態（図２ステップ２６）で第１のモードに設定を
行い不良アドレスの検索をする。外部よりアドレス端子
に検索すべきアドレス情報とアドレスに対応した期待値
データを外部端子ＤＩＮへ入力することにより不良アド
レスの検索を実行できる。外部アドレスが入力されると
Ｙアドレスバッファ１から内部Ｙアドレス、Ｘアドレス
バッファ２から内部Ｘアドレスが発生しＸデコーダ９及
びＹデコーダ７で選択されたメモリアレイ内の１つのメ
モリ素子がセンスアンプ６によって読み出される。内部
ＸアドレスとＸ系不揮発性ラッチ回路２１，２２がリダ
ンダンシーコントロール回路２５に読み出されたデータ
と一致した時にアドレス切り替え判断回路出力がアクテ
ィブとなりアドレス切り替え判断回路１１の出力が入力
されたＸデコーダ９は冗長用メモリセルの行線を選択す
る。同様に内部ＹアドレスとＹ系不揮発性ラッチ回路２
３，２４がリダンダンシーコントロール回路２５に読み
出されたデータと一致した時にアドレス切り替え判断回
路出力がアクティブとなりアドレス切り替え判断回路１
１の出力が入力されたＹデコーダ７は冗長用メモリセル
の列線を選択する。次に外部端子ＤＩＮより入力される
アドレスに対応したＤＱバッファ５より出力される期待
値データとセンスアンプ６から読み出されたデータとを
コンパレータ１０で比較を行う（図２ステップ２８）。
比較結果が一致しているならばコンパレータ１０の出力
は非活性であり、Ｘ系ラッチ制御コントロール１２及び
Ｙ系ラッチ制御コントロール１４は動作しない。その結
果Ｘ系アドレスラッチ＆ラッチフラグ回路１６，１７及
びＹ系アドレスラッチ＆ラッチフラグ回路１８，１９の
ラッチ回路は前の状態を保つ。本アドレスラッチ＆ラッ
チフラグ回路は第１のモード設定時にリセットされる。
次にコンパレータ１０での比較結果が不一致であるなら
ばコンパレータの出力は活性化される。その結果Ｘ系ラ
ッチ制御コントロール１２はＸ系アドレスラッチ＆ラッ
チフラグ回路１６，１７のラッチフラグの状態を１番目
のＸ系アドレスラッチ−１＆ラッチフラグ回路１６から
Ｎ番目まで順次検索し同時にすでにラッチフラグが立っ
ていて同一のアドレスがラッチされているかどうかも検
索する。そこで、最初にラッチフラグの立っていなく
て、且つラッチ回路すべてに同一のアドレスが存在しな
い場合に最初にラッチフラグの立っていないところに内
部ＸアドレスのデータをＸ系ラッチ制御コントロール１
２を通してラッチすると同時にラッチフラグを立てる。
当然第１のモード設定後の最初の不良アドレスは１番目
のＸ系アドレスラッチ−１＆ラッチフラグ回路１６に記
憶されラッチフラグが立てられる。Ｙ系についてもＸ系
と同様に動作が行われる。又、不良アドレスに対してＸ
系とＹ系のラッチ回路は同時に動作が行われる（図２ス
テップ２９，３０、図２ステップ３０の詳細フローを図
４に示す）。後はアドレスをチェンジすることで不良ア
ドレスがあるたびに順次ラッチ回路に不良アドレスへ取
り込むことができる（図２ステップ３３）。
り、最初に第１のモードについて説明する。外部端子／
ＯＥを高電圧にすることで第１のモードが選択される。
高電圧検出回路４は外部端子／ＯＥの高電圧の入力を受
け第１のモードが設定されたという認識信号をコントロ
ール回路３に出力する。コントロール回路３は高電圧検
出回路４の出力信号と外部信号／ＣＥ、／ＷＥとリダン
ダンシー書き込み制御信号１：Ａを受けてリダンダンシ
ー書き込み制御信号２：Ｂとリダンダンシー読み出し制
御信号：Ｃを出力するが第１のモードの場合には制御信
号Ｂは非活性となる。当然制御信号Ｂは非活性なので制
御信号Ｂの入力される不揮発性ラッチ書き込み制御回路
２０は動作しない。よって、不揮発性記憶素子を含むＸ
系不揮発性ラッチ−１：２１、Ｘ系不揮発性ラッチ−
Ｎ：２２、Ｙ系不揮発性ラッチ−１：２３、Ｙ系不揮発
性ラッチ−Ｍ：２４にはラッチされない（回路内部の不
揮発性記憶素子にデータが書き込まれない）。この状態
で第１のモードは動作する。チップにパターンを書き込
んだ状態（図２ステップ２６）で第１のモードに設定を
行い不良アドレスの検索をする。外部よりアドレス端子
に検索すべきアドレス情報とアドレスに対応した期待値
データを外部端子ＤＩＮへ入力することにより不良アド
レスの検索を実行できる。外部アドレスが入力されると
Ｙアドレスバッファ１から内部Ｙアドレス、Ｘアドレス
バッファ２から内部Ｘアドレスが発生しＸデコーダ９及
びＹデコーダ７で選択されたメモリアレイ内の１つのメ
モリ素子がセンスアンプ６によって読み出される。内部
ＸアドレスとＸ系不揮発性ラッチ回路２１，２２がリダ
ンダンシーコントロール回路２５に読み出されたデータ
と一致した時にアドレス切り替え判断回路出力がアクテ
ィブとなりアドレス切り替え判断回路１１の出力が入力
されたＸデコーダ９は冗長用メモリセルの行線を選択す
る。同様に内部ＹアドレスとＹ系不揮発性ラッチ回路２
３，２４がリダンダンシーコントロール回路２５に読み
出されたデータと一致した時にアドレス切り替え判断回
路出力がアクティブとなりアドレス切り替え判断回路１
１の出力が入力されたＹデコーダ７は冗長用メモリセル
の列線を選択する。次に外部端子ＤＩＮより入力される
アドレスに対応したＤＱバッファ５より出力される期待
値データとセンスアンプ６から読み出されたデータとを
コンパレータ１０で比較を行う（図２ステップ２８）。
比較結果が一致しているならばコンパレータ１０の出力
は非活性であり、Ｘ系ラッチ制御コントロール１２及び
Ｙ系ラッチ制御コントロール１４は動作しない。その結
果Ｘ系アドレスラッチ＆ラッチフラグ回路１６，１７及
びＹ系アドレスラッチ＆ラッチフラグ回路１８，１９の
ラッチ回路は前の状態を保つ。本アドレスラッチ＆ラッ
チフラグ回路は第１のモード設定時にリセットされる。
次にコンパレータ１０での比較結果が不一致であるなら
ばコンパレータの出力は活性化される。その結果Ｘ系ラ
ッチ制御コントロール１２はＸ系アドレスラッチ＆ラッ
チフラグ回路１６，１７のラッチフラグの状態を１番目
のＸ系アドレスラッチ−１＆ラッチフラグ回路１６から
Ｎ番目まで順次検索し同時にすでにラッチフラグが立っ
ていて同一のアドレスがラッチされているかどうかも検
索する。そこで、最初にラッチフラグの立っていなく
て、且つラッチ回路すべてに同一のアドレスが存在しな
い場合に最初にラッチフラグの立っていないところに内
部ＸアドレスのデータをＸ系ラッチ制御コントロール１
２を通してラッチすると同時にラッチフラグを立てる。
当然第１のモード設定後の最初の不良アドレスは１番目
のＸ系アドレスラッチ−１＆ラッチフラグ回路１６に記
憶されラッチフラグが立てられる。Ｙ系についてもＸ系
と同様に動作が行われる。又、不良アドレスに対してＸ
系とＹ系のラッチ回路は同時に動作が行われる（図２ス
テップ２９，３０、図２ステップ３０の詳細フローを図
４に示す）。後はアドレスをチェンジすることで不良ア
ドレスがあるたびに順次ラッチ回路に不良アドレスへ取
り込むことができる（図２ステップ３３）。
【００１５】次に第２のモードについて説明する。第２
のモードは外部書き込み用電圧端子に書き込み用の電圧
を加え、且つ、外部端子／ＯＥを高電圧にすることで第
２のモードが選択される。高電圧検出回路４は外部端子
／ＯＥの高電圧の入力を受け第２のモードが設定された
という認識信号をコントロール回路３に出力する。コン
トロール回路３は高電圧検出回路４の出力信号と外部信
号／ＣＥ、／ＷＥとリダンダンシー書き込み制御信号
１：Ａを受けてリダンダンシー書き込み制御信号２：Ｂ
とリダンダンシー読み出し制御信号：Ｃを出力するが第
２のモードの場合には制御信号Ｃは非活性となる。当然
制御信号Ｃは非活性なので制御信号Ｃの入力されるリダ
ンダンシーコントロール読み出し回路２５は動作しな
い。リダンダンシー書き込み制御信号１：Ａは最終的に
Ｘ系アドレスラッチ回路（１６，１７）にてラッチした
アドレスデータをＸ系不揮発性ラッチ回路の不揮発性記
憶素子に書き込みを行うか、それともＹ系アドレスラッ
チ回路（１８，１９）にてラッチしたアドレスデータを
Ｙ系不揮発性ラッチ回路の不揮発性記憶素子に書き込み
を行うかどうかを選択するための制御信号である。リダ
ンダンシー書き込み制御信号１：Ａの情報はリダンダン
シー書き込み制御信号２：Ｂに反映される。要するに第
２のモードに設定した場合、リダンダンシー書き込み制
御信号１：ＡがＸ系を選択する信号の場合にはＸ系アド
レスラッチ＆ラッチフラグ回路１６，１７の情報が不揮
発性ラッチ書き込み制御回路２０を介して、Ｘ系不揮発
性ラッチ回路２１，２２内の不揮発性記憶素子に書き込
みされる。又、リダンダンシー書き込み制御信号１：Ａ
がＹを選択する信号の場合にはＹ系アドレスラッチ＆ラ
ッチフラグ回路１８，１９の情報が不揮発性ラッチ書き
込み制御回路２０を介して、Ｙ系不揮発性ラッチ回路２
３，２４内の不揮発性記憶素子に書き込みされる（図３
ステップ３４，３５，３６，３７）。これら第１のモー
ドから第２のモードへの移行はラッチデータを失わない
ために一連の継続的なシーケンスで行う必要がある。
のモードは外部書き込み用電圧端子に書き込み用の電圧
を加え、且つ、外部端子／ＯＥを高電圧にすることで第
２のモードが選択される。高電圧検出回路４は外部端子
／ＯＥの高電圧の入力を受け第２のモードが設定された
という認識信号をコントロール回路３に出力する。コン
トロール回路３は高電圧検出回路４の出力信号と外部信
号／ＣＥ、／ＷＥとリダンダンシー書き込み制御信号
１：Ａを受けてリダンダンシー書き込み制御信号２：Ｂ
とリダンダンシー読み出し制御信号：Ｃを出力するが第
２のモードの場合には制御信号Ｃは非活性となる。当然
制御信号Ｃは非活性なので制御信号Ｃの入力されるリダ
ンダンシーコントロール読み出し回路２５は動作しな
い。リダンダンシー書き込み制御信号１：Ａは最終的に
Ｘ系アドレスラッチ回路（１６，１７）にてラッチした
アドレスデータをＸ系不揮発性ラッチ回路の不揮発性記
憶素子に書き込みを行うか、それともＹ系アドレスラッ
チ回路（１８，１９）にてラッチしたアドレスデータを
Ｙ系不揮発性ラッチ回路の不揮発性記憶素子に書き込み
を行うかどうかを選択するための制御信号である。リダ
ンダンシー書き込み制御信号１：Ａの情報はリダンダン
シー書き込み制御信号２：Ｂに反映される。要するに第
２のモードに設定した場合、リダンダンシー書き込み制
御信号１：ＡがＸ系を選択する信号の場合にはＸ系アド
レスラッチ＆ラッチフラグ回路１６，１７の情報が不揮
発性ラッチ書き込み制御回路２０を介して、Ｘ系不揮発
性ラッチ回路２１，２２内の不揮発性記憶素子に書き込
みされる。又、リダンダンシー書き込み制御信号１：Ａ
がＹを選択する信号の場合にはＹ系アドレスラッチ＆ラ
ッチフラグ回路１８，１９の情報が不揮発性ラッチ書き
込み制御回路２０を介して、Ｙ系不揮発性ラッチ回路２
３，２４内の不揮発性記憶素子に書き込みされる（図３
ステップ３４，３５，３６，３７）。これら第１のモー
ドから第２のモードへの移行はラッチデータを失わない
ために一連の継続的なシーケンスで行う必要がある。
【００１６】又、モード設定用の高電圧検出回路の他に
モード設定用の回路として、制御端子の変化を受け外部
出力端子のデータを取り込み、その取り込んだデータを
基に動作モードを設定する方式も容易に考えられる。
モード設定用の回路として、制御端子の変化を受け外部
出力端子のデータを取り込み、その取り込んだデータを
基に動作モードを設定する方式も容易に考えられる。
【００１７】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１８】図５は本発明における冗長切り替えに必要
な装置の系統図である。構成は外部アドレスを入力し内
部Ｙアドレス信号を出力するためのＹアドレスバッファ
１１１と外部アドレスを入力し内部Ｘアドレス信号を出
力するためのＸアドレスバッファ１１２と，外部信号／
ＯＥを入力し外部信号／ＯＥのレベルが高電圧かどうか
検出する高電圧検出回路１１４と、外部信号／ＣＥ、／
ＷＥと高電圧検出回路１１４の出力信号とリダンダンシ
ー書き込み制御信号１（Ｘ系リダンダンシーを切り替え
るかＹ系リダンダンシーを切り替えるかを選択する信
号）：Ａ１が入力されるコントロール回路１１３と、コ
ントロール回路１１３は内部読み出し系のコントロール
を制御する内部リード系コントロール回路１１３ａと、
リダンダンシーの読み出し・書き込みを制御するための
リダンダンシー制御コントロール回路１１３ｂを含み内
部リード系コントロール回路１１３ａは内部リード制御
信号を出力する。リダンダンシー制御コントロール回路
１１３ｂはリダンダンシー書き込み制御信号２：Ｂ１を
出力し同信号は冗長メモリと置き換えるべくアドレス不
揮発性記憶素子に書込む時の制御信号に使用される。リ
ダンダンシー読み出し制御信号：Ｃ１は冗長メモリと置
き換えるべくアドレスを書き込んだ不揮発性記憶素子の
読み出しの制御信号に使用される。更に外部出力端子Ｄ
ＩＮ、ＤＯＵＴより入出力が行われるＤＱバッファ１１
５と、内部Ｙアドレスとアドレス切り替え判断回路１２
１の出力が入力されたＹデコーダ１１７と、同様に内部
Ｘアドレスとアドレス切り替え判断回路１２１の出力が
入力されたＸデコーダ１１９と、Ｙデコーダ１１７で選
択されたメモリセルを読み出すためのセンスアンプ１１
６と、センスアンプ１１６の出力と外部端子ＤＩＮより
入力されたデータがＤＱバッファに入力され、その出力
とを比較するためのコンパレータ１２０と、コンパレー
タ１２０の出力と内部ＸアドレスとＸ系アドレスラッチ
−１＆ラッチフラグを含む回路１２６からのラッチフラ
グの状況を示す出力信号と２番目のＸ系アドレスラッチ
−２＆ラッチフラグを含む回路１２７からのラッチフラ
グの状況を示す出力信号が入力されたＸ系ラッチ制御コ
ントロール回路１２２と、コンパレータ１２０の出力と
内部ＹアドレスとＹ系アドレスラッチ−１＆ラッチフラ
グを含む回路１２８からのラッチフラグの状況を示す出
力信号と２番目のＹ系アドレスラッチ−２＆ラッチフラ
グを含む回路１２９からのラッチフラグの状況を示す出
力信号が入力されたＹ系ラッチ制御コントロール回路１
２４と、Ｘ系ラッチ制御コントロール１２２の出力が入
力されたＸ系アドレスラッチ−１＆ラッチフラグを含む
回路１２７と、Ｘ系ラッチ制御コントロール１２２の出
力が入力されたＸ系アドレスラッチ−２＆ラッチフラグ
を含む回路１２６と、Ｘ系ラッチ制御コントロール１２
４の出力が入力されたＹ系アドレスラッチ−１＆ラッチ
フラグを含む回路１２８と、Ｙ系ラッチ制御コントロー
ル１２４の出力が入力されたＹ系アドレスラッチ−２＆
ラッチフラグを含む回路１２９とラッチ回路１２６，１
２７，１２８，１２９の出力とリダンダンシー書き込み
制御信号２が入力された不揮発性ラッチ書き込み制御回
路１３０と、不揮発性ラッチ書き込み制御回路１３０の
出力が入力された不揮発性記憶素子を含んでいるＸ系不
揮発性ラッチ−１：１３１と、不揮発性ラッチ書き込み
制御回路１３０の出力が入力された不揮発性記憶素子を
含んでいるＸ系不揮発性ラッチ−２：１３２と、不揮発
性ラッチ書き込み制御回路１３０の出力が入力された不
揮発性記憶素子を含んでいるＹ系不揮発性ラッチ−１：
１３３と、不揮発性ラッチ書き込み制御回路１３０の出
力が入力された不揮発性記憶素子を含んでいるＹ系不揮
発性ラッチ−２：１３４と、Ｘ系及びＹ系不揮発性ラッ
チ１３１，１３２，１３３，１３４の出力とリダンダン
シー読み出し制御信号Ｃ１が入力されたリダンダンシー
コントロール読み出し回路１３５と、リダンダンシーコ
ントロール読み出し回路の出力と内部Ｙアドレス及び内
部Ｘアドレスを比較するアドレス切り替え判断回路１２
１で構成されている。
な装置の系統図である。構成は外部アドレスを入力し内
部Ｙアドレス信号を出力するためのＹアドレスバッファ
１１１と外部アドレスを入力し内部Ｘアドレス信号を出
力するためのＸアドレスバッファ１１２と，外部信号／
ＯＥを入力し外部信号／ＯＥのレベルが高電圧かどうか
検出する高電圧検出回路１１４と、外部信号／ＣＥ、／
ＷＥと高電圧検出回路１１４の出力信号とリダンダンシ
ー書き込み制御信号１（Ｘ系リダンダンシーを切り替え
るかＹ系リダンダンシーを切り替えるかを選択する信
号）：Ａ１が入力されるコントロール回路１１３と、コ
ントロール回路１１３は内部読み出し系のコントロール
を制御する内部リード系コントロール回路１１３ａと、
リダンダンシーの読み出し・書き込みを制御するための
リダンダンシー制御コントロール回路１１３ｂを含み内
部リード系コントロール回路１１３ａは内部リード制御
信号を出力する。リダンダンシー制御コントロール回路
１１３ｂはリダンダンシー書き込み制御信号２：Ｂ１を
出力し同信号は冗長メモリと置き換えるべくアドレス不
揮発性記憶素子に書込む時の制御信号に使用される。リ
ダンダンシー読み出し制御信号：Ｃ１は冗長メモリと置
き換えるべくアドレスを書き込んだ不揮発性記憶素子の
読み出しの制御信号に使用される。更に外部出力端子Ｄ
ＩＮ、ＤＯＵＴより入出力が行われるＤＱバッファ１１
５と、内部Ｙアドレスとアドレス切り替え判断回路１２
１の出力が入力されたＹデコーダ１１７と、同様に内部
Ｘアドレスとアドレス切り替え判断回路１２１の出力が
入力されたＸデコーダ１１９と、Ｙデコーダ１１７で選
択されたメモリセルを読み出すためのセンスアンプ１１
６と、センスアンプ１１６の出力と外部端子ＤＩＮより
入力されたデータがＤＱバッファに入力され、その出力
とを比較するためのコンパレータ１２０と、コンパレー
タ１２０の出力と内部ＸアドレスとＸ系アドレスラッチ
−１＆ラッチフラグを含む回路１２６からのラッチフラ
グの状況を示す出力信号と２番目のＸ系アドレスラッチ
−２＆ラッチフラグを含む回路１２７からのラッチフラ
グの状況を示す出力信号が入力されたＸ系ラッチ制御コ
ントロール回路１２２と、コンパレータ１２０の出力と
内部ＹアドレスとＹ系アドレスラッチ−１＆ラッチフラ
グを含む回路１２８からのラッチフラグの状況を示す出
力信号と２番目のＹ系アドレスラッチ−２＆ラッチフラ
グを含む回路１２９からのラッチフラグの状況を示す出
力信号が入力されたＹ系ラッチ制御コントロール回路１
２４と、Ｘ系ラッチ制御コントロール１２２の出力が入
力されたＸ系アドレスラッチ−１＆ラッチフラグを含む
回路１２７と、Ｘ系ラッチ制御コントロール１２２の出
力が入力されたＸ系アドレスラッチ−２＆ラッチフラグ
を含む回路１２６と、Ｘ系ラッチ制御コントロール１２
４の出力が入力されたＹ系アドレスラッチ−１＆ラッチ
フラグを含む回路１２８と、Ｙ系ラッチ制御コントロー
ル１２４の出力が入力されたＹ系アドレスラッチ−２＆
ラッチフラグを含む回路１２９とラッチ回路１２６，１
２７，１２８，１２９の出力とリダンダンシー書き込み
制御信号２が入力された不揮発性ラッチ書き込み制御回
路１３０と、不揮発性ラッチ書き込み制御回路１３０の
出力が入力された不揮発性記憶素子を含んでいるＸ系不
揮発性ラッチ−１：１３１と、不揮発性ラッチ書き込み
制御回路１３０の出力が入力された不揮発性記憶素子を
含んでいるＸ系不揮発性ラッチ−２：１３２と、不揮発
性ラッチ書き込み制御回路１３０の出力が入力された不
揮発性記憶素子を含んでいるＹ系不揮発性ラッチ−１：
１３３と、不揮発性ラッチ書き込み制御回路１３０の出
力が入力された不揮発性記憶素子を含んでいるＹ系不揮
発性ラッチ−２：１３４と、Ｘ系及びＹ系不揮発性ラッ
チ１３１，１３２，１３３，１３４の出力とリダンダン
シー読み出し制御信号Ｃ１が入力されたリダンダンシー
コントロール読み出し回路１３５と、リダンダンシーコ
ントロール読み出し回路の出力と内部Ｙアドレス及び内
部Ｘアドレスを比較するアドレス切り替え判断回路１２
１で構成されている。
【００１９】又、ロウ方向（Ｘ系）の冗長切り替えは２
系統存在し、ロウ方向のＸ系アドレスラッチは１から２
まで存在する。同様にカラム（Ｙ系）についても同じで
ある。
系統存在し、ロウ方向のＸ系アドレスラッチは１から２
まで存在する。同様にカラム（Ｙ系）についても同じで
ある。
【００２０】次に、動作について本発明における冗長切
り替えに必要な装置の系統図である図５及び動作フロー
チャートは図２、図３、図４を用いて説明する。
り替えに必要な装置の系統図である図５及び動作フロー
チャートは図２、図３、図４を用いて説明する。
【００２１】本発明の動作は２つのモードに分かれてお
り、最初に第１のモードのついて説明する。外部端子／
ＯＥを高電圧にすることで第１のモードが選択される。
高電圧検出回路１１４は外部端子／ＯＥの高電圧の入力
を受け第１のモードが設定されたという認識信号をコン
トロール回路１１３に出力する。コントロール回路１１
３は高電圧検出回路１１４の出力信号と外部信号／Ｃ
Ｅ、／ＷＥとリダンダンシー書き込み制御信号１：Ａ１
を受けてリダンダンシー書き込み制御信号２：Ｂ１とリ
ダンダンシー読み出し制御信号：Ｃ１を出力するが第１
のモードの場合には制御信号Ｂ１は非活性となる。当然
制御信号Ｂ１は非活性なので制御信号Ｂ１の入力される
不揮発性ラッチ書き込み制御回路１３０は動作しない。
よって、不揮発性記憶素子を含むＸ系不揮発性ラッチ−
１：１３１、Ｘ系不揮発性ラッチ−２：１３２、Ｙ系不
揮発性ラッチ−１：１３３、Ｙ系不揮発性ラッチ−２：
１３４にはラッチされない（回路内部の不揮発性記憶素
子にデータが書き込まれない）。この状態で第１のモー
ドは動作する。チップにパターンを書き込んだ状態（図
２ステップ２６）で第１のモードに設定を行い不良アド
レスの検索をする。外部よりアドレス端子に検索すべき
アドレス情報とアドレスに対応した期待値データを外部
端子ＤＩＮへ入力することにより不良アドレスの検索を
実行できる。外部アドレスが入力されるとＹアドレスバ
ッファ１１１から内部Ｙアドレス、Ｘアドレスバッファ
１１２から内部Ｘアドレスが発生しＸデコーダ１１９及
びＹデコーダ１１７で選択されたメモリアレイ内の１つ
のメモリ素子がセンスアンプ１１６によって読み出され
る。内部ＸアドレスとＸ系不揮発性ラッチ回路１３１，
１３２がリダンダンシーコントロール回路１３５に読み
出されたデータと一致した時にアドレス切り替え判断回
路出力がアクティブとなりアドレス切り替え判断回路１
２１の出力が入力されたＸデコーダ１１９は冗長用メモ
リセルの行線を選択する。同様に内部ＹアドレスとＹ系
不揮発性ラッチ回路１３３，１３４がリダンダンシーコ
ントロール回路１３５に読み出されたデータと一致した
時にアドレス切り替え判断回路出力がアクティブとなり
アドレス切り替え判断回路１２１の出力が入力されたＹ
デコーダ１１７は冗長用メモリセルの列線を選択する。
次に外部端子ＤＩＮより入力されるアドレスに対応した
ＤＱバッファ１１５より出力される期待値データとセン
スアンプ１１６から読み出されたデータとをコンパレー
タ１２０で比較を行う（図２ステップ２８）。
り、最初に第１のモードのついて説明する。外部端子／
ＯＥを高電圧にすることで第１のモードが選択される。
高電圧検出回路１１４は外部端子／ＯＥの高電圧の入力
を受け第１のモードが設定されたという認識信号をコン
トロール回路１１３に出力する。コントロール回路１１
３は高電圧検出回路１１４の出力信号と外部信号／Ｃ
Ｅ、／ＷＥとリダンダンシー書き込み制御信号１：Ａ１
を受けてリダンダンシー書き込み制御信号２：Ｂ１とリ
ダンダンシー読み出し制御信号：Ｃ１を出力するが第１
のモードの場合には制御信号Ｂ１は非活性となる。当然
制御信号Ｂ１は非活性なので制御信号Ｂ１の入力される
不揮発性ラッチ書き込み制御回路１３０は動作しない。
よって、不揮発性記憶素子を含むＸ系不揮発性ラッチ−
１：１３１、Ｘ系不揮発性ラッチ−２：１３２、Ｙ系不
揮発性ラッチ−１：１３３、Ｙ系不揮発性ラッチ−２：
１３４にはラッチされない（回路内部の不揮発性記憶素
子にデータが書き込まれない）。この状態で第１のモー
ドは動作する。チップにパターンを書き込んだ状態（図
２ステップ２６）で第１のモードに設定を行い不良アド
レスの検索をする。外部よりアドレス端子に検索すべき
アドレス情報とアドレスに対応した期待値データを外部
端子ＤＩＮへ入力することにより不良アドレスの検索を
実行できる。外部アドレスが入力されるとＹアドレスバ
ッファ１１１から内部Ｙアドレス、Ｘアドレスバッファ
１１２から内部Ｘアドレスが発生しＸデコーダ１１９及
びＹデコーダ１１７で選択されたメモリアレイ内の１つ
のメモリ素子がセンスアンプ１１６によって読み出され
る。内部ＸアドレスとＸ系不揮発性ラッチ回路１３１，
１３２がリダンダンシーコントロール回路１３５に読み
出されたデータと一致した時にアドレス切り替え判断回
路出力がアクティブとなりアドレス切り替え判断回路１
２１の出力が入力されたＸデコーダ１１９は冗長用メモ
リセルの行線を選択する。同様に内部ＹアドレスとＹ系
不揮発性ラッチ回路１３３，１３４がリダンダンシーコ
ントロール回路１３５に読み出されたデータと一致した
時にアドレス切り替え判断回路出力がアクティブとなり
アドレス切り替え判断回路１２１の出力が入力されたＹ
デコーダ１１７は冗長用メモリセルの列線を選択する。
次に外部端子ＤＩＮより入力されるアドレスに対応した
ＤＱバッファ１１５より出力される期待値データとセン
スアンプ１１６から読み出されたデータとをコンパレー
タ１２０で比較を行う（図２ステップ２８）。
【００２２】比較結果が一致しているならばコンパレー
タ１２０の出力は非活性であり、Ｘ系ラッチ制御コント
ロール１２２及びＹ系ラッチ制御コントロール１２４は
動作しない。その結果Ｘ系アドレスラッチ＆ラッチフラ
グ回路１２６，１２７及びＹ系アドレスラッチ＆ラッチ
フラグ回路１２８，１２９のラッチ回路は前の状態を保
つ。本アドレスラッチ＆ラッチフラグ回路は第１のモー
ド設定時にリセットされる。次にコンパレータ１２０で
の比較結果が不一致であるならばコンパレータの出力は
活性化される。その結果Ｘ系ラッチ制御コントロール１
２２はＸ系アドレスラッチ＆ラッチフラグ回路１２６，
１２７のラッチフラグの状態を１番目のＸ系アドレスラ
ッチ−１＆ラッチフラグ回路１２６から２番目まで順次
検索し同時にすでにラッチフラグが立っていて同一のア
ドレスがラッチされているかどうかも検索する。そこ
で、最初にラッチフラグの立っていなくて、且つラッチ
回路すべてに同一のアドレスが存在しない場合に最初に
ラッチフラグの立っていないところに内部Ｘアドレスの
データをＸ系ラッチ制御コントロール１２２を通してラ
ッチすると同時にラッチフラグを立てる。当然第１のモ
ード設定後の最初の不良アドレスは１番目のＸ系アドレ
スラッチ−１＆ラッチフラグ回路１２６に記憶されラッ
チフラグが立てられる。Ｙ系についてもＸ系と同様に動
作が行われる。又、不良アドレスに対してＸ系とＹ系の
ラッチ回路は同時に動作が行われる（図２ステップ２
９，３０、図２ステップ３０の詳細フローを図４に示
す、Ｎ＝２、Ｍ＝２）。後はアドレスをチェンジするこ
とで不良アドレスがあるたびに順次ラッチ回路に不良ア
ドレスへ取り込むことができる（図２ステップ３３）。
タ１２０の出力は非活性であり、Ｘ系ラッチ制御コント
ロール１２２及びＹ系ラッチ制御コントロール１２４は
動作しない。その結果Ｘ系アドレスラッチ＆ラッチフラ
グ回路１２６，１２７及びＹ系アドレスラッチ＆ラッチ
フラグ回路１２８，１２９のラッチ回路は前の状態を保
つ。本アドレスラッチ＆ラッチフラグ回路は第１のモー
ド設定時にリセットされる。次にコンパレータ１２０で
の比較結果が不一致であるならばコンパレータの出力は
活性化される。その結果Ｘ系ラッチ制御コントロール１
２２はＸ系アドレスラッチ＆ラッチフラグ回路１２６，
１２７のラッチフラグの状態を１番目のＸ系アドレスラ
ッチ−１＆ラッチフラグ回路１２６から２番目まで順次
検索し同時にすでにラッチフラグが立っていて同一のア
ドレスがラッチされているかどうかも検索する。そこ
で、最初にラッチフラグの立っていなくて、且つラッチ
回路すべてに同一のアドレスが存在しない場合に最初に
ラッチフラグの立っていないところに内部Ｘアドレスの
データをＸ系ラッチ制御コントロール１２２を通してラ
ッチすると同時にラッチフラグを立てる。当然第１のモ
ード設定後の最初の不良アドレスは１番目のＸ系アドレ
スラッチ−１＆ラッチフラグ回路１２６に記憶されラッ
チフラグが立てられる。Ｙ系についてもＸ系と同様に動
作が行われる。又、不良アドレスに対してＸ系とＹ系の
ラッチ回路は同時に動作が行われる（図２ステップ２
９，３０、図２ステップ３０の詳細フローを図４に示
す、Ｎ＝２、Ｍ＝２）。後はアドレスをチェンジするこ
とで不良アドレスがあるたびに順次ラッチ回路に不良ア
ドレスへ取り込むことができる（図２ステップ３３）。
【００２３】次に第２のモードについて説明する。第２
のモードは外部書き込み用電圧端子に書き込み用の電圧
を加え、且つ、外部端子／ＯＥを高電圧にすることで第
２のモードが選択される。高電圧検出回路１１４は外部
端子／ＯＥの高電圧の入力を受け第２のモードが設定さ
れたという認識信号をコントロール回路１１３に出力す
る。コントロール回路１１３は高電圧検出回路１１４の
出力信号と外部信号／ＣＥ、／ＷＥとリダンダンシー書
き込み制御信号１：Ａ１とリダンダンシー書き込み制御
信号２：Ｂ１とリダンダンシー読み出し制御信号：Ｃ１
を出力するが第２のモードの場合には制御信号Ｃ１は非
活性となる。当然制御信号Ｃ１は非活性なので制御信号
Ｃ１の入力されるリダンダンシーコントロール読み出し
回路１３５は動作しない。リダンダンシー書き込み制御
信号１：Ａ１は最終的にＸ系アドレスラッチ回路（１２
６，１２７）にてラッチしたアドレスデータをＸ系不揮
発性ラッチ回路の不揮発性記憶素子に書き込みを行う
か、それともＹ系アドレスラッチ回路（１２８，１２
９）にてラッチしたアドレスデータをＹ系不揮発性ラッ
チ回路の不揮発性記憶素子に書き込みを行うかどうかを
選択するための制御信号である。リダンダンシー書き込
み制御信号１：Ａ１の情報はリダンダンシー書き込み制
御信号２：Ｂ１に反映される。要するに第２のモードに
設定した場合、リダンダンシー書き込み制御信号１：Ａ
１がＸ系を選択する信号の場合にはＸ系アドレスラッチ
＆ラッチフラグ回路１２６，１２７の情報が不揮発性ラ
ッチ書き込み制御回路１３０を介して、Ｘ系不揮発性ラ
ッチ回路１３１，１３２内の不揮発性記憶素子に書き込
みされる。又、リダンダンシー書き込み制御信号１：Ａ
１がＹ系を選択する信号の場合にはＹ系アドレスラッチ
＆ラッチフラグ回路１２８，１２９の情報が不揮発性ラ
ッチ書き込み制御回路１３０を介して、Ｙ系不揮発性ラ
ッチ回路１３３，１３４内の不揮発性記憶素子に書き込
みされる（図３ステップ３４，３５，３６，３７）。こ
れら第１のモードから第２のモードへの移行はラッチデ
ータを失わないために一連の継続的なシーケンスで行う
必要がある。
のモードは外部書き込み用電圧端子に書き込み用の電圧
を加え、且つ、外部端子／ＯＥを高電圧にすることで第
２のモードが選択される。高電圧検出回路１１４は外部
端子／ＯＥの高電圧の入力を受け第２のモードが設定さ
れたという認識信号をコントロール回路１１３に出力す
る。コントロール回路１１３は高電圧検出回路１１４の
出力信号と外部信号／ＣＥ、／ＷＥとリダンダンシー書
き込み制御信号１：Ａ１とリダンダンシー書き込み制御
信号２：Ｂ１とリダンダンシー読み出し制御信号：Ｃ１
を出力するが第２のモードの場合には制御信号Ｃ１は非
活性となる。当然制御信号Ｃ１は非活性なので制御信号
Ｃ１の入力されるリダンダンシーコントロール読み出し
回路１３５は動作しない。リダンダンシー書き込み制御
信号１：Ａ１は最終的にＸ系アドレスラッチ回路（１２
６，１２７）にてラッチしたアドレスデータをＸ系不揮
発性ラッチ回路の不揮発性記憶素子に書き込みを行う
か、それともＹ系アドレスラッチ回路（１２８，１２
９）にてラッチしたアドレスデータをＹ系不揮発性ラッ
チ回路の不揮発性記憶素子に書き込みを行うかどうかを
選択するための制御信号である。リダンダンシー書き込
み制御信号１：Ａ１の情報はリダンダンシー書き込み制
御信号２：Ｂ１に反映される。要するに第２のモードに
設定した場合、リダンダンシー書き込み制御信号１：Ａ
１がＸ系を選択する信号の場合にはＸ系アドレスラッチ
＆ラッチフラグ回路１２６，１２７の情報が不揮発性ラ
ッチ書き込み制御回路１３０を介して、Ｘ系不揮発性ラ
ッチ回路１３１，１３２内の不揮発性記憶素子に書き込
みされる。又、リダンダンシー書き込み制御信号１：Ａ
１がＹ系を選択する信号の場合にはＹ系アドレスラッチ
＆ラッチフラグ回路１２８，１２９の情報が不揮発性ラ
ッチ書き込み制御回路１３０を介して、Ｙ系不揮発性ラ
ッチ回路１３３，１３４内の不揮発性記憶素子に書き込
みされる（図３ステップ３４，３５，３６，３７）。こ
れら第１のモードから第２のモードへの移行はラッチデ
ータを失わないために一連の継続的なシーケンスで行う
必要がある。
【００２４】本発明の他の実施の形態について、図面を
参照して説明する。
参照して説明する。
【００２５】図６は本発明の他の実施形態における冗長
切り替えに必要な装置の系統図である。構成は外部アド
レスを入力し内部Ｙアドレス信号を出力するためのＹア
ドレスバッファ１３６と外部アドレスを入力し内部Ｘア
ドレス信号を出力するためのＸアドレスバッファ１３７
と、外部信号／ＯＥを入力し外部信号／ＯＥのレベルが
高電圧かどうか検出する高電圧検出回路１３９と、外部
信号／ＣＥ，／ＷＥと高電圧検出回路１３９の出力信号
とリダンダンシー書き込み制御信号１：Ａ２（Ｘ系リダ
ンダンシーを切り替えるかＹ系リダンダンシーを切り替
えるかを選択する信号）とリダンダンシー書き込み制御
信号３：Ｄ２が入力されるコントロール回路１３８と、
コントロール回路１３８は内部読み出し系のコントロー
ルを制御する内部リード系コントロール回路１３８ａ
と、リダンダンシーの読み出し・書き込みを制御するた
めのリダンダンシー制御コントロール回路１３８ｂを含
み、内部リード系コントロール回路１３８ａは内部リー
ド制御信号を出力する。リダンダンシー制御コントロー
ル回路１３８ｂはリダンダンシー書き込み制御信号２：
Ｂ２を出力し同信号は冗長メモリーと置き換えるべくア
ドレスを不揮発性記憶素子に書き込む時の制御信号に使
用される。リダンダンシー読み出し制御信号：Ｃ２は冗
長メモリーと置き換えるべくアドレスを書き込んだ不揮
発性記憶素子の読み出しの制御信号に使用される。更に
外部出力端子ＤＩＮ，ＤＯＵＴより入出力が行われるＤ
Ｑバッファ１４０と、内部Ｙアドレスとアドレス切り替
え判断回路１４６の出力が入力されたＹデコーダ１４２
と、同様に内部Ｘアドレスとアドレス切り替え判断回路
１４６の出力が入力されたＸデコーダ１４４と、Ｙデコ
ーダ１４２で選択されたメモリーセルを読み出すための
センスアンプ１４１と、センスアンプ１４１の出力と外
部端子ＤＩＮより入力されたデータがＤＱバッファに入
力され、その出力とを比較するためのコンパレータ１４
５と、コンパレータ１４５の出力と内部ＸアドレスとＸ
系アドレスラッチ−１＆ＮＧカウントを含む回路１５１
からのラッチフラグの状況を示す出力信号とＮ番目のＸ
系アドレスラッチ−Ｎ＆ＮＧカウントを含む回路１５２
からのＮＧ数の状況を示す出力信号が入力されたＸ系ラ
ッチ制御コントロール回路１４７と、コンパレータ１４
５の出力と内部ＹアドレスとＹ系アドレスラッチ−１＆
ＮＧカウントを含む回路１５３からのＮＧカウントの状
況を示す出力信号とＭ番目のＹ系アドレスラッチ−Ｍ＆
ＮＧカウントを含む回路１５４からのＮＧ数の状況を示
す出力信号が入力されたＹ系ラッチ制御コントロール回
路１４９と、Ｘ系ラッチ制御コントロール１４７の出力
が入力されたＸ系アドレスラッチ−１＆ＮＧカウントを
含む回路１５１と、Ｘ系ラッチ制御コントロール１４７
の出力が入力されたＸ系アドレスラッチ−Ｎ＆ＮＧカウ
ントを含む回路１５２と、Ｙ系ラッチ制御コントロール
１４９の出力が入力されたＹ系アドレスラッチ−１＆Ｎ
Ｇカウントを含む回路１５３と、Ｙ系ラッチ制御コント
ロール１４９の出力が入力されたＹ系アドレスラッチ−
Ｍ＆ＮＧカウントを含む回路１５４とラッチ回路１５
１，１５２，１５３，１５４の出力とリダンダンシー書
き込み制御信号２：Ｂ２とリダンダンシー書き込み制御
信号３：Ｄ２が入力された不揮発性ラッチ書き込み制御
回路１５５と、不揮発性ラッチ書き込み制御回路１５５
の出力が入力された不揮発性記憶素子を含んでいるＸ系
不揮発性ラッチ−１：１５６と、不揮発性ラッチ書き込
み制御回路１５５の出力が入力された不揮発性記憶素子
を含んでいるＸ系不揮発性ラッチ−Ｎ：１５７と、不揮
発性ラッチ書き込み制御回路１５５の出力が入力された
不揮発性記憶素子を含んでいるＹ系不揮発性ラッチ−
１：１５８と、不揮発性ラッチ書き込み制御回路１５５
の出力が入力された不揮発性記憶素子を含んでいるＹ系
不揮発性ラッチ−Ｍ：１５９と、Ｘ及びＹ系不揮発性ラ
ッチ１５６，１５７，１５８，１５９の出力とリダンダ
ンシー読み出し制御信号Ｃ２が入力されたリダンダンシ
ーコントロール読み出し回路１６０と、リダンダンシー
コントロール読み出し回路の出力と内部Ｙアドレス及び
内部Ｘアドレスを比較するアドレス切り替え判断回路１
４６で構成されている。
切り替えに必要な装置の系統図である。構成は外部アド
レスを入力し内部Ｙアドレス信号を出力するためのＹア
ドレスバッファ１３６と外部アドレスを入力し内部Ｘア
ドレス信号を出力するためのＸアドレスバッファ１３７
と、外部信号／ＯＥを入力し外部信号／ＯＥのレベルが
高電圧かどうか検出する高電圧検出回路１３９と、外部
信号／ＣＥ，／ＷＥと高電圧検出回路１３９の出力信号
とリダンダンシー書き込み制御信号１：Ａ２（Ｘ系リダ
ンダンシーを切り替えるかＹ系リダンダンシーを切り替
えるかを選択する信号）とリダンダンシー書き込み制御
信号３：Ｄ２が入力されるコントロール回路１３８と、
コントロール回路１３８は内部読み出し系のコントロー
ルを制御する内部リード系コントロール回路１３８ａ
と、リダンダンシーの読み出し・書き込みを制御するた
めのリダンダンシー制御コントロール回路１３８ｂを含
み、内部リード系コントロール回路１３８ａは内部リー
ド制御信号を出力する。リダンダンシー制御コントロー
ル回路１３８ｂはリダンダンシー書き込み制御信号２：
Ｂ２を出力し同信号は冗長メモリーと置き換えるべくア
ドレスを不揮発性記憶素子に書き込む時の制御信号に使
用される。リダンダンシー読み出し制御信号：Ｃ２は冗
長メモリーと置き換えるべくアドレスを書き込んだ不揮
発性記憶素子の読み出しの制御信号に使用される。更に
外部出力端子ＤＩＮ，ＤＯＵＴより入出力が行われるＤ
Ｑバッファ１４０と、内部Ｙアドレスとアドレス切り替
え判断回路１４６の出力が入力されたＹデコーダ１４２
と、同様に内部Ｘアドレスとアドレス切り替え判断回路
１４６の出力が入力されたＸデコーダ１４４と、Ｙデコ
ーダ１４２で選択されたメモリーセルを読み出すための
センスアンプ１４１と、センスアンプ１４１の出力と外
部端子ＤＩＮより入力されたデータがＤＱバッファに入
力され、その出力とを比較するためのコンパレータ１４
５と、コンパレータ１４５の出力と内部ＸアドレスとＸ
系アドレスラッチ−１＆ＮＧカウントを含む回路１５１
からのラッチフラグの状況を示す出力信号とＮ番目のＸ
系アドレスラッチ−Ｎ＆ＮＧカウントを含む回路１５２
からのＮＧ数の状況を示す出力信号が入力されたＸ系ラ
ッチ制御コントロール回路１４７と、コンパレータ１４
５の出力と内部ＹアドレスとＹ系アドレスラッチ−１＆
ＮＧカウントを含む回路１５３からのＮＧカウントの状
況を示す出力信号とＭ番目のＹ系アドレスラッチ−Ｍ＆
ＮＧカウントを含む回路１５４からのＮＧ数の状況を示
す出力信号が入力されたＹ系ラッチ制御コントロール回
路１４９と、Ｘ系ラッチ制御コントロール１４７の出力
が入力されたＸ系アドレスラッチ−１＆ＮＧカウントを
含む回路１５１と、Ｘ系ラッチ制御コントロール１４７
の出力が入力されたＸ系アドレスラッチ−Ｎ＆ＮＧカウ
ントを含む回路１５２と、Ｙ系ラッチ制御コントロール
１４９の出力が入力されたＹ系アドレスラッチ−１＆Ｎ
Ｇカウントを含む回路１５３と、Ｙ系ラッチ制御コント
ロール１４９の出力が入力されたＹ系アドレスラッチ−
Ｍ＆ＮＧカウントを含む回路１５４とラッチ回路１５
１，１５２，１５３，１５４の出力とリダンダンシー書
き込み制御信号２：Ｂ２とリダンダンシー書き込み制御
信号３：Ｄ２が入力された不揮発性ラッチ書き込み制御
回路１５５と、不揮発性ラッチ書き込み制御回路１５５
の出力が入力された不揮発性記憶素子を含んでいるＸ系
不揮発性ラッチ−１：１５６と、不揮発性ラッチ書き込
み制御回路１５５の出力が入力された不揮発性記憶素子
を含んでいるＸ系不揮発性ラッチ−Ｎ：１５７と、不揮
発性ラッチ書き込み制御回路１５５の出力が入力された
不揮発性記憶素子を含んでいるＹ系不揮発性ラッチ−
１：１５８と、不揮発性ラッチ書き込み制御回路１５５
の出力が入力された不揮発性記憶素子を含んでいるＹ系
不揮発性ラッチ−Ｍ：１５９と、Ｘ及びＹ系不揮発性ラ
ッチ１５６，１５７，１５８，１５９の出力とリダンダ
ンシー読み出し制御信号Ｃ２が入力されたリダンダンシ
ーコントロール読み出し回路１６０と、リダンダンシー
コントロール読み出し回路の出力と内部Ｙアドレス及び
内部Ｘアドレスを比較するアドレス切り替え判断回路１
４６で構成されている。
【００２６】又、ロウ方向（Ｘ系）の冗長切り替えがＮ
系統存在し、ロウ方向のＸ系アドレスラッチは１からＮ
まで存在するが図面では１番目のＸ系アドレスラッチ−
１＆ラッチフラグとＮ番目のＸ系アドレスラッチ−Ｎ＆
ラッチフラグのみ記述してある。同様にカラム（Ｙ系）
についても同じである。
系統存在し、ロウ方向のＸ系アドレスラッチは１からＮ
まで存在するが図面では１番目のＸ系アドレスラッチ−
１＆ラッチフラグとＮ番目のＸ系アドレスラッチ−Ｎ＆
ラッチフラグのみ記述してある。同様にカラム（Ｙ系）
についても同じである。
【００２７】次に動作について発明の他の実施形態にお
ける冗長切り替えに必要な装置の系統図である図６を用
いて説明する。
ける冗長切り替えに必要な装置の系統図である図６を用
いて説明する。
【００２８】本発明の動作は２つのモードに分かれてお
り、最初に第１のモードについて説明する。外部端子／
ＯＥを高電圧にすることで第１のモードが選択される。
高電圧検出回路１３９は外部端子／ＯＥの高電圧の入力
を受け第１のモードが設定されたという認識信号をコン
トロール回路１３８に出力する。コントロール回路１３
８は高電圧検出回路１３９の出力信号と外部信号／Ｃ
Ｅ，／ＷＥとリダンダンシー書き込み制御信号１：Ａ２
とリダンダンシー書き込み制御信号３：Ｄ２を受けてリ
ダンダンシー書き込み制御信号２：Ｂ２とリダンダンシ
ー読み出し制御信号：Ｃ２を出力するが第１のモードの
場合には制御信号Ｂ２は非活性となる。当然制御信号Ｂ
２は非活性なので制御信号Ｂ２の入力される不揮発性ラ
ッチ書き込み制御回路１５５は動作しない。よって、不
揮発性記憶素子を含むＸ系不揮発性ラッチ−１：１５
６，Ｘ系不揮発性ラッチ−Ｎ：１５７，Ｙ系不揮発性ラ
ッチ−１：１５８，Ｙ系不揮発性ラッチ−Ｍ：１５９に
はラッチされない（回路内部の不揮発性記憶素子にデー
タが書き込まれない。）この状態で第１のモードは動作
する。チップにパターンを書き込んだ状態で第１のモー
ドに設定を行い不良アドレスの検索をする。外部よりア
ドレス端子に検索すべきアドレス情報とアドレスに対応
した期待値データを外部端子ＤＩＮへ入力することによ
り不良アドレスの検索を実行できる。外部アドレスが入
力されるとＹアドレスバッファ１３６から内部Ｙアドレ
ス、Ｘアドレスバッファ１３７から内部Ｘアドレスが発
生しＸデコーダ１４４及びＹデコーダ１４２で選択され
たメモリアレイ内の１つのメモリー素子がセンスアンプ
１４１によって読み出される。内部ＸアドレスとＸ系不
揮発性ラッチ回路１５６，１５７がリダンダンシーコン
トロール回路１６０に読み出されたデータと一致した時
にアドレス切り替え判断回路出力がアクティブとなりア
ドレス切り替え判断回路１４６の出力が入力されたＸデ
コーダ１４４は冗長用メモリーセルの行線を選択する。
同様に内部ＹアドレスとＹ系不揮発性ラッチ回路１５
８，１５９がリダンダンシーコントロール回路１６０に
読み出されたデータと一致した時にアドレス切り替え判
断回路出力がアクティブとなりアドレス切り替え判断回
路１４６の出力が入力されたＹデコーダ１４２は冗長用
メモリーセルの列線を選択する。次に外部端子ＤＩＮよ
り入力されるアドレスに対応したＤＱバッファ１４０よ
り出力される期待値データとセンスアンプ１４１から読
み出されたデータとをコンパレータ１４５で比較を行
う。比較結果が一致しているならばコンパレータ１４５
の出力は非活性であり、Ｘ系ラッチ制御コントロール１
４７及びＹ系ラッチ制御コントロール１４９は動作しな
い。その結果Ｘ系アドレスラッチ＆ＮＧカウント回路１
５１，１５２及びＹ系アドレスラッチ＆ＮＧカウント回
路１５３，１５４のラッチ回路は前の状態を保つ。本ア
ドレスラッチ＆ＮＧカウント回路は第１のモード設定時
にリセットされる。次にコンパレータ１４５での比較結
果が不一致であるならばコンパレータの出力は活性化さ
れる。その結果Ｘ系ラッチ制御コントロール１４７はＸ
系アドレスラッチ＆ＮＧカウント回路１５１，１５２の
ＮＧカウントの状態を１番目のＸ系アドレスラッチ−１
＆ＮＧカウント回路１５１からＮ番目まで順次検索し同
時に、同一のアドレスがラッチされているかどうかを検
索する。そこで、最初にＮＧカウント数が０で、且つす
べてのラッチ回路に同一のアドレスが存在しない場合に
最初にＮＧカウント数が０のところに内部Ｘアドレスの
データをＸ系ラッチ制御コントロール１２２を通してラ
ッチすると同時にＮＧ数をカウントする。
り、最初に第１のモードについて説明する。外部端子／
ＯＥを高電圧にすることで第１のモードが選択される。
高電圧検出回路１３９は外部端子／ＯＥの高電圧の入力
を受け第１のモードが設定されたという認識信号をコン
トロール回路１３８に出力する。コントロール回路１３
８は高電圧検出回路１３９の出力信号と外部信号／Ｃ
Ｅ，／ＷＥとリダンダンシー書き込み制御信号１：Ａ２
とリダンダンシー書き込み制御信号３：Ｄ２を受けてリ
ダンダンシー書き込み制御信号２：Ｂ２とリダンダンシ
ー読み出し制御信号：Ｃ２を出力するが第１のモードの
場合には制御信号Ｂ２は非活性となる。当然制御信号Ｂ
２は非活性なので制御信号Ｂ２の入力される不揮発性ラ
ッチ書き込み制御回路１５５は動作しない。よって、不
揮発性記憶素子を含むＸ系不揮発性ラッチ−１：１５
６，Ｘ系不揮発性ラッチ−Ｎ：１５７，Ｙ系不揮発性ラ
ッチ−１：１５８，Ｙ系不揮発性ラッチ−Ｍ：１５９に
はラッチされない（回路内部の不揮発性記憶素子にデー
タが書き込まれない。）この状態で第１のモードは動作
する。チップにパターンを書き込んだ状態で第１のモー
ドに設定を行い不良アドレスの検索をする。外部よりア
ドレス端子に検索すべきアドレス情報とアドレスに対応
した期待値データを外部端子ＤＩＮへ入力することによ
り不良アドレスの検索を実行できる。外部アドレスが入
力されるとＹアドレスバッファ１３６から内部Ｙアドレ
ス、Ｘアドレスバッファ１３７から内部Ｘアドレスが発
生しＸデコーダ１４４及びＹデコーダ１４２で選択され
たメモリアレイ内の１つのメモリー素子がセンスアンプ
１４１によって読み出される。内部ＸアドレスとＸ系不
揮発性ラッチ回路１５６，１５７がリダンダンシーコン
トロール回路１６０に読み出されたデータと一致した時
にアドレス切り替え判断回路出力がアクティブとなりア
ドレス切り替え判断回路１４６の出力が入力されたＸデ
コーダ１４４は冗長用メモリーセルの行線を選択する。
同様に内部ＹアドレスとＹ系不揮発性ラッチ回路１５
８，１５９がリダンダンシーコントロール回路１６０に
読み出されたデータと一致した時にアドレス切り替え判
断回路出力がアクティブとなりアドレス切り替え判断回
路１４６の出力が入力されたＹデコーダ１４２は冗長用
メモリーセルの列線を選択する。次に外部端子ＤＩＮよ
り入力されるアドレスに対応したＤＱバッファ１４０よ
り出力される期待値データとセンスアンプ１４１から読
み出されたデータとをコンパレータ１４５で比較を行
う。比較結果が一致しているならばコンパレータ１４５
の出力は非活性であり、Ｘ系ラッチ制御コントロール１
４７及びＹ系ラッチ制御コントロール１４９は動作しな
い。その結果Ｘ系アドレスラッチ＆ＮＧカウント回路１
５１，１５２及びＹ系アドレスラッチ＆ＮＧカウント回
路１５３，１５４のラッチ回路は前の状態を保つ。本ア
ドレスラッチ＆ＮＧカウント回路は第１のモード設定時
にリセットされる。次にコンパレータ１４５での比較結
果が不一致であるならばコンパレータの出力は活性化さ
れる。その結果Ｘ系ラッチ制御コントロール１４７はＸ
系アドレスラッチ＆ＮＧカウント回路１５１，１５２の
ＮＧカウントの状態を１番目のＸ系アドレスラッチ−１
＆ＮＧカウント回路１５１からＮ番目まで順次検索し同
時に、同一のアドレスがラッチされているかどうかを検
索する。そこで、最初にＮＧカウント数が０で、且つす
べてのラッチ回路に同一のアドレスが存在しない場合に
最初にＮＧカウント数が０のところに内部Ｘアドレスの
データをＸ系ラッチ制御コントロール１２２を通してラ
ッチすると同時にＮＧ数をカウントする。
【００２９】当然第１のモード設定後の最初の不良アド
レスは１番目のＸ系アドレスラッチ−１＆ＮＧカウント
回路１５１に記憶されＮＧがカウントされＮＧカウント
数は１となる。Ｙ系についてもＸ系と同様に動作が行わ
れる。又、不良アドレスに対してＸ系とＹ系のラッチ回
路は同時に動作が行われる。後はアドレスをチェンジす
ることで不良アドレスがあるたびに順次ラッチ回路に不
良アドレスへ取り込むことができる。
レスは１番目のＸ系アドレスラッチ−１＆ＮＧカウント
回路１５１に記憶されＮＧがカウントされＮＧカウント
数は１となる。Ｙ系についてもＸ系と同様に動作が行わ
れる。又、不良アドレスに対してＸ系とＹ系のラッチ回
路は同時に動作が行われる。後はアドレスをチェンジす
ることで不良アドレスがあるたびに順次ラッチ回路に不
良アドレスへ取り込むことができる。
【００３０】次に第２のモードについて説明する。第２
のモードは外部書き込み用電圧端子に書き込み用の電圧
を加え、且つ、外部端子／ＯＥを高電圧にすることで第
２のモードが選択される。高電圧検出回路１３９は外部
端子／ＯＥの高電圧の入力を受け第２のモードが設定さ
れたという認識信号をコントロール回路１３８に出力す
る。コントロール回路１３８は高電圧検出回路１３９の
出力信号と外部信号／ＣＥ，／ＷＥとリダンダンシー書
き込み制御信号１：Ａ２とリダンダンシー書き込み制御
信号３：Ｄ２を受けてリダンダンシー書き込み制御信号
２：Ｂ２とリダンダンシー読み出し制御信号：Ｃ２を出
力するが第２のモードの場合には制御信号Ｃ２は非活性
となる。当然制御信号Ｃ２は非活性なので制御信号Ｃ２
の入力されるリダンダンシーコントロール読み出し回路
１６０は動作しない。リダンダンシー書き込み制御信号
１：Ａ２は最終的にＸ系アドレスラッチ回路（１５１，
１５２）にてラッチしたアドレスデータをＸ系不揮発性
ラッチ回路の不揮発性記憶素子に書き込みを行うか、そ
れともＹ系アドレスラッチ回路（１５３，１５４）にて
ラッチしたアドレスデータをＹ系不揮発性ラッチ回路の
不揮発性記憶素子に書き込みを行うかどうかを選択する
ための制御信号である。又、リダンダンシー書き込み制
御信号１：Ｄ２は活性時にアドレスラッチ＆ＮＧカウン
ト回路（１５１，１５２，５１３，１５４）の中でＮＧ
カウント数の最も多いラッチアドレスをＸ系不揮発性ラ
ッチ回路に書き込むための制御信号であり、本制御は外
部より自由にコントロールすることができる。
のモードは外部書き込み用電圧端子に書き込み用の電圧
を加え、且つ、外部端子／ＯＥを高電圧にすることで第
２のモードが選択される。高電圧検出回路１３９は外部
端子／ＯＥの高電圧の入力を受け第２のモードが設定さ
れたという認識信号をコントロール回路１３８に出力す
る。コントロール回路１３８は高電圧検出回路１３９の
出力信号と外部信号／ＣＥ，／ＷＥとリダンダンシー書
き込み制御信号１：Ａ２とリダンダンシー書き込み制御
信号３：Ｄ２を受けてリダンダンシー書き込み制御信号
２：Ｂ２とリダンダンシー読み出し制御信号：Ｃ２を出
力するが第２のモードの場合には制御信号Ｃ２は非活性
となる。当然制御信号Ｃ２は非活性なので制御信号Ｃ２
の入力されるリダンダンシーコントロール読み出し回路
１６０は動作しない。リダンダンシー書き込み制御信号
１：Ａ２は最終的にＸ系アドレスラッチ回路（１５１，
１５２）にてラッチしたアドレスデータをＸ系不揮発性
ラッチ回路の不揮発性記憶素子に書き込みを行うか、そ
れともＹ系アドレスラッチ回路（１５３，１５４）にて
ラッチしたアドレスデータをＹ系不揮発性ラッチ回路の
不揮発性記憶素子に書き込みを行うかどうかを選択する
ための制御信号である。又、リダンダンシー書き込み制
御信号１：Ｄ２は活性時にアドレスラッチ＆ＮＧカウン
ト回路（１５１，１５２，５１３，１５４）の中でＮＧ
カウント数の最も多いラッチアドレスをＸ系不揮発性ラ
ッチ回路に書き込むための制御信号であり、本制御は外
部より自由にコントロールすることができる。
【００３１】リダンダンシー書き込み制御信号１：Ａ２
とリダンダンシー書き込み制御信号３：Ｄ２の情報はリ
ダンダンシー書き込み制御信号２：Ｂ２に反映されリダ
ンダンシー書き込み制御信号３：Ｄ２の情報が優先され
る。要するに第２のモードに設定した場合、リダンダン
シー書き込み制御信号３：Ｄ２は非活性でリダンダンシ
ー書き込み制御信号１：Ａ２がＸ系を選択する信号の場
合にはＸ系アドレスラッチ＆ＮＧカウント回路１５１，
１５２の情報が不揮発性ラッチ書き込み制御回路１５５
を介して、Ｘ系不揮発性ラッチ回路１５６，１５７内の
不揮発性記憶素子に書き込みされる。又、リダンダンシ
ー書き込み制御信号３：Ｄ２は非活性でリダンダンシー
ミ書き込み制御信号１：Ａ２がＹ系を選択する信号の場
合にはＹ系アドレスラッチ＆ＮＧカウント回路１５３，
１５４の情報が不揮発性ラッチ書き込み制御回路１５５
を介して、Ｙ系不揮発性ラッチ回路１５８，１５９内の
不揮発性記憶素子に書き込みされる。リダンダンシー書
き込み制御信号３：Ｄ２が活性された場合にはリダンダ
ンシー書き込み制御信号１：Ａ２に関係なく、アドレス
ラッチ＆ＮＧカウント回路（１５１，１５２，５１３，
１５４）の中でＮＧカウント数の最も多いラッチアドレ
スを不揮発性ラッチ回路に書き込みを行う。本動作は冗
長メモリーの有効活用更に付加した実施形態である。
とリダンダンシー書き込み制御信号３：Ｄ２の情報はリ
ダンダンシー書き込み制御信号２：Ｂ２に反映されリダ
ンダンシー書き込み制御信号３：Ｄ２の情報が優先され
る。要するに第２のモードに設定した場合、リダンダン
シー書き込み制御信号３：Ｄ２は非活性でリダンダンシ
ー書き込み制御信号１：Ａ２がＸ系を選択する信号の場
合にはＸ系アドレスラッチ＆ＮＧカウント回路１５１，
１５２の情報が不揮発性ラッチ書き込み制御回路１５５
を介して、Ｘ系不揮発性ラッチ回路１５６，１５７内の
不揮発性記憶素子に書き込みされる。又、リダンダンシ
ー書き込み制御信号３：Ｄ２は非活性でリダンダンシー
ミ書き込み制御信号１：Ａ２がＹ系を選択する信号の場
合にはＹ系アドレスラッチ＆ＮＧカウント回路１５３，
１５４の情報が不揮発性ラッチ書き込み制御回路１５５
を介して、Ｙ系不揮発性ラッチ回路１５８，１５９内の
不揮発性記憶素子に書き込みされる。リダンダンシー書
き込み制御信号３：Ｄ２が活性された場合にはリダンダ
ンシー書き込み制御信号１：Ａ２に関係なく、アドレス
ラッチ＆ＮＧカウント回路（１５１，１５２，５１３，
１５４）の中でＮＧカウント数の最も多いラッチアドレ
スを不揮発性ラッチ回路に書き込みを行う。本動作は冗
長メモリーの有効活用更に付加した実施形態である。
【００３２】尚、これら第１のモードから第２のモード
への移行はラッチデータを失わないために一連の継続的
なシーケンスで行う必要がある。
への移行はラッチデータを失わないために一連の継続的
なシーケンスで行う必要がある。
【００３３】
【発明の効果】本発明によれば、チップ内部で不良アド
レスをラッチするためのラッチ回路を設け、不揮発性記
憶素子にラッチ情報をラッチ回路の情報をもとに書き込
むことができるから、Ｆａｉｌメモリのないテスターで
の複数個の並列測定が可能となる。従って、いわゆる外
部端子からは１つの共通の信号で複数個の冗長切り替え
が可能になる。
レスをラッチするためのラッチ回路を設け、不揮発性記
憶素子にラッチ情報をラッチ回路の情報をもとに書き込
むことができるから、Ｆａｉｌメモリのないテスターで
の複数個の並列測定が可能となる。従って、いわゆる外
部端子からは１つの共通の信号で複数個の冗長切り替え
が可能になる。
【００３４】また、上記効果を実現するために公知例の
ようにＸカウンタ、Ｙカウンタ、書き込みデータ設定回
路等を必要としないので、チップ面積の増大を押さえ、
冗長メモリを有効利用することが可能となる。
ようにＸカウンタ、Ｙカウンタ、書き込みデータ設定回
路等を必要としないので、チップ面積の増大を押さえ、
冗長メモリを有効利用することが可能となる。
【図１】本発明の第１の実施形態による半導体記憶装置
を示す系統図である。
を示す系統図である。
【図２】図１の系統図における動作フローを示す図であ
る。
る。
【図３】図２のフローにおけるステップ３２の詳細フロ
ーを示す図である。
ーを示す図である。
【図４】図２のフローにおけるステップ３０の詳細フロ
ーを示す図である。
ーを示す図である。
【図５】本発明の第１の実施形態による半導体記憶装置
を示す系統図である。
を示す系統図である。
【図６】本発明の他の実施形態による半導体記憶装置を
示す系統図である。
示す系統図である。
【図７】従来の冗長切り替えを含む複数並列測定形式の
概要図である。
概要図である。
【図８】従来の半導体記憶装置の一例を示す系統図であ
る。
る。
【図９】図８の従来の系統図における動作フローを示す
図である。
図である。
【図１０】図９のフローにおけるステップ８４の詳細フ
ローを示す図である。
ローを示す図である。
【図１１】従来の冗長切り替えフローを示す図である。
１ Ｙアドレスバッファ ２ Ｘアドレスバッファ ３ コントロール回路 ３ａ 内部リード系コントロール回路 ３ｂ リダンダンシー制御コントロール回路 ４ 高電圧検出回路 ５ ＤＱバッファ ６ センスアンプ ７ Ｙデコーダ ８ メモリアレイ ９ Ｘデコーダ １０ コンパレータ １１ アドレス切り替え判断回路 １２ Ｘ系ラッチ制御コントロール １４ Ｙ系ラッチ制御コントロール １６ Ｘ系アドレスラッチ−１＆ラッチフラグ １７ Ｘ系アドレスラッチ−Ｎ＆ラッチフラグ １８ Ｙ系アドレスラッチ−１＆ラッチフラグ １９ Ｙ系アドレスラッチ−Ｍ＆ラッチフラグ ２０ 不揮発性ラッチ書き込み制御回路 ２１ Ｘ系不揮発性ラッチ−１ ２２ Ｘ系不揮発性ラッチ−Ｎ ２３ Ｙ系不揮発性ラッチ−１ ２４ Ｙ系不揮発性ラッチ−Ｍ ２５ リダンダンシーコントロール読み出し回路 Ａ リダンダンシー書き込み制御信号１ Ｂ リダンダンシー書き込み制御信号２ Ｃ リダンダンシー読み出し制御信号 Ａ０〜Ａ８ 外部アドレス端子 Ａ９〜Ａ１７ 外部アドレス端子 ／ＣＥ，／ＯＥ，／ＷＥ 外部コントロール端子 ＤＩＮ 外部データ入力端子 ＤＯＵＴ 外部出力端子 ２６〜３３ フローチャート図における各シーケンス
番号 ３４〜３７ フローチャート図における各シーケンス
番号 ３９〜５０ フローチャート図における各シーケンス
番号 ５１ 測定デバイス群 ５２ メモリーテスター ５３ 測定デバイス群内の１番目のデバイス ５４ 測定デバイス群内の２番目のデバイス ５５，５７ デバイスＩ／Ｏ端子への入出力の流れ ５６，５８ デバイスアドレス／コントロール端子へ
の入出力の流れ ５９，６１ テスター内コンパレータ ６０，６２ テスター内ドライバー ６３，６４ テスター内Ｆａｉｌメモリー ６６ Ｙカウンタ ６７ Ｘカウンタ ６５ リダンダンシーコントロール回路 ６５ａ リダンダンシー書き込み・読み出しコントロ
ール回路 ６５ｂ リダンダンシーアドレス設定回路 ６８ コントロール回路 ６９ ＤＱバッファ ７０ ＥＣＣ回路 ７１ センスアンプ ７２ Ｙデコーダ ７３ Ｘデコーダ ７４ 書き込みデータ設定回路 ７５ コンパレータ ７６ アドレス切り替え判断回路 ７７ メモリーアレイ ７８ 不良アドレス記憶ラッチ ７９ 不揮発性ラッチ ８０ リダンダンシーコントロール回路 ８１ スペアカウンタ ８２ 不揮発性ラッチ Ｄ リダンダンシー置き換え信号 Ｅ アドレスデータ Ｆ オーバーフローフラグ ＳＬＦＲ セルフリダンダンシー信号 ／ＣＥ，／ＯＥ，／ＷＥ 外部コントロール端子 ＤＩＮ 外部データ入力端子 ＤＯＵＴ 外部出力端子 ８３〜９１ フローチャート図における各シーケンス
番号 ９２〜１０１ フローチャート図における各シーケン
ス番号 １０２〜１１０ フローチャート図における各シーケ
ンス番号 １１１ Ｙアドレスバッファ １１２ Ｘアドレスバッファ １１３ コントロール回路 １１３ａ 内部リード系コントロール回路 １１３ｂ リダンダンシー制御コントロール回路 １１４ 高電圧検出回路 １１５ ＤＱバッファ １１６ センスアンプ １１７ Ｙデコーダ １１８ メモリアレイ １１９ Ｘデコーダ １２０ コンパレータ １２１ アドレス切り替え判断回路 １２２ Ｘ系ラッチ制御コントロール １２４ Ｙ系ラッチ制御コントロール １２６ Ｘ系アドレスラッチ−１＆ラッチフラグ １２７ Ｘ系アドレスラッチ−２＆ラッチフラグ １２８ Ｙ系アドレスラッチ−１＆ラッチフラグ １２９ Ｙ系アドレスラッチ−２＆ラッチフラグ １３０ 不揮発性ラッチ書き込み制御回路 １３１ Ｘ系不揮発性ラッチ−１ １３２ Ｘ系不揮発性ラッチ−２ １３３ Ｙ系不揮発性ラッチ−１ １３４ Ｙ系不揮発性ラッチ−２ １３５ リダンダンシーコントロール読み出し回路 Ａ１ リダンダンシー書き込み制御信号１ Ｂ１ リダンダンシー書き込み制御信号２ Ｃ１ リダンダンシー読み出し制御信号 Ａ０〜Ａ８ 外部アドレス端子 Ａ９〜Ａ１７ 外部アドレス端子 ／ＣＥ，／ＯＥ，／ＷＥ 外部コントロール端子 ＤＩＮ 外部データ入力端子 ＤＯＵＴ 外部出力端子 １３６ Ｙアドレスバッファ １３７ Ｘアドレスバッファ １３８ コントロール回路 １３８ａ 内部リード系コントロール回路 １３８ｂ リダンダンシー制御コントロール回路 １３９ 高電圧検出回路 １４０ ＤＱバッファ １４１ センスアンプ １４２ Ｙデコーダ １４３ メモリアレイ １４４ Ｘデコーダ １４５ コンパレータ １４６ アドレス切り替え判断回路 １４７ Ｘ系ラッチ制御コントロール １４９ Ｙ系ラッチ制御コントロール １５１ Ｘ系アドレスラッチ−１＆ＮＧカウント １５２ Ｘ系アドレスラッチ−Ｎ＆ＮＧカウント １５３ Ｙ系アドレスラッチ−１＆ＮＧカウント １５４ Ｙ系アドレスラッチ−Ｍ＆ＮＧカウント １５５ 不揮発性ラッチ書き込み制御回路 １５６ Ｘ系不揮発性ラッチ−１ １５７ Ｘ系不揮発性ラッチ−Ｎ １５８ Ｙ系不揮発性ラッチ−１ １５９ Ｙ系不揮発性ラッチ−Ｍ １６０ リダンダンシーコントロール読み出し回路 Ａ２ 第１のリダンダンシー書き込み制御信号 Ｂ２ 第２のリダンダンシー書き込み制御信号 Ｃ２ リダンダンシー読み出し制御信号 Ｄ２ 第３のリダンダンシー読み出し制御信号 Ａ０〜Ａ８ 外部アドレス端子 Ａ９〜Ａ１７ 外部アドレス端子 ／ＣＥ，／ＯＥ，／ＷＥ 外部コントロール端子 ＤＩＮ 外部データ入力端子 ＤＯＵＴ 外部出力端子
番号 ３４〜３７ フローチャート図における各シーケンス
番号 ３９〜５０ フローチャート図における各シーケンス
番号 ５１ 測定デバイス群 ５２ メモリーテスター ５３ 測定デバイス群内の１番目のデバイス ５４ 測定デバイス群内の２番目のデバイス ５５，５７ デバイスＩ／Ｏ端子への入出力の流れ ５６，５８ デバイスアドレス／コントロール端子へ
の入出力の流れ ５９，６１ テスター内コンパレータ ６０，６２ テスター内ドライバー ６３，６４ テスター内Ｆａｉｌメモリー ６６ Ｙカウンタ ６７ Ｘカウンタ ６５ リダンダンシーコントロール回路 ６５ａ リダンダンシー書き込み・読み出しコントロ
ール回路 ６５ｂ リダンダンシーアドレス設定回路 ６８ コントロール回路 ６９ ＤＱバッファ ７０ ＥＣＣ回路 ７１ センスアンプ ７２ Ｙデコーダ ７３ Ｘデコーダ ７４ 書き込みデータ設定回路 ７５ コンパレータ ７６ アドレス切り替え判断回路 ７７ メモリーアレイ ７８ 不良アドレス記憶ラッチ ７９ 不揮発性ラッチ ８０ リダンダンシーコントロール回路 ８１ スペアカウンタ ８２ 不揮発性ラッチ Ｄ リダンダンシー置き換え信号 Ｅ アドレスデータ Ｆ オーバーフローフラグ ＳＬＦＲ セルフリダンダンシー信号 ／ＣＥ，／ＯＥ，／ＷＥ 外部コントロール端子 ＤＩＮ 外部データ入力端子 ＤＯＵＴ 外部出力端子 ８３〜９１ フローチャート図における各シーケンス
番号 ９２〜１０１ フローチャート図における各シーケン
ス番号 １０２〜１１０ フローチャート図における各シーケ
ンス番号 １１１ Ｙアドレスバッファ １１２ Ｘアドレスバッファ １１３ コントロール回路 １１３ａ 内部リード系コントロール回路 １１３ｂ リダンダンシー制御コントロール回路 １１４ 高電圧検出回路 １１５ ＤＱバッファ １１６ センスアンプ １１７ Ｙデコーダ １１８ メモリアレイ １１９ Ｘデコーダ １２０ コンパレータ １２１ アドレス切り替え判断回路 １２２ Ｘ系ラッチ制御コントロール １２４ Ｙ系ラッチ制御コントロール １２６ Ｘ系アドレスラッチ−１＆ラッチフラグ １２７ Ｘ系アドレスラッチ−２＆ラッチフラグ １２８ Ｙ系アドレスラッチ−１＆ラッチフラグ １２９ Ｙ系アドレスラッチ−２＆ラッチフラグ １３０ 不揮発性ラッチ書き込み制御回路 １３１ Ｘ系不揮発性ラッチ−１ １３２ Ｘ系不揮発性ラッチ−２ １３３ Ｙ系不揮発性ラッチ−１ １３４ Ｙ系不揮発性ラッチ−２ １３５ リダンダンシーコントロール読み出し回路 Ａ１ リダンダンシー書き込み制御信号１ Ｂ１ リダンダンシー書き込み制御信号２ Ｃ１ リダンダンシー読み出し制御信号 Ａ０〜Ａ８ 外部アドレス端子 Ａ９〜Ａ１７ 外部アドレス端子 ／ＣＥ，／ＯＥ，／ＷＥ 外部コントロール端子 ＤＩＮ 外部データ入力端子 ＤＯＵＴ 外部出力端子 １３６ Ｙアドレスバッファ １３７ Ｘアドレスバッファ １３８ コントロール回路 １３８ａ 内部リード系コントロール回路 １３８ｂ リダンダンシー制御コントロール回路 １３９ 高電圧検出回路 １４０ ＤＱバッファ １４１ センスアンプ １４２ Ｙデコーダ １４３ メモリアレイ １４４ Ｘデコーダ １４５ コンパレータ １４６ アドレス切り替え判断回路 １４７ Ｘ系ラッチ制御コントロール １４９ Ｙ系ラッチ制御コントロール １５１ Ｘ系アドレスラッチ−１＆ＮＧカウント １５２ Ｘ系アドレスラッチ−Ｎ＆ＮＧカウント １５３ Ｙ系アドレスラッチ−１＆ＮＧカウント １５４ Ｙ系アドレスラッチ−Ｍ＆ＮＧカウント １５５ 不揮発性ラッチ書き込み制御回路 １５６ Ｘ系不揮発性ラッチ−１ １５７ Ｘ系不揮発性ラッチ−Ｎ １５８ Ｙ系不揮発性ラッチ−１ １５９ Ｙ系不揮発性ラッチ−Ｍ １６０ リダンダンシーコントロール読み出し回路 Ａ２ 第１のリダンダンシー書き込み制御信号 Ｂ２ 第２のリダンダンシー書き込み制御信号 Ｃ２ リダンダンシー読み出し制御信号 Ｄ２ 第３のリダンダンシー読み出し制御信号 Ａ０〜Ａ８ 外部アドレス端子 Ａ９〜Ａ１７ 外部アドレス端子 ／ＣＥ，／ＯＥ，／ＷＥ 外部コントロール端子 ＤＩＮ 外部データ入力端子 ＤＯＵＴ 外部出力端子
Claims (6)
- 【請求項１】 外部データを記憶するための記憶素子が
集まったメインメモリセルアレイと、前記メインメモリ
セルアレイに複数欠陥がある場合に前記メインメモリセ
ルアレイの欠陥部分と置き換えることができる複数の冗
長メモリセルアレイと、外部アドレスに対応した前記メ
インメモリセルアレイ内の記憶素子を読み出すための読
み出し装置と、前記記憶素子より読み出した内容と前記
外部アドレスに対応した外部期待値データとを比較する
比較装置と、前記記憶素子より読み出した内容と前記外
部期待値データが不一致の場合に前記外部アドレスの１
部分の情報をラッチするためのラッチ回路と、前記ラッ
チ回路にラッチされた前記外部アドレスの１部分の情報
を不揮発性記憶素子に書き込むための書き込み制御回路
と、通常読み出し時には前記外部アドレスと前記不揮発
性素子に書き込まれた冗長メモリセルに置き換えるべき
アドレスが一致している場合には冗長メモリセルの内容
を読み出す手段とを備えたことを特徴とする半導体記憶
装置。 - 【請求項２】 前記記憶素子より読み出した内容と前記
外部データが不一致の場合に前記外部アドレスの１部分
をラッチする第１のモードと、前記ラッチ回路にラッチ
された前記外部アドレスのデータを不揮発性記憶素子に
書き込みを行う第２のモードとを有することを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項３】 前記冗長メモリセルに置き換えるべき前
記ラッチ回路にラッチされた前記外部アドレスの１部分
の情報を前記不揮発性記憶素子に書き込むための書き込
み制御回路は、ある特定の外部端子が高電圧になること
によりアクティブとなる高電圧検出回路を備えたことを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記冗長メモリセルに置き換えるべき前
記ラッチ回路にラッチされた前記外部アドレスの１部分
の情報を前記揮発性記憶素子に書き込むための書き込み
制御回路は、第１の外部制御端子から入力される立ちさ
がりエッジで出力端子より入力される特定のデータによ
り動作することを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項５】 請求項１記載の前記ラッチ回路は冗長メ
モリセル群に対して同一の個数あることを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項６】 前記冗長メモリセルに置き換えるべき前
記ラッチ回路にラッチされた前記外部アドレスの１部分
の情報を書き込むべき前記不揮発性記憶素子は、行線救
済用のアドレスデータを書き込むための不揮発性記憶素
子と列線救済用のアドレスデータを書き込むための不揮
発性記憶素子に分割され前記行線救済用の不揮発性記憶
素子のみに前記外部アドレスの１部分の情報を書き込む
場合と前記列線救済用の不揮発性記憶素子のみに前記外
部アドレスの１部分の情報を書き込む場合とを制御する
制御信号を有することを特徴とする請求項２記載の半導
体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8229646A JPH1074396A (ja) | 1996-08-30 | 1996-08-30 | 半導体記憶装置 |
| US08/918,668 US5841711A (en) | 1996-08-30 | 1997-08-28 | Semiconductor memory device with redundancy switching method |
| KR1019970044601A KR100265910B1 (ko) | 1996-08-30 | 1997-08-30 | 용장도 스위칭 방법을 사용한 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8229646A JPH1074396A (ja) | 1996-08-30 | 1996-08-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074396A true JPH1074396A (ja) | 1998-03-17 |
Family
ID=16895466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8229646A Pending JPH1074396A (ja) | 1996-08-30 | 1996-08-30 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5841711A (ja) |
| JP (1) | JPH1074396A (ja) |
| KR (1) | KR100265910B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11994142B2 (en) | 2019-10-17 | 2024-05-28 | Daikin Industries, Ltd. | Blower |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100265765B1 (ko) * | 1998-02-06 | 2000-10-02 | 윤종용 | 빌트인 셀프 테스트 회로를 구비한 결함구제회로 및 이를 사용한 결함구제방법 |
| JP3204200B2 (ja) * | 1998-02-25 | 2001-09-04 | 日本電気株式会社 | 半導体メモリ装置 |
| JP4159657B2 (ja) * | 1998-07-13 | 2008-10-01 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| JP3880210B2 (ja) * | 1998-08-04 | 2007-02-14 | エルピーダメモリ株式会社 | 半導体装置 |
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| US6484271B1 (en) | 1999-09-16 | 2002-11-19 | Koninklijke Philips Electronics N.V. | Memory redundancy techniques |
| DE10002139A1 (de) * | 2000-01-19 | 2001-08-02 | Infineon Technologies Ag | Datenspeicher |
| JP2002319298A (ja) * | 2001-02-14 | 2002-10-31 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6552960B2 (en) * | 2001-06-04 | 2003-04-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
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