JP4278325B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、特に、外部から内部電源電位の調整が可能な内部電位発生回路を備えた半導体集積回路装置の構成に関する。
【０００２】
【従来の技術】
従来から、半導体集積回路装置には、外部電源電位よりも低い、あるいは外部電源電位よりも高い内部電源電位を生成して内部回路に与えるための内部電源電位発生回路が設けられている。内部電源電位発生回路の出力電位は、製造プロセスの変動などによってばらつくので、内部電源電位発生回路の出力電位は、外部から調整可能な構成となっていることが一般的である。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来は、この内部電源電位発生回路の出力電位は、外部のテスタでモニタしながら調整を行なっていたため、その調整を行なうことは容易ではなかった。
【０００４】
さらに、近年、システムＬＳＩなどにおいては、異なる機能を有する内部回路に対して、異なる内部電源電位を供給するための内部電源電位発生回路が設けられる場合がある。この場合は、複数の内部電源電位発生回路の各々に対して、その出力電位レベルをテスタでモニタし、かつその調整を行なうことが必要となり、その調整の困難さはさらに増大することになる。
【０００５】
また、このような内部電源電位発生回路の調整結果は、最終的には、半導体集積回路装置内部に不揮発的に記憶させることが必要である。このような記憶処理のことを、以下、「プログラミング処理」と呼ぶことにする。
【０００６】
このようなプログラムを行う方法としては、従来、ヒューズ素子をブローすることにより行うのが一般的である。しかしながら、たとえば、複数の内部電源電位発生回路の各々に対して、その出力電位レベルをプログラムするとすると、このようなヒューズ素子の個数も多くなり、回路面積の観点からは不利である。
【０００７】
したがって、出力電位レベルをプログラムする素子も電気的に、かつ不揮発的にデータをプログラムできる素子であることが望ましい。
【０００８】
ここで、低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００９】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【００１０】
図３２は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【００１１】
図３２を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成するためのアクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、たとえば電界効果型トランジスタで形成され、トンネル磁気抵抗素子ＴＭＲと固定電圧（接地電圧Ｖｓｓ）との間に結合される。
【００１２】
ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【００１３】
図３３は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図３３を参照して、トンネル磁気抵抗素子ＴＭＲは、一定方向の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部から印加される磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが設けられる。自由磁化層ＶＬは、記憶データのデータレベルに応じて、固定磁化層と同一方向または、固定磁化層ＦＬと異なる方向に磁化される。
【００１４】
データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンされる。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、センス電流Ｉｓを流すことができる。
【００１５】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬに書込まれた磁化方向とが平行である場合には、両者の磁化方向が反対方向である場合に比べてトンネル磁気抵抗素子ＴＭＲの電気抵抗は小さくなる。
【００１６】
このように、トンネル磁気抵抗素子ＴＭＲは、磁化方向に応じてその電気抵抗が変化する。したがって、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの二通りの磁化方向と、記憶データのレベル（“１”および“０”）とをそれぞれ対応付けることによって、データ記憶を実行することができる。
【００１７】
センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、自由磁化層の磁化方向、すなわち記憶データレベルに応じて異なる。したがって、たとえば、ビット線ＢＬを一定電圧にプリチャージした状態とした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧レベルの変化の検知によって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１８】
図３４は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１９】
図３４を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【００２０】
図３５は、データ書込時におけるデータ書込電流の方向と磁化方向との関係を説明する概念図である。
【００２１】
図３５を参照して、縦軸Ｈｘは、ビット線ＢＬを流れるデータ書込電流によって生じるデータ書込磁界Ｈ（ＢＬ）の方向を示すものとする。一方、横軸Ｈｙは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じるデータ書込磁界Ｈ（ＷＷＬ）の方向を示すものとする。
【００２２】
自由磁化層ＶＬの磁化方向は、データ書込磁界Ｈ（ＢＬ）とＨ（ＷＷＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書換えることができる。
【００２３】
すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。したがって、ＭＴＪメモリセルの記憶データを更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上の電流を流す必要がある。トンネル磁気抵抗素子に一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００２４】
データ読出時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００２５】
上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダムアクセスメモリＭＲＡＭデバイスを構成する技術が開示されている。
【００２６】
しかしながら、このような「トンネル磁気抵抗素子ＴＭＲ」を用いて、上述したような「プログラミング処理」を行うのに適切な回路構成については、検討がなされておらず、必ずしも「プログラミング処理」に必要な回路構成が明確でないという問題点があった。
【００２７】
したがって、この発明の主たる目的は、複数の内部電源発生回路の生成する内部電源電位の調整を容易に行なうことが可能な半導体集積回路装置を提供することである。
【００２８】
この発明の他の目的は、複数の内部電源発生回路の生成する内部電源電位の調整結果を電気的にかつ不揮発的に記録することが可能な半導体集積回路装置を提供することである。
【００２９】
【課題を解決するための手段】
請求項１記載の半導体集積回路装置は、半導体集積回路装置の外部から与えられたデータおよび相互に授受するデータの少なくともいずれかに基づいて、所定の処理を行なうための少なくとも１つの内部回路と、内部回路に対応して設けられ、内部電位のレベルを示す情報を含むレベル設定信号を受けて、レベル設定信号に応じたレベルの内部電位を生成する内部電位発生回路とを備え、内部電位発生回路は、テスト動作において、比較用基準電位とレベル設定信号に応じたレベルとを比較する比較回路を含み、内部電位発生回路の出力電位のレベルのテスト処理を制御し、テスト動作において、複数のレベル設定信号を内部電位発生回路に順次与えるテスト制御回路と、テスト動作時に、複数のレベル設定信号に応じたレベルと比較用基準電位との比較回路による比較結果に基づいて、レベル設定信号に要求される設定値を検出するための測定を行う測定回路と、測定回路の測定結果をテスト制御回路に伝達するための伝達回路とをさらに備える。
【００３０】
比較回路は、通常動作において、内部電位発生回路の出力する内部電位とレベル設定信号に応じたレベルとを比較し、内部電位発生回路は、比較回路の出力に応じて内部電位のレベルを調節するための電位制御回路をさらに含む。
【００３１】
内部電位発生回路は、内部電位発生回路の出力する内部電位と比較用基準電位とを受けて、動作モードに応じて、いずれか一方を選択的に比較回路に与える第１の切換回路をさらに含む。
【００３２】
内部電位発生回路は、レベル設定信号を受けて、レベル設定信号に応じたレベルに変換して比較回路に与える基準電位発生回路をさらに含む。
【００３３】
請求項２記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、内部電位発生回路は、テスト動作においては、テスト制御回路からの複数のレベル設定信号を順次基準電位発生回路に与え、通常動作において、予め定められたレベル設定信号を基準電位発生回路に与える、第２の切換回路をさらに含む。
【００３４】
請求項３記載の半導体集積回路装置は、請求項２記載の半導体集積回路装置の構成に加えて、半導体集積回路装置は、通常動作において基準電位発生回路に与えられるレベル設定信号を保持するためのプログラム回路をさらに備える。
【００３５】
請求項４記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、測定回路は、測定結果を示す情報を保持するための記憶回路を含み、伝達回路は、記憶回路に格納された測定結果をテスト制御回路に伝達する。
【００３６】
請求項５記載の半導体集積回路装置は、半導体集積回路装置の外部から与えられたデータおよび相互に授受するデータの少なくともいずれかに基づいて、所定の処理を行なうための少なくとも１つの内部回路と、内部回路に対応して設けられ、内部電位のレベルを示す情報を含むレベル設定信号を受けて、レベル設定信号に応じたレベルの内部電位を生成する内部電位発生回路とを備え、内部電位発生回路は、通常動作において、内部電位発生回路の出力する内部電位とレベル設定信号に応じたレベルとを比較し、テスト動作において、レベル設定信号に応じたレベルと内部電位との比較を停止して、比較用基準電位とレベル設定信号に応じたレベルとを比較する比較回路と、比較回路の出力に応じて内部電位のレベルを調節するための電位制御回路とを含み、内部電位発生回路の出力電位のレベルのテスト処理を制御し、テスト動作において、複数のレベル設定信号を内部電位発生回路に順次与え、互いに異なるレベルの複数の内部電位を順次発生させるテスト制御回路と、テスト動作時に、比較回路による比較結果に基づいて、レベル設定信号に要求される設定値を検出するための測定を行う測定回路と、測定回路の測定結果をテスト制御回路に伝達するための伝達回路を備える。
【００３７】
請求項５の内部電位発生回路は、内部電位発生回路の出力する内部電位と比較用基準電位とを受けて、動作モードに応じて、いずれか一方を選択的に比較回路に与える第１の切換回路をさらに含む。
【００３８】
請求項５の内部電位発生回路は、レベル設定信号を受けて、レベル設定信号に応じたレベルに変換して比較回路に与える基準電位発生回路をさらに含む。
【００３９】
請求項６記載の半導体集積回路装置は、請求項５記載の半導体集積回路装置の構成に加えて、内部電位発生回路は、テスト動作においては、テスト制御回路からの複数のレベル設定信号を順次基準電位発生回路に与え、通常動作において、予め定められたレベル設定信号を基準電位発生回路に与える、第２の切換回路をさらに含む。
【００４０】
請求項７記載の半導体集積回路装置は、請求項５記載の半導体集積回路装置の構成に加えて、内部電位は、外部電源電位よりも高く、内部電位発生回路は、外部電源電位を昇圧する昇圧回路を含む。
【００４１】
請求項８記載の半導体集積回路装置は、請求項７記載の半導体集積回路装置の構成に加えて、内部電位発生回路は、昇圧回路の出力を分圧する分圧回路と、分圧回路の出力と比較用基準電位とを受けて、動作モードに応じて、いずれか一方を選択的に比較回路に与える第１の切換回路をさらに含む。
【００４２】
請求項９記載の半導体集積回路装置は、請求項５記載の半導体集積回路装置の構成に加えて、内部電位は、接地電位よりも低く、内部電位発生回路は、外部電源電位と接地電位を受けて降圧して負電位を生成する負電位生成回路を含む。
【００４３】
請求項１０記載の半導体集積回路装置は、請求項９記載の半導体集積回路装置の構成に加えて、内部電位発生回路は、レベル設定信号を受けて、レベル設定信号に応じたレベルに変換して比較回路に与える基準電位発生回路と、テスト動作において、負電位生成回路の出力を所定量だけシフトさせる第１のシフト手段と、テスト動作において、基準電位発生回路の出力を所定量だけシフトさせる第２のシフト手段とを含む。
【００４４】
請求項１１記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、半導体集積回路装置は、通常動作において基準電位発生回路に与えられるレベル設定信号を保持するためのプログラム回路をさらに備え、プログラム回路は、第１および第２の電源ノードを介して電源電位を受けるラッチ回路を含み、ラッチ回路は、ラッチ回路への電源投入に応じて活性化され、第１および第２の電源ノードとラッチ回路との間にそれぞれ設けられる第１および第２のトンネル磁気抵抗素子をさらに含む。
【００４５】
請求項１２記載の半導体集積回路装置は、請求項１１記載の半導体集積回路装置の構成に加えて、プログラム回路は、電源投入後の所定期間において、ラッチ回路を不能化する不能化手段を含む。
【００４６】
請求項１３記載の半導体集積回路装置は、請求項１１記載の半導体集積回路装置の構成に加えて、プログラム回路は、トンネル磁気抵抗素子を、通常動作よりも高い電圧の印加により破壊することにより、データを記憶する。
【００４７】
請求項１４記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、内部回路は、メモリ回路であり、メモリ回路は、正規のメモリセルアレイと、冗長メモリセルアレイと、正規のメモリアレイ中の不良アドレスを予め記憶するプログラム回路と、プログラム回路に記憶された不良アドレスと、内部回路の外部から与えられるアドレス信号との比較結果に応じて、正規のメモリセルアレイおよび冗長メモリセルアレイのいずれかのメモリセルを選択するメモリセル選択回路とを含み、プログラム回路は、第１および第２の電源ノードを介して電源電位を受け、電源投入に応じて活性化されるラッチ回路と、第１および第２の電源ノードとラッチ回路との間にそれぞれ設けられる第１および第２のトンネル磁気抵抗素子を含む。
【００４８】
請求項１５記載の半導体集積回路装置は、請求項１４記載の半導体集積回路装置の構成に加えて、プログラム回路は、電源投入後の所定期間において、ラッチ回路を不能化する不能化手段を含む。
請求項１６の半導体集積回路装置は、前記半導体集積回路装置の外部から与えられたデータおよび相互に授受するデータの少なくともいずれかに基づいて、所定の処理を行なうための少なくとも１つの内部回路と、この内部回路に対応して設けられ、内部電位のレベルを示す情報を含むレベル設定信号を受けて、該レベル設定信号に応じたレベルの内部電位を生成する内部電位発生回路とを備える。内部電位発生回路は、（１）テスト動作において、比較用基準電位とレベル設定信号に応じたレベルとを比較する比較回路と、（２）比較回路の出力信号に従って内部電位を生成するドライブ素子と、（３）内部電位と比較基準電位とを受け、テスト動作において比較用基準電位を選択して比較回路へ与える切換回路とを含む。
請求項１６の半導体集積回路装置は、さらに、記内部電位発生回路の出力電位のレベルのテスト処理を制御し、テスト動作において、複数のレベル設定信号を内部電位発生回路に順次与えるテスト制御回路と、比較回路の出力に常時結合され、テスト動作時に活性化され、第１の比較回路からの比較結果を示す信号に基づいて、レベル設定信号に要求される設定値を検出するための測定を行う測定回路と、測定回路の測定結果をテスト制御回路に伝達するための伝達回路とを備える。
【００４９】
【発明の実施の形態】
［実施の形態１］
以下、この発明の実施の形態を図面を用いて説明する。
【００５０】
図１は、この発明の実施の形態１の半導体集積回路装置１０００の回路構成を示す概略ブロック図である。
【００５１】
図１を参照して、半導体集積回路装置１０００は、外部からの制御信号を受取るための制御信号入力群１０と、外部との間でデータの授受を行なうためのデータ入出力端子群１２と、外部から外部電源電位ｅｘｔ．Ｖｃｃを受取るための電源端子１４と、外部から接地電位Ｖｓｓを受けるための接地端子１６と、外部制御信号入力端子群１０からの信号に基づいて、半導体集積回路装置１０００の動作を制御するためのコントロール部２０と、データ入出力端子群１２を介して、外部との間でデータの授受を行なうためのデータ入出力部３０と、コントロール部２０により制御され、データ入出力部３０との間でのデータ授受や相互間でのデータ授受を行なって、それぞれ所定のデータ処理を行なうための内部回路１００．１〜１００．４と、電源端子１４から内部回路１００．１〜１００．４に対して、外部電源電位ｅｘｔ．Ｖｃｃを伝達するための電源配線ＶＣＬと、接地端子１６から接地電位Ｖｓｓを内部回路１００．１〜１００．４に伝達するための接地配線ＶＳＬとを備える。なお、図１では内部回路の個数は、説明の簡単のために４個としているが、この個数は、４個より多くても、あるいは少なくてもよい。
【００５２】
半導体集積回路装置１０００は、さらに、内部回路１００．１〜１００．４のそれぞれと電源配線ＶＣＬとの間に設けられ、外部電源電位ｅｘｔ．Ｖｃｃを降圧または昇圧して、対応する内部回路１００．１〜１００．４に供給するための内部電源電位発生回路２００．１〜２００．４と、内部電源電位発生回路２００．１〜２００．４からの内部電源電位を内部回路１００．１〜１００．４の各々に伝達するための内部電源配線ＬＶ１〜ＬＶ４と、内部回路１００．１〜１００．４のそれぞれに対応して設けられ、コントロール部２０から出力される測定基準電位ＶＭＲ１〜ＶＭＲ４をそれぞれ受けて、対応する内部回路における内部電源配線ＬＶ１〜ＬＶ４の電位レベルを測定して、その測定結果を出力するための測定回路３００．１〜３００．４とを備える。ここで、内部電源電位発生回路２００．１〜２００．４の生成する電位レベルは、それぞれ互いに異なっていてもよいし、一部の内部電源電位発生回路または全部の内部電源電位発生回路については、共通のレベルであってもよい。
【００５３】
コントロール部２０は、内部回路１００．１〜１００．４の動作を制御するために、内部制御信号ｉｎｔ．Ｃｍｄを生成して、対応する内部回路１００．１〜１００．４に対して出力する。
【００５４】
半導体集積回路装置１０００は、さらに、セルフテスト期間中において、内部回路１００．１〜１００．４の各々に対して与えるテスト信号を、コントロール部２０から順次シリアルに伝達し、かつ、内部回路１００．１〜１００．４からテスト動作の結果出力される信号や、内部回路１００．１〜１００．４の相互間で授受されるデータを受取って、コントロール部２０に対してシリアルに伝達するためのスキャンパスＳＣＰを備える。スキャンパスＳＣＰは、その途中経路において、内部回路１００．１〜１００．４に与えるデータを伝達し、かつ内部回路１００．１〜１００．４から出力されたデータを受取って、シリアルに伝達するためのシフトレジスタＳＲ１〜ＳＲ８を含む。
【００５５】
図２は、図１に示したコントロール部２０およびデータ入出力部３０の構成の一部を抜き出して示す概略ブロック図である。
【００５６】
コントロール部２０は、制御信号入力端子群１０から与えられる信号に応じて、通常動作においては、内部回路１００．１〜１００．４の動作を制御するための信号を出力し、テスト動作においては、ビルトインセルフテストの開始および終了を制御するための信号を出力する制御回路４０と、制御回路４０からの信号に応じて、ビルトインセルフテストを開始し、内部回路１００．１〜１００．４との間でスキャンパスＳＣＰを介してデータの授受を行なうことにより、自己試験処理（以下、「ビルトインセルフテスト」と呼ぶ）を行なうためのビルトインセルフテスト回路４２と、ビルトインセルフテスト回路４２により制御されて、測定回路３００．１〜３００．４に与える基準電圧ＶＭＲ１〜ＶＭＲ４を発生するための基準電圧生成部４４と、通常動作において、内部電源電位発生回路２００．１〜２００．４の生成する内部電源電位をチューニングするための情報を不揮発的に格納し、対応する内部電源電位発生回路２００．１〜２００．４に対して、チューニング情報に対応するプログラムデータを与えるためのプログラム部４６とを備える。
【００５７】
後に説明するように、ビルトインセルフテスト期間中は、ビルトインセルフテスト回路４２から与えられるビルトインセルフテスト回路出力信号（以下、「ＢＩＳＴ回路出力信号」と呼ぶ）が、プログラム部４６から出力されるプログラム部出力信号の代わりに、内部電源電位発生回路２００．１〜２００．４の出力電位を制御する。
【００５８】
また、プログラム部４６には、外部からのレーザ照射処理などによって、チューニングするための情報を不揮発的に格納するためのヒューズ素子等が設けられているものとする。あるいは、プログラム部４６には、電気的な信号ＳＰＲＧによりチューニングするための情報を不揮発的に格納するための不揮発性記憶素子が設けられており、ビルトインセルフテスト回路４２からの指示により、チューニング情報が格納される構成が設けられていてもよい。
【００５９】
内部電源電位発生回路２００．１〜２００．４の動作電圧の測定が終了すると、ビルトインセルフテスト回路４２は、各測定回路３００．１〜３００．４からの測定結果のデータを、スキャンパスＳＣＰを介して受け取る。この後、ビルトインセルフテスト回路４２からの指示に従って、データ入出力部３０中の出力制御回路３４は、ビルトインセルフテスト回路４２が受け取った測定結果のデータを、入出力バッファ３２を介して外部に出力する。
【００６０】
入出力バッファ３２は、通常動作においては、データ入出力端子群１２を介して、内部回路１００．１〜１００．４からのデータを外部に出力し、あるいは外部から与えられたデータを内部回路１００．１〜１００．４に対して出力する。
【００６１】
図３は、図２に示した基準電圧生成部４４の構成を説明するための回路図である。
【００６２】
基準電圧発生回路４４は、電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続される、ＰチャネルＭＯＳトランジスタＴＰ１と抵抗体Ｒ１１〜Ｒ１４とを備える。トランジスタＴＰ１１のゲートは、ビルトインセルフテスト回路４２からの制御信号ＳＣＲＶを受けて、ビルトインセルフテスト期間中はトランジスタＴＰ１は導通状態となる。
【００６３】
トランジスタＴＰ１と抵抗体Ｒ１１との接続ノードから基準電圧ＶＭＲ１が出力され、抵抗体Ｒ１１とＲ１２の接続ノードが基準電位ＶＭＲ２が出力され、抵抗体Ｒ１２と抵抗体Ｒ１３の接続ノードから基準電圧ＶＭＲ３が出力され、抵抗体Ｒ１３と抵抗体Ｒ１４の接続ノードから基準電圧ＶＭＲ４がそれぞれ出力される。
【００６４】
抵抗体Ｒ１１〜Ｒ１４の値およびそれらの抵抗比は、予め設定されているため、基準電圧ＶＭＲ１〜ＶＭＲ４は、それぞれ予めその値が既知の電圧レベルである。
【００６５】
図４は、図１に示した内部電源電位発生回路２００．１の構成を説明するための概略ブロック図である。
【００６６】
なお、他の内部電源電位発生回路２００．２〜２００．４の構成も、基本的には内部電源電位発生回路２００．１の構成と同様である。
【００６７】
図４を参照して、内部電源電位発生回路２００．１は、プログラム部４６からのプログラム部出力信号と、ビルトインセルフテスト回路４２からのＢＩＳＴ回路出力信号とを受けて、ビルトインセルフテスト回路（以下、「ＢＩＳＴ回路」と呼ぶ）４２からの制御信号に応じて、いずれか一方を選択的にチューニング情報を示す信号Ｐ０〜Ｐ３として出力するための切換回路２０２と、切換回路２０２の出力を受けて、その出力に応じた基準電位を発生する基準電位発生回路２０４ａおよび基準電位発生回路２０４ａの出力電圧ＶＲに応じて、内部電源線ＬＶ１の電位レベルを駆動するためのドライバ回路２０４ｂを含む。
【００６８】
基準電位発生回路２０４ａは、定電流源２２０、およびチューニング抵抗部ＴＲＰとを含む。さらに、チューニング抵抗部ＴＲＰは、抵抗素子２２１〜２２５、トランスファーゲート２２６〜２２９およびインバータ２３０〜２３３を含む。
【００６９】
定電流源２２０は、外部電源電位ｅｘｔ．Ｖｃｃの供給配線ＶＣＬと出力ノードＮ２０との間に接続され、予め定められた一定の電流ＩをノードＮ２０に与える。
【００７０】
抵抗素子２２１〜２２５は、出力ノードＮ２０と接地電位Ｖｓｓの供給配線ＶＳＬとの間に直列接続される。抵抗素子２２１〜２２５は、それぞれ所定の抵抗値Ｒ１，Ｒ２，Ｒ４，Ｒ８，ＲＢを有する。ここで、Ｒ１：Ｒ２：Ｒ４：Ｒ８＝１：２：４：８となっている。
【００７１】
抵抗素子２２１〜２２４とトランスファーゲート２２６〜２２９とは、それぞれ並列接続される。ＢＩＳＴ回路４２から、あるいはプログラム部４６から与えられる信号Ｐ０〜Ｐ２は、それぞれトランスファーゲート２２６〜２２８のＰチャネルＭＯＳトランジスタのゲートに直接入力されるとともに、それぞれインバータ２３０〜２３２を介して、トランスファーゲート２２６〜２２８のＮチャネルＭＯＳトランジスタのゲートに入力される。ＢＩＳＴ回路４２またはプログラム部４６からの信号Ｐ３は、トランスファーゲート２２９のＮチャネルＭＯＳトランジスタのゲートに直接入力されるとともに、インバータ２３３を介して、トランスファーゲート２２９のＰチャネルＭＯＳトランジスタのゲートに入力される。
【００７２】
出力ノードＮ２０と接地電位Ｖｓｓの供給配線ＶＳＬとの間の抵抗値Ｒは、信号Ｐ０〜Ｐ３の論理レベルの組合せにより、１６段階で変更可能となっている。たとえば、信号Ｐ０〜Ｐ３がともに“Ｌ”レベルの場合は、トランスファーゲート２２６〜２２８が導通するとともに、トランスファーゲート２２９が非導通になり、抵抗値Ｒは、Ｒ＝（Ｒ８＋ＲＢ）となる。この抵抗値（Ｒ８＋ＲＢ）は、設計値によって予め設定されている。出力ノードＮ２０の電位ＶＲＩは、ＶＲＩ＝Ｒ×Ｉとなる。
【００７３】
ドライバ回路２０４ｂは、ＰチャネルＭＯＳトランジスタ２３４および差動増幅器２３５を含む。ＰチャネルＭＯＳトランジスタ２３４は、外部電源電位ｅｘｔ．Ｖｃｃの供給配線ＶＣＬと内部電源電位ｉｎｔ．Ｖｃｃの供給配線ＬＶ１との間に接続される。差動増幅器２３５は、通常動作においてはコントロール部２０中の制御回路４０から与えられ、また、テスト動作においてはコントロール部２０中のビルトインセルフテスト回路４２から与えられる信号φＡ１によって制御され、その反転入力ノードは、基準電位発生回路２０４ａの出力電位ＶＲＩを受け、その非反転入力ノードは内部電源電位ｉｎｔ．Ｖｃｃの供給配線ＬＶ１に接続され、その出力信号はＰチャネルＭＯＳトランジスタ２３４のゲートに入力される。
【００７４】
信号φＡ１が非活性化レベルの“Ｌ”レベルの場合は、差動増幅器２３５の出力信号は“Ｈ”レベルに固定され、ＰチャネルＭＯＳトランジスタ２３４は非導通状態となる。
【００７５】
信号φＡ１が活性化レベルの“Ｈ”レベルの場合は、差動増幅器２３５は、内部電源電位ｉｎｔ．Ｖｃｃが基準電位ＶＲＩに一致するようにＰチャネルＭＯＳトランジスタ２３４のゲート電位を制御する。したがって、内部電源電位ｉｎｔ．Ｖｃｃは、基準電位ＶＲＩと同じレベルになる。
【００７６】
したがって、たとえば、図４においては、内部回路１００．１は、外部電源電圧ｅｘｔ．Ｖｃｃを降圧した内部電源電位ｉｎｔ．Ｖｃｃおよび接地電位Ｖｓｓによって駆動される。
【００７７】
図５は、図１に示した測定回路３００．１の構成を説明するための概略ブロック図である。
【００７８】
なお、他の測定回路３００．２〜３００．４の構成も基本的には測定回路３００．１の構成と同様である。
【００７９】
測定回路３００．１は、対応する内部回路１００．１の内部電源線ＬＶ１の電位レベルと、基準電圧生成部４４からの測定基準電位ＶＭＲ１とを受けて、ＢＩＳＴ回路４２からの制御に従って、これらの電位レベルを通過させるスイッチ回路３０２と、ビルトインセルフテスト回路４２からの信号φＡ２により活性化されて、スイッチ回路３０２からの内部電源線ＬＶ１の電位レベルと測定基準電位ＶＭＲ１とを比較する比較器３１０とを備える。
【００８０】
ここで、ＢＩＳＴ回路４２は、テスト動作において、後に説明するように、内部電源電位発生回路２００．１に与えるＢＩＳＴ回路出力信号のレベルを段階的に変化させる。測定回路３００．１も、このＢＩＳＴ回路出力信号をビルトインセルフテスト回路４２から受け取る。測定回路３００．１は、さらに、テスト動作において、比較器３１０からの出力に基づいて、このＢＩＳＴ回路出力信号が所定レベルとなり内部電源線ＬＶ１の電位レベルが基準電圧生成部４４からの測定基準電位ＶＭＲ１と一致した時点を検出して、ＢＩＳＴ回路出力信号を、選択的に通過させるための判定回路３２０を備える。
【００８１】
ここで、判定回路３２０は、インタリーブ回路３２４と、ラッチ回路３２６および３２８と、排他的論理和ゲート回路３３０と、ラッチ回路３３２と、ゲート回路３３４とを含む。
【００８２】
インタリーブ回路３２４は、最初はラッチ回路３２６に“Ｌ”レベルを与え、その後は、比較回路３１０からの出力レベルをラッチ回路３２８と３２６に交互に与える。最終的には、インタリーブ回路３２４は、ラッチ回路３２８に“Ｈ”レベルの信号を与える。ラッチ回路３２６および３２８は、インタリーブ回路３２４から与えられた信号レベルをラッチして、排他的論理和ゲート回路３３０に与える。
【００８３】
排他的論理和ゲート回路３３０は、ラッチ回路３２６および３２８の出力レベルが一致している場合は“Ｌ”レベルの信号を出力し、一致していない場合は“Ｈ”レベルの信号を出力する。
【００８４】
たとえば、ＢＩＳＴ回路出力信号のレベルが複数ステップにわたって変化し、あるステップにおいて、比較器３１０からの出力信号が“Ｌ”レベルから“Ｈ”レベルに変化したステップにおいては、排他的論理和ゲート回路３３０の出力レベルは“Ｈ”レベルになる。他のステップにおいては、排他的論理和ゲート回路３３０の出力は“Ｌ”レベルになる。
【００８５】
ラッチ回路３３２は、ＢＩＳＴ回路出力信号の変化する各ステップにおいて、そのレベルを保持し、ゲート回路３３４は、排他的論理和ゲート３３０の出力信号の立上がりエッジに応答して、ＢＩＳＴ回路出力信号ＰＴ０〜ＰＴ３を判定回路３２０から出力させる。
【００８６】
判定回路３２０から出力されたＢＩＳＴ回路出力信号は、メモリ回路３４０中の書込制御回路３４２に与えられる。書込制御回路３４２は、ＢＩＳＴ回路４２により制御されており、判定回路３２０から与えられたＢＩＳＴ回路出力信号を、記憶回路３４４に書込む。
【００８７】
また、ＢＩＳＴ回路４２は、測定動作が終了した後は、読出制御回路３４６を制御して、記憶回路３４４に格納されたＢＩＳＴ回路出力信号を記憶回路３４４から読出して、スキャンパスＳＣＰ上のシフトレジスタ回路ＳＲ１中のレジスタＳＲＣＫＴに格納させる。
【００８８】
以上説明したセルフテストの動作をまとめると、以下のとおりである。
すなわち、通常動作においては、内部電源電位発生回路２００．１から出力される内部電源電位ｉｎｔ．Ｖｃｃを生成するための基準電圧ＶＲＩのレベルを変化させるには、プログラム部４６からのプログラム出力信号が用いられる。これに対して、セルフテスト期間中においては、基準電圧ＶＲＩのレベルを変化させるために、上記プログラム出力信号の代わりに、ＢＩＳＴ回路４２からのＢＩＳＴ回路出力信号が用いられる。
【００８９】
これにより、セルフテスト期間中は、ＢＩＳＴ回路４２の制御で基準電位レベルＶＲＩを変更し、内部電源電位ｉｎｔ．Ｖｃｃのレベルが変化させられる。他の内部電源電位発生回路２００．２〜２００．４においても同様である。
【００９０】
このＢＩＳＴ回路４２により変化された内部電源電位ｉｎｔ．Ｖｃｃは、基準電圧生成部４４からの基準電位ＶＭＲ１〜ＶＭＲ４と比較され、その結果に応じて、内部電源電位ｉｎｔ．Ｖｃｃが基準電位に相当するレベルとなった時点のＢＩＳＴ回路出力信号が書込制御回路３４２により、チップ上の記憶回路３４４に蓄積される。
【００９１】
このようにして、測定が繰返され、判定に応じて記憶回路３４４に蓄積されたＢＩＳＴ回路出力信号は、ビルトインセルフテスト回路４２からの制御に従って、スキャンパスＳＣＰをシリアルに伝送されて、ビルトインセルフテスト回路４２中に取込まれる。
【００９２】
図６は、プログラム部４６またはＢＩＳＴ回路４２から出力されるチューニング情報を示す信号Ｐ０〜Ｐ３と、内部基準電位ＶＲＩの相対値ＶＲＩ′および比較回路３１０の出力信号φ３１０を例示する図である。
【００９３】
図６において、このチューニングモードでは１６のステップが行なわれる。信号Ｐ３〜Ｐ０は、１６のステップにおいて１０００，１００１，…，１１１１，００００，０００１，…，０１１１と変化する。
【００９４】
信号Ｐ３〜Ｐ０＝”００００”のときの内部基準電位ＶＲＩを０とすると、内部基準電位ＶＲＩの相対値ＶＲＩ′は、１６のステップにおいて−８，−７，…，−１，０，１，…，＋７と変化する。
【００９５】
比較回路３１０の出力信号φ３１０は、たとえば、ステップ１〜６では「Ｌ」レベルとなり、ステップ７〜１６では「Ｈ」レベルとなる。これは、ステップ１〜６では内部電源電位ｉｎｔ．Ｖｃｃが外部基準電位ＶＲよりも低く、ステップ７〜１６では内部電源電位ｉｎｔ．Ｖｃｃが外部基準電位ＶＲよりも高いことを示している。
【００９６】
図７は、図６のように信号Ｐ０〜Ｐ３が変化する場合において、判定回路３２０の行なう処理を説明するための概念図である。
【００９７】
図７を参照して、ゲート回路３３４は、判定回路３２０内の排他的論理和ゲート３３０の出力信号φ３３０の立上がりエッジに応答して、信号Ｐ０〜Ｐ３をメモリ回路３４０に与える。
【００９８】
図６に示した場合では、ステップ６の信号（Ｐ３，Ｐ２，Ｐ１，Ｐ０）＝（１１０１）がメモリ回路３４０に与えられる。
【００９９】
メモリ回路３４０は、ゲート回路３３４からの信号Ｐ０〜Ｐ３＝”１１０１”を記憶し、ＢＩＳＴ回路４２からの制御信号に応じて信号Ｐ３〜Ｐ０＝”１１０１”を読出し、読出した信号Ｐ３〜Ｐ０を１つずつ順次スキャンパスＳＣＰに出力する。
【０１００】
図８は、半導体集積回路装置１０００のセルフテストの動作を示すタイミングチャートである。
【０１０１】
図８において、ある時刻ｔ０に外部制御信号によってビルトインセルフテストへのエントリーが設定されると、ビルトインセルフテスト回路４２中のパルス発生回路（図示せず）によってカウンタ制御のための信号φ１がパルス的に「Ｈ」レベルに立上げられる。
【０１０２】
信号φ１が「Ｈ」レベルに立上げられると、ＢＩＳＴ回路出力信号Ｐ３〜Ｐ１が初期値（たとえば、１０００）に設定されるとともに、ＢＩＳＴ回路４２からの信号φＡ１が「Ｈ」レベルに立上げられて、差動増幅器２３５が活性状態となり、内部電源電位ｉｎｔ．Ｖｃｃが内部基準電位ＶＲＩと一致するようにＰチャネルＭＯＳトランジスタ２３４のゲート電位が制御される。これにより時刻ｔ１において内部電源電圧の発生が活性状態となる。ここで、ビルトインセルフテスト時は、ＢＩＳＴ回路４２からの信号が、切換回路２０２を介して信号Ｐ０〜Ｐ３として内部電源電位発生回路２０４に与えられる。図４の内部電源電位発生回路２０４では、信号Ｐ３〜Ｐ０＝”１０００”に応答して、トランスファーゲート２２６〜２２９がともに導通し、内部基準電位ＶＲＩは最低レベル（Ｉ×ＲＢ）になる。
【０１０３】
また、信号φ１が「Ｈ」レベルに立上げられると、ＢＩＳＴ回路４２内のカウンタ（図示せず）がカウントを開始し、時刻ｔ０から所定時間経過後の時刻ｔ２に信号φ２を「Ｈ」レベルにパルス的に立上げる。この時刻ｔ０〜時刻ｔ２の間に内部電源電位ｉｎｔ．Ｖｃｃが安定化される。
【０１０４】
信号φ２が「Ｈ」レベルに立上げられると、信号φＡ２が「Ｈ」レベルに立上げられ、図５の比較回路３１０が活性化される。比較回路３１０は、基準電位ＶＭＲ１と内部電源電位ｉｎｔ．Ｖｃｃとを比較し、比較結果に応じたレベルの信号をインターリーブ回路３２４に出力する。
【０１０５】
また、信号φ２が「Ｈ」レベルに立上げられると、ＢＩＳＴ回路４２内のカウンタ（図示せず）が改めてカウントを開始し、時刻ｔ２から所定時間経過後に信号φ３を「Ｈ」レベルにパルス的に立上げる。この信号φ３は、時刻ｔ３に立ち下がる。この時刻ｔ２〜時刻ｔ３に基準電位ＶＭＲ１と内部電源電位ｉｎｔ．Ｖｃｃの比較が行なわれる。
【０１０６】
信号φ３の立下がりエッジに応答して、信号φＡ１，φＡ２が「Ｌ」レベルになる。これにより、差動増幅器２３５および比較回路３１０が非活性化される。
【０１０７】
たとえば、図６に示したとおり信号が変化するとすると、この信号Ｐ３〜Ｐ０＝”１０００”に対応したステップ１では、排他的論理和演算ゲート３３０の出力が活性化することがないため、ゲート回路３３４および書込制御回路３４２を介して、記憶回路３４４にデータが書込まれることはない。
【０１０８】
この後、ステップ２〜ステップ６においても、排他的論理和演算ゲート３３０の出力が活性化することがないため、ゲート回路３３４および書込制御回路３４２を介して、記憶回路３４４にデータが書込まれることはない。
【０１０９】
また、ステップ７においては、信号φ３の立下がりエッジに応答して、インターリーブ回路３２４を比較回路３１０の比較結果のデータが通過すると、排他的論理和ゲート３３０の出力が活性状態となる。これに応答して、ゲート回路３３４および書込み制御回路３４２を介して記憶回路３４４にＢＩＳＴ回路出力信号が与えられる。
【０１１０】
以後、並列してテストされている他の内部電源発生回路２００．２〜２００．４においても、排他的論理和ゲート３３０がラッチ回路３２６とラッチ回路３２８に格納されたデータが異なることを検知するために、ステップ１６までテストが継続される。このとき、排他的論理和ゲート３３０の出力とは関わりなく、最後のステップ、この例では、ステップ１６まで、必ずテスト動作を継続することとしても良いし、全ての内部電源発生回路２００．２〜２００．４において、排他的論理和ゲート３３０の出力が活性化した時点で、セルフテストを終了することとしてもよい。
【０１１１】
以上説明したとおり、半導体集積回路装置１０００の構成によれば、内部電源電位ｉｎｔ．Ｖｃｃを基準電位ＶＭＲ１等に略等しくするための信号Ｐ０〜Ｐ３の値が、内部電源発生回路２００．１〜２００．４の各々について、半導体集積回路装置１０００の内部で求められて外部に出力される。したがって、ビルトインセルフテストにおいて、信号Ｐ０〜Ｐ３の最適値を容易に求めることができ、内部電源電位ｉｎｔ．Ｖｃｃを容易に調整することができる。
【０１１２】
上述したとおり、このようなビルトインセルフテストの終了後に、プログラム部４６の出力信号ＰＧ０〜ＰＧ３が、ビルトインセルフテストで求められた信号Ｐ０〜Ｐ３の最適値になるように、プログラム部４６内のヒューズのブロー処理または、不揮発性記憶素子へのデータの書込み処理が行なわれる。
【０１１３】
通常動作時は、プログラム部４６の出力信号ＰＧ０〜ＰＧ３が切換回路２０２を介して内部電源電位発生回路２０４に与えられる。たとえば、内部回路１００．１に対応する内部電源電位発生回路２０４は、基準電位ＶＭＲ１に略等しいレベルの内部電源電位ｉｎｔ．Ｖｃｃを出力する。
【０１１４】
なお、この実施の形態１では、ビルトインセルフテストにおける１６のステップにおいて内部電源電位ｉｎｔ．Ｖｃｃを順次増加させたが、本発明は、これに限るものではなく、内部電源電位ｉｎｔ．Ｖｃｃを順次減少させてもよいし、内部電源電位ｉｎｔ．Ｖｃｃを基準レベル（図６のＶＲＩ′＝０に対応するレベル）から最高レベル（ＶＲＩ′＝＋７に対応するレベル）まで順次増加させた後に基準レベルから最低レベル（ＶＲＩ′＝−７に対応するレベル）まで順次減少させてもよい。
【０１１５】
また、メモリ回路３４０は、以上の説明では、測定回路３００．１〜３００．４の内部に設けられるものとしたが、たとえば、内部回路１００．１〜１００．４のうちのいずれか、たとえば、内部回路１００．４が、データを記憶する機能を有するメモリ回路である場合、メモリ回路３４０として、このような内部回路１００．４を用いることも可能である。
【０１１６】
［実施の形態２］
以上説明した実施の形態１においては、図４において説明したとおり、ビルトインセルフテスト期間中においては、ＢＩＳＴ回路４２からの信号に基づいて基準電位ＶＲが設定される。さらに、この設定された基準電位ＶＲにより、内部回路１００．１への電源供給配線ＬＶ１の電位レベルを、図５に示すように、比較器３１０により比較し、その比較結果に応じて、ＢＩＳＴ回路出力信号を記憶回路３４４に格納するという構成であった。
【０１１７】
しかしながら、以上のような構成では、ＢＩＳＴ回路４２からの出力信号に基づいてドライバ回路２０４ｂにより内部回路１００．１に与えられる内部電源電位ｉｎｔ．Ｖｃｃのレベルが、比較器２３５に与えられて、負帰還がかけられる。この負帰還により、内部電源電位ｉｎｔ．Ｖｃｃが安定したレベルとなった後に、図５に示した比較器３１０において基準電圧生成部４４からの電位ＶＭＲ１〜ＶＭＲ４との比較を行なう必要があった。
【０１１８】
したがって、図８に示した動作においては、安定期間をこのような内部電源電位ｉｎｔ．Ｖｃｃのレベルが安定するのに必要な時間だけ比較的大きく取る必要がある。
【０１１９】
しかしながら、たとえば、テスト動作においては、図４において説明した基準電圧ＶＲの値が、基準電圧生成部４４から出力される基準電位と一致している否かのみをテストすればよい場合もある。
【０１２０】
このような場合には、実施の形態１で説明した方法では、安定期間に十分な時間を取ることによって、かえってテスト時間が本来必要な時間に比べて増大してしまうという問題がある。
【０１２１】
実施の形態２では、このように、プログラムによって、チューニングされた基準電圧ＶＲの値が、所望の基準電圧ＶＭＲ１〜ＶＭＲ４と一致することをより短い時間で検出可能な構成について説明する。
【０１２２】
なお、以下の各実施の形態の説明でも、基準電圧生成部４４から基準電位ＶＭＲ１〜ＶＭＲ４が与えられるものとして説明を行うが、基準電位ＶＭＲ１〜ＶＭＲ４としては、半導体集積回路１０００上に集積された基準電圧生成部４４により供給される場合だけでなく、半導体集積回路１０００の外部から端子を介して与えられる構成であってもよい。
【０１２３】
図９は、本発明の実施の形態２の内部電源電位発生回路２００．１および測定回路３００．１の構成を説明するための概略ブロック図であり、実施の形態１の図４および図５と対比される図である。
【０１２４】
実施の形態２の内部電源電位発生回路２００．１が、実施の形態１の内部電源電位発生回路２００．１の構成と異なる点は、まず、実施の形態１におけるドライバ回路２０４ｂの代わりにドライバ回路２０４ｃが設けられる構成となっている点である。
【０１２５】
ドライバ回路２０４ｃは、基準電圧生成部４４からの比較用基準電圧、たとえば比較用基準電圧ＶＭＲ１と、内部回路１００．１に対する内部電源配線ＬＶ１とを受けて、そのいずれか一方をＢＩＳＴ回路４２の制御に従って選択的に出力するスイッチ回路ＳＷ１０と、スイッチ回路ＳＷ１０の出力をプラス入力ノードに、基準電位発生回路２０４ａからの基準電位ＶＲをマイナス入力ノードにそれぞれ受けて、信号φＡ１により活性化される比較器２３５と、外部電源電位ｅｘｔ．Ｖｃｃと内部電源配線ＬＶ１との間に設けられ、ゲート電位が比較器２３５からの出力により制御されるＰチャネルＭＯＳトランジスタ２３４とを含む。
【０１２６】
さらに、実施の形態２の測定回路３００．１においては、実施の形態１の測定回路３００．１と異なる点として、スイッチ回路３０２が省略され、比較器３１０は、比較器２３５からの出力を、それぞれプラス入力ノードおよびマイナス入力ノードに受ける構成となっている。
【０１２７】
その他の点は、実施の形態１の内部電源電位発生回路２００．１および測定回路３００．１の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１２８】
図１０は、図９に示したドライバ回路２０４ｃと比較器３１０の構成をより詳しく説明するための回路図である。
【０１２９】
図１０を参照して、比較器２３５は、内部ノードｎ１０と接地電位Ｖｓｓとの間に設けられ、ＢＩＳＴ回路４２からの信号φＡ１により活性化される定電流源ＣＣＳ１０と、内部ノードｎ１０と外部電源電位ｅｘｔ．Ｖｃｃとの間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ１１およびＮチャネルＭＯＳトランジスタＴＮ１１と、外部電源電位ｅｘｔ．Ｖｃｃと内部ノードｎ１０との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ１２およびＮチャネルＭＯＳトランジスタＴＮ１２とを備える。
【０１３０】
トランジスタＴＮ１１のゲートは、スイッチ回路ＳＷ１０から選択的に出力される比較用基準電圧ＶＭＲ１または内部電源配線ＬＶ１の電位のいずれかを受ける。トランジスタＴＮ１２のゲートは、基準電位発生回路２０４ａからの基準電圧ＶＲを受ける。トランジスタＴＰ１１のゲートとトランジスタＴＰ１２のゲートとは互いに接続され、かつ、トランジスタＴＰ１１のゲートは、トランジスタＴＰ１１のドレインと結合している。
【０１３１】
さらに、トランジスタＴＰ１２およびトランジスタＴＮ１２の結合ノードが、ＰチャネルＭＯＳトランジスタ２３４のゲートと結合している。
【０１３２】
一方、比較器３１０は、内部ノードｎ２０と接地電位Ｖｓｓとの間に結合され、ＢＩＳＴ回路４２からの信号φＡ２により活性化される定電流源ＣＣＳ２０と、内部ノードｎ２０と外部電源電位ｅｘｔ．Ｖｃｃとの間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ２１およびＮチャネルＭＯＳトランジスタＴＮ２１と、内部ノードｎ２０と外部電源電位ｅｘｔ．Ｖｃｃとの間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ２２およびＮチャネルＭＯＳトランジスタＴＮ２２とを備える。
【０１３３】
トランジスタＴＮ２１のゲートは、比較器２３５におけるトランジスタＴＰ１１とトランジスタＴＮ１１の結合ノードと結合している。
【０１３４】
トランジスタＴＮ２２のゲートは、比較器２３５におけるトランジスタＴＰ１２およびトランジスタＴＮ１２の接続ノードと結合している。
【０１３５】
トランジスタＴＰ１１およびＴＰ１２は、所定の基準電位ＣＶＲを受けて動作する。
【０１３６】
トランジスタＴＰ２１とトランジスタＴＮ２１の接続ノードをノードｎ２１とし、トランジスタＴＰ２２とトランジスタＴＮ２２の接続ノードをノードｎ２２とする。
【０１３７】
比較器３１０は、さらに、ノードｎ２１およびノードｎ２２の出力を受けて保持するためのラッチ回路ＬＴ１と、ノードｎ２１とラッチ回路ＬＴ１との間に設けられるＮチャネルＭＯＳトランジスタＴＮ３１およびノードｎ２２とラッチ回路ＬＴ１との間に設けられるＮチャネルＭＯＳトランジスタＴＮ３２とを備える。
【０１３８】
トランジスタＴＮ３１およびトランジスタＴＮ３２のゲートは、ＢＩＳＴ回路４２からのラッチ回路取込制御信号ＳＴＬＴにより制御される。
【０１３９】
ラッチ回路ＬＴ１の保持するデータが、インタリーブ回路３２４に対して出力される。
【０１４０】
以上のような構成により、ビルトインセルフテスト期間中は、比較器２３５は、基準電圧生成部４４からの比較用基準電圧ＶＭＲ１と基準電位発生回路２０４ａからの基準電位ＶＲとを比較し、その比較結果に相当するデータが、比較器３１０で増幅された上で保持されて、最終的に、インタリーブ回路３２４に与えられることになる。
【０１４１】
したがって、図９に示した構成では、ビルトインセルフテストモード期間中において、ＢＩＳＴ回路４２から与えられる信号に基づいて基準電位発生回路２０４ａから出力される基準電位ＶＲと、比較用基準電圧、たとえば電圧ＶＭＲ１とが直接比較される。このため、ドライバ回路２０４ｃが内部電源配線ＬＶ１のレベルを駆動し、かつ内部電源配線ＬＶ１の電位レベルが安定するまでの時間を待ってから、比較結果をインタリーブ回路３２４に与える必要がない。このため、より短い時間で、基準電位発生回路２０４ａから出力される基準電位ＶＲが比較用基準電圧ＶＭＲ１に相当する電位に設定されているか否かのテストを行なうことが可能となる。
【０１４２】
しかも、基準電圧ＶＲと比較用基準電圧ＶＭＲ１との比較を行なう比較器として、通常動作においては、内部電源電圧発生のために使用される比較器２３５を用いることで、比較器２３５を製造する際に生じる素子特性のばらつきなどによって、基準電圧ＶＲと比較用基準電圧ＶＭＲ１との比較結果にばらつきが生じることを防ぐことも可能となる。
【０１４３】
［実施の形態２の変形例１］
以上の説明では、内部電源発生回路２００．１は、外部電源電位ｅｘｔ．Ｖｃｃよりも低い電位、すなわち降圧電位を内部回路１００．１に対応する内部電源配線ＬＶ１に供給する構成であった。
【０１４４】
しかしながら、測定回路３００．１を用いて、ビルトインセルフテストを行なう場合には、外部電源電位ｅｘｔ．Ｖｃｃよりもより高い内部電源電位をテストすることも可能である。
【０１４５】
図１１は、このような外部電源電位ｅｘｔ．Ｖｃｃよりも高い内部電源電位を、内部電源発生回路２００．１が生成している場合の構成を説明するための概略ブロック図である。
【０１４６】
図１１を参照して、図１０に示したドライバ回路２０４ｃの構成と異なり、図１１に示す回路では、ドライバ回路２０４ｃの代わりに、ドライバ回路２０４ｄが設けられている。ドライバ回路２０４ｄの構成が、ドライバ回路２０４ｃの構成と異なる点は、まず、ＰチャネルＭＯＳトランジスタ２３４の代わりにチャージポンプ回路２５０が設けられ、このチャージポンプ回路が、比較器２３５の出力に応じて制御される構成となっている点である。
【０１４７】
チャージポンプ回路２５０は、外部電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとを受けて、外部電源電位ｅｘｔ．Ｖｃｃよりも高い昇圧電位Ｖｐｐを出力する。
【０１４８】
さらに、スイッチ回路ＳＷ１０には、内部電源配線ＬＶ１の電位が直接与えられるのではなく、内部電源配線ＬＶ１と接地電位Ｖｓｓとの間に直列に接続される抵抗体Ｒ１およびＲ２の接続ノードの電位レベルが与えられる構成となっている。
【０１４９】
したがって、抵抗体Ｒ１および抵抗体Ｒ２の抵抗比に分圧された電圧が、スイッチ回路ＳＷ１０には与えられる。
【０１５０】
通常動作においては、このように抵抗体Ｒ１と抵抗体Ｒ２により分圧された電位と、基準電位発生回路２０４ａから出力される基準電圧ＶＲとの比較結果に応じて、チャージポンプ回路２５０の動作が制御される。
【０１５１】
これに対して、ビルトインセルフテストモード期間中では、基準電圧生成部４４から出力される比較用基準電位ＶＭＲ１と、基準電位発生回路２０４ａから出力される基準電圧ＶＲとが比較される。
【０１５２】
したがって、通常動作状態では、チャージポンプ回路２５０によって生成される昇圧電位Ｖｐｐと、基準電圧ＶＲとの比較結果に応じて、昇圧電位Ｖｐｐのレベルをコントロールしていることになるのに対し、テストモードにおいては、内部回路１００．１に対応する回路とは別系統から与えられる比較用基準電位ＶＭＲ１をもとにして、基準電位発生回路２０４ａからの基準電位ＶＲが正確に発生されているかどうかの判定が行なわれる。
【０１５３】
もしも、基準電位発生回路２０４ａからの基準電位ＶＲが正確なレベルに発生されていないのであれば、比較器２３５の出力は、平衡状態から“Ｈ”レベル側か“Ｌ”レベル側かのいずれかにシフトする。この状態を、次段の比較器３１０で増幅して、ラッチ回路ＬＴ１に取込むことになる。
【０１５４】
ＢＩＳＴ回路４２からの信号に基づいたチューニングにより、基準電位発生回路２０４ａから出力される基準電圧ＶＲを徐々に変化させて試験を行なえば、いずれかのポイントで比較器３１０の出力が“Ｈ”レベルから“Ｌ”レベル（または“Ｌ”レベルから“Ｈ”レベル）に変化することになる。この変化点が、基準電位発生回路２０４ａから出力される基準電圧ＶＲが所望の値となっているポイントを示していることになる。したがって、このポイントに対応するレベルの基準電位ＶＲが出力されるように、基準電位発生回路２０４ａに対して与えるプログラム出力信号を調整することで、正しい内部発生の基準電圧ＶＲを得ることができる。
【０１５５】
なお、通常動作においては、抵抗体Ｒ１および抵抗体Ｒ２で構成される分圧回路により分圧された電圧に基づいて比較器２３５が比較動作を行なうのに対し、試験動作中は、この分圧回路は回路の動作からは除外されている。しかしながら、分圧に用いる抵抗体Ｒ１およびＲ２の材質を同一にしておけば、分圧比自体は誤差なく形成することが可能である。したがって、図１１で説明したようなテストを行なっても、十分正確な基準電位ＶＲのチューニングを行なうことが可能となる。
【０１５６】
さらに、基準電圧ＶＲと比較用基準電圧ＶＭＲ１との比較を行なう比較器として、通常動作においては、内部電源電圧発生のために使用される比較器２３５を用いることで、比較器２３５を製造する際に生じる特性のばらつきなどによって、基準電位発生回路２０４ａからの基準電圧ＶＲと比較用基準電圧ＶＭＲ１との比較結果にばらつきが生じることを防ぐことも可能となる。
【０１５７】
しかも、内部電源配線ＬＶ１を駆動する必要がないので、より短いテスト時間で基準電圧発生回路２０４ａの生成する基準電圧ＶＲに対するテストを行なうことが可能となる。
【０１５８】
［実施の形態２の変形例２］
実施の形態２の変形例１においては、外部電源電位ｅｘｔ．Ｖｃｃよりもより高い昇圧電位Ｖｐｐを内部電源発生回路２００．１が生成する場合の構成について説明した。
【０１５９】
内部電源発生回路が生成する電圧としては、このような昇圧電位ばかりではなく、接地電位Ｖｓｓよりも低い負電位、たとえば基板電位−Ｖｓｕｂを生成する場合もある。
【０１６０】
実施の形態２の変形例２では、このような負電位を発生する場合に同様のテスト動作を可能とする構成について説明する。
【０１６１】
図１２は、このような実施の形態２の変形例２の内部電源発生回路２００．１および測定回路３００．１の構成の一部を抜き出して示す概略ブロック図である。
【０１６２】
実施の形態２の変形例２の内部電源発生回路２００．１の構成が、図４に示した内部電源発生回路２００．１の構成と異なる点は、まず、基準電位発生回路２０４ａの代わりに、基準電位発生回路２０４αが設けられる構成となっている。
【０１６３】
ここで、基準電位発生回路２０４αの構成が、図４に示した基準電位発生回路２０４ａの構成と異なる点は、まず、定電流源２２０に対して電源電位を供給するために、スイッチ回路ＳＷ２０が設けられる点である。スイッチ回路ＳＷ２０は、ＢＩＳＴ回路４２からの制御に従って、外部電源電位ｅｘｔ．Ｖｃｃまたは、後に説明するように内部電源発生回路２００．１が出力する負電位に応じた所定の電位レベルの絶対値に相当する電位だけ上記外部電源電位ｅｘｔ．Ｖｃｃよりも高い電位を選択的に定電流源２２０に供給する。
【０１６４】
さらに、基準電位発生回路２０４αにおいては、チューニング抵抗部ＴＲＰに対して、電源電位を供給するためにスイッチ回路ＳＷ２２が設けられている。スイッチ回路ＳＷ２２は、ＢＩＳＴ回路４２からの制御に従って、接地電位Ｖｓｓまたは、内部電源発生回路２００．１が出力する負電圧−Ｖｓｕｂのいずれか一方をチューニング抵抗部ＴＲＰに与える。
【０１６５】
なお、ここで、スイッチ回路ＳＷ２０に与えられる外部電源電位ｅｘｔ．Ｖｃｃよりも高い電位は、特に限定されないが、たとえば、外部端子を介して、半導体集積回路１０００の外部から供給される構成とすることができる。
【０１６６】
一方、内部電源電位発生回路２００．１の構成が、図９に示した実施の形態１の内部電源発生回路２００．１の構成と異なる点は、さらに、ドライバ回路２０４ｂの代わりにドライバ回路２０４ｅが設けられていることである。このドライバ回路２０４ｅは、ドライバ回路２０４ｂとの相違点として、ＰチャネルＭＯＳトランジスタ２３４の代わりに、負電位を生成するためのチャージポンプ回路２６０が設けられ、比較器２３５からの出力に応じて、チャージポンプ回路２６０が内部電源配線ＬＶ１の電位レベルを負電位に駆動する構成となっていることである。
【０１６７】
さらに、比較器２３５においては、定電流源ＣＣＳ１０に対応してスイッチ回路ＳＷ３０が設けられる。スイッチ回路ＳＷ３０は、ＢＩＳＴ回路４２からの制御に従って、接地電位Ｖｓｓまたは内部電源配線ＬＶ１の電位のいずれかを選択的に定電流源ＣＣＳ１０に供給する。
【０１６８】
さらに、トランジスタＴＮ１１のゲートには、基準電位発生回路２０４αの出力が与えられる。
【０１６９】
また、トランジスタＴＮ１２のゲートに対応して、スイッチ回路ＳＷ３２が設けられる。スイッチ回路ＳＷ３２は、ＢＩＳＴ回路４２の制御に従って、トランジスタＴＮ１２のゲートに、接地電位Ｖｓｓまたはチャージポンプ回路２６０から出力される負電位−Ｖｓｕｂの絶対値に対応する電位｜Ｖｓｕｂ｜を、選択的に与える。この電位｜Ｖｓｕｂ｜も、特に限定されないが、たとえば、外部端子を介して、半導体集積回路１０００の外部から供給される構成とすることができる。
【０１７０】
その他の構成は、実施の形態１の内部電源発生回路２００．１および測定回路３００．１の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１７１】
図１３は、図１２に示した構成において、通常動作におけるスイッチＳＷ２０〜ＳＷ３２の接続状態を説明するための図である。
【０１７２】
通常動作においては、比較器２３５のトランジスタＴＮ１２のゲートには接地電位が与えられる。一方、比較器２３５の定電流源ＣＣＳ１０には、チャージポンプ回路２６０の出力が結合される。さらに、基準電位発生回路２０４αにおいて、スイッチ回路ＳＷ２０は、外部電源電位ｅｘｔ．Ｖｃｃを定電流源２２０に与え、スイッチ回路ＳＷ２２は、チューニング抵抗部ＴＲＰに対して、チャージポンプ回路２６０の出力を与える。
【０１７３】
このように、通常動作においては、比較器２３５に与えられる比較用の基準電圧は、接地電位であるために、この電位に誤差が生じることはない。
【０１７４】
チューニング抵抗部ＴＲＰの抵抗値を調節することで、外部電源電位ｅｘｔ．Ｖｃｃと負電位−Ｖｓｕｂを、チューニング抵抗部ＴＲＰの値に応じて分圧したレベルが、比較器２３５中のトランジスタＴＮ１１に与えられる。
【０１７５】
比較器２３５に与えられるこの基準電位ＶＲと、接地電位とを比較することで、チャージポンプ回路２６０の動作が制御される。
【０１７６】
したがって、負電位のレベルは、以下のとおりとなる。
（接地電位Ｖｓｓ）−（定電流源２２０の電流値×チューニング抵抗値）
図１４は、図１２に示した回路において、ビルトインセルフテストモードにおけるスイッチ回路ＳＷ２０〜ＳＷ３２の接続状態を説明するための回路図である。
【０１７７】
なお、以下では説明の簡単のために、たとえばチャージポンプ回路２６０により出力される負電位のレベルを−１Ｖであるものとして説明することにする。
【０１７８】
ビルトインセルフテストモード期間中は、ＢＩＳＴ回路４２の制御により、スイッチ回路ＳＷ２２は接地電位Ｖｓｓをチューニング抵抗ＴＲＰに供給する側に切換わる。さらに、スイッチ回路ＳＷ２０は、外部電源電位ｅｘｔ．Ｖｃｃよりも負電位−Ｖｓｕｂの絶対値だけ上昇した電位、すなわち、この場合、電位（ｅｘｔ．Ｖｃｃ＋１）Ｖの電位を定電流源２２０に対して供給要求する。
【０１７９】
さらに、比較器２３５における定電流源ＣＣＳ１０に対しては、スイッチ回路ＳＷ３０により接地電位Ｖｓｓが供給され、比較器２３５のトランジスタＴＮ１２のゲートには、スイッチ回路ＳＷ３２により接地電位Ｖｓｓの代わりに、負電位−Ｖｓｕｂの絶対値に相当する電位、たとえばこの場合、１Ｖの電位が入力される。
【０１８０】
これにより、ビルトインセルフテスト中に動作する際の回路の電位状態を、チャージャポンプ回路２６０が出力するべき負電位の絶対値電圧、たとえばここでは１Ｖだけシフトさせた状態で、比較器２３５等を動作させることになる。したがって、回路動作の平衡状態を崩すことなく、チューニング抵抗ＴＲＰの値を調節するに当り、テスト中の回路動作を接地電位から電源電位の間での動作に切換えることができる。
【０１８１】
この状態で、ＢＩＳＴ回路４２からの信号に従って、チューニング用抵抗ＴＲＰの値を徐々に変化させて試験を行なっていくと、いずれかのポイントで比較器２３５の出力、すなわち、比較器３１０の出力が、“Ｈ”レベルから“Ｌ”レベル（または“Ｌ”レベルから“Ｈ”レベル）に変化するポイントが存在する。このポイントが、チューニング値として最適な値を表わしており、プログラム部からの出力信号をこの時点でのＢＩＳＴ回路４２からの出力信号に相当するようにプログラムすることで、所望のレベルの負電位を、内部電源発生回路２００．１から出力させることが可能となる。
【０１８２】
このような方法でビルトインセルフテストを行なうことで、チューニングするべき基準電位発生回路２０４αの出力レベルと、所望の内部電源電位との比較を行なうに当り、内部電源電位を発生するために使用される比較器２３５を用いるので、比較器２３５の製造工程で発生する素子の特性ばらつき等の影響をなくして、正確なチューニングを行なうことが可能となる。
【０１８３】
また、チューニングに当り、内部電源配線ＬＶ１の電位レベルを所望の負電位まで駆動する必要がないので、チューニングに要する時間を短縮することが可能となる。
【０１８４】
また、本構成によれば、回路動作にかかる電圧をシフトさせることで、チューニング時に負電圧を発生させなくても、通常動作時と同じ電圧関係を維持しているので、チューニングの精度を向上できる。
【０１８５】
［実施の形態３］
図１５は、図２に示したプログラム部４６に設けられるプログラム素子の一例を示す図である。
【０１８６】
プログラム部４６の記憶素子としては、たとえばフラッシュメモリ等で用いられるフローティングゲート型のトランジスタにより構成される記憶素子を用いることも可能である。
【０１８７】
ただし、図１５においては、磁気抵抗素子を用いたプログラム素子を用いる構成について説明する。
【０１８８】
ここで、磁気抵抗素子としては、図３２において説明したようなＴＭＲ素子を用いる。
【０１８９】
このようなＴＭＲ素子を用いた記憶素子により記憶される相補なデータに基づいて、チューニング抵抗部ＴＲＰに対するプログラム信号出力を与えることが可能となる。
【０１９０】
図１５を参照して、プログラミング素子ＰＧＥは、外部電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ１０２、ＮチャネルＭＯＳトランジスタＴＮ１０２、ＮチャネルＭＯＳトランジスタＴＮ１０４およびＴＭＲ素子ＴＭＲ１と、外部電源電位ｅｘｔ．Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ１１２、ＮチャネルＭＯＳトランジスタＴＮ１１２、ＮチャネルＭＯＳトランジスタＴＮ１１４およびＴＭＲ素子ＴＭＲ２とを備える。
【０１９１】
トランジスタＴＰ１０２とトランジスタＴＮ１０２のゲートは結合され、トランジスタＴＰ１１２のゲートとトランジスタＴＮ１１２とのゲートが結合されている。
【０１９２】
トランジスタＴＰ１０２とトランジスタＴＮ１０２の接続ノードを、ノードｎ１０２と呼び、トランジスタＴＰ１１２とトランジスタＴＮ１１２の接続ノードをノードｎ１１２と呼ぶことにする。
【０１９３】
ノードｎ１０２とトランジスタＴＰ１１２のゲートとが結合され、ノードｎ１１２とトランジスタＴＮ１０２のゲートとが結合されている。
【０１９４】
さらに、トランジスタＴＮ１０４とＴＭＲ素子ＴＭＲ１との結合ノードをノードｎ１０４と呼び、トランジスタＴＮ１１４とＴＭＲ素子ＴＭＲ２との結合ノードをノードｎ１１４と呼ぶことにする。
【０１９５】
プログラミング素子ＰＧＥは、さらに、ノードｎ１０２とノードｎ１１２との間に設けられ、両者を接続可能なトランスミッションゲートＴＭＧ１０と、ノードｎ１０４とノードｎ１１４との間に設けられ、両者を接続可能なトランスミッションゲートＴＭＧ２０とを備える。
【０１９６】
プログラミング素子ＰＧＥは、書込動作（プログラミング動作）において活性状態（”Ｈ”レベル）となる信号ＰＲＯと電源投入後の所定時間経過後に“Ｈ”レベルとなる第１のパワーオンリセット信号ＰＯＲ１の反転信号の信号／ＰＯＲ１とを受けるＯＲ回路ＯＲＧ１０と、ＯＲ回路ＯＲＧ１０の出力を受けるインバータＩＮＶ１０とを備え、トランスミッションゲートＴＭＧ１０を構成するＮチャネルＭＯＳトランジスタのゲートには、ＯＲ回路ＯＲＧ１０の出力が与えられ、トランスミッションゲートＴＭＧ１０を構成するＰチャネルＭＯＳトランジスタのゲートにはインバータＩＮＶ１０の出力が与えられる。
【０１９７】
プログラミング素子ＰＧＥは、さらに、信号ＰＯＲおよび信号／ＰＯＲ１とを受けるＯＲ回路ＯＲＧ１２と、ＯＲ回路ＯＲＧ１２の出力を受けるインバータＩＮＶ１２とを備える。ＯＲ回路ＯＲＧ１２の出力が、トランスミッションゲートＴＭＧ２０を構成するＮチャネルＭＯＳトランジスタのゲートに与えられ、インバータＩＮＶ１２の出力が、トランスミッションゲートＴＭＧ２０を構成するＰチャネルＭＯＳトランジスタのゲートに与えられる。
【０１９８】
プログラミング素子ＰＧＥは、さらに、ノードｎ１０２と第１の出力ノードとの間に設けられるアクセストランジスタＴＲａ１０と、ノードｎ１１２と第２の出力ノードとの間に設けられるアクセストランジスタＴＲａ１２とを含む。トランジスタＴＲａ１０およびトランジスタＴＲａ１２のゲートは、読出ワード線ＲＷＬによりそのレベルが制御される。
【０１９９】
プログラミング素子ＰＧＥは、さらに、書込バッファＷＢＦ１０を備える。書込バッファＷＢＦ１０は、プログラミング動作において、“Ｌ” レベルを書込む際に活性状態となる信号０Ｗと信号ＰＲＯとを受けるＮＡＮＤ回路ＮＡＧ１０と、“Ｈ”レベルを書込む際に活性状態となる信号１Ｗと、信号ＰＲＯとを受けるＮＡＮＤ回路ＮＡＧ１２と、電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続されるＮチャネルＭＯＳトランジスタＴＮＷ１０およびＴＮＷ１２とを備える。トランジスタＴＮＷ１０のゲートがＮＡＮＤ回路ＮＡＧ１０の出力を受け、ＴＮＷ１２ゲートがＮＡＮＤ回路ＮＡＧ１２の出力を受ける。
【０２００】
トランジスタＴＮＷ１０およびＴＮＷ１２の接続ノードが、ノードｎ１０４と結合する。
【０２０１】
プログラミング素子ＰＧＥは、さらに、書込バッファＷＢＦ２０を備える。書込バッファＷＢＦ２０は、プログラミング動作において、“Ｈ” レベルを書込む際に活性状態となる信号１Ｗと信号ＰＲＯとを受けるＮＡＮＤ回路ＮＡＧ２０と、“Ｌ”レベルを書込む際に活性状態となる信号０Ｗと、信号ＰＲＯとを受けるＮＡＮＤ回路ＮＡＧ２２と、電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続されるＮチャネルＭＯＳトランジスタＴＮＷ２０およびＴＮＷ２２とを備える。トランジスタＴＮＷ２０のゲートがＮＡＮＤ回路ＮＡＧ２０の出力を受け、ＴＮＷ２２ゲートがＮＡＮＤ回路ＮＡＧ２２の出力を受ける。
【０２０２】
トランジスタＴＮＷ２０およびＴＮＷ２２の接続ノードが、ノードｎ１１４と結合する。
【０２０３】
プログラミング素子ＰＧＥは、さらに、ＴＭＲ素子ＴＭＲ１に対して、書込時の磁場を生成するためのデジット線ＤＧＬ１と、ＴＭＲ素子ＴＭＲ２に対して、データ書込時の磁場を生成するためのデジット線ＤＧＬ２とを備える。
【０２０４】
デジット線ＤＧＬ１が、ＴＭＲ素子ＴＭＲ１に対して、図３４において説明した書込ワード線として機能し、デジット線ＤＧＬ２が、ＴＭＲ素子ＴＭＲ２に対して、図３４において説明した書込ワード線として機能する。
【０２０５】
さらに、ノードｎ１０４からノードｎ１１４を結ぶ配線は、書込バッファからの流れる電流値が、ＴＭＲ素子ＴＭＲ１とＴＭＲ素子ＴＭＲ２とで互いに逆方向となるように結線されているものとする。
【０２０６】
このような構成とすることで、書込データのレベルに応じて、ＴＭＲ素子ＴＭＲ１とＴＭＲ２とは、一方が高抵抗状態であれば他方は低抵抗になるようにデータの書込が行なわれる。
【０２０７】
また、トランジスタＴＮ１０４とトランジスタＴＮ１１４のゲートには参照電位Ｖｒｅｆが与えられる。
【０２０８】
したがって、ノードｎ１０４およびノードｎ１１４の電位レベルは、トランジスタＴＮ１０４およびトランジスタＴＮ１１４のしきい値電圧Ｖｔｈとするとき、電位（Ｖｒｅｆ−Ｖｔｈ）以上に上昇することはなく、ＴＭＲ素子の破壊を防止している。
【０２０９】
トランジスタＴＮ１０２およびトランジスタＴＮ１１２ならびにトランジスタＴＰ１０２およびＴＰ１１２によりラッチ回路が構成される。このラッチ回路を構成するトランジスタＴＮ１０２およびトランジスタＴＮ１１２のソース側に相補のデータが書込まれたＴＭＲ素子ＴＭＲ１およびＴＭＲ２が設けられていることになる。ただし、トランジスタＴＰ１０２およびトランジスタＴＰ１１２のソース側に相補のデータが書込まれたＴＭＲ素子ＴＭＲ１およびＴＭＲ２が設けられる構成としてもよい。
【０２１０】
半導体集積回路１０００が形成された直後には、両抵抗素子とも抵抗値の小さい状態に設定されているため、書込動作によりいずれかの抵抗素子の抵抗値を高くなるように設定することにする。
【０２１１】
図１６は、プログラミング素子ＰＧＥへのプログラム時と電源投入後の動作を説明するための概念図である。
【０２１２】
プログラム時は、信号ＰＯＲが”Ｈ”レベルであって、トランスミッションゲートＴＭＧ１０およびＴＭＧ２０の双方が導通状態となっている。この状態で、書込みバッファＷＢＦ１０およびＷＢＦ２０により、各ＴＭＲ素子の片方側のノードに電流を流し、同時にデジット線ＤＧＬ１およびＤＧＬ２の双方に同方向に電流を流す。このデジット線ＤＧＬ１またはＤＧＬ２と、ノードｎ１０４からノードｎ１１４に至る配線中を流れる電流により構成される磁場により、ＴＭＲ素子の抵抗値を変化させる。ここで、デジット線には、上述のとおり同一方向の電流が流されるが、ＴＭＲ素子のノードｎ１０４とｎ１１４との間を流れる電流は書込むデータによりその向きが変化される。
【０２１３】
また、両ＴＭＲ素子の電流の向きは、互いに相補な磁場を形成する方向となるように、逆向きに配線の接続がなされている。
【０２１４】
ここで、図中左側のＴＭＲ素子ＴＭＲ１の抵抗値が小さく、右側のＴＭＲ素子ＴＭＲ２の抵抗値が大きくなるように書込が行なわれたものと仮定する。
【０２１５】
次に、プログラム素子ＰＧＥからのデータの読出し動作について説明する。
電源投入後、２種類のパワーリセットオン信号ＰＯＲ１およびＰＯＲ２が、信号ＰＯＲ１が活性状態となってから所定時間経過後に、信号ＰＯＲ２が活性状態となるように立上がる。
【０２１６】
図１７は、電源投入後、信号ＰＯＲ１が立ち上るまでの、プログラム素子ＰＧＥの状態を説明するための概念図である。
【０２１７】
電源投入後、所定の期間は、上述のとおり、信号ＰＯＲ１および信号ＰＯＲ２がともに“Ｌ”レベルを維持するため、内部ノードｎ１０２およびｎ１１２は、トランスミッションゲートＴＭＧ１０によりショートされ、ノードｎ１０４とノードｎ１１４も、トランスミッションゲートＴＭＧ２０によりショートされていることになる。
【０２１８】
図１８は、信号ＰＯＲ１が立ち上った後、信号ＰＯＲ２が立ち上るまでの、プログラム素子ＰＧＥの状態を説明するための概念図である。
【０２１９】
まず、信号ＰＯＲ１が“Ｈ”レベルに立上がると、ショート状態から解放されるため、トランジスタＴＰ１０２、トランジスタＴＮ１０２、トランジスタＴＰ１１２、トランジスタＴＮ１１２により構成されるラッチ回路が動作を開始し、ノードｎ１０２およびノードｎ１１２の電位は、“Ｌ”レベルと“Ｈ”レベルのいずれかになろうとする。このとき、ＴＭＲ素子の抵抗値が異なるため、ノードｎ１０２とノードｎ１１２の放電量が異なり、電位変化の速度が異なる。これにより、ラッチ回路が保持するデータレベルが決定されることになる。
【０２２０】
図１６で説明したプログラミングでは、抵抗値の大きいＴＭＲ素子ＴＭＲ２の側のトランジスタＴＮ１１２を介した放電量が小さくなるため、“Ｌ”レベルへの引抜きが弱くなり、この引抜きが弱くなった側のＮチャネルＭＯＳトランジスタに対応するノードｎ１１２の電位が高い側にシフトする。
【０２２１】
図１９は、信号ＰＯＲ１および信号ＰＯＲ２の双方が立ち上った後のプログラム素子ＰＧＥの状態を説明するための概念図である。
【０２２２】
この場合、信号ＰＯＲ２の活性化に伴って、信号ＰＯＲ２が与えられる読出しワード線ＲＷＬのレベルが”Ｈ”となるため、アクセストランジスタＴＲａ１０およびＴＲａ１２がともに導通状態となる。これに応じて、プログラム素子ＰＧＥに格納されたデータが、データＰＯおよび／ＰＯとして読み出される。
【０２２３】
図２０は、図１５で説明したプログラミング素子ＰＧＥに対する読出動作を説明するためのタイミングチャートである。
【０２２４】
時刻ｔ１において、半導体集積回路装置１０００がパワーオン状態となることにより、外部から供給される外部電源電位ｅｘｔ．Ｖｃｃが所定の電圧に立上がり始める。これに応じて、時刻ｔ２において、たとえば、コントロール部２０から第１のパワーオンリセット信号ＰＯＲ１が出力される。したがって、時刻ｔ１から時刻ｔ２までの期間においては、図１７において説明したとおり、トランスミッションゲートＴＭＧ１０およびトランスミッションゲートＴＭＧ２０がともに導通状態となっている。
【０２２５】
さらに、時刻ｔ２において、信号ＰＯＲ１が立上がると、これに応じて、トランスミッションゲートＴＭＧ１０およびトランスミッションゲートＴＭＧ２０がともに図１８に示したとおりオフ状態となる。したがって、トランジスタＴＰ１０２、トランジスタＴＮ１０４、トランジスタＴＰ１１２およびトランジスタＴＮ１１４により構成されるラッチ回路が動作をし始める。
【０２２６】
このとき、たとえば、上述したとおり、ＴＭＲ素子ＴＭＲ２の方が抵抗値が高くなるように予めプログラミングされていた場合には、トランジスタＴＮ１０２のソース側に接続するＴＭＲ素子の方が抵抗値が低いために、ノードｎ１０２の方がより強く“Ｌ”レベルに放電される。このため、ノードｎ１０２が“Ｌ”レベルに、ノードｎ１１２が“Ｈ”レベルと変化する。
【０２２７】
その後、時刻ｔ３において、第２のパワーオンリセット信号ＰＯＲ２が時刻ｔ１から所定の時間経過後に時刻ｔ２よりもセンス時間分だけ遅延して立上がると、図１９に示すとおり、アクセストランジスタＴＲａ１０およびＴＲａ１２がともに導通状態となって、外部に保持されていたデータが出力される。
【０２２８】
以上のような構成により、磁気抵抗素子を用いて、内部電源発生回路に対するチューニングデータを不揮発的にプログラムすることが可能である。
【０２２９】
［実施の形態４］
実施の形態３の図１５に示したプログラム素子ＰＧＥでは、外部から印加する磁場により、２つのＴＭＲ素子ＴＭＲ１およびＴＭＲ２の抵抗値が異なるように予めプログラミングすることでデータを不揮発的に保持する構成であった。
【０２３０】
ただし、図２に示したプログラム部４６に用いる構成であれば、プログラミングされるデータは、１回だけ書込めれば十分であるため、必ずしもＴＭＲ素子の抵抗値を外部から与える磁気によって変化させる構成でなくともよい。
【０２３１】
すなわち、図１５に示したトランジスタＴＮ１０４およびトランジスタＴＮ１１４を省略すると、ＴＭＲ素子ＴＭＲ１またはＴＭＲ２のうち、プログラミング時に高電圧が印加された側のＴＭＲ素子はトンネルバリアＴＢが破壊されてしまうことになる。このような破壊が行なわれると、ＴＭＲ素子の抵抗値が十分小さくなるので、この性質を用いて、不揮発的にデータを記録することとしてもよい。このような構成は、たとえば、半導体集積回路装置１０００上に集積化される内部回路１００．１〜１００．４のうちいずれかにＭＲＡＭが設けられている場合には、同一プロセスで、このような素子を形成することが可能であるので、より有利である。
【０２３２】
図２１は、このような動作を行なうためのプログラミング素子ＰＧＥ′の構成を説明するための回路図である。
【０２３３】
図１５に示したプログラム素子ＰＧＥの構成と異なる点は、以下のとおりである。
【０２３４】
まず、トランスミッションゲートＴＭＧ１０の開閉動作を制御するために、設けられていたＯＲ回路ＯＲＧ１０が省略され、信号ＰＯＲ１が直接インバータＩＮＶ１０に入力される構成となっている。
【０２３５】
これに応じて、トランスミッションゲートＴＭＧ１０は、信号ＰＯＲ１が“Ｌ”レベルであるときに導通状態であり、“Ｈ”レベルとなると、遮断状態となるように配置されている。
【０２３６】
一方、トランスミッションゲートＴＭＧ２０の開閉を制御するために設けられていたＯＲ回路ＯＲＧ１２も省略され、信号／ＰＯＲ１が直接インバータＩＮＶ１２に入力される。したがって、トランスミッションゲートＴＭＧ２０も、信号／ＰＯＲ１が“Ｈ”レベル、すなわち信号ＰＯＲ１が“Ｌ”レベルであるときには導通状態となり、信号／ＰＯＲ１が“Ｌ”レベルであるときには遮断状態となる。
【０２３７】
また、ＴＭＲ素子ＴＭＲ１およびＴＭＲ２を外部からの磁化によりその抵抗値を変化させる必要がないため、デジット線ＤＧＬ１およびＤＧＬ２も省略されている。
【０２３８】
さらに、ノードｎ１０４とノードｎ１１４とを結ぶ配線も、図１５のように、電流の流れる向きを反対になるように設ける必要はない。
【０２３９】
その他の点は、図１５に示したプログラム素子ＰＧＥの構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０２４０】
図２２は、図２１に示したプログラミング素子ＰＧＥ′に対して、プログラム動作を行なう際の各素子の状態を説明するための概念図である。
【０２４１】
図２２においては、ノードｎ１０２に“Ｈ”レベルを記憶させる場合の動作について説明している。
【０２４２】
この場合、信号０Ｗおよび信号１Ｗのレベルは、トランジスタＴＮＷ１０が遮断状態で、トランジスタＴＮＷ１２が導通状態となり、トランジスタＴＮＷ２０が導通状態であって、トランジスタＴＮＷ２２が遮断状態となるように設定される。
【０２４３】
このため、ＴＭＲ素子ＴＭＲ２には、電源電位が印加されることになり、このＴＭＲ素子ＴＭＲ２のトンネルバリアＴＢには絶縁破壊が起こり、その抵抗値が小さくなる。この状態を、図２２では、ＴＭＲ素子ＴＭＲ２に対して、並列に、より抵抗値の小さい抵抗ＢＲＲが付加されたものとして表現している。
【０２４４】
図２３は、図２１に示したプログラム素子ＰＧＥ′の電源投入直後の状態を示す概念図である。
【０２４５】
この場合、信号ＰＯＲ１が“Ｌ”レベルであり、信号／ＰＯＲ１が“Ｈ”レベルである。このため、トランスミッションゲートＴＭＧ１０およびトランスミッションゲートＴＭＧ２０の双方が導通状態となっている。
【０２４６】
図２４は、図２１に示したプログラム素子ＰＧＥ′において電源投入後に、パワーオンリセット信号ＰＯＲ１が電源投入に応じて“Ｈ”レベルとなった状態を示す図である。そのとき、トランスミッションゲートＴＭＧ１０およびトランスミッションゲートＴＭＧ２０がともに遮断状態となる。このため、トランジスタＴＰ１０２、ＴＮ１０２、ＴＰ１１２およびＴＮ１１２により構成されるラッチ回路がラッチ回路動作を開始する。
【０２４７】
上述したとおり、ＴＭＲ素子ＴＭＲ２側の抵抗がより小さいので、ノードｎ１１２は、より強く“Ｌ”レベルに放電されることになる。したがって、ノードｎ１１２が“Ｌ”レベルになることで回路が安定状態となる。したがって、ノードｎ１０２は、プログラミング状態において書込まれたのと同じ“Ｈ”レベルとなる。
【０２４８】
図２５は、図２１に示したプログラム素子ＰＧＥ′において、データの読出が行なわれる状態を示す概念図である。
【０２４９】
この場合、読出ワード線ＲＷＬに、パワーオンリセット信号ＰＯＲ１よりも所定の時間だけ遅延した遅延パワーオンリセット信号ＤＰＯＲ１が与えられているので、アクセストランジスタＴＲａ１０およびアクセストランジスタＴＲａ１２がともに導通状態となる。これに応じて、ノードｎ１０２およびノードｎ１１２のレベルが、外部にデータＰ０および／Ｐ０として読出される。
【０２５０】
図２６は、図２２〜図２５において説明したプログラム素子ＰＧＥ′の読出を説明するためのタイミングチャートである。
【０２５１】
図２０と同様にして、時刻ｔ１において外部電源が投入され、電源電位レベルが所定のレベルに向かって立上がり始める。この地点では、図２３に示したとおり、トランスミッションゲートＴＭＧ１０およびトランスミッションゲートＴＭＧ２０がともに導通状態となっている。
【０２５２】
時刻ｔ２において、パワーオンリセット信号ＰＯＲ１が立上がり始めると、図２４において示したとおり、トランスミッションゲートＴＭＧ１０およびトランスミッションゲートＴＭＧ２０がともに遮断状態となる。これに応じて、ＴＭＲ素子ＴＭＲ１とＴＭＲ２の抵抗値に応じたセンス動作が行なわれることになる。
【０２５３】
時刻ｔ３において、パワーオンリセット信号ＰＯＲ１よりも所定時間だけ遅延した遅延パワーオンリセット信号ＤＰＯＲ１がコントロール回路２０から出力されると、これに応じて、読出ワード線ＲＷＬが“Ｈ”レベルとなって、アクセストランジスタＴＲａ１０およびＴＲａ１２が導通状態となる。これにより、プログラム素子ＰＧＥ′に格納されていたデータの読出が行なわれる。
【０２５４】
このような構成でも、実施の形態３と同様の効果が奏される。
［実施の形態５］
以上の説明では、磁気トンネル接合を用いたトンネル磁気抵抗素子ＴＭＲ１およびＴＭＲ２を用いて、図２に示したプログラム部４６中のプログラムデータの不揮発的な格納を行なう構成について説明した。
【０２５５】
しかしながら、たとえば、内部回路１００．１がメモリ回路である場合には、このようなトンネル磁気抵抗素子を用いていわゆる冗長置換のための不良アドレスのプログラミングを行なうことが可能である。
【０２５６】
実施の形態５においては、このような構成について説明する。
図２７は、このようなメモリ回路１００．１の構成を説明するための概略ブロック図である。
【０２５７】
なお、このような冗長置換のための不良アドレスを記憶するために、磁気抵抗記憶素子を用いる構成は、図１に示したように、１チップ上にメモリ回路とロジック回路などが集積される場合に適用可能であるばかりでなく、１チップ上にメモリ回路のみが集積化されている場合も適用可能なものである。
【０２５８】
また、メモリ回路において、外部との間で授受されるデータを格納するためのメモリセルとしては、従来のダイナミック型ランダムアクセスメモリのメモリセルでもよく、スタティック型ランダムアクセスメモリのメモリセルでもよい。ただし、メモリセル自体が、トンネル磁気抵抗素子を用いたＭＲＡＭであれば、同一の工程で、このようなプログラム素子を形成することができるので、集積化にあったてはより有利である。
【０２５９】
図２７を参照して、メモリ回路１００．１は、外部からのアドレス信号を受けるためのアドレス信号入力ノード群１０２と、外部からの制御信号を受取るための制御信号入力ノード群１０４と、外部との間でデータの授受を行なうためのデータ入出力ノード群１０６とを備える。
【０２６０】
メモリ回路１００．１は、さらに、アドレス信号入力ノード群１０２からのアドレス信号を受けて、互いに相補な内部アドレス信号に変換するためのアドレスバッファ１１０と、制御信号入力ノード群１０４からの信号を受ける制御信号入力バッファ１１２と、制御信号入力バッファ１１２からの信号を受けて、メモリ回路１００．１の内部動作を制御するための制御信号を出力するコントロール回路１２０と、複数のメモリセルＭＣが行列状に配置されたメモリセルアレイ１３０．１とを備える。
【０２６１】
メモリセルアレイ１３０．１は、メモリセル行についてみると、正規のメモリセル行が配置された正規メモリセル行領域ＮＲと、冗長メモリセル行が配置されたスペアメモリセル行領域ＳＲとに分けられる。メモリセルアレイ１３０．１は、メモリセル列についてみると、正規のメモリセル列が配列された正規メモリセル列領域ＮＣと、冗長メモリセル列が配置されたスペアメモリセル列領域ＳＣとに分けられる。
【０２６２】
メモリセルアレイ１３０．１のそれぞれの行に対応して、ワード線ＷＬが設けられ、メモリセルアレイ１３０．１のメモリセル列に対応して、ビット線ＢＬが設けられる。ビット線ＢＬとワード線ＷＬとの交点にメモリセルＭＣが設けられている。図２７においては、１つのメモリセルＭＣのみを抜き出して示す。
【０２６３】
また、メモリセルアレイ１３０．１と同様の構成のメモリセルアレイが複数個設けられ、各メモリセルアレイは、いわゆる「バンク」として動作するものとする。図２７では、他にもう１つのメモリセルアレイ１３０．２が設けられている場合を例として示している。バンクの選択もアドレス信号に応じて行われるものとする。
【０２６４】
メモリ回路１００．１は、さらに、コントロール回路１２０により制御され、アドレスバッファ１１０からの内部アドレス信号に応じて、対応するメモリセル行（ワード線ＷＬ）を選択するための信号を生成する行デコーダ１３２と、アドレスバッファ１１０からの内部アドレス信号と、予め記憶しておいた不良行アドレスとの比較結果に応じて、冗長行を選択し、かつ、正規メモリセル行の選択を禁止するための冗長行デコーダ１３４と、行デコーダ１３２からの行選択信号に応じて、対応するワード線の電位レベルを駆動するためのワード線ドライバ１３６と、冗長行デコーダ１３４からの信号に従って、対応する冗長行のワード線を駆動するためのワード線ドライバ１３８とを備える。
【０２６５】
メモリ回路１００．１は、さらに、アドレスバッファ１１０からの内部列アドレス信号に応じて、メモリセルアレイ１３０．１のうちの正規メモリセル列を選択するための列デコーダ１４２と、アドレスバッファ１１０からの内部列アドレスに応じて、冗長メモリセル列を選択し、かつ正規メモリセル列の選択を禁止するための冗長列デコーダ１４４と、列デコーダ１４２または冗長列デコーダ１４４からの列選択信号ＹＳに応じて、対応するメモリセル列（ビット線ＢＬ）を選択し、データの読出あるいはデータの書込を行なうためのセンスアンプ・入出力回路１５０と、センスアンプ・入出力回路１５０から読出データを受取りデータ入出力ノード群１０６に与え、あるいはデータ入出力ノード群１０６からのデータを受取って、センスアンプ・入出力回路１５０に対して与えるためのデータ入出力バッファ１６０とを備える。
【０２６６】
図２８は、図２７に示した冗長行デコーダにおいて、予めプログラムした不良行アドレスと、入力される内部行アドレスとの比較を行なうための比較回路１３５を抜き出して示す概略ブロック図である。
【０２６７】
アドレスバッファ１１０からは、上述したとおり入力されたアドレス信号に応じて、内部行アドレス信号ＲＡ０〜ＲＡｎと、これら内部行アドレス信号ＲＡ０〜ＲＡｎにそれぞれ相補なレベルを有する信号／ＲＡ０〜／ＲＡｎが与えられる。
【０２６８】
たとえば、内部行アドレス信号ＲＡ０，／ＲＡ０に対応して、プログラミング回路ＲＰＧ０が設けられる。プログラミング回路ＲＰＧ０と接地電位Ｖｓｓとの間には、トランジスタＴＲａ３２が設けられ、トランジスタＴＲａ３２のゲートは、信号／ＲＡ０を受ける。また、プログラミング回路ＲＰＧ０と接地電位Ｖｓｓとの間には、ＮチャネルＭＯＳトランジスタＴＲａ４２が設けられ、トランジスタＴＲａ４２のゲートは、内部行アドレス信号ＲＡ０を受ける。
【０２６９】
他の内部行アドレス信号ＲＡｉ，／ＲＡｉ（ｉ＝２〜ｎ）のそれぞれに対応しても、プログラミング回路ＲＰＧ０と同様の構成を有するプログラミング回路ＲＰＧｉと、トランジスタＴＲａ３２およびＴＲａ４２が設けられている。
【０２７０】
後に説明するように、プログラミング回路ＲＰＧ０は、予め記憶していたデータと、内部行アドレス信号ＲＡ０，／ＲＡ０が一致しない場合には、共通ノードＣＮＬを放電させる。他のプログラミング回路ＲＰＧｉについても同様である。
【０２７１】
比較回路１３５は、さらに、プリチャージ信号／ＰＣに応じて、ノードＣＮＬを“Ｈ”レベルにプリチャージするためのＰチャネルＭＯＳトランジスタＴＰ３００と、ノードＣＮＬのレベルを入力に受けるインバータＩＮＶ３００と、トランジスタＴＰ３００と並列に接続され、インバータＩＮＶ３００の出力をゲートに受けるＰチャネルＭＯＳトランジスタＴＰ３０２とを備える。
【０２７２】
インバータＩＮＶ３００の出力が、予め記憶しておいた不良アドレスと、内部アドレス信号ＲＡ０，／ＲＡ０，〜ＲＡｎ，／ＲＡｎとが一致したか否かを示す信号Ｈ／Ｍとして出力される。
【０２７３】
図２９は、図２８に示したプログラム回路ＲＰＧ０の構成を説明するための回路図である。
【０２７４】
他のプログラム回路についてもその基本的な構成は同様である。
プログラム回路ＲＰＧ０は、内部ノードｎ３００と電源電位との間に設けられ、ラッチプリチャージ信号／ＬＰＣに応じて、ノードｎ３００を“Ｈ”レベルに駆動するためのＰチャネルＭＯＳトランジスタＴＰ３１０と、ノードｎ３００と内部ノードｎ３０２との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ２０２と、ＮチャネルＭＯＳトランジスタＴＮ２０２と、ＴＭＲ素子ＴＭＲ２１と、ノードｎ３００とノードｎ３０２との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ２１２、ＮチャネルＭＯＳトランジスタＴＮ２１２およびＴＭＲ素子ＴＭＲ２２とを備える。ノードｎ３０２は、スイッチング回路ＳＷ３００を介して、接地電位Ｖｓｓまたは電源電位と選択的に結合される。
【０２７５】
トランジスタＴＰ２０２とトランジスタＴＮ２０２の結合ノードをノードＮ２０２と呼び、トランジスタＴＮ２０２とＴＭＲ素子ＴＭＲ２１との接続ノードＮ２０４と呼ぶことにする。同様に、トランジスタＴＰ２１２とトランジスタＴＮ２１２の接続ノードをノードＮ２１２と呼び、トランジスタＴＮ２１２とＴＭＲ素子ＴＭＲ２２との接続ノードをノードＮ２１４と呼ぶことにする。
【０２７６】
トランジスタＴＰ２０２とトランジスタＴＮ２０２のゲートは互いに接続され、かつトランジスタＴＮ２０２のゲートは、ノードＮ２１２と結合している。
【０２７７】
トランジスタＴＰ２１２のゲートとトランジスタＴＮ２１２のゲートは互いに接続され、かつ、トランジスタＴＰ２１２のゲートは、ノードＮ２０２と接続している。
【０２７８】
ノードＮ２０２は、書込制御信号ＷＳに応じて導通状態となるアクセストランジスタＴＲａ２０を介して、プログラミング信号ＰＡを受け、ノードｎ２１２は、書込制御信号ＷＳに応じて導通状態となるアクセストランジスタＴＲａ２２を介して、プログラミング信号／ＰＡを受ける。
【０２７９】
プログラム回路ＲＰＧ０は、さらに、共通ノードＣＮＬとトランジスタＴＲａ３２との間に設けられ、ゲートがノードＮ２０２と結合するＮチャネルＭＯＳトランジスタＴＲａ３０と、共通ノードＣＮＬと、トランジスタＴＲａ４２との間に設けられ、ゲートがノードＮ２１２と結合するトランジスタＴＲａ４０とを備える。
【０２８０】
不良アドレスをプログラムするためのプログラム動作においては、スイッチＳＷ３００は、電源電位をノードｎ３０２に供給する側に切換えられている。この状態で、信号ＷＳが“Ｈ”レベルとなって、トランジスタＴＲａ２０およびＴＲａ２２がともに導通状態となると、たとえば、信号ＰＡが“Ｈ”レベルであり、信号／ＰＡが“Ｌ”レベルである場合には、トランジスタＴＮ２１２が導通状態となって、ＴＭＲ素子ＴＭＲ２２に高電圧が印加される。
【０２８１】
このため、ＴＭＲ素子２２のトンネルバリアＴＢが絶縁破壊を起こし、ＴＭＲ素子ＴＭＲ２２の抵抗値が小さくなる。
【０２８２】
一方、格納された不良アドレスと内部行アドレスとの比較動作においては、スイッチＳＷ３０は、接地電位をノードｎ３０２に供給する側に切換えられている。この状態で、ラッチプリチャージ信号／ＬＰＣが“Ｌ”レベルとなると、ノードＮ２１２の方が、より抵抗値が小さいＴＭＲ素子ＴＭＲ２２を介して、接地電位と結合することになり、ノードＮ２１２が“Ｌ”レベルに、ノードＮ２０２が“Ｈ”レベルとなって回路状態が安定化する。
【０２８３】
したがって、上述したようなプログラム動作を行なわれた状態で、信号／ＬＰＣが“Ｌ”レベルとなると、トランジスタＴＲａ３０は導通状態に、トランジスタＴＲａ４０は遮断状態となっている。
【０２８４】
ここで、信号／ＲＡ０が“Ｈ”レベルであり、信号ＲＡ０が“Ｌ”レベルである場合には、共通ノードＣＮＬが“Ｌ”レベルになるように放電される。
【０２８５】
しかしながら、信号／ＲＡ０が“Ｌ”レベルであり、信号ＲＡ０が“Ｈ”レベルである場合は、ノードＣＮＬは、プリチャージ信号／ＰＣに応じて、“Ｈ”レベルにプリチャージされた状態を維持することになる。したがって、信号Ｈ／Ｍは、予め格納されている不良アドレスと入力された内部行アドレス信号ＲＡ０，／ＲＡ０〜ＲＡｎ，／ＲＡｎが一致する場合には“Ｌ”レベルとなり、不一致の場合には“Ｈ”レベルとなる。
【０２８６】
図３０は、図２８に示した比較回路の１３５動作を説明するためのタイミングチャートである。
【０２８７】
図３０においてはプログラム回路が行アドレスを格納しており、これに応じてプログラムされていた不良行アドレスと内部行アドレス信号とが比較される動作を説明している。
【０２８８】
この場合、時刻ｔ１において、制御信号に応じて、メモリの活性化が指示されるのに応じて、信号／ＬＰＣおよび信号／ＰＣがともに“Ｌ”レベルに向かって変化するものとする。一方で、時刻ｔ２においてバンク活性化が指定されると、これに応じて、選択されたバンクでは、バンク活性化フラグＢＡＦＬが“Ｈ”レベルとなるが、このバンク活性化に応じて、信号／ＰＣが“Ｈ”レベルとなって、プログラムされた不良アドレスと内部行アドレスとの比較動作が行なわれるものとする。この比較結果に応じて、信号Ｈ／Ｍのレベルが決まり、これに応じて、対応するワード線の選択が行なわれる。
【０２８９】
このような動作を行なうこととしたのは、プログラム回路において、その活性動作中はリーク電流によって、消費電流が増加してしまうことを防止するために、行系における動作においては行系のプログラム回路ＲＰＧ０〜ＲＰＧｎを活性化する、すなわち信号／ＬＰＣを“Ｌ”レベルとするタイミングと、共通ノードＣＮＬのプリチャージを行なうタイミングを、電源投入後ではなく、メモリ活性化後に行なう構成としている。
【０２９０】
図３１は、図２８に示した比較回路１３５の動作を説明するための第２のタイミングチャートである。
【０２９１】
図３１においてはプログラム回路が列アドレスを格納しており、これに応じてプログラムされていた不良列アドレスと内部列アドレス信号とが比較される動作を説明している。
【０２９２】
この場合、時刻ｔ１において、制御信号に応じて、メモリの活性化が指示され、かつ時刻ｔ２においてバンクの活性化が指示されるのに応じて、信号／ＬＰＣおよび信号／ＰＣがともに“Ｌ”レベルに向かって変化するものとする。一方で、時刻ｔ３および時刻ｔ４においてコラムアクセスが指定されると、これに応じて、選択されたバンクでは、信号／ＰＣが“Ｈ”レベルとなって、プログラムされた不良アドレスと内部列アドレスとの比較動作が行なわれるものとする。この比較結果に応じて、信号Ｈ／Ｍのレベルが決まり、これに応じて、対応するビット線の選択が行なわれる。
【０２９３】
このような動作を行なうこととしたのは、行系の動作と同様に、プログラム回路において、その活性動作中はリーク電流によって、消費電流が増加してしまうことを防止するためである。
【０２９４】
なお、図２９において、トランジスタＴＰ２０２およびトランジスタＴＰ２１２のソース側に相補のデータが書込まれたＴＭＲ素子ＴＭＲ１およびＴＭＲ２が設けられる構成としてもよい。
【０２９５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２９６】
【発明の効果】
以上説明したとおり、請求項１〜１０および１６に係る半導体集積回路装置では、内部回路に対応して内部電位発生回路が設けられている場合に、測定回路の出力信号に基づいて、基準電位に相当する内部電位を生成するためのレベル設定信号を容易に検出することができ、その検出結果に基づいて内部電位を容易に調整することができる。しかも、このレベル設定信号の検出処理時間を短縮することが可能である。
【０２９７】
請求項１１〜１３に係る半導体集積回路装置は、請求項１記載の半導体集積回路装置の奏する効果に加えて、検出されたレベル設定信号の値を磁気抵抗素子を用いてプログラミングすることが可能である。
【０２９８】
請求項１４〜１５に係る半導体集積回路装置は、内部回路がメモリ回路である場合に、冗長置換のための不良アドレスを磁気抵抗素子を用いてプログラミングすることが可能である。
【図面の簡単な説明】
【図１】 発明の実施の形態１の半導体集積回路装置１０００の回路構成を示す概略ブロック図である。
【図２】 図１に示したコントロール部２０およびデータ入出力部３０の構成の一部を抜き出して示す概略ブロック図である。
【図３】 図２に示した基準電圧生成部４４の構成を説明するための回路図である。
【図４】 図１に示した内部電源電位発生回路２００．１の構成を説明するための概略ブロック図である。
【図５】 図１に示した測定回路３００．１の構成を説明するための概略ブロック図である。
【図６】 チューニング情報を示す信号Ｐ０〜Ｐ３と、内部基準電位ＶＲＩの相対値ＶＲＩ′および比較回路３１０の出力信号を例示する図である。
【図７】 図６のように信号Ｐ０〜Ｐ３が変化する場合において、判定回路３２０の行なう処理を説明するための概念図である。
【図８】 半導体集積回路装置１０００のセルフテストの動作を示すタイミングチャートである。
【図９】 本発明の実施の形態２の内部電源電位発生回路２００．１および測定回路３００．１の構成を説明するための概略ブロック図である。
【図１０】 図９に示したドライバ回路２０４ｃと比較器３１０の構成をより詳しく説明するための回路図である。
【図１１】 外部電源電位ｅｘｔ．Ｖｃｃよりも高い内部電源電位を、内部電源発生回路２００．１が生成している場合の構成を説明するための概略ブロック図である。
【図１２】 内部電源発生回路２００．１および測定回路３００．１の構成の一部を抜き出して示す概略ブロック図である。
【図１３】 図１２に示した構成において、通常動作におけるスイッチＳＷ２０〜ＳＷ３２の接続状態を説明するための図である。
【図１４】 図１２に示した回路において、ビルトインセルフテストモードにおけるスイッチ回路ＳＷ２０〜ＳＷ３２の接続状態を説明するための回路図である。
【図１５】 図２に示したプログラム部４６に設けられるプログラム素子の一例を示す図である。
【図１６】 プログラミング素子ＰＧＥへのプログラム時と電源投入後の動作を説明するための概念図である。
【図１７】 電源投入後、信号ＰＯＲ１が立ち上るまでの、プログラム素子ＰＧＥの状態を説明するための概念図である。
【図１８】 信号ＰＯＲ１が立ち上った後、信号ＰＯＲ２が立ち上るまでの、プログラム素子ＰＧＥの状態を説明するための概念図である。
【図１９】 信号ＰＯＲ１および信号ＰＯＲ２の双方が立ち上った後のプログラム素子ＰＧＥの状態を説明するための概念図である。
【図２０】 図１５で説明したプログラミング素子ＰＧＥに対する読出動作を説明するためのタイミングチャートである。
【図２１】 プログラミング素子ＰＧＥ′の構成を説明するための回路図である。
【図２２】 図２１に示したプログラミング素子ＰＧＥ′に対して、プログラム動作を行なう際の各素子の状態を説明するための概念図である。
【図２３】 図２１に示したプログラム素子ＰＧＥ′の電源投入直後の状態を示す概念図である。
【図２４】 プログラム素子ＰＧＥ′において電源投入後に、パワーオンリセット信号ＰＯＲ１が電源投入に応じて“Ｈ”レベルとなった状態を示す図である。
【図２５】 図２１に示したプログラム素子ＰＧＥ′において、データの読出が行なわれる状態を示す概念図である。
【図２６】 図２２〜図２５において説明したプログラム素子ＰＧＥ′の読出を説明するためのタイミングチャートである。
【図２７】 メモリ回路１００．１の構成を説明するための概略ブロック図である。
【図２８】 予めプログラムした不良行アドレスと、入力される内部行アドレスとの比較を行なうための比較回路１３５を抜き出して示す概略ブロック図である。
【図２９】 図２８に示したプログラム回路ＲＰＧ０の構成を説明するための回路図である。
【図３０】 図２８に示した比較回路の１３５動作を説明するためのタイミングチャートである。
【図３１】 図２８に示した比較回路１３５の動作を説明するための第２のタイミングチャートである。
【図３２】 磁気トンネル接合部を有するメモリセルの構成を示す概略図である。
【図３３】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図３４】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図３５】 データ書込時におけるデータ書込電流の方向と磁化方向との関係を説明する概念図である。
【符号の説明】
１０ 制御信号入力端子群、１２ データ入出力端子群、１４ 電源端子、１６ 接地端子、２０ コントロール部、３０ データ入出力部、３２ 入出力バッファ、３４ 出力制御部、４０ 制御回路、４２ ビルトインセルフテスト回路、４４ 基準電圧生成部、４６ プログラム部、１００．１〜１００．４ 内部回路、ＶＣＬ 電源配線、ＶＳＬ 接地配線、２００．１〜２００．４ 内部電源電位発生回路、ＬＶ１〜ＬＶ４ 内部電源配線、ＶＭＲ１〜ＶＭＲ４ 測定基準電位、３００．１〜３００．４ 測定回路、ＳＣＰ スキャンパス、ＳＲ１〜ＳＲ８ シフトレジスタ、１０００ 半導体集積回路装置。
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、特に、外部から内部電源電位の調整が可能な内部電位発生回路を備えた半導体集積回路装置の構成に関する。
【０００２】
【従来の技術】
従来から、半導体集積回路装置には、外部電源電位よりも低い、あるいは外部電源電位よりも高い内部電源電位を生成して内部回路に与えるための内部電源電位発生回路が設けられている。内部電源電位発生回路の出力電位は、製造プロセスの変動などによってばらつくので、内部電源電位発生回路の出力電位は、外部から調整可能な構成となっていることが一般的である。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来は、この内部電源電位発生回路の出力電位は、外部のテスタでモニタしながら調整を行なっていたため、その調整を行なうことは容易ではなかった。
【０００４】
さらに、近年、システムＬＳＩなどにおいては、異なる機能を有する内部回路に対して、異なる内部電源電位を供給するための内部電源電位発生回路が設けられる場合がある。この場合は、複数の内部電源電位発生回路の各々に対して、その出力電位レベルをテスタでモニタし、かつその調整を行なうことが必要となり、その調整の困難さはさらに増大することになる。
【０００５】
また、このような内部電源電位発生回路の調整結果は、最終的には、半導体集積回路装置内部に不揮発的に記憶させることが必要である。このような記憶処理のことを、以下、「プログラミング処理」と呼ぶことにする。
【０００６】
このようなプログラムを行う方法としては、従来、ヒューズ素子をブローすることにより行うのが一般的である。しかしながら、たとえば、複数の内部電源電位発生回路の各々に対して、その出力電位レベルをプログラムするとすると、このようなヒューズ素子の個数も多くなり、回路面積の観点からは不利である。
【０００７】
したがって、出力電位レベルをプログラムする素子も電気的に、かつ不揮発的にデータをプログラムできる素子であることが望ましい。
【０００８】
ここで、低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００９】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【００１０】
図３２は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【００１１】
図３２を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成するためのアクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、たとえば電界効果型トランジスタで形成され、トンネル磁気抵抗素子ＴＭＲと固定電圧（接地電圧Ｖｓｓ）との間に結合される。
【００１２】
ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【００１３】
図３３は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図３３を参照して、トンネル磁気抵抗素子ＴＭＲは、一定方向の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部から印加される磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが設けられる。自由磁化層ＶＬは、記憶データのデータレベルに応じて、固定磁化層と同一方向または、固定磁化層ＦＬと異なる方向に磁化される。
【００１４】
データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンされる。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、センス電流Ｉｓを流すことができる。
【００１５】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬに書込まれた磁化方向とが平行である場合には、両者の磁化方向が反対方向である場合に比べてトンネル磁気抵抗素子ＴＭＲの電気抵抗は小さくなる。
【００１６】
このように、トンネル磁気抵抗素子ＴＭＲは、磁化方向に応じてその電気抵抗が変化する。したがって、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの二通りの磁化方向と、記憶データのレベル（“１”および“０”）とをそれぞれ対応付けることによって、データ記憶を実行することができる。
【００１７】
センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、自由磁化層の磁化方向、すなわち記憶データレベルに応じて異なる。したがって、たとえば、ビット線ＢＬを一定電圧にプリチャージした状態とした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧レベルの変化の検知によって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１８】
図３４は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１９】
図３４を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【００２０】
図３５は、データ書込時におけるデータ書込電流の方向と磁化方向との関係を説明する概念図である。
【００２１】
図３５を参照して、縦軸Ｈｘは、ビット線ＢＬを流れるデータ書込電流によって生じるデータ書込磁界Ｈ（ＢＬ）の方向を示すものとする。一方、横軸Ｈｙは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じるデータ書込磁界Ｈ（ＷＷＬ）の方向を示すものとする。
【００２２】
自由磁化層ＶＬの磁化方向は、データ書込磁界Ｈ（ＢＬ）とＨ（ＷＷＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書換えることができる。
【００２３】
すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。したがって、ＭＴＪメモリセルの記憶データを更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上の電流を流す必要がある。トンネル磁気抵抗素子に一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００２４】
データ読出時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００２５】
上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダムアクセスメモリＭＲＡＭデバイスを構成する技術が開示されている。
【００２６】
しかしながら、このような「トンネル磁気抵抗素子ＴＭＲ」を用いて、上述したような「プログラミング処理」を行うのに適切な回路構成については、検討がなされておらず、必ずしも「プログラミング処理」に必要な回路構成が明確でないという問題点があった。
【００２７】
したがって、この発明の主たる目的は、複数の内部電源発生回路の生成する内部電源電位の調整を容易に行なうことが可能な半導体集積回路装置を提供することである。
【００２８】
この発明の他の目的は、複数の内部電源発生回路の生成する内部電源電位の調整結果を電気的にかつ不揮発的に記録することが可能な半導体集積回路装置を提供することである。
【００２９】
【課題を解決するための手段】
請求項１記載の半導体集積回路装置は、半導体集積回路装置の外部から与えられたデータおよび相互に授受するデータの少なくともいずれかに基づいて、所定の処理を行なうための少なくとも１つの内部回路と、内部回路に対応して設けられ、内部電位のレベルを示す情報を含むレベル設定信号を受けて、レベル設定信号に応じたレベルの内部電位を生成する内部電位発生回路とを備え、内部電位発生回路は、テスト動作において、比較用基準電位とレベル設定信号に応じたレベルとを比較する比較回路を含み、内部電位発生回路の出力電位のレベルのテスト処理を制御し、テスト動作において、複数のレベル設定信号を内部電位発生回路に順次与えるテスト制御回路と、テスト動作時に、複数のレベル設定信号に応じたレベルと比較用基準電位との比較回路による比較結果に基づいて、レベル設定信号に要求される設定値を検出するための測定を行う測定回路と、測定回路の測定結果をテスト制御回路に伝達するための伝達回路とをさらに備える。
【００３０】
比較回路は、通常動作において、内部電位発生回路の出力する内部電位とレベル設定信号に応じたレベルとを比較し、内部電位発生回路は、比較回路の出力に応じて内部電位のレベルを調節するための電位制御回路をさらに含む。
【００３１】
内部電位発生回路は、内部電位発生回路の出力する内部電位と比較用基準電位とを受けて、動作モードに応じて、いずれか一方を選択的に比較回路に与える第１の切換回路をさらに含む。
【００３２】
内部電位発生回路は、レベル設定信号を受けて、レベル設定信号に応じたレベルに変換して比較回路に与える基準電位発生回路をさらに含む。
【００３３】
請求項２記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、内部電位発生回路は、テスト動作においては、テスト制御回路からの複数のレベル設定信号を順次基準電位発生回路に与え、通常動作において、予め定められたレベル設定信号を基準電位発生回路に与える、第２の切換回路をさらに含む。
【００３４】
請求項３記載の半導体集積回路装置は、請求項２記載の半導体集積回路装置の構成に加えて、半導体集積回路装置は、通常動作において基準電位発生回路に与えられるレベル設定信号を保持するためのプログラム回路をさらに備える。
【００３５】
請求項４記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、測定回路は、測定結果を示す情報を保持するための記憶回路を含み、伝達回路は、記憶回路に格納された測定結果をテスト制御回路に伝達する。
【００３６】
請求項５記載の半導体集積回路装置は、半導体集積回路装置の外部から与えられたデータおよび相互に授受するデータの少なくともいずれかに基づいて、所定の処理を行なうための少なくとも１つの内部回路と、内部回路に対応して設けられ、内部電位のレベルを示す情報を含むレベル設定信号を受けて、レベル設定信号に応じたレベルの内部電位を生成する内部電位発生回路とを備え、内部電位発生回路は、通常動作において、内部電位発生回路の出力する内部電位とレベル設定信号に応じたレベルとを比較し、テスト動作において、レベル設定信号に応じたレベルと内部電位との比較を停止して、比較用基準電位とレベル設定信号に応じたレベルとを比較する比較回路と、比較回路の出力に応じて内部電位のレベルを調節するための電位制御回路とを含み、内部電位発生回路の出力電位のレベルのテスト処理を制御し、テスト動作において、複数のレベル設定信号を内部電位発生回路に順次与え、互いに異なるレベルの複数の内部電位を順次発生させるテスト制御回路と、テスト動作時に、比較回路による比較結果に基づいて、レベル設定信号に要求される設定値を検出するための測定を行う測定回路と、測定回路の測定結果をテスト制御回路に伝達するための伝達回路を備える。
【００３７】
請求項５の内部電位発生回路は、内部電位発生回路の出力する内部電位と比較用基準電位とを受けて、動作モードに応じて、いずれか一方を選択的に比較回路に与える第１の切換回路をさらに含む。
【００３８】
請求項５の内部電位発生回路は、レベル設定信号を受けて、レベル設定信号に応じたレベルに変換して比較回路に与える基準電位発生回路をさらに含む。
【００３９】
請求項６記載の半導体集積回路装置は、請求項５記載の半導体集積回路装置の構成に加えて、内部電位発生回路は、テスト動作においては、テスト制御回路からの複数のレベル設定信号を順次基準電位発生回路に与え、通常動作において、予め定められたレベル設定信号を基準電位発生回路に与える、第２の切換回路をさらに含む。
【００４０】
請求項７記載の半導体集積回路装置は、請求項５記載の半導体集積回路装置の構成に加えて、内部電位は、外部電源電位よりも高く、内部電位発生回路は、外部電源電位を昇圧する昇圧回路を含む。
【００４１】
請求項８記載の半導体集積回路装置は、請求項７記載の半導体集積回路装置の構成に加えて、内部電位発生回路は、昇圧回路の出力を分圧する分圧回路と、分圧回路の出力と比較用基準電位とを受けて、動作モードに応じて、いずれか一方を選択的に比較回路に与える第１の切換回路をさらに含む。
【００４２】
請求項９記載の半導体集積回路装置は、請求項５記載の半導体集積回路装置の構成に加えて、内部電位は、接地電位よりも低く、内部電位発生回路は、外部電源電位と接地電位を受けて降圧して負電位を生成する負電位生成回路を含む。
【００４３】
請求項１０記載の半導体集積回路装置は、請求項９記載の半導体集積回路装置の構成に加えて、内部電位発生回路は、レベル設定信号を受けて、レベル設定信号に応じたレベルに変換して比較回路に与える基準電位発生回路と、テスト動作において、負電位生成回路の出力を所定量だけシフトさせる第１のシフト手段と、テスト動作において、基準電位発生回路の出力を所定量だけシフトさせる第２のシフト手段とを含む。
【００４４】
請求項１１記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、半導体集積回路装置は、通常動作において基準電位発生回路に与えられるレベル設定信号を保持するためのプログラム回路をさらに備え、プログラム回路は、第１および第２の電源ノードを介して電源電位を受けるラッチ回路を含み、ラッチ回路は、ラッチ回路への電源投入に応じて活性化され、第１および第２の電源ノードとラッチ回路との間にそれぞれ設けられる第１および第２のトンネル磁気抵抗素子をさらに含む。
【００４５】
請求項１２記載の半導体集積回路装置は、請求項１１記載の半導体集積回路装置の構成に加えて、プログラム回路は、電源投入後の所定期間において、ラッチ回路を不能化する不能化手段を含む。
【００４６】
請求項１３記載の半導体集積回路装置は、請求項１１記載の半導体集積回路装置の構成に加えて、プログラム回路は、トンネル磁気抵抗素子を、通常動作よりも高い電圧の印加により破壊することにより、データを記憶する。
【００４７】
請求項１４記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、内部回路は、メモリ回路であり、メモリ回路は、正規のメモリセルアレイと、冗長メモリセルアレイと、正規のメモリアレイ中の不良アドレスを予め記憶するプログラム回路と、プログラム回路に記憶された不良アドレスと、内部回路の外部から与えられるアドレス信号との比較結果に応じて、正規のメモリセルアレイおよび冗長メモリセルアレイのいずれかのメモリセルを選択するメモリセル選択回路とを含み、プログラム回路は、第１および第２の電源ノードを介して電源電位を受け、電源投入に応じて活性化されるラッチ回路と、第１および第２の電源ノードとラッチ回路との間にそれぞれ設けられる第１および第２のトンネル磁気抵抗素子を含む。
【００４８】
請求項１５記載の半導体集積回路装置は、請求項１４記載の半導体集積回路装置の構成に加えて、プログラム回路は、電源投入後の所定期間において、ラッチ回路を不能化する不能化手段を含む。
請求項１６の半導体集積回路装置は、前記半導体集積回路装置の外部から与えられたデータおよび相互に授受するデータの少なくともいずれかに基づいて、所定の処理を行なうための少なくとも１つの内部回路と、この内部回路に対応して設けられ、内部電位のレベルを示す情報を含むレベル設定信号を受けて、該レベル設定信号に応じたレベルの内部電位を生成する内部電位発生回路とを備える。内部電位発生回路は、（１）テスト動作において、比較用基準電位とレベル設定信号に応じたレベルとを比較する比較回路と、（２）比較回路の出力信号に従って内部電位を生成するドライブ素子と、（３）内部電位と比較基準電位とを受け、テスト動作において比較用基準電位を選択して比較回路へ与える切換回路とを含む。
請求項１６の半導体集積回路装置は、さらに、記内部電位発生回路の出力電位のレベルのテスト処理を制御し、テスト動作において、複数のレベル設定信号を内部電位発生回路に順次与えるテスト制御回路と、比較回路の出力に常時結合され、テスト動作時に活性化され、第１の比較回路からの比較結果を示す信号に基づいて、レベル設定信号に要求される設定値を検出するための測定を行う測定回路と、測定回路の測定結果をテスト制御回路に伝達するための伝達回路とを備える。
【００４９】
【発明の実施の形態】
［実施の形態１］
以下、この発明の実施の形態を図面を用いて説明する。
【００５０】
図１は、この発明の実施の形態１の半導体集積回路装置１０００の回路構成を示す概略ブロック図である。
【００５１】
図１を参照して、半導体集積回路装置１０００は、外部からの制御信号を受取るための制御信号入力群１０と、外部との間でデータの授受を行なうためのデータ入出力端子群１２と、外部から外部電源電位ｅｘｔ．Ｖｃｃを受取るための電源端子１４と、外部から接地電位Ｖｓｓを受けるための接地端子１６と、外部制御信号入力端子群１０からの信号に基づいて、半導体集積回路装置１０００の動作を制御するためのコントロール部２０と、データ入出力端子群１２を介して、外部との間でデータの授受を行なうためのデータ入出力部３０と、コントロール部２０により制御され、データ入出力部３０との間でのデータ授受や相互間でのデータ授受を行なって、それぞれ所定のデータ処理を行なうための内部回路１００．１〜１００．４と、電源端子１４から内部回路１００．１〜１００．４に対して、外部電源電位ｅｘｔ．Ｖｃｃを伝達するための電源配線ＶＣＬと、接地端子１６から接地電位Ｖｓｓを内部回路１００．１〜１００．４に伝達するための接地配線ＶＳＬとを備える。なお、図１では内部回路の個数は、説明の簡単のために４個としているが、この個数は、４個より多くても、あるいは少なくてもよい。
【００５２】
半導体集積回路装置１０００は、さらに、内部回路１００．１〜１００．４のそれぞれと電源配線ＶＣＬとの間に設けられ、外部電源電位ｅｘｔ．Ｖｃｃを降圧または昇圧して、対応する内部回路１００．１〜１００．４に供給するための内部電源電位発生回路２００．１〜２００．４と、内部電源電位発生回路２００．１〜２００．４からの内部電源電位を内部回路１００．１〜１００．４の各々に伝達するための内部電源配線ＬＶ１〜ＬＶ４と、内部回路１００．１〜１００．４のそれぞれに対応して設けられ、コントロール部２０から出力される測定基準電位ＶＭＲ１〜ＶＭＲ４をそれぞれ受けて、対応する内部回路における内部電源配線ＬＶ１〜ＬＶ４の電位レベルを測定して、その測定結果を出力するための測定回路３００．１〜３００．４とを備える。ここで、内部電源電位発生回路２００．１〜２００．４の生成する電位レベルは、それぞれ互いに異なっていてもよいし、一部の内部電源電位発生回路または全部の内部電源電位発生回路については、共通のレベルであってもよい。
【００５３】
コントロール部２０は、内部回路１００．１〜１００．４の動作を制御するために、内部制御信号ｉｎｔ．Ｃｍｄを生成して、対応する内部回路１００．１〜１００．４に対して出力する。
【００５４】
半導体集積回路装置１０００は、さらに、セルフテスト期間中において、内部回路１００．１〜１００．４の各々に対して与えるテスト信号を、コントロール部２０から順次シリアルに伝達し、かつ、内部回路１００．１〜１００．４からテスト動作の結果出力される信号や、内部回路１００．１〜１００．４の相互間で授受されるデータを受取って、コントロール部２０に対してシリアルに伝達するためのスキャンパスＳＣＰを備える。スキャンパスＳＣＰは、その途中経路において、内部回路１００．１〜１００．４に与えるデータを伝達し、かつ内部回路１００．１〜１００．４から出力されたデータを受取って、シリアルに伝達するためのシフトレジスタＳＲ１〜ＳＲ８を含む。
【００５５】
図２は、図１に示したコントロール部２０およびデータ入出力部３０の構成の一部を抜き出して示す概略ブロック図である。
【００５６】
コントロール部２０は、制御信号入力端子群１０から与えられる信号に応じて、通常動作においては、内部回路１００．１〜１００．４の動作を制御するための信号を出力し、テスト動作においては、ビルトインセルフテストの開始および終了を制御するための信号を出力する制御回路４０と、制御回路４０からの信号に応じて、ビルトインセルフテストを開始し、内部回路１００．１〜１００．４との間でスキャンパスＳＣＰを介してデータの授受を行なうことにより、自己試験処理（以下、「ビルトインセルフテスト」と呼ぶ）を行なうためのビルトインセルフテスト回路４２と、ビルトインセルフテスト回路４２により制御されて、測定回路３００．１〜３００．４に与える基準電圧ＶＭＲ１〜ＶＭＲ４を発生するための基準電圧生成部４４と、通常動作において、内部電源電位発生回路２００．１〜２００．４の生成する内部電源電位をチューニングするための情報を不揮発的に格納し、対応する内部電源電位発生回路２００．１〜２００．４に対して、チューニング情報に対応するプログラムデータを与えるためのプログラム部４６とを備える。
【００５７】
後に説明するように、ビルトインセルフテスト期間中は、ビルトインセルフテスト回路４２から与えられるビルトインセルフテスト回路出力信号（以下、「ＢＩＳＴ回路出力信号」と呼ぶ）が、プログラム部４６から出力されるプログラム部出力信号の代わりに、内部電源電位発生回路２００．１〜２００．４の出力電位を制御する。
【００５８】
また、プログラム部４６には、外部からのレーザ照射処理などによって、チューニングするための情報を不揮発的に格納するためのヒューズ素子等が設けられているものとする。あるいは、プログラム部４６には、電気的な信号ＳＰＲＧによりチューニングするための情報を不揮発的に格納するための不揮発性記憶素子が設けられており、ビルトインセルフテスト回路４２からの指示により、チューニング情報が格納される構成が設けられていてもよい。
【００５９】
内部電源電位発生回路２００．１〜２００．４の動作電圧の測定が終了すると、ビルトインセルフテスト回路４２は、各測定回路３００．１〜３００．４からの測定結果のデータを、スキャンパスＳＣＰを介して受け取る。この後、ビルトインセルフテスト回路４２からの指示に従って、データ入出力部３０中の出力制御回路３４は、ビルトインセルフテスト回路４２が受け取った測定結果のデータを、入出力バッファ３２を介して外部に出力する。
【００６０】
入出力バッファ３２は、通常動作においては、データ入出力端子群１２を介して、内部回路１００．１〜１００．４からのデータを外部に出力し、あるいは外部から与えられたデータを内部回路１００．１〜１００．４に対して出力する。
【００６１】
図３は、図２に示した基準電圧生成部４４の構成を説明するための回路図である。
【００６２】
基準電圧発生回路４４は、電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続される、ＰチャネルＭＯＳトランジスタＴＰ１と抵抗体Ｒ１１〜Ｒ１４とを備える。トランジスタＴＰ１１のゲートは、ビルトインセルフテスト回路４２からの制御信号ＳＣＲＶを受けて、ビルトインセルフテスト期間中はトランジスタＴＰ１は導通状態となる。
【００６３】
トランジスタＴＰ１と抵抗体Ｒ１１との接続ノードから基準電圧ＶＭＲ１が出力され、抵抗体Ｒ１１とＲ１２の接続ノードが基準電位ＶＭＲ２が出力され、抵抗体Ｒ１２と抵抗体Ｒ１３の接続ノードから基準電圧ＶＭＲ３が出力され、抵抗体Ｒ１３と抵抗体Ｒ１４の接続ノードから基準電圧ＶＭＲ４がそれぞれ出力される。
【００６４】
抵抗体Ｒ１１〜Ｒ１４の値およびそれらの抵抗比は、予め設定されているため、基準電圧ＶＭＲ１〜ＶＭＲ４は、それぞれ予めその値が既知の電圧レベルである。
【００６５】
図４は、図１に示した内部電源電位発生回路２００．１の構成を説明するための概略ブロック図である。
【００６６】
なお、他の内部電源電位発生回路２００．２〜２００．４の構成も、基本的には内部電源電位発生回路２００．１の構成と同様である。
【００６７】
図４を参照して、内部電源電位発生回路２００．１は、プログラム部４６からのプログラム部出力信号と、ビルトインセルフテスト回路４２からのＢＩＳＴ回路出力信号とを受けて、ビルトインセルフテスト回路（以下、「ＢＩＳＴ回路」と呼ぶ）４２からの制御信号に応じて、いずれか一方を選択的にチューニング情報を示す信号Ｐ０〜Ｐ３として出力するための切換回路２０２と、切換回路２０２の出力を受けて、その出力に応じた基準電位を発生する基準電位発生回路２０４ａおよび基準電位発生回路２０４ａの出力電圧ＶＲに応じて、内部電源線ＬＶ１の電位レベルを駆動するためのドライバ回路２０４ｂを含む。
【００６８】
基準電位発生回路２０４ａは、定電流源２２０、およびチューニング抵抗部ＴＲＰとを含む。さらに、チューニング抵抗部ＴＲＰは、抵抗素子２２１〜２２５、トランスファーゲート２２６〜２２９およびインバータ２３０〜２３３を含む。
【００６９】
定電流源２２０は、外部電源電位ｅｘｔ．Ｖｃｃの供給配線ＶＣＬと出力ノードＮ２０との間に接続され、予め定められた一定の電流ＩをノードＮ２０に与える。
【００７０】
抵抗素子２２１〜２２５は、出力ノードＮ２０と接地電位Ｖｓｓの供給配線ＶＳＬとの間に直列接続される。抵抗素子２２１〜２２５は、それぞれ所定の抵抗値Ｒ１，Ｒ２，Ｒ４，Ｒ８，ＲＢを有する。ここで、Ｒ１：Ｒ２：Ｒ４：Ｒ８＝１：２：４：８となっている。
【００７１】
抵抗素子２２１〜２２４とトランスファーゲート２２６〜２２９とは、それぞれ並列接続される。ＢＩＳＴ回路４２から、あるいはプログラム部４６から与えられる信号Ｐ０〜Ｐ２は、それぞれトランスファーゲート２２６〜２２８のＰチャネルＭＯＳトランジスタのゲートに直接入力されるとともに、それぞれインバータ２３０〜２３２を介して、トランスファーゲート２２６〜２２８のＮチャネルＭＯＳトランジスタのゲートに入力される。ＢＩＳＴ回路４２またはプログラム部４６からの信号Ｐ３は、トランスファーゲート２２９のＮチャネルＭＯＳトランジスタのゲートに直接入力されるとともに、インバータ２３３を介して、トランスファーゲート２２９のＰチャネルＭＯＳトランジスタのゲートに入力される。
【００７２】
出力ノードＮ２０と接地電位Ｖｓｓの供給配線ＶＳＬとの間の抵抗値Ｒは、信号Ｐ０〜Ｐ３の論理レベルの組合せにより、１６段階で変更可能となっている。たとえば、信号Ｐ０〜Ｐ３がともに“Ｌ”レベルの場合は、トランスファーゲート２２６〜２２８が導通するとともに、トランスファーゲート２２９が非導通になり、抵抗値Ｒは、Ｒ＝（Ｒ８＋ＲＢ）となる。この抵抗値（Ｒ８＋ＲＢ）は、設計値によって予め設定されている。出力ノードＮ２０の電位ＶＲＩは、ＶＲＩ＝Ｒ×Ｉとなる。
【００７３】
ドライバ回路２０４ｂは、ＰチャネルＭＯＳトランジスタ２３４および差動増幅器２３５を含む。ＰチャネルＭＯＳトランジスタ２３４は、外部電源電位ｅｘｔ．Ｖｃｃの供給配線ＶＣＬと内部電源電位ｉｎｔ．Ｖｃｃの供給配線ＬＶ１との間に接続される。差動増幅器２３５は、通常動作においてはコントロール部２０中の制御回路４０から与えられ、また、テスト動作においてはコントロール部２０中のビルトインセルフテスト回路４２から与えられる信号φＡ１によって制御され、その反転入力ノードは、基準電位発生回路２０４ａの出力電位ＶＲＩを受け、その非反転入力ノードは内部電源電位ｉｎｔ．Ｖｃｃの供給配線ＬＶ１に接続され、その出力信号はＰチャネルＭＯＳトランジスタ２３４のゲートに入力される。
【００７４】
信号φＡ１が非活性化レベルの“Ｌ”レベルの場合は、差動増幅器２３５の出力信号は“Ｈ”レベルに固定され、ＰチャネルＭＯＳトランジスタ２３４は非導通状態となる。
【００７５】
信号φＡ１が活性化レベルの“Ｈ”レベルの場合は、差動増幅器２３５は、内部電源電位ｉｎｔ．Ｖｃｃが基準電位ＶＲＩに一致するようにＰチャネルＭＯＳトランジスタ２３４のゲート電位を制御する。したがって、内部電源電位ｉｎｔ．Ｖｃｃは、基準電位ＶＲＩと同じレベルになる。
【００７６】
したがって、たとえば、図４においては、内部回路１００．１は、外部電源電圧ｅｘｔ．Ｖｃｃを降圧した内部電源電位ｉｎｔ．Ｖｃｃおよび接地電位Ｖｓｓによって駆動される。
【００７７】
図５は、図１に示した測定回路３００．１の構成を説明するための概略ブロック図である。
【００７８】
なお、他の測定回路３００．２〜３００．４の構成も基本的には測定回路３００．１の構成と同様である。
【００７９】
測定回路３００．１は、対応する内部回路１００．１の内部電源線ＬＶ１の電位レベルと、基準電圧生成部４４からの測定基準電位ＶＭＲ１とを受けて、ＢＩＳＴ回路４２からの制御に従って、これらの電位レベルを通過させるスイッチ回路３０２と、ビルトインセルフテスト回路４２からの信号φＡ２により活性化されて、スイッチ回路３０２からの内部電源線ＬＶ１の電位レベルと測定基準電位ＶＭＲ１とを比較する比較器３１０とを備える。
【００８０】
ここで、ＢＩＳＴ回路４２は、テスト動作において、後に説明するように、内部電源電位発生回路２００．１に与えるＢＩＳＴ回路出力信号のレベルを段階的に変化させる。測定回路３００．１も、このＢＩＳＴ回路出力信号をビルトインセルフテスト回路４２から受け取る。測定回路３００．１は、さらに、テスト動作において、比較器３１０からの出力に基づいて、このＢＩＳＴ回路出力信号が所定レベルとなり内部電源線ＬＶ１の電位レベルが基準電圧生成部４４からの測定基準電位ＶＭＲ１と一致した時点を検出して、ＢＩＳＴ回路出力信号を、選択的に通過させるための判定回路３２０を備える。
【００８１】
ここで、判定回路３２０は、インタリーブ回路３２４と、ラッチ回路３２６および３２８と、排他的論理和ゲート回路３３０と、ラッチ回路３３２と、ゲート回路３３４とを含む。
【００８２】
インタリーブ回路３２４は、最初はラッチ回路３２６に“Ｌ”レベルを与え、その後は、比較回路３１０からの出力レベルをラッチ回路３２８と３２６に交互に与える。最終的には、インタリーブ回路３２４は、ラッチ回路３２８に“Ｈ”レベルの信号を与える。ラッチ回路３２６および３２８は、インタリーブ回路３２４から与えられた信号レベルをラッチして、排他的論理和ゲート回路３３０に与える。
【００８３】
排他的論理和ゲート回路３３０は、ラッチ回路３２６および３２８の出力レベルが一致している場合は“Ｌ”レベルの信号を出力し、一致していない場合は“Ｈ”レベルの信号を出力する。
【００８４】
たとえば、ＢＩＳＴ回路出力信号のレベルが複数ステップにわたって変化し、あるステップにおいて、比較器３１０からの出力信号が“Ｌ”レベルから“Ｈ”レベルに変化したステップにおいては、排他的論理和ゲート回路３３０の出力レベルは“Ｈ”レベルになる。他のステップにおいては、排他的論理和ゲート回路３３０の出力は“Ｌ”レベルになる。
【００８５】
ラッチ回路３３２は、ＢＩＳＴ回路出力信号の変化する各ステップにおいて、そのレベルを保持し、ゲート回路３３４は、排他的論理和ゲート３３０の出力信号の立上がりエッジに応答して、ＢＩＳＴ回路出力信号ＰＴ０〜ＰＴ３を判定回路３２０から出力させる。
【００８６】
判定回路３２０から出力されたＢＩＳＴ回路出力信号は、メモリ回路３４０中の書込制御回路３４２に与えられる。書込制御回路３４２は、ＢＩＳＴ回路４２により制御されており、判定回路３２０から与えられたＢＩＳＴ回路出力信号を、記憶回路３４４に書込む。
【００８７】
また、ＢＩＳＴ回路４２は、測定動作が終了した後は、読出制御回路３４６を制御して、記憶回路３４４に格納されたＢＩＳＴ回路出力信号を記憶回路３４４から読出して、スキャンパスＳＣＰ上のシフトレジスタ回路ＳＲ１中のレジスタＳＲＣＫＴに格納させる。
【００８８】
以上説明したセルフテストの動作をまとめると、以下のとおりである。
すなわち、通常動作においては、内部電源電位発生回路２００．１から出力される内部電源電位ｉｎｔ．Ｖｃｃを生成するための基準電圧ＶＲＩのレベルを変化させるには、プログラム部４６からのプログラム出力信号が用いられる。これに対して、セルフテスト期間中においては、基準電圧ＶＲＩのレベルを変化させるために、上記プログラム出力信号の代わりに、ＢＩＳＴ回路４２からのＢＩＳＴ回路出力信号が用いられる。
【００８９】
これにより、セルフテスト期間中は、ＢＩＳＴ回路４２の制御で基準電位レベルＶＲＩを変更し、内部電源電位ｉｎｔ．Ｖｃｃのレベルが変化させられる。他の内部電源電位発生回路２００．２〜２００．４においても同様である。
【００９０】
このＢＩＳＴ回路４２により変化された内部電源電位ｉｎｔ．Ｖｃｃは、基準電圧生成部４４からの基準電位ＶＭＲ１〜ＶＭＲ４と比較され、その結果に応じて、内部電源電位ｉｎｔ．Ｖｃｃが基準電位に相当するレベルとなった時点のＢＩＳＴ回路出力信号が書込制御回路３４２により、チップ上の記憶回路３４４に蓄積される。
【００９１】
このようにして、測定が繰返され、判定に応じて記憶回路３４４に蓄積されたＢＩＳＴ回路出力信号は、ビルトインセルフテスト回路４２からの制御に従って、スキャンパスＳＣＰをシリアルに伝送されて、ビルトインセルフテスト回路４２中に取込まれる。
【００９２】
図６は、プログラム部４６またはＢＩＳＴ回路４２から出力されるチューニング情報を示す信号Ｐ０〜Ｐ３と、内部基準電位ＶＲＩの相対値ＶＲＩ′および比較回路３１０の出力信号φ３１０を例示する図である。
【００９３】
図６において、このチューニングモードでは１６のステップが行なわれる。信号Ｐ３〜Ｐ０は、１６のステップにおいて１０００，１００１，…，１１１１，００００，０００１，…，０１１１と変化する。
【００９４】
信号Ｐ３〜Ｐ０＝”００００”のときの内部基準電位ＶＲＩを０とすると、内部基準電位ＶＲＩの相対値ＶＲＩ′は、１６のステップにおいて−８，−７，…，−１，０，１，…，＋７と変化する。
【００９５】
比較回路３１０の出力信号φ３１０は、たとえば、ステップ１〜６では「Ｌ」レベルとなり、ステップ７〜１６では「Ｈ」レベルとなる。これは、ステップ１〜６では内部電源電位ｉｎｔ．Ｖｃｃが外部基準電位ＶＲよりも低く、ステップ７〜１６では内部電源電位ｉｎｔ．Ｖｃｃが外部基準電位ＶＲよりも高いことを示している。
【００９６】
図７は、図６のように信号Ｐ０〜Ｐ３が変化する場合において、判定回路３２０の行なう処理を説明するための概念図である。
【００９７】
図７を参照して、ゲート回路３３４は、判定回路３２０内の排他的論理和ゲート３３０の出力信号φ３３０の立上がりエッジに応答して、信号Ｐ０〜Ｐ３をメモリ回路３４０に与える。
【００９８】
図６に示した場合では、ステップ６の信号（Ｐ３，Ｐ２，Ｐ１，Ｐ０）＝（１１０１）がメモリ回路３４０に与えられる。
【００９９】
メモリ回路３４０は、ゲート回路３３４からの信号Ｐ０〜Ｐ３＝”１１０１”を記憶し、ＢＩＳＴ回路４２からの制御信号に応じて信号Ｐ３〜Ｐ０＝”１１０１”を読出し、読出した信号Ｐ３〜Ｐ０を１つずつ順次スキャンパスＳＣＰに出力する。
【０１００】
図８は、半導体集積回路装置１０００のセルフテストの動作を示すタイミングチャートである。
【０１０１】
図８において、ある時刻ｔ０に外部制御信号によってビルトインセルフテストへのエントリーが設定されると、ビルトインセルフテスト回路４２中のパルス発生回路（図示せず）によってカウンタ制御のための信号φ１がパルス的に「Ｈ」レベルに立上げられる。
【０１０２】
信号φ１が「Ｈ」レベルに立上げられると、ＢＩＳＴ回路出力信号Ｐ３〜Ｐ１が初期値（たとえば、１０００）に設定されるとともに、ＢＩＳＴ回路４２からの信号φＡ１が「Ｈ」レベルに立上げられて、差動増幅器２３５が活性状態となり、内部電源電位ｉｎｔ．Ｖｃｃが内部基準電位ＶＲＩと一致するようにＰチャネルＭＯＳトランジスタ２３４のゲート電位が制御される。これにより時刻ｔ１において内部電源電圧の発生が活性状態となる。ここで、ビルトインセルフテスト時は、ＢＩＳＴ回路４２からの信号が、切換回路２０２を介して信号Ｐ０〜Ｐ３として内部電源電位発生回路２０４に与えられる。図４の内部電源電位発生回路２０４では、信号Ｐ３〜Ｐ０＝”１０００”に応答して、トランスファーゲート２２６〜２２９がともに導通し、内部基準電位ＶＲＩは最低レベル（Ｉ×ＲＢ）になる。
【０１０３】
また、信号φ１が「Ｈ」レベルに立上げられると、ＢＩＳＴ回路４２内のカウンタ（図示せず）がカウントを開始し、時刻ｔ０から所定時間経過後の時刻ｔ２に信号φ２を「Ｈ」レベルにパルス的に立上げる。この時刻ｔ０〜時刻ｔ２の間に内部電源電位ｉｎｔ．Ｖｃｃが安定化される。
【０１０４】
信号φ２が「Ｈ」レベルに立上げられると、信号φＡ２が「Ｈ」レベルに立上げられ、図５の比較回路３１０が活性化される。比較回路３１０は、基準電位ＶＭＲ１と内部電源電位ｉｎｔ．Ｖｃｃとを比較し、比較結果に応じたレベルの信号をインターリーブ回路３２４に出力する。
【０１０５】
また、信号φ２が「Ｈ」レベルに立上げられると、ＢＩＳＴ回路４２内のカウンタ（図示せず）が改めてカウントを開始し、時刻ｔ２から所定時間経過後に信号φ３を「Ｈ」レベルにパルス的に立上げる。この信号φ３は、時刻ｔ３に立ち下がる。この時刻ｔ２〜時刻ｔ３に基準電位ＶＭＲ１と内部電源電位ｉｎｔ．Ｖｃｃの比較が行なわれる。
【０１０６】
信号φ３の立下がりエッジに応答して、信号φＡ１，φＡ２が「Ｌ」レベルになる。これにより、差動増幅器２３５および比較回路３１０が非活性化される。
【０１０７】
たとえば、図６に示したとおり信号が変化するとすると、この信号Ｐ３〜Ｐ０＝”１０００”に対応したステップ１では、排他的論理和演算ゲート３３０の出力が活性化することがないため、ゲート回路３３４および書込制御回路３４２を介して、記憶回路３４４にデータが書込まれることはない。
【０１０８】
この後、ステップ２〜ステップ６においても、排他的論理和演算ゲート３３０の出力が活性化することがないため、ゲート回路３３４および書込制御回路３４２を介して、記憶回路３４４にデータが書込まれることはない。
【０１０９】
また、ステップ７においては、信号φ３の立下がりエッジに応答して、インターリーブ回路３２４を比較回路３１０の比較結果のデータが通過すると、排他的論理和ゲート３３０の出力が活性状態となる。これに応答して、ゲート回路３３４および書込み制御回路３４２を介して記憶回路３４４にＢＩＳＴ回路出力信号が与えられる。
【０１１０】
以後、並列してテストされている他の内部電源発生回路２００．２〜２００．４においても、排他的論理和ゲート３３０がラッチ回路３２６とラッチ回路３２８に格納されたデータが異なることを検知するために、ステップ１６までテストが継続される。このとき、排他的論理和ゲート３３０の出力とは関わりなく、最後のステップ、この例では、ステップ１６まで、必ずテスト動作を継続することとしても良いし、全ての内部電源発生回路２００．２〜２００．４において、排他的論理和ゲート３３０の出力が活性化した時点で、セルフテストを終了することとしてもよい。
【０１１１】
以上説明したとおり、半導体集積回路装置１０００の構成によれば、内部電源電位ｉｎｔ．Ｖｃｃを基準電位ＶＭＲ１等に略等しくするための信号Ｐ０〜Ｐ３の値が、内部電源発生回路２００．１〜２００．４の各々について、半導体集積回路装置１０００の内部で求められて外部に出力される。したがって、ビルトインセルフテストにおいて、信号Ｐ０〜Ｐ３の最適値を容易に求めることができ、内部電源電位ｉｎｔ．Ｖｃｃを容易に調整することができる。
【０１１２】
上述したとおり、このようなビルトインセルフテストの終了後に、プログラム部４６の出力信号ＰＧ０〜ＰＧ３が、ビルトインセルフテストで求められた信号Ｐ０〜Ｐ３の最適値になるように、プログラム部４６内のヒューズのブロー処理または、不揮発性記憶素子へのデータの書込み処理が行なわれる。
【０１１３】
通常動作時は、プログラム部４６の出力信号ＰＧ０〜ＰＧ３が切換回路２０２を介して内部電源電位発生回路２０４に与えられる。たとえば、内部回路１００．１に対応する内部電源電位発生回路２０４は、基準電位ＶＭＲ１に略等しいレベルの内部電源電位ｉｎｔ．Ｖｃｃを出力する。
【０１１４】
なお、この実施の形態１では、ビルトインセルフテストにおける１６のステップにおいて内部電源電位ｉｎｔ．Ｖｃｃを順次増加させたが、本発明は、これに限るものではなく、内部電源電位ｉｎｔ．Ｖｃｃを順次減少させてもよいし、内部電源電位ｉｎｔ．Ｖｃｃを基準レベル（図６のＶＲＩ′＝０に対応するレベル）から最高レベル（ＶＲＩ′＝＋７に対応するレベル）まで順次増加させた後に基準レベルから最低レベル（ＶＲＩ′＝−７に対応するレベル）まで順次減少させてもよい。
【０１１５】
また、メモリ回路３４０は、以上の説明では、測定回路３００．１〜３００．４の内部に設けられるものとしたが、たとえば、内部回路１００．１〜１００．４のうちのいずれか、たとえば、内部回路１００．４が、データを記憶する機能を有するメモリ回路である場合、メモリ回路３４０として、このような内部回路１００．４を用いることも可能である。
【０１１６】
［実施の形態２］
以上説明した実施の形態１においては、図４において説明したとおり、ビルトインセルフテスト期間中においては、ＢＩＳＴ回路４２からの信号に基づいて基準電位ＶＲが設定される。さらに、この設定された基準電位ＶＲにより、内部回路１００．１への電源供給配線ＬＶ１の電位レベルを、図５に示すように、比較器３１０により比較し、その比較結果に応じて、ＢＩＳＴ回路出力信号を記憶回路３４４に格納するという構成であった。
【０１１７】
しかしながら、以上のような構成では、ＢＩＳＴ回路４２からの出力信号に基づいてドライバ回路２０４ｂにより内部回路１００．１に与えられる内部電源電位ｉｎｔ．Ｖｃｃのレベルが、比較器２３５に与えられて、負帰還がかけられる。この負帰還により、内部電源電位ｉｎｔ．Ｖｃｃが安定したレベルとなった後に、図５に示した比較器３１０において基準電圧生成部４４からの電位ＶＭＲ１〜ＶＭＲ４との比較を行なう必要があった。
【０１１８】
したがって、図８に示した動作においては、安定期間をこのような内部電源電位ｉｎｔ．Ｖｃｃのレベルが安定するのに必要な時間だけ比較的大きく取る必要がある。
【０１１９】
しかしながら、たとえば、テスト動作においては、図４において説明した基準電圧ＶＲの値が、基準電圧生成部４４から出力される基準電位と一致している否かのみをテストすればよい場合もある。
【０１２０】
このような場合には、実施の形態１で説明した方法では、安定期間に十分な時間を取ることによって、かえってテスト時間が本来必要な時間に比べて増大してしまうという問題がある。
【０１２１】
実施の形態２では、このように、プログラムによって、チューニングされた基準電圧ＶＲの値が、所望の基準電圧ＶＭＲ１〜ＶＭＲ４と一致することをより短い時間で検出可能な構成について説明する。
【０１２２】
なお、以下の各実施の形態の説明でも、基準電圧生成部４４から基準電位ＶＭＲ１〜ＶＭＲ４が与えられるものとして説明を行うが、基準電位ＶＭＲ１〜ＶＭＲ４としては、半導体集積回路１０００上に集積された基準電圧生成部４４により供給される場合だけでなく、半導体集積回路１０００の外部から端子を介して与えられる構成であってもよい。
【０１２３】
図９は、本発明の実施の形態２の内部電源電位発生回路２００．１および測定回路３００．１の構成を説明するための概略ブロック図であり、実施の形態１の図４および図５と対比される図である。
【０１２４】
実施の形態２の内部電源電位発生回路２００．１が、実施の形態１の内部電源電位発生回路２００．１の構成と異なる点は、まず、実施の形態１におけるドライバ回路２０４ｂの代わりにドライバ回路２０４ｃが設けられる構成となっている点である。
【０１２５】
ドライバ回路２０４ｃは、基準電圧生成部４４からの比較用基準電圧、たとえば比較用基準電圧ＶＭＲ１と、内部回路１００．１に対する内部電源配線ＬＶ１とを受けて、そのいずれか一方をＢＩＳＴ回路４２の制御に従って選択的に出力するスイッチ回路ＳＷ１０と、スイッチ回路ＳＷ１０の出力をプラス入力ノードに、基準電位発生回路２０４ａからの基準電位ＶＲをマイナス入力ノードにそれぞれ受けて、信号φＡ１により活性化される比較器２３５と、外部電源電位ｅｘｔ．Ｖｃｃと内部電源配線ＬＶ１との間に設けられ、ゲート電位が比較器２３５からの出力により制御されるＰチャネルＭＯＳトランジスタ２３４とを含む。
【０１２６】
さらに、実施の形態２の測定回路３００．１においては、実施の形態１の測定回路３００．１と異なる点として、スイッチ回路３０２が省略され、比較器３１０は、比較器２３５からの出力を、それぞれプラス入力ノードおよびマイナス入力ノードに受ける構成となっている。
【０１２７】
その他の点は、実施の形態１の内部電源電位発生回路２００．１および測定回路３００．１の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１２８】
図１０は、図９に示したドライバ回路２０４ｃと比較器３１０の構成をより詳しく説明するための回路図である。
【０１２９】
図１０を参照して、比較器２３５は、内部ノードｎ１０と接地電位Ｖｓｓとの間に設けられ、ＢＩＳＴ回路４２からの信号φＡ１により活性化される定電流源ＣＣＳ１０と、内部ノードｎ１０と外部電源電位ｅｘｔ．Ｖｃｃとの間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ１１およびＮチャネルＭＯＳトランジスタＴＮ１１と、外部電源電位ｅｘｔ．Ｖｃｃと内部ノードｎ１０との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ１２およびＮチャネルＭＯＳトランジスタＴＮ１２とを備える。
【０１３０】
トランジスタＴＮ１１のゲートは、スイッチ回路ＳＷ１０から選択的に出力される比較用基準電圧ＶＭＲ１または内部電源配線ＬＶ１の電位のいずれかを受ける。トランジスタＴＮ１２のゲートは、基準電位発生回路２０４ａからの基準電圧ＶＲを受ける。トランジスタＴＰ１１のゲートとトランジスタＴＰ１２のゲートとは互いに接続され、かつ、トランジスタＴＰ１１のゲートは、トランジスタＴＰ１１のドレインと結合している。
【０１３１】
さらに、トランジスタＴＰ１２およびトランジスタＴＮ１２の結合ノードが、ＰチャネルＭＯＳトランジスタ２３４のゲートと結合している。
【０１３２】
一方、比較器３１０は、内部ノードｎ２０と接地電位Ｖｓｓとの間に結合され、ＢＩＳＴ回路４２からの信号φＡ２により活性化される定電流源ＣＣＳ２０と、内部ノードｎ２０と外部電源電位ｅｘｔ．Ｖｃｃとの間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ２１およびＮチャネルＭＯＳトランジスタＴＮ２１と、内部ノードｎ２０と外部電源電位ｅｘｔ．Ｖｃｃとの間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ２２およびＮチャネルＭＯＳトランジスタＴＮ２２とを備える。
【０１３３】
トランジスタＴＮ２１のゲートは、比較器２３５におけるトランジスタＴＰ１１とトランジスタＴＮ１１の結合ノードと結合している。
【０１３４】
トランジスタＴＮ２２のゲートは、比較器２３５におけるトランジスタＴＰ１２およびトランジスタＴＮ１２の接続ノードと結合している。
【０１３５】
トランジスタＴＰ１１およびＴＰ１２は、所定の基準電位ＣＶＲを受けて動作する。
【０１３６】
トランジスタＴＰ２１とトランジスタＴＮ２１の接続ノードをノードｎ２１とし、トランジスタＴＰ２２とトランジスタＴＮ２２の接続ノードをノードｎ２２とする。
【０１３７】
比較器３１０は、さらに、ノードｎ２１およびノードｎ２２の出力を受けて保持するためのラッチ回路ＬＴ１と、ノードｎ２１とラッチ回路ＬＴ１との間に設けられるＮチャネルＭＯＳトランジスタＴＮ３１およびノードｎ２２とラッチ回路ＬＴ１との間に設けられるＮチャネルＭＯＳトランジスタＴＮ３２とを備える。
【０１３８】
トランジスタＴＮ３１およびトランジスタＴＮ３２のゲートは、ＢＩＳＴ回路４２からのラッチ回路取込制御信号ＳＴＬＴにより制御される。
【０１３９】
ラッチ回路ＬＴ１の保持するデータが、インタリーブ回路３２４に対して出力される。
【０１４０】
以上のような構成により、ビルトインセルフテスト期間中は、比較器２３５は、基準電圧生成部４４からの比較用基準電圧ＶＭＲ１と基準電位発生回路２０４ａからの基準電位ＶＲとを比較し、その比較結果に相当するデータが、比較器３１０で増幅された上で保持されて、最終的に、インタリーブ回路３２４に与えられることになる。
【０１４１】
したがって、図９に示した構成では、ビルトインセルフテストモード期間中において、ＢＩＳＴ回路４２から与えられる信号に基づいて基準電位発生回路２０４ａから出力される基準電位ＶＲと、比較用基準電圧、たとえば電圧ＶＭＲ１とが直接比較される。このため、ドライバ回路２０４ｃが内部電源配線ＬＶ１のレベルを駆動し、かつ内部電源配線ＬＶ１の電位レベルが安定するまでの時間を待ってから、比較結果をインタリーブ回路３２４に与える必要がない。このため、より短い時間で、基準電位発生回路２０４ａから出力される基準電位ＶＲが比較用基準電圧ＶＭＲ１に相当する電位に設定されているか否かのテストを行なうことが可能となる。
【０１４２】
しかも、基準電圧ＶＲと比較用基準電圧ＶＭＲ１との比較を行なう比較器として、通常動作においては、内部電源電圧発生のために使用される比較器２３５を用いることで、比較器２３５を製造する際に生じる素子特性のばらつきなどによって、基準電圧ＶＲと比較用基準電圧ＶＭＲ１との比較結果にばらつきが生じることを防ぐことも可能となる。
【０１４３】
［実施の形態２の変形例１］
以上の説明では、内部電源発生回路２００．１は、外部電源電位ｅｘｔ．Ｖｃｃよりも低い電位、すなわち降圧電位を内部回路１００．１に対応する内部電源配線ＬＶ１に供給する構成であった。
【０１４４】
しかしながら、測定回路３００．１を用いて、ビルトインセルフテストを行なう場合には、外部電源電位ｅｘｔ．Ｖｃｃよりもより高い内部電源電位をテストすることも可能である。
【０１４５】
図１１は、このような外部電源電位ｅｘｔ．Ｖｃｃよりも高い内部電源電位を、内部電源発生回路２００．１が生成している場合の構成を説明するための概略ブロック図である。
【０１４６】
図１１を参照して、図１０に示したドライバ回路２０４ｃの構成と異なり、図１１に示す回路では、ドライバ回路２０４ｃの代わりに、ドライバ回路２０４ｄが設けられている。ドライバ回路２０４ｄの構成が、ドライバ回路２０４ｃの構成と異なる点は、まず、ＰチャネルＭＯＳトランジスタ２３４の代わりにチャージポンプ回路２５０が設けられ、このチャージポンプ回路が、比較器２３５の出力に応じて制御される構成となっている点である。
【０１４７】
チャージポンプ回路２５０は、外部電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとを受けて、外部電源電位ｅｘｔ．Ｖｃｃよりも高い昇圧電位Ｖｐｐを出力する。
【０１４８】
さらに、スイッチ回路ＳＷ１０には、内部電源配線ＬＶ１の電位が直接与えられるのではなく、内部電源配線ＬＶ１と接地電位Ｖｓｓとの間に直列に接続される抵抗体Ｒ１およびＲ２の接続ノードの電位レベルが与えられる構成となっている。
【０１４９】
したがって、抵抗体Ｒ１および抵抗体Ｒ２の抵抗比に分圧された電圧が、スイッチ回路ＳＷ１０には与えられる。
【０１５０】
通常動作においては、このように抵抗体Ｒ１と抵抗体Ｒ２により分圧された電位と、基準電位発生回路２０４ａから出力される基準電圧ＶＲとの比較結果に応じて、チャージポンプ回路２５０の動作が制御される。
【０１５１】
これに対して、ビルトインセルフテストモード期間中では、基準電圧生成部４４から出力される比較用基準電位ＶＭＲ１と、基準電位発生回路２０４ａから出力される基準電圧ＶＲとが比較される。
【０１５２】
したがって、通常動作状態では、チャージポンプ回路２５０によって生成される昇圧電位Ｖｐｐと、基準電圧ＶＲとの比較結果に応じて、昇圧電位Ｖｐｐのレベルをコントロールしていることになるのに対し、テストモードにおいては、内部回路１００．１に対応する回路とは別系統から与えられる比較用基準電位ＶＭＲ１をもとにして、基準電位発生回路２０４ａからの基準電位ＶＲが正確に発生されているかどうかの判定が行なわれる。
【０１５３】
もしも、基準電位発生回路２０４ａからの基準電位ＶＲが正確なレベルに発生されていないのであれば、比較器２３５の出力は、平衡状態から“Ｈ”レベル側か“Ｌ”レベル側かのいずれかにシフトする。この状態を、次段の比較器３１０で増幅して、ラッチ回路ＬＴ１に取込むことになる。
【０１５４】
ＢＩＳＴ回路４２からの信号に基づいたチューニングにより、基準電位発生回路２０４ａから出力される基準電圧ＶＲを徐々に変化させて試験を行なえば、いずれかのポイントで比較器３１０の出力が“Ｈ”レベルから“Ｌ”レベル（または“Ｌ”レベルから“Ｈ”レベル）に変化することになる。この変化点が、基準電位発生回路２０４ａから出力される基準電圧ＶＲが所望の値となっているポイントを示していることになる。したがって、このポイントに対応するレベルの基準電位ＶＲが出力されるように、基準電位発生回路２０４ａに対して与えるプログラム出力信号を調整することで、正しい内部発生の基準電圧ＶＲを得ることができる。
【０１５５】
なお、通常動作においては、抵抗体Ｒ１および抵抗体Ｒ２で構成される分圧回路により分圧された電圧に基づいて比較器２３５が比較動作を行なうのに対し、試験動作中は、この分圧回路は回路の動作からは除外されている。しかしながら、分圧に用いる抵抗体Ｒ１およびＲ２の材質を同一にしておけば、分圧比自体は誤差なく形成することが可能である。したがって、図１１で説明したようなテストを行なっても、十分正確な基準電位ＶＲのチューニングを行なうことが可能となる。
【０１５６】
さらに、基準電圧ＶＲと比較用基準電圧ＶＭＲ１との比較を行なう比較器として、通常動作においては、内部電源電圧発生のために使用される比較器２３５を用いることで、比較器２３５を製造する際に生じる特性のばらつきなどによって、基準電位発生回路２０４ａからの基準電圧ＶＲと比較用基準電圧ＶＭＲ１との比較結果にばらつきが生じることを防ぐことも可能となる。
【０１５７】
しかも、内部電源配線ＬＶ１を駆動する必要がないので、より短いテスト時間で基準電圧発生回路２０４ａの生成する基準電圧ＶＲに対するテストを行なうことが可能となる。
【０１５８】
［実施の形態２の変形例２］
実施の形態２の変形例１においては、外部電源電位ｅｘｔ．Ｖｃｃよりもより高い昇圧電位Ｖｐｐを内部電源発生回路２００．１が生成する場合の構成について説明した。
【０１５９】
内部電源発生回路が生成する電圧としては、このような昇圧電位ばかりではなく、接地電位Ｖｓｓよりも低い負電位、たとえば基板電位−Ｖｓｕｂを生成する場合もある。
【０１６０】
実施の形態２の変形例２では、このような負電位を発生する場合に同様のテスト動作を可能とする構成について説明する。
【０１６１】
図１２は、このような実施の形態２の変形例２の内部電源発生回路２００．１および測定回路３００．１の構成の一部を抜き出して示す概略ブロック図である。
【０１６２】
実施の形態２の変形例２の内部電源発生回路２００．１の構成が、図４に示した内部電源発生回路２００．１の構成と異なる点は、まず、基準電位発生回路２０４ａの代わりに、基準電位発生回路２０４αが設けられる構成となっている。
【０１６３】
ここで、基準電位発生回路２０４αの構成が、図４に示した基準電位発生回路２０４ａの構成と異なる点は、まず、定電流源２２０に対して電源電位を供給するために、スイッチ回路ＳＷ２０が設けられる点である。スイッチ回路ＳＷ２０は、ＢＩＳＴ回路４２からの制御に従って、外部電源電位ｅｘｔ．Ｖｃｃまたは、後に説明するように内部電源発生回路２００．１が出力する負電位に応じた所定の電位レベルの絶対値に相当する電位だけ上記外部電源電位ｅｘｔ．Ｖｃｃよりも高い電位を選択的に定電流源２２０に供給する。
【０１６４】
さらに、基準電位発生回路２０４αにおいては、チューニング抵抗部ＴＲＰに対して、電源電位を供給するためにスイッチ回路ＳＷ２２が設けられている。スイッチ回路ＳＷ２２は、ＢＩＳＴ回路４２からの制御に従って、接地電位Ｖｓｓまたは、内部電源発生回路２００．１が出力する負電圧−Ｖｓｕｂのいずれか一方をチューニング抵抗部ＴＲＰに与える。
【０１６５】
なお、ここで、スイッチ回路ＳＷ２０に与えられる外部電源電位ｅｘｔ．Ｖｃｃよりも高い電位は、特に限定されないが、たとえば、外部端子を介して、半導体集積回路１０００の外部から供給される構成とすることができる。
【０１６６】
一方、内部電源電位発生回路２００．１の構成が、図９に示した実施の形態１の内部電源発生回路２００．１の構成と異なる点は、さらに、ドライバ回路２０４ｂの代わりにドライバ回路２０４ｅが設けられていることである。このドライバ回路２０４ｅは、ドライバ回路２０４ｂとの相違点として、ＰチャネルＭＯＳトランジスタ２３４の代わりに、負電位を生成するためのチャージポンプ回路２６０が設けられ、比較器２３５からの出力に応じて、チャージポンプ回路２６０が内部電源配線ＬＶ１の電位レベルを負電位に駆動する構成となっていることである。
【０１６７】
さらに、比較器２３５においては、定電流源ＣＣＳ１０に対応してスイッチ回路ＳＷ３０が設けられる。スイッチ回路ＳＷ３０は、ＢＩＳＴ回路４２からの制御に従って、接地電位Ｖｓｓまたは内部電源配線ＬＶ１の電位のいずれかを選択的に定電流源ＣＣＳ１０に供給する。
【０１６８】
さらに、トランジスタＴＮ１１のゲートには、基準電位発生回路２０４αの出力が与えられる。
【０１６９】
また、トランジスタＴＮ１２のゲートに対応して、スイッチ回路ＳＷ３２が設けられる。スイッチ回路ＳＷ３２は、ＢＩＳＴ回路４２の制御に従って、トランジスタＴＮ１２のゲートに、接地電位Ｖｓｓまたはチャージポンプ回路２６０から出力される負電位−Ｖｓｕｂの絶対値に対応する電位｜Ｖｓｕｂ｜を、選択的に与える。この電位｜Ｖｓｕｂ｜も、特に限定されないが、たとえば、外部端子を介して、半導体集積回路１０００の外部から供給される構成とすることができる。
【０１７０】
その他の構成は、実施の形態１の内部電源発生回路２００．１および測定回路３００．１の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１７１】
図１３は、図１２に示した構成において、通常動作におけるスイッチＳＷ２０〜ＳＷ３２の接続状態を説明するための図である。
【０１７２】
通常動作においては、比較器２３５のトランジスタＴＮ１２のゲートには接地電位が与えられる。一方、比較器２３５の定電流源ＣＣＳ１０には、チャージポンプ回路２６０の出力が結合される。さらに、基準電位発生回路２０４αにおいて、スイッチ回路ＳＷ２０は、外部電源電位ｅｘｔ．Ｖｃｃを定電流源２２０に与え、スイッチ回路ＳＷ２２は、チューニング抵抗部ＴＲＰに対して、チャージポンプ回路２６０の出力を与える。
【０１７３】
このように、通常動作においては、比較器２３５に与えられる比較用の基準電圧は、接地電位であるために、この電位に誤差が生じることはない。
【０１７４】
チューニング抵抗部ＴＲＰの抵抗値を調節することで、外部電源電位ｅｘｔ．Ｖｃｃと負電位−Ｖｓｕｂを、チューニング抵抗部ＴＲＰの値に応じて分圧したレベルが、比較器２３５中のトランジスタＴＮ１１に与えられる。
【０１７５】
比較器２３５に与えられるこの基準電位ＶＲと、接地電位とを比較することで、チャージポンプ回路２６０の動作が制御される。
【０１７６】
したがって、負電位のレベルは、以下のとおりとなる。
（接地電位Ｖｓｓ）−（定電流源２２０の電流値×チューニング抵抗値）
図１４は、図１２に示した回路において、ビルトインセルフテストモードにおけるスイッチ回路ＳＷ２０〜ＳＷ３２の接続状態を説明するための回路図である。
【０１７７】
なお、以下では説明の簡単のために、たとえばチャージポンプ回路２６０により出力される負電位のレベルを−１Ｖであるものとして説明することにする。
【０１７８】
ビルトインセルフテストモード期間中は、ＢＩＳＴ回路４２の制御により、スイッチ回路ＳＷ２２は接地電位Ｖｓｓをチューニング抵抗ＴＲＰに供給する側に切換わる。さらに、スイッチ回路ＳＷ２０は、外部電源電位ｅｘｔ．Ｖｃｃよりも負電位−Ｖｓｕｂの絶対値だけ上昇した電位、すなわち、この場合、電位（ｅｘｔ．Ｖｃｃ＋１）Ｖの電位を定電流源２２０に対して供給要求する。
【０１７９】
さらに、比較器２３５における定電流源ＣＣＳ１０に対しては、スイッチ回路ＳＷ３０により接地電位Ｖｓｓが供給され、比較器２３５のトランジスタＴＮ１２のゲートには、スイッチ回路ＳＷ３２により接地電位Ｖｓｓの代わりに、負電位−Ｖｓｕｂの絶対値に相当する電位、たとえばこの場合、１Ｖの電位が入力される。
【０１８０】
これにより、ビルトインセルフテスト中に動作する際の回路の電位状態を、チャージャポンプ回路２６０が出力するべき負電位の絶対値電圧、たとえばここでは１Ｖだけシフトさせた状態で、比較器２３５等を動作させることになる。したがって、回路動作の平衡状態を崩すことなく、チューニング抵抗ＴＲＰの値を調節するに当り、テスト中の回路動作を接地電位から電源電位の間での動作に切換えることができる。
【０１８１】
この状態で、ＢＩＳＴ回路４２からの信号に従って、チューニング用抵抗ＴＲＰの値を徐々に変化させて試験を行なっていくと、いずれかのポイントで比較器２３５の出力、すなわち、比較器３１０の出力が、“Ｈ”レベルから“Ｌ”レベル（または“Ｌ”レベルから“Ｈ”レベル）に変化するポイントが存在する。このポイントが、チューニング値として最適な値を表わしており、プログラム部からの出力信号をこの時点でのＢＩＳＴ回路４２からの出力信号に相当するようにプログラムすることで、所望のレベルの負電位を、内部電源発生回路２００．１から出力させることが可能となる。
【０１８２】
このような方法でビルトインセルフテストを行なうことで、チューニングするべき基準電位発生回路２０４αの出力レベルと、所望の内部電源電位との比較を行なうに当り、内部電源電位を発生するために使用される比較器２３５を用いるので、比較器２３５の製造工程で発生する素子の特性ばらつき等の影響をなくして、正確なチューニングを行なうことが可能となる。
【０１８３】
また、チューニングに当り、内部電源配線ＬＶ１の電位レベルを所望の負電位まで駆動する必要がないので、チューニングに要する時間を短縮することが可能となる。
【０１８４】
また、本構成によれば、回路動作にかかる電圧をシフトさせることで、チューニング時に負電圧を発生させなくても、通常動作時と同じ電圧関係を維持しているので、チューニングの精度を向上できる。
【０１８５】
［実施の形態３］
図１５は、図２に示したプログラム部４６に設けられるプログラム素子の一例を示す図である。
【０１８６】
プログラム部４６の記憶素子としては、たとえばフラッシュメモリ等で用いられるフローティングゲート型のトランジスタにより構成される記憶素子を用いることも可能である。
【０１８７】
ただし、図１５においては、磁気抵抗素子を用いたプログラム素子を用いる構成について説明する。
【０１８８】
ここで、磁気抵抗素子としては、図３２において説明したようなＴＭＲ素子を用いる。
【０１８９】
このようなＴＭＲ素子を用いた記憶素子により記憶される相補なデータに基づいて、チューニング抵抗部ＴＲＰに対するプログラム信号出力を与えることが可能となる。
【０１９０】
図１５を参照して、プログラミング素子ＰＧＥは、外部電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ１０２、ＮチャネルＭＯＳトランジスタＴＮ１０２、ＮチャネルＭＯＳトランジスタＴＮ１０４およびＴＭＲ素子ＴＭＲ１と、外部電源電位ｅｘｔ．Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ１１２、ＮチャネルＭＯＳトランジスタＴＮ１１２、ＮチャネルＭＯＳトランジスタＴＮ１１４およびＴＭＲ素子ＴＭＲ２とを備える。
【０１９１】
トランジスタＴＰ１０２とトランジスタＴＮ１０２のゲートは結合され、トランジスタＴＰ１１２のゲートとトランジスタＴＮ１１２とのゲートが結合されている。
【０１９２】
トランジスタＴＰ１０２とトランジスタＴＮ１０２の接続ノードを、ノードｎ１０２と呼び、トランジスタＴＰ１１２とトランジスタＴＮ１１２の接続ノードをノードｎ１１２と呼ぶことにする。
【０１９３】
ノードｎ１０２とトランジスタＴＰ１１２のゲートとが結合され、ノードｎ１１２とトランジスタＴＮ１０２のゲートとが結合されている。
【０１９４】
さらに、トランジスタＴＮ１０４とＴＭＲ素子ＴＭＲ１との結合ノードをノードｎ１０４と呼び、トランジスタＴＮ１１４とＴＭＲ素子ＴＭＲ２との結合ノードをノードｎ１１４と呼ぶことにする。
【０１９５】
プログラミング素子ＰＧＥは、さらに、ノードｎ１０２とノードｎ１１２との間に設けられ、両者を接続可能なトランスミッションゲートＴＭＧ１０と、ノードｎ１０４とノードｎ１１４との間に設けられ、両者を接続可能なトランスミッションゲートＴＭＧ２０とを備える。
【０１９６】
プログラミング素子ＰＧＥは、書込動作（プログラミング動作）において活性状態（”Ｈ”レベル）となる信号ＰＲＯと電源投入後の所定時間経過後に“Ｈ”レベルとなる第１のパワーオンリセット信号ＰＯＲ１の反転信号の信号／ＰＯＲ１とを受けるＯＲ回路ＯＲＧ１０と、ＯＲ回路ＯＲＧ１０の出力を受けるインバータＩＮＶ１０とを備え、トランスミッションゲートＴＭＧ１０を構成するＮチャネルＭＯＳトランジスタのゲートには、ＯＲ回路ＯＲＧ１０の出力が与えられ、トランスミッションゲートＴＭＧ１０を構成するＰチャネルＭＯＳトランジスタのゲートにはインバータＩＮＶ１０の出力が与えられる。
【０１９７】
プログラミング素子ＰＧＥは、さらに、信号ＰＯＲおよび信号／ＰＯＲ１とを受けるＯＲ回路ＯＲＧ１２と、ＯＲ回路ＯＲＧ１２の出力を受けるインバータＩＮＶ１２とを備える。ＯＲ回路ＯＲＧ１２の出力が、トランスミッションゲートＴＭＧ２０を構成するＮチャネルＭＯＳトランジスタのゲートに与えられ、インバータＩＮＶ１２の出力が、トランスミッションゲートＴＭＧ２０を構成するＰチャネルＭＯＳトランジスタのゲートに与えられる。
【０１９８】
プログラミング素子ＰＧＥは、さらに、ノードｎ１０２と第１の出力ノードとの間に設けられるアクセストランジスタＴＲａ１０と、ノードｎ１１２と第２の出力ノードとの間に設けられるアクセストランジスタＴＲａ１２とを含む。トランジスタＴＲａ１０およびトランジスタＴＲａ１２のゲートは、読出ワード線ＲＷＬによりそのレベルが制御される。
【０１９９】
プログラミング素子ＰＧＥは、さらに、書込バッファＷＢＦ１０を備える。書込バッファＷＢＦ１０は、プログラミング動作において、“Ｌ” レベルを書込む際に活性状態となる信号０Ｗと信号ＰＲＯとを受けるＮＡＮＤ回路ＮＡＧ１０と、“Ｈ”レベルを書込む際に活性状態となる信号１Ｗと、信号ＰＲＯとを受けるＮＡＮＤ回路ＮＡＧ１２と、電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続されるＮチャネルＭＯＳトランジスタＴＮＷ１０およびＴＮＷ１２とを備える。トランジスタＴＮＷ１０のゲートがＮＡＮＤ回路ＮＡＧ１０の出力を受け、ＴＮＷ１２ゲートがＮＡＮＤ回路ＮＡＧ１２の出力を受ける。
【０２００】
トランジスタＴＮＷ１０およびＴＮＷ１２の接続ノードが、ノードｎ１０４と結合する。
【０２０１】
プログラミング素子ＰＧＥは、さらに、書込バッファＷＢＦ２０を備える。書込バッファＷＢＦ２０は、プログラミング動作において、“Ｈ” レベルを書込む際に活性状態となる信号１Ｗと信号ＰＲＯとを受けるＮＡＮＤ回路ＮＡＧ２０と、“Ｌ”レベルを書込む際に活性状態となる信号０Ｗと、信号ＰＲＯとを受けるＮＡＮＤ回路ＮＡＧ２２と、電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続されるＮチャネルＭＯＳトランジスタＴＮＷ２０およびＴＮＷ２２とを備える。トランジスタＴＮＷ２０のゲートがＮＡＮＤ回路ＮＡＧ２０の出力を受け、ＴＮＷ２２ゲートがＮＡＮＤ回路ＮＡＧ２２の出力を受ける。
【０２０２】
トランジスタＴＮＷ２０およびＴＮＷ２２の接続ノードが、ノードｎ１１４と結合する。
【０２０３】
プログラミング素子ＰＧＥは、さらに、ＴＭＲ素子ＴＭＲ１に対して、書込時の磁場を生成するためのデジット線ＤＧＬ１と、ＴＭＲ素子ＴＭＲ２に対して、データ書込時の磁場を生成するためのデジット線ＤＧＬ２とを備える。
【０２０４】
デジット線ＤＧＬ１が、ＴＭＲ素子ＴＭＲ１に対して、図３４において説明した書込ワード線として機能し、デジット線ＤＧＬ２が、ＴＭＲ素子ＴＭＲ２に対して、図３４において説明した書込ワード線として機能する。
【０２０５】
さらに、ノードｎ１０４からノードｎ１１４を結ぶ配線は、書込バッファからの流れる電流値が、ＴＭＲ素子ＴＭＲ１とＴＭＲ素子ＴＭＲ２とで互いに逆方向となるように結線されているものとする。
【０２０６】
このような構成とすることで、書込データのレベルに応じて、ＴＭＲ素子ＴＭＲ１とＴＭＲ２とは、一方が高抵抗状態であれば他方は低抵抗になるようにデータの書込が行なわれる。
【０２０７】
また、トランジスタＴＮ１０４とトランジスタＴＮ１１４のゲートには参照電位Ｖｒｅｆが与えられる。
【０２０８】
したがって、ノードｎ１０４およびノードｎ１１４の電位レベルは、トランジスタＴＮ１０４およびトランジスタＴＮ１１４のしきい値電圧Ｖｔｈとするとき、電位（Ｖｒｅｆ−Ｖｔｈ）以上に上昇することはなく、ＴＭＲ素子の破壊を防止している。
【０２０９】
トランジスタＴＮ１０２およびトランジスタＴＮ１１２ならびにトランジスタＴＰ１０２およびＴＰ１１２によりラッチ回路が構成される。このラッチ回路を構成するトランジスタＴＮ１０２およびトランジスタＴＮ１１２のソース側に相補のデータが書込まれたＴＭＲ素子ＴＭＲ１およびＴＭＲ２が設けられていることになる。ただし、トランジスタＴＰ１０２およびトランジスタＴＰ１１２のソース側に相補のデータが書込まれたＴＭＲ素子ＴＭＲ１およびＴＭＲ２が設けられる構成としてもよい。
【０２１０】
半導体集積回路１０００が形成された直後には、両抵抗素子とも抵抗値の小さい状態に設定されているため、書込動作によりいずれかの抵抗素子の抵抗値を高くなるように設定することにする。
【０２１１】
図１６は、プログラミング素子ＰＧＥへのプログラム時と電源投入後の動作を説明するための概念図である。
【０２１２】
プログラム時は、信号ＰＯＲが”Ｈ”レベルであって、トランスミッションゲートＴＭＧ１０およびＴＭＧ２０の双方が導通状態となっている。この状態で、書込みバッファＷＢＦ１０およびＷＢＦ２０により、各ＴＭＲ素子の片方側のノードに電流を流し、同時にデジット線ＤＧＬ１およびＤＧＬ２の双方に同方向に電流を流す。このデジット線ＤＧＬ１またはＤＧＬ２と、ノードｎ１０４からノードｎ１１４に至る配線中を流れる電流により構成される磁場により、ＴＭＲ素子の抵抗値を変化させる。ここで、デジット線には、上述のとおり同一方向の電流が流されるが、ＴＭＲ素子のノードｎ１０４とｎ１１４との間を流れる電流は書込むデータによりその向きが変化される。
【０２１３】
また、両ＴＭＲ素子の電流の向きは、互いに相補な磁場を形成する方向となるように、逆向きに配線の接続がなされている。
【０２１４】
ここで、図中左側のＴＭＲ素子ＴＭＲ１の抵抗値が小さく、右側のＴＭＲ素子ＴＭＲ２の抵抗値が大きくなるように書込が行なわれたものと仮定する。
【０２１５】
次に、プログラム素子ＰＧＥからのデータの読出し動作について説明する。
電源投入後、２種類のパワーリセットオン信号ＰＯＲ１およびＰＯＲ２が、信号ＰＯＲ１が活性状態となってから所定時間経過後に、信号ＰＯＲ２が活性状態となるように立上がる。
【０２１６】
図１７は、電源投入後、信号ＰＯＲ１が立ち上るまでの、プログラム素子ＰＧＥの状態を説明するための概念図である。
【０２１７】
電源投入後、所定の期間は、上述のとおり、信号ＰＯＲ１および信号ＰＯＲ２がともに“Ｌ”レベルを維持するため、内部ノードｎ１０２およびｎ１１２は、トランスミッションゲートＴＭＧ１０によりショートされ、ノードｎ１０４とノードｎ１１４も、トランスミッションゲートＴＭＧ２０によりショートされていることになる。
【０２１８】
図１８は、信号ＰＯＲ１が立ち上った後、信号ＰＯＲ２が立ち上るまでの、プログラム素子ＰＧＥの状態を説明するための概念図である。
【０２１９】
まず、信号ＰＯＲ１が“Ｈ”レベルに立上がると、ショート状態から解放されるため、トランジスタＴＰ１０２、トランジスタＴＮ１０２、トランジスタＴＰ１１２、トランジスタＴＮ１１２により構成されるラッチ回路が動作を開始し、ノードｎ１０２およびノードｎ１１２の電位は、“Ｌ”レベルと“Ｈ”レベルのいずれかになろうとする。このとき、ＴＭＲ素子の抵抗値が異なるため、ノードｎ１０２とノードｎ１１２の放電量が異なり、電位変化の速度が異なる。これにより、ラッチ回路が保持するデータレベルが決定されることになる。
【０２２０】
図１６で説明したプログラミングでは、抵抗値の大きいＴＭＲ素子ＴＭＲ２の側のトランジスタＴＮ１１２を介した放電量が小さくなるため、“Ｌ”レベルへの引抜きが弱くなり、この引抜きが弱くなった側のＮチャネルＭＯＳトランジスタに対応するノードｎ１１２の電位が高い側にシフトする。
【０２２１】
図１９は、信号ＰＯＲ１および信号ＰＯＲ２の双方が立ち上った後のプログラム素子ＰＧＥの状態を説明するための概念図である。
【０２２２】
この場合、信号ＰＯＲ２の活性化に伴って、信号ＰＯＲ２が与えられる読出しワード線ＲＷＬのレベルが”Ｈ”となるため、アクセストランジスタＴＲａ１０およびＴＲａ１２がともに導通状態となる。これに応じて、プログラム素子ＰＧＥに格納されたデータが、データＰＯおよび／ＰＯとして読み出される。
【０２２３】
図２０は、図１５で説明したプログラミング素子ＰＧＥに対する読出動作を説明するためのタイミングチャートである。
【０２２４】
時刻ｔ１において、半導体集積回路装置１０００がパワーオン状態となることにより、外部から供給される外部電源電位ｅｘｔ．Ｖｃｃが所定の電圧に立上がり始める。これに応じて、時刻ｔ２において、たとえば、コントロール部２０から第１のパワーオンリセット信号ＰＯＲ１が出力される。したがって、時刻ｔ１から時刻ｔ２までの期間においては、図１７において説明したとおり、トランスミッションゲートＴＭＧ１０およびトランスミッションゲートＴＭＧ２０がともに導通状態となっている。
【０２２５】
さらに、時刻ｔ２において、信号ＰＯＲ１が立上がると、これに応じて、トランスミッションゲートＴＭＧ１０およびトランスミッションゲートＴＭＧ２０がともに図１８に示したとおりオフ状態となる。したがって、トランジスタＴＰ１０２、トランジスタＴＮ１０４、トランジスタＴＰ１１２およびトランジスタＴＮ１１４により構成されるラッチ回路が動作をし始める。
【０２２６】
このとき、たとえば、上述したとおり、ＴＭＲ素子ＴＭＲ２の方が抵抗値が高くなるように予めプログラミングされていた場合には、トランジスタＴＮ１０２のソース側に接続するＴＭＲ素子の方が抵抗値が低いために、ノードｎ１０２の方がより強く“Ｌ”レベルに放電される。このため、ノードｎ１０２が“Ｌ”レベルに、ノードｎ１１２が“Ｈ”レベルと変化する。
【０２２７】
その後、時刻ｔ３において、第２のパワーオンリセット信号ＰＯＲ２が時刻ｔ１から所定の時間経過後に時刻ｔ２よりもセンス時間分だけ遅延して立上がると、図１９に示すとおり、アクセストランジスタＴＲａ１０およびＴＲａ１２がともに導通状態となって、外部に保持されていたデータが出力される。
【０２２８】
以上のような構成により、磁気抵抗素子を用いて、内部電源発生回路に対するチューニングデータを不揮発的にプログラムすることが可能である。
【０２２９】
［実施の形態４］
実施の形態３の図１５に示したプログラム素子ＰＧＥでは、外部から印加する磁場により、２つのＴＭＲ素子ＴＭＲ１およびＴＭＲ２の抵抗値が異なるように予めプログラミングすることでデータを不揮発的に保持する構成であった。
【０２３０】
ただし、図２に示したプログラム部４６に用いる構成であれば、プログラミングされるデータは、１回だけ書込めれば十分であるため、必ずしもＴＭＲ素子の抵抗値を外部から与える磁気によって変化させる構成でなくともよい。
【０２３１】
すなわち、図１５に示したトランジスタＴＮ１０４およびトランジスタＴＮ１１４を省略すると、ＴＭＲ素子ＴＭＲ１またはＴＭＲ２のうち、プログラミング時に高電圧が印加された側のＴＭＲ素子はトンネルバリアＴＢが破壊されてしまうことになる。このような破壊が行なわれると、ＴＭＲ素子の抵抗値が十分小さくなるので、この性質を用いて、不揮発的にデータを記録することとしてもよい。このような構成は、たとえば、半導体集積回路装置１０００上に集積化される内部回路１００．１〜１００．４のうちいずれかにＭＲＡＭが設けられている場合には、同一プロセスで、このような素子を形成することが可能であるので、より有利である。
【０２３２】
図２１は、このような動作を行なうためのプログラミング素子ＰＧＥ′の構成を説明するための回路図である。
【０２３３】
図１５に示したプログラム素子ＰＧＥの構成と異なる点は、以下のとおりである。
【０２３４】
まず、トランスミッションゲートＴＭＧ１０の開閉動作を制御するために、設けられていたＯＲ回路ＯＲＧ１０が省略され、信号ＰＯＲ１が直接インバータＩＮＶ１０に入力される構成となっている。
【０２３５】
これに応じて、トランスミッションゲートＴＭＧ１０は、信号ＰＯＲ１が“Ｌ”レベルであるときに導通状態であり、“Ｈ”レベルとなると、遮断状態となるように配置されている。
【０２３６】
一方、トランスミッションゲートＴＭＧ２０の開閉を制御するために設けられていたＯＲ回路ＯＲＧ１２も省略され、信号／ＰＯＲ１が直接インバータＩＮＶ１２に入力される。したがって、トランスミッションゲートＴＭＧ２０も、信号／ＰＯＲ１が“Ｈ”レベル、すなわち信号ＰＯＲ１が“Ｌ”レベルであるときには導通状態となり、信号／ＰＯＲ１が“Ｌ”レベルであるときには遮断状態となる。
【０２３７】
また、ＴＭＲ素子ＴＭＲ１およびＴＭＲ２を外部からの磁化によりその抵抗値を変化させる必要がないため、デジット線ＤＧＬ１およびＤＧＬ２も省略されている。
【０２３８】
さらに、ノードｎ１０４とノードｎ１１４とを結ぶ配線も、図１５のように、電流の流れる向きを反対になるように設ける必要はない。
【０２３９】
その他の点は、図１５に示したプログラム素子ＰＧＥの構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０２４０】
図２２は、図２１に示したプログラミング素子ＰＧＥ′に対して、プログラム動作を行なう際の各素子の状態を説明するための概念図である。
【０２４１】
図２２においては、ノードｎ１０２に“Ｈ”レベルを記憶させる場合の動作について説明している。
【０２４２】
この場合、信号０Ｗおよび信号１Ｗのレベルは、トランジスタＴＮＷ１０が遮断状態で、トランジスタＴＮＷ１２が導通状態となり、トランジスタＴＮＷ２０が導通状態であって、トランジスタＴＮＷ２２が遮断状態となるように設定される。
【０２４３】
このため、ＴＭＲ素子ＴＭＲ２には、電源電位が印加されることになり、このＴＭＲ素子ＴＭＲ２のトンネルバリアＴＢには絶縁破壊が起こり、その抵抗値が小さくなる。この状態を、図２２では、ＴＭＲ素子ＴＭＲ２に対して、並列に、より抵抗値の小さい抵抗ＢＲＲが付加されたものとして表現している。
【０２４４】
図２３は、図２１に示したプログラム素子ＰＧＥ′の電源投入直後の状態を示す概念図である。
【０２４５】
この場合、信号ＰＯＲ１が“Ｌ”レベルであり、信号／ＰＯＲ１が“Ｈ”レベルである。このため、トランスミッションゲートＴＭＧ１０およびトランスミッションゲートＴＭＧ２０の双方が導通状態となっている。
【０２４６】
図２４は、図２１に示したプログラム素子ＰＧＥ′において電源投入後に、パワーオンリセット信号ＰＯＲ１が電源投入に応じて“Ｈ”レベルとなった状態を示す図である。そのとき、トランスミッションゲートＴＭＧ１０およびトランスミッションゲートＴＭＧ２０がともに遮断状態となる。このため、トランジスタＴＰ１０２、ＴＮ１０２、ＴＰ１１２およびＴＮ１１２により構成されるラッチ回路がラッチ回路動作を開始する。
【０２４７】
上述したとおり、ＴＭＲ素子ＴＭＲ２側の抵抗がより小さいので、ノードｎ１１２は、より強く“Ｌ”レベルに放電されることになる。したがって、ノードｎ１１２が“Ｌ”レベルになることで回路が安定状態となる。したがって、ノードｎ１０２は、プログラミング状態において書込まれたのと同じ“Ｈ”レベルとなる。
【０２４８】
図２５は、図２１に示したプログラム素子ＰＧＥ′において、データの読出が行なわれる状態を示す概念図である。
【０２４９】
この場合、読出ワード線ＲＷＬに、パワーオンリセット信号ＰＯＲ１よりも所定の時間だけ遅延した遅延パワーオンリセット信号ＤＰＯＲ１が与えられているので、アクセストランジスタＴＲａ１０およびアクセストランジスタＴＲａ１２がともに導通状態となる。これに応じて、ノードｎ１０２およびノードｎ１１２のレベルが、外部にデータＰ０および／Ｐ０として読出される。
【０２５０】
図２６は、図２２〜図２５において説明したプログラム素子ＰＧＥ′の読出を説明するためのタイミングチャートである。
【０２５１】
図２０と同様にして、時刻ｔ１において外部電源が投入され、電源電位レベルが所定のレベルに向かって立上がり始める。この地点では、図２３に示したとおり、トランスミッションゲートＴＭＧ１０およびトランスミッションゲートＴＭＧ２０がともに導通状態となっている。
【０２５２】
時刻ｔ２において、パワーオンリセット信号ＰＯＲ１が立上がり始めると、図２４において示したとおり、トランスミッションゲートＴＭＧ１０およびトランスミッションゲートＴＭＧ２０がともに遮断状態となる。これに応じて、ＴＭＲ素子ＴＭＲ１とＴＭＲ２の抵抗値に応じたセンス動作が行なわれることになる。
【０２５３】
時刻ｔ３において、パワーオンリセット信号ＰＯＲ１よりも所定時間だけ遅延した遅延パワーオンリセット信号ＤＰＯＲ１がコントロール回路２０から出力されると、これに応じて、読出ワード線ＲＷＬが“Ｈ”レベルとなって、アクセストランジスタＴＲａ１０およびＴＲａ１２が導通状態となる。これにより、プログラム素子ＰＧＥ′に格納されていたデータの読出が行なわれる。
【０２５４】
このような構成でも、実施の形態３と同様の効果が奏される。
［実施の形態５］
以上の説明では、磁気トンネル接合を用いたトンネル磁気抵抗素子ＴＭＲ１およびＴＭＲ２を用いて、図２に示したプログラム部４６中のプログラムデータの不揮発的な格納を行なう構成について説明した。
【０２５５】
しかしながら、たとえば、内部回路１００．１がメモリ回路である場合には、このようなトンネル磁気抵抗素子を用いていわゆる冗長置換のための不良アドレスのプログラミングを行なうことが可能である。
【０２５６】
実施の形態５においては、このような構成について説明する。
図２７は、このようなメモリ回路１００．１の構成を説明するための概略ブロック図である。
【０２５７】
なお、このような冗長置換のための不良アドレスを記憶するために、磁気抵抗記憶素子を用いる構成は、図１に示したように、１チップ上にメモリ回路とロジック回路などが集積される場合に適用可能であるばかりでなく、１チップ上にメモリ回路のみが集積化されている場合も適用可能なものである。
【０２５８】
また、メモリ回路において、外部との間で授受されるデータを格納するためのメモリセルとしては、従来のダイナミック型ランダムアクセスメモリのメモリセルでもよく、スタティック型ランダムアクセスメモリのメモリセルでもよい。ただし、メモリセル自体が、トンネル磁気抵抗素子を用いたＭＲＡＭであれば、同一の工程で、このようなプログラム素子を形成することができるので、集積化にあったてはより有利である。
【０２５９】
図２７を参照して、メモリ回路１００．１は、外部からのアドレス信号を受けるためのアドレス信号入力ノード群１０２と、外部からの制御信号を受取るための制御信号入力ノード群１０４と、外部との間でデータの授受を行なうためのデータ入出力ノード群１０６とを備える。
【０２６０】
メモリ回路１００．１は、さらに、アドレス信号入力ノード群１０２からのアドレス信号を受けて、互いに相補な内部アドレス信号に変換するためのアドレスバッファ１１０と、制御信号入力ノード群１０４からの信号を受ける制御信号入力バッファ１１２と、制御信号入力バッファ１１２からの信号を受けて、メモリ回路１００．１の内部動作を制御するための制御信号を出力するコントロール回路１２０と、複数のメモリセルＭＣが行列状に配置されたメモリセルアレイ１３０．１とを備える。
【０２６１】
メモリセルアレイ１３０．１は、メモリセル行についてみると、正規のメモリセル行が配置された正規メモリセル行領域ＮＲと、冗長メモリセル行が配置されたスペアメモリセル行領域ＳＲとに分けられる。メモリセルアレイ１３０．１は、メモリセル列についてみると、正規のメモリセル列が配列された正規メモリセル列領域ＮＣと、冗長メモリセル列が配置されたスペアメモリセル列領域ＳＣとに分けられる。
【０２６２】
メモリセルアレイ１３０．１のそれぞれの行に対応して、ワード線ＷＬが設けられ、メモリセルアレイ１３０．１のメモリセル列に対応して、ビット線ＢＬが設けられる。ビット線ＢＬとワード線ＷＬとの交点にメモリセルＭＣが設けられている。図２７においては、１つのメモリセルＭＣのみを抜き出して示す。
【０２６３】
また、メモリセルアレイ１３０．１と同様の構成のメモリセルアレイが複数個設けられ、各メモリセルアレイは、いわゆる「バンク」として動作するものとする。図２７では、他にもう１つのメモリセルアレイ１３０．２が設けられている場合を例として示している。バンクの選択もアドレス信号に応じて行われるものとする。
【０２６４】
メモリ回路１００．１は、さらに、コントロール回路１２０により制御され、アドレスバッファ１１０からの内部アドレス信号に応じて、対応するメモリセル行（ワード線ＷＬ）を選択するための信号を生成する行デコーダ１３２と、アドレスバッファ１１０からの内部アドレス信号と、予め記憶しておいた不良行アドレスとの比較結果に応じて、冗長行を選択し、かつ、正規メモリセル行の選択を禁止するための冗長行デコーダ１３４と、行デコーダ１３２からの行選択信号に応じて、対応するワード線の電位レベルを駆動するためのワード線ドライバ１３６と、冗長行デコーダ１３４からの信号に従って、対応する冗長行のワード線を駆動するためのワード線ドライバ１３８とを備える。
【０２６５】
メモリ回路１００．１は、さらに、アドレスバッファ１１０からの内部列アドレス信号に応じて、メモリセルアレイ１３０．１のうちの正規メモリセル列を選択するための列デコーダ１４２と、アドレスバッファ１１０からの内部列アドレスに応じて、冗長メモリセル列を選択し、かつ正規メモリセル列の選択を禁止するための冗長列デコーダ１４４と、列デコーダ１４２または冗長列デコーダ１４４からの列選択信号ＹＳに応じて、対応するメモリセル列（ビット線ＢＬ）を選択し、データの読出あるいはデータの書込を行なうためのセンスアンプ・入出力回路１５０と、センスアンプ・入出力回路１５０から読出データを受取りデータ入出力ノード群１０６に与え、あるいはデータ入出力ノード群１０６からのデータを受取って、センスアンプ・入出力回路１５０に対して与えるためのデータ入出力バッファ１６０とを備える。
【０２６６】
図２８は、図２７に示した冗長行デコーダにおいて、予めプログラムした不良行アドレスと、入力される内部行アドレスとの比較を行なうための比較回路１３５を抜き出して示す概略ブロック図である。
【０２６７】
アドレスバッファ１１０からは、上述したとおり入力されたアドレス信号に応じて、内部行アドレス信号ＲＡ０〜ＲＡｎと、これら内部行アドレス信号ＲＡ０〜ＲＡｎにそれぞれ相補なレベルを有する信号／ＲＡ０〜／ＲＡｎが与えられる。
【０２６８】
たとえば、内部行アドレス信号ＲＡ０，／ＲＡ０に対応して、プログラミング回路ＲＰＧ０が設けられる。プログラミング回路ＲＰＧ０と接地電位Ｖｓｓとの間には、トランジスタＴＲａ３２が設けられ、トランジスタＴＲａ３２のゲートは、信号／ＲＡ０を受ける。また、プログラミング回路ＲＰＧ０と接地電位Ｖｓｓとの間には、ＮチャネルＭＯＳトランジスタＴＲａ４２が設けられ、トランジスタＴＲａ４２のゲートは、内部行アドレス信号ＲＡ０を受ける。
【０２６９】
他の内部行アドレス信号ＲＡｉ，／ＲＡｉ（ｉ＝２〜ｎ）のそれぞれに対応しても、プログラミング回路ＲＰＧ０と同様の構成を有するプログラミング回路ＲＰＧｉと、トランジスタＴＲａ３２およびＴＲａ４２が設けられている。
【０２７０】
後に説明するように、プログラミング回路ＲＰＧ０は、予め記憶していたデータと、内部行アドレス信号ＲＡ０，／ＲＡ０が一致しない場合には、共通ノードＣＮＬを放電させる。他のプログラミング回路ＲＰＧｉについても同様である。
【０２７１】
比較回路１３５は、さらに、プリチャージ信号／ＰＣに応じて、ノードＣＮＬを“Ｈ”レベルにプリチャージするためのＰチャネルＭＯＳトランジスタＴＰ３００と、ノードＣＮＬのレベルを入力に受けるインバータＩＮＶ３００と、トランジスタＴＰ３００と並列に接続され、インバータＩＮＶ３００の出力をゲートに受けるＰチャネルＭＯＳトランジスタＴＰ３０２とを備える。
【０２７２】
インバータＩＮＶ３００の出力が、予め記憶しておいた不良アドレスと、内部アドレス信号ＲＡ０，／ＲＡ０，〜ＲＡｎ，／ＲＡｎとが一致したか否かを示す信号Ｈ／Ｍとして出力される。
【０２７３】
図２９は、図２８に示したプログラム回路ＲＰＧ０の構成を説明するための回路図である。
【０２７４】
他のプログラム回路についてもその基本的な構成は同様である。
プログラム回路ＲＰＧ０は、内部ノードｎ３００と電源電位との間に設けられ、ラッチプリチャージ信号／ＬＰＣに応じて、ノードｎ３００を“Ｈ”レベルに駆動するためのＰチャネルＭＯＳトランジスタＴＰ３１０と、ノードｎ３００と内部ノードｎ３０２との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ２０２と、ＮチャネルＭＯＳトランジスタＴＮ２０２と、ＴＭＲ素子ＴＭＲ２１と、ノードｎ３００とノードｎ３０２との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ２１２、ＮチャネルＭＯＳトランジスタＴＮ２１２およびＴＭＲ素子ＴＭＲ２２とを備える。ノードｎ３０２は、スイッチング回路ＳＷ３００を介して、接地電位Ｖｓｓまたは電源電位と選択的に結合される。
【０２７５】
トランジスタＴＰ２０２とトランジスタＴＮ２０２の結合ノードをノードＮ２０２と呼び、トランジスタＴＮ２０２とＴＭＲ素子ＴＭＲ２１との接続ノードＮ２０４と呼ぶことにする。同様に、トランジスタＴＰ２１２とトランジスタＴＮ２１２の接続ノードをノードＮ２１２と呼び、トランジスタＴＮ２１２とＴＭＲ素子ＴＭＲ２２との接続ノードをノードＮ２１４と呼ぶことにする。
【０２７６】
トランジスタＴＰ２０２とトランジスタＴＮ２０２のゲートは互いに接続され、かつトランジスタＴＮ２０２のゲートは、ノードＮ２１２と結合している。
【０２７７】
トランジスタＴＰ２１２のゲートとトランジスタＴＮ２１２のゲートは互いに接続され、かつ、トランジスタＴＰ２１２のゲートは、ノードＮ２０２と接続している。
【０２７８】
ノードＮ２０２は、書込制御信号ＷＳに応じて導通状態となるアクセストランジスタＴＲａ２０を介して、プログラミング信号ＰＡを受け、ノードｎ２１２は、書込制御信号ＷＳに応じて導通状態となるアクセストランジスタＴＲａ２２を介して、プログラミング信号／ＰＡを受ける。
【０２７９】
プログラム回路ＲＰＧ０は、さらに、共通ノードＣＮＬとトランジスタＴＲａ３２との間に設けられ、ゲートがノードＮ２０２と結合するＮチャネルＭＯＳトランジスタＴＲａ３０と、共通ノードＣＮＬと、トランジスタＴＲａ４２との間に設けられ、ゲートがノードＮ２１２と結合するトランジスタＴＲａ４０とを備える。
【０２８０】
不良アドレスをプログラムするためのプログラム動作においては、スイッチＳＷ３００は、電源電位をノードｎ３０２に供給する側に切換えられている。この状態で、信号ＷＳが“Ｈ”レベルとなって、トランジスタＴＲａ２０およびＴＲａ２２がともに導通状態となると、たとえば、信号ＰＡが“Ｈ”レベルであり、信号／ＰＡが“Ｌ”レベルである場合には、トランジスタＴＮ２１２が導通状態となって、ＴＭＲ素子ＴＭＲ２２に高電圧が印加される。
【０２８１】
このため、ＴＭＲ素子２２のトンネルバリアＴＢが絶縁破壊を起こし、ＴＭＲ素子ＴＭＲ２２の抵抗値が小さくなる。
【０２８２】
一方、格納された不良アドレスと内部行アドレスとの比較動作においては、スイッチＳＷ３０は、接地電位をノードｎ３０２に供給する側に切換えられている。この状態で、ラッチプリチャージ信号／ＬＰＣが“Ｌ”レベルとなると、ノードＮ２１２の方が、より抵抗値が小さいＴＭＲ素子ＴＭＲ２２を介して、接地電位と結合することになり、ノードＮ２１２が“Ｌ”レベルに、ノードＮ２０２が“Ｈ”レベルとなって回路状態が安定化する。
【０２８３】
したがって、上述したようなプログラム動作を行なわれた状態で、信号／ＬＰＣが“Ｌ”レベルとなると、トランジスタＴＲａ３０は導通状態に、トランジスタＴＲａ４０は遮断状態となっている。
【０２８４】
ここで、信号／ＲＡ０が“Ｈ”レベルであり、信号ＲＡ０が“Ｌ”レベルである場合には、共通ノードＣＮＬが“Ｌ”レベルになるように放電される。
【０２８５】
しかしながら、信号／ＲＡ０が“Ｌ”レベルであり、信号ＲＡ０が“Ｈ”レベルである場合は、ノードＣＮＬは、プリチャージ信号／ＰＣに応じて、“Ｈ”レベルにプリチャージされた状態を維持することになる。したがって、信号Ｈ／Ｍは、予め格納されている不良アドレスと入力された内部行アドレス信号ＲＡ０，／ＲＡ０〜ＲＡｎ，／ＲＡｎが一致する場合には“Ｌ”レベルとなり、不一致の場合には“Ｈ”レベルとなる。
【０２８６】
図３０は、図２８に示した比較回路の１３５動作を説明するためのタイミングチャートである。
【０２８７】
図３０においてはプログラム回路が行アドレスを格納しており、これに応じてプログラムされていた不良行アドレスと内部行アドレス信号とが比較される動作を説明している。
【０２８８】
この場合、時刻ｔ１において、制御信号に応じて、メモリの活性化が指示されるのに応じて、信号／ＬＰＣおよび信号／ＰＣがともに“Ｌ”レベルに向かって変化するものとする。一方で、時刻ｔ２においてバンク活性化が指定されると、これに応じて、選択されたバンクでは、バンク活性化フラグＢＡＦＬが“Ｈ”レベルとなるが、このバンク活性化に応じて、信号／ＰＣが“Ｈ”レベルとなって、プログラムされた不良アドレスと内部行アドレスとの比較動作が行なわれるものとする。この比較結果に応じて、信号Ｈ／Ｍのレベルが決まり、これに応じて、対応するワード線の選択が行なわれる。
【０２８９】
このような動作を行なうこととしたのは、プログラム回路において、その活性動作中はリーク電流によって、消費電流が増加してしまうことを防止するために、行系における動作においては行系のプログラム回路ＲＰＧ０〜ＲＰＧｎを活性化する、すなわち信号／ＬＰＣを“Ｌ”レベルとするタイミングと、共通ノードＣＮＬのプリチャージを行なうタイミングを、電源投入後ではなく、メモリ活性化後に行なう構成としている。
【０２９０】
図３１は、図２８に示した比較回路１３５の動作を説明するための第２のタイミングチャートである。
【０２９１】
図３１においてはプログラム回路が列アドレスを格納しており、これに応じてプログラムされていた不良列アドレスと内部列アドレス信号とが比較される動作を説明している。
【０２９２】
この場合、時刻ｔ１において、制御信号に応じて、メモリの活性化が指示され、かつ時刻ｔ２においてバンクの活性化が指示されるのに応じて、信号／ＬＰＣおよび信号／ＰＣがともに“Ｌ”レベルに向かって変化するものとする。一方で、時刻ｔ３および時刻ｔ４においてコラムアクセスが指定されると、これに応じて、選択されたバンクでは、信号／ＰＣが“Ｈ”レベルとなって、プログラムされた不良アドレスと内部列アドレスとの比較動作が行なわれるものとする。この比較結果に応じて、信号Ｈ／Ｍのレベルが決まり、これに応じて、対応するビット線の選択が行なわれる。
【０２９３】
このような動作を行なうこととしたのは、行系の動作と同様に、プログラム回路において、その活性動作中はリーク電流によって、消費電流が増加してしまうことを防止するためである。
【０２９４】
なお、図２９において、トランジスタＴＰ２０２およびトランジスタＴＰ２１２のソース側に相補のデータが書込まれたＴＭＲ素子ＴＭＲ１およびＴＭＲ２が設けられる構成としてもよい。
【０２９５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２９６】
【発明の効果】
以上説明したとおり、請求項１〜１０および１６に係る半導体集積回路装置では、内部回路に対応して内部電位発生回路が設けられている場合に、測定回路の出力信号に基づいて、基準電位に相当する内部電位を生成するためのレベル設定信号を容易に検出することができ、その検出結果に基づいて内部電位を容易に調整することができる。しかも、このレベル設定信号の検出処理時間を短縮することが可能である。
【０２９７】
請求項１１〜１３に係る半導体集積回路装置は、請求項１記載の半導体集積回路装置の奏する効果に加えて、検出されたレベル設定信号の値を磁気抵抗素子を用いてプログラミングすることが可能である。
【０２９８】
請求項１４〜１５に係る半導体集積回路装置は、内部回路がメモリ回路である場合に、冗長置換のための不良アドレスを磁気抵抗素子を用いてプログラミングすることが可能である。
【図面の簡単な説明】
【図１】 発明の実施の形態１の半導体集積回路装置１０００の回路構成を示す概略ブロック図である。
【図２】 図１に示したコントロール部２０およびデータ入出力部３０の構成の一部を抜き出して示す概略ブロック図である。
【図３】 図２に示した基準電圧生成部４４の構成を説明するための回路図である。
【図４】 図１に示した内部電源電位発生回路２００．１の構成を説明するための概略ブロック図である。
【図５】 図１に示した測定回路３００．１の構成を説明するための概略ブロック図である。
【図６】 チューニング情報を示す信号Ｐ０〜Ｐ３と、内部基準電位ＶＲＩの相対値ＶＲＩ′および比較回路３１０の出力信号を例示する図である。
【図７】 図６のように信号Ｐ０〜Ｐ３が変化する場合において、判定回路３２０の行なう処理を説明するための概念図である。
【図８】 半導体集積回路装置１０００のセルフテストの動作を示すタイミングチャートである。
【図９】 本発明の実施の形態２の内部電源電位発生回路２００．１および測定回路３００．１の構成を説明するための概略ブロック図である。
【図１０】 図９に示したドライバ回路２０４ｃと比較器３１０の構成をより詳しく説明するための回路図である。
【図１１】 外部電源電位ｅｘｔ．Ｖｃｃよりも高い内部電源電位を、内部電源発生回路２００．１が生成している場合の構成を説明するための概略ブロック図である。
【図１２】 内部電源発生回路２００．１および測定回路３００．１の構成の一部を抜き出して示す概略ブロック図である。
【図１３】 図１２に示した構成において、通常動作におけるスイッチＳＷ２０〜ＳＷ３２の接続状態を説明するための図である。
【図１４】 図１２に示した回路において、ビルトインセルフテストモードにおけるスイッチ回路ＳＷ２０〜ＳＷ３２の接続状態を説明するための回路図である。
【図１５】 図２に示したプログラム部４６に設けられるプログラム素子の一例を示す図である。
【図１６】 プログラミング素子ＰＧＥへのプログラム時と電源投入後の動作を説明するための概念図である。
【図１７】 電源投入後、信号ＰＯＲ１が立ち上るまでの、プログラム素子ＰＧＥの状態を説明するための概念図である。
【図１８】 信号ＰＯＲ１が立ち上った後、信号ＰＯＲ２が立ち上るまでの、プログラム素子ＰＧＥの状態を説明するための概念図である。
【図１９】 信号ＰＯＲ１および信号ＰＯＲ２の双方が立ち上った後のプログラム素子ＰＧＥの状態を説明するための概念図である。
【図２０】 図１５で説明したプログラミング素子ＰＧＥに対する読出動作を説明するためのタイミングチャートである。
【図２１】 プログラミング素子ＰＧＥ′の構成を説明するための回路図である。
【図２２】 図２１に示したプログラミング素子ＰＧＥ′に対して、プログラム動作を行なう際の各素子の状態を説明するための概念図である。
【図２３】 図２１に示したプログラム素子ＰＧＥ′の電源投入直後の状態を示す概念図である。
【図２４】 プログラム素子ＰＧＥ′において電源投入後に、パワーオンリセット信号ＰＯＲ１が電源投入に応じて“Ｈ”レベルとなった状態を示す図である。
【図２５】 図２１に示したプログラム素子ＰＧＥ′において、データの読出が行なわれる状態を示す概念図である。
【図２６】 図２２〜図２５において説明したプログラム素子ＰＧＥ′の読出を説明するためのタイミングチャートである。
【図２７】 メモリ回路１００．１の構成を説明するための概略ブロック図である。
【図２８】 予めプログラムした不良行アドレスと、入力される内部行アドレスとの比較を行なうための比較回路１３５を抜き出して示す概略ブロック図である。
【図２９】 図２８に示したプログラム回路ＲＰＧ０の構成を説明するための回路図である。
【図３０】 図２８に示した比較回路の１３５動作を説明するためのタイミングチャートである。
【図３１】 図２８に示した比較回路１３５の動作を説明するための第２のタイミングチャートである。
【図３２】 磁気トンネル接合部を有するメモリセルの構成を示す概略図である。
【図３３】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図３４】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図３５】 データ書込時におけるデータ書込電流の方向と磁化方向との関係を説明する概念図である。
【符号の説明】
１０ 制御信号入力端子群、１２ データ入出力端子群、１４ 電源端子、１６ 接地端子、２０ コントロール部、３０ データ入出力部、３２ 入出力バッファ、３４ 出力制御部、４０ 制御回路、４２ ビルトインセルフテスト回路、４４ 基準電圧生成部、４６ プログラム部、１００．１〜１００．４ 内部回路、ＶＣＬ 電源配線、ＶＳＬ 接地配線、２００．１〜２００．４ 内部電源電位発生回路、ＬＶ１〜ＬＶ４ 内部電源配線、ＶＭＲ１〜ＶＭＲ４ 測定基準電位、３００．１〜３００．４ 測定回路、ＳＣＰ スキャンパス、ＳＲ１〜ＳＲ８ シフトレジスタ、１０００ 半導体集積回路装置。
Claims (16)
- 半導体集積回路装置であって、
前記半導体集積回路装置の外部から与えられたデータおよび相互に授受するデータの少なくともいずれかに基づいて、所定の処理を行なうための少なくとも１つの内部回路と、
前記内部回路に対応して設けられ、内部電位のレベルを示す情報を含むレベル設定信号を受けて、前記レベル設定信号に応じたレベルの内部電位を生成する内部電位発生回路とを備え、前記内部電位発生回路は、テスト動作において、比較用基準電位と前記レベル設定信号に応じたレベルとを比較し、通常動作において、前記内部電位発生回路の出力する前記内部電位と前記レベル設定信号に応じたレベルとを比較する比較回路を含み、
前記内部電位発生回路の出力電位のレベルのテスト処理を制御し、前記テスト動作において、複数のレベル設定信号を前記内部電位発生回路に順次与えるテスト制御回路と、
前記テスト動作時に、前記複数のレベル設定信号に応じたレベルと前記比較用基準電位との前記比較回路による比較結果に基づいて、前記レベル設定信号に要求される設定値を検出するための測定を行う測定回路と、
前記測定回路の測定結果を前記テスト制御回路に伝達するための伝達回路とをさらに備え、
前記内部電位発生回路は、さらに、
前記比較回路の出力に応じて前記内部電位のレベルを調節するための電位制御回路と、
前記内部電位発生回路の出力する前記内部電位と前記比較用基準電位とを受けて、動作モードに応じて、いずれか一方を選択的に前記比較回路に与える第１の切換回路と、
前記レベル設定信号を受けて、前記レベル設定信号に応じたレベルに変換して前記比較回路に与える基準電位発生回路を含む、半導体集積回路装置。 - 前記内部電位発生回路は、
前記テスト動作においては、前記テスト制御回路からの前記複数のレベル設定信号を順次前記基準電位発生回路に与え、前記通常動作において、予め定められたレベル設定信号を前記基準電位発生回路に与える、第２の切換回路をさらに含む、請求項１記載の半導体集積回路装置。 - 前記半導体集積回路装置は、
前記通常動作において前記基準電位発生回路に与えられる前記レベル設定信号を保持するためのプログラム回路をさらに備える、請求項２記載の半導体集積回路装置。 - 前記測定回路は、
前記測定結果を示す情報を保持するための記憶回路を含み、
前記伝達回路は、前記記憶回路に格納された前記測定結果を前記テスト制御回路に伝達する、請求項１記載の半導体集積回路装置。 - 半導体集積回路装置であって、
前記半導体集積回路装置の外部から与えられたデータおよび相互に授受するデータの少なくともいずれかに基づいて、所定の処理を行なうための少なくとも１つの内部回路と、
前記内部回路に対応して設けられ、内部電位のレベルを示す情報を含むレベル設定信号を受けて、前記レベル設定信号に応じたレベルの内部電位を生成する内部電位発生回路とを備え、前記内部電位発生回路は、通常動作において、前記内部電位発生回路の出力する前記内部電位と前記レベル設定信号に応じたレベルとを比較し、テスト動作において、前記レベル設定信号に応じたレベルと前記内部電位との比較を停止して、比較用基準電位と前記レベル設定信号に応じたレベルとを比較する比較回路を含み、
前記内部電位発生回路の出力電位のレベルのテスト処理を制御し、前記テスト動作において、複数のレベル設定信号を前記内部電位発生回路に順次与え、互いに異なるレベルの複数の内部電位を順次発生させるテスト制御回路と、
前記テスト動作時に、前記比較回路による比較結果に基づいて、前記レベル設定信号に要求される設定値を検出するための測定を行う測定回路と、
前記測定回路の測定結果を前記テスト制御回路に伝達するための伝達回路とを備え、
前記内部電位発生回路は、さらに、
前記比較回路の出力に応じて前記内部電位のレベルを調節するための電位制御回路と、
前記内部電位発生回路の出力する前記内部電位と前記比較用基準電位とを受けて、動作モードに応じて、いずれか一方を選択的に前記比較回路に与える第１の切換回路と、
前記レベル設定信号を受けて、前記レベル設定信号に応じたレベルに変換して前記比較回路に与える基準電位発生回路を含む、半導体集積回路装置。 - 前記内部電位発生回路は、
前記テスト動作においては、前記テスト制御回路からの前記複数のレベル設定信号を順次前記基準電位発生回路に与え、前記通常動作において、予め定められたレベル設定信号を前記基準電位発生回路に与える、第２の切換回路をさらに含む、請求項５記載の半導体集積回路装置。 - 前記内部電位は、外部電源電位よりも高く、
前記内部電位発生回路は、前記外部電源電位を昇圧する昇圧回路を含む、請求項５記載の半導体集積回路装置。 - 前記内部電位発生回路は、
前記昇圧回路の出力を分圧する分圧回路と、
前記分圧回路の出力と前記比較用基準電位とを受けて、動作モードに応じて、いずれか一方を選択的に前記比較回路に与える第１の切換回路をさらに含む、請求項７記載の半導体集積回路装置。 - 前記内部電位は、接地電位よりも低く、
前記内部電位発生回路は、外部電源電位と前記接地電位を受けて降圧して負電位を生成する負電位生成回路を含む、請求項５記載の半導体集積回路装置。 - 前記内部電位発生回路は、
前記テスト動作において、前記負電位生成回路の出力を所定量だけシフトさせる第１のシフト手段と、
前記テスト動作において、前記基準電位発生回路の出力を前記所定量だけシフトさせる第２のシフト手段とを含む、請求項９記載の半導体集積回路装置。 - 前記半導体集積回路装置は、
前記通常動作において前記基準電位発生回路に与えられる前記レベル設定信号を保持するためのプログラム回路をさらに備え、
前記プログラム回路は、
第１および第２の電源ノードを介して電源電位を受けるラッチ回路を含み、
前記ラッチ回路は、前記ラッチ回路への電源投入に応じて活性化され、
前記第１および第２の電源ノードと前記ラッチ回路との間にそれぞれ設けられる第１および第２のトンネル磁気抵抗素子をさらに含む、請求項１記載の半導体集積回路装置。 - 前記プログラム回路は、
電源投入後の所定期間において、前記ラッチ回路を不能化する不能化手段を含む、請求項１１記載の半導体集積回路装置。 - 前記プログラム回路は、前記トンネル磁気抵抗素子を、通常動作よりも高い電圧の印加により破壊することにより、データを記憶する、請求項１１記載の半導体集積回路装置。
- 前記内部回路は、メモリ回路であり、
前記メモリ回路は、
正規のメモリセルアレイと、
冗長メモリセルアレイと、
前記正規のメモリアレイ中の不良アドレスを予め記憶するプログラム回路と、
前記プログラム回路に記憶された前記不良アドレスと前記内部回路の外部から与えられるアドレス信号との比較結果に応じて、前記正規のメモリセルアレイおよび前記冗長メモリセルアレイのいずれかのメモリセルを選択するメモリセル選択回路とを含み、
前記プログラム回路は、
第１および第２の電源ノードを介して電源電位を受け、電源投入に応じて活性化されるラッチ回路と、
前記第１および第２の電源ノードと前記ラッチ回路との間にそれぞれ設けられる第１および第２のトンネル磁気抵抗素子を含む、請求項１記載の半導体集積回路装置。 - 前記プログラム回路は、
電源投入後の所定期間において、前記ラッチ回路を不能化する不能化手段を含む、請求項１４記載の半導体集積回路装置。 - 半導体集積回路装置であって、
前記半導体集積回路装置の外部から与えられたデータおよび相互に授受するデータの少なくともいずれかに基づいて、所定の処理を行なうための少なくとも１つの内部回路と、
前記内部回路に対応して設けられ、内部電位のレベルを示す情報を含むレベル設定信号を受けて、前記レベル設定信号に応じたレベルの内部電位を生成する内部電位発生回路とを備え、前記内部電位発生回路は、（１）テスト動作において、比較用基準電位と前記レベル設定信号に応じたレベルとを比較する比較回路と、（２）前記比較回路の出力信号に従って前記内部電位を生成するドライブ素子と、（３）前記内部電位と前記比較基準電位とを受け、前記テスト動作において前記比較用基準電位を選択して前記比較回路へ与える切換回路とを含み、
前記記内部電位発生回路の出力電位のレベルのテスト処理を制御し、前記テスト動作において、複数のレベル設定信号を前記内部電位発生回路に順次与えるテスト制御回路と、
前記比較回路の出力に常時結合され、前記テスト動作時に活性化され、前記比較回路からの比較結果を示す信号に基づいて、前記レベル設定信号に要求される設定値を検出するための測定を行う測定回路と、
前記測定回路の測定結果を前記テスト制御回路に伝達するための伝達回路とを備える、
半導体集積回路装置。
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