JP2014126947A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の動作を高速化させる。
【解決手段】一端が内部電圧に接続された第１トランジスタと、前記第１トランジスタの
他端と接地電圧の間に接続された第１抵抗部及び第２抵抗部と、出力が前記第１トランジ
スタの制御線に接続され、前記第１抵抗部と前記第２抵抗部の間のノード電圧と第１電圧
を比較する第１比較器と、抵抗制御回路とを有し、前記第１抵抗部は第１抵抗と、前記第
１抵抗と並列に接続され、かつ、第２抵抗と第１スイッチ回路が直列に接続された第１抵
抗調整部とを有し、前記第２抵抗部は第３抵抗と、前記第３抵抗と並列に接続され、かつ
、第４抵抗と第２スイッチ回路が直列に接続された第２抵抗調整部とを有し、前記抵抗制
御回路は、動作開始信号に基づき前記第１スイッチ回路と前記第２スイッチ回路を制御す
ることを特徴とする。
【選択図】 図３

Description

本発明は、例えば半導体装置に係り、特に、半導体記憶装置の降圧回路に関する。

半導体装置、例えば、揮発性半導体記憶装置、不揮発性半導体記憶装置などにおいて、
データの書き込み、読み出し動作を行うために複数種類の電圧を必要とする。そのため、
１つの内部電圧から複数の電圧を生成するために、半導体装置は昇圧回路、降圧回路が配
置される。

近年、半導体装置は動作の高速化のため、目標となる電圧を高速に生成することが求め
られている。

特開２００２−３１２０４２号公報

本発明は、半導体装置の動作を高速化させるものである。

本発明の半導体装置の態様の一例は、一端が内部電圧に接続された第１トランジスタと
、前記第１トランジスタの他端と接地電圧の間に接続された第１抵抗部及び第２抵抗部と
、出力が前記第１トランジスタの制御線に接続され、前記第１抵抗部と前記第２抵抗部の
間のノード電圧と第１電圧を比較する第１比較器と、抵抗制御回路とを有し、前記第１抵
抗部は第１抵抗と、前記第１抵抗と並列に接続され、かつ、第２抵抗と第１スイッチ回路
が直列に接続された第１抵抗調整部とを有し、前記第２抵抗部は第３抵抗と、前記第３抵
抗と並列に接続され、かつ、第４抵抗と第２スイッチ回路が直列に接続された第２抵抗調
整部とを有し、前記抵抗制御回路は、動作開始信号に基づき前記第１スイッチ回路と前記
第２スイッチ回路を制御することを特徴とすることを特徴とする。

本発明が適用可能な例であるＮＡＮＤ型不揮発性半導体記憶装置の一例を示す構成図。 ＮＡＮＤ型不揮発性半導体記憶装置のメモリセルアレイの一例を示す回路図。 第１の実施形態に係る半導体装置の降圧回路の一例を示す回路図。 抵抗制御回路一例を示す回路図。 第１の実施形態に係る半導体装置の降圧回路の比較例の一例を示す回路図。 第１の実施形態に係る半導体装置の降圧回路の電圧波形の一例を示す図。 第２の実施形態に係る半導体装置の降圧回路の一例を示す回路図。 第３の実施形態に係る半導体装置の降圧回路の一例を示す回路図。 第４の実施形態に係る半導体装置の降圧回路の一例を示す回路図。 第５の実施形態に係る半導体装置の降圧回路の一例を示す回路図。 抵抗制御回路の一例を示す回路図。 第５の実施形態に係る半導体装置の降圧回路の電圧波形の一例を示す図。 第６の実施形態に係る半導体装置の降圧回路の一例を示す回路図。 抵抗調整部の変形例の一例を示す回路図。

以下、本発明の実施の形態について、図面を参照して説明する。

先ず、図１乃至図２を用いて、本実施形態に適用される半導体記憶装置をＮＡＮＤ型フ
ラッシュメモリ１００の構成を例に挙げて説明する。

ＮＡＮＤ型フラッシュメモリ１００は、データを記憶するメモリセルＭＣを、例えば、
マトリクス状に配置してなるメモリセルアレイ１を備えている。このメモリセルアレイ１
は、複数のビット線ＢＬ、複数のワード線ＷＬ、共通ソース線ＣＥＬＳＲＣ、及び複数の
メモリセルＭＣを含む。メモリセルＭＣは、１つのメモリセルにｎビット（ｎは１以上の
自然数）のデータを記憶することができる。

メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、
及びワード線ＷＬの電圧を制御するためのワード線制御回路３が接続されている。

ホストまたはメモリコントローラＨＭ（「外部」と称する場合もある）から供給された
ＮＡＮＤ型フラッシュメモリ１００の動作を制御する各種コマンドＣＭＤ、アドレスＡＤ
Ｄ、及びデータＤＴは、バッファ４に入力される。バッファ４に入力された書き込みデー
タは、データ入出力線を介して、ビット線制御回路２によって選択されたビット線ＢＬに
供給される。また、各種コマンドＣＭＤはコマンドレジスタなどを介して制御回路５に入
力される。また、アドレスＡＤＤはアドレスレジスタなどを介して、ビット線制御回路２
、ワード線制御回路３に入力される。制御回路５、ビット線制御回路２、及びワード線制
御回路３は、コマンドＣＭＤ及びアドレスＡＤＤに基づいて電圧発生回路６を制御し、メ
モリセルＭＣに対して各種動作を実行する。ここで、電圧発生回路６にはチャージポンプ
回路、昇圧回路及び降圧回路などが配置されている。

電圧発生回路６は制御回路５の制御により、書き込み、読み出し、消去に必要な電圧を
生成し、これらの電圧をビット線制御回路２、ワード線制御回路３などに供給する。ビッ
ト線制御回路２、ワード線制御回路３はこれらの電圧によりメモリセルＭＣからデータを
読み出し、メモリセルＭＣへデータを書き込み、メモリセルＭＣのデータの消去を行う。

なお、ビット線制御回路２、ワード線制御回路３、制御回路５、を総称して「制御回路
」と称する場合もある。

図２は、図１に示すメモリセルアレイ１の回路構成の一例を示している。メモリセルア
レイ１には複数のメモリセルが配置されている。１つのＮＡＮＤストリングＮＳは、ビッ
ト線方向（図２のＹ方向）に直列接続された例えば８６個のメモリセルＭＣからなるメモ
リストリングＭＳと、選択トランジスタＳＤ、ＳＳとにより構成されている。なお、メモ
リストリングＭＳと選択トランジスタＳＤの間、メモリストリングＭＳと選択トランジス
タＳＳの間にダミーメモリセルＤＭＣが配置されていても良い。

ＮＡＮＤストリングＮＳはワード線方向（図２のＸ方向）に複数個配置（図２の例では
、ｍ＋１個）され、ＮＡＮＤストリングＮＳの一端に複数のビット線ＢＬのうち１つが接
続され、他端には共通ソース線ＣＥＬＳＲＣが接続されている。なお、ＮＡＮＤストリン
グＮＳはワード線方向に複数個配置され、ＮＡＮＤストリングＮＳの一端に複数のビット
線ＢＬのうち１つが接続され、他端には共通ソース線ＣＥＬＳＲＣが接続されているとも
言える。選択トランジスタＳＤ、ＳＳの制御線（ゲート電極）はそれぞれ選択ゲートＳＧ
Ｄ、ＳＧＳに接続されている。

ワード線ＷＬはワード線方向に延び、ワード線方向に並ぶメモリセルＭＣを共通接続し
ている。ワード線方向に接続されたメモリセルＭＣで１ページを構成する。ここで、１ペ
ージは、例えば、１６ｋｂｉｔ、８ｋｂｉｔなど任意に決めることができる。また、ワー
ド線方向に並んだＮＡＮＤストリングＮＳでブロックを構成する。メモリセルＭＣの消去
はブロック単位で行われる。

（第１の実施形態）
図３に、第１の実施形態に係る半導体装置の降圧回路の回路図の一例を示す。図３に示
す降圧回路は、内部電圧ＶＣＣを降圧して、内部電源電圧ＶＩＮＴを生成する回路である
。第１の実施形態に係る半導体装置の降圧回路は、ｐ型の第１トランジスタＰＴ１、第１
抵抗部ＲＰ１、第２抵抗部ＲＰ２、ｎ型の第２トランジスタＮＴ１、第１比較器ＯＰ１、
及び、第２比較器ＯＰ２、及び、抵抗制御回路ＤＦＦ１を有している。

第１トランジスタＰＴ１の一端は、内部電圧ＶＣＣに接続され、他端は第１ノードＮ１
に接続されている。ここで、ノードＮ１の電圧が内部電源電圧ＶＩＮＴとして出力される
。

ノードＮ１と接地電圧ＶＳＳの間には第１抵抗部ＲＰ１、第２抵抗部ＲＰ２、及び、第
２トランジスタＮＴ１が直列に接続されるように配置されている。第１抵抗部ＰＲ１は第
１ノードＮ１とノードＶＭＯＮＩに接続されている。第２抵抗部ＰＲ２はノードＶＭＯＮ
ＩとノードＮ２に接続されている。第２トランジスタＮＴ１の一端はノードＮ２に接続さ
れ、他端は接地電圧ＶＳＳに接続されている。第２トランジスタＮＴ１のゲート電極（制
御線）には動作開始信号ＡＣＴを入力することができる。なお、動作開始信号ＡＣＴは、
制御回路５から送付することができる。

第１比較器ＯＰ１の入力には、基準電圧ＶＤＣとノードＶＭＯＮＩが接続されている。
第１比較器ＯＰ１の出力は第１トランジスタＰＴ１のゲート電極ＰＧ（制御線）に接続さ
れている。第１比較器ＯＰ１は基準電圧ＶＤＣとノードＶＭＯＮＩの電圧を比較し、その
結果を第１トランジスタＰＴ１のゲート電極ＰＧに出力している。

第１抵抗部ＲＰ１は第１抵抗Ｒ１と、第１抵抗Ｒ１と並列に接続され、かつ、第２抵抗
Ｒ２と第１スイッチ回路ＳＷ１が直列に接続された第１抵抗調整部ＲＡ１を有している。
また、第２抵抗部ＲＰ２は第３抵抗Ｒ３と、第３抵抗Ｒ３と並列に接続され、かつ、第４
抵抗Ｒ４と第２スイッチ回路ＳＷ２が直列に接続された第２抵抗調整部ＲＡ２を有してい
る。ここで、第１スイッチ回路ＳＷ１及び第２スイッチ回路ＳＷ２はｎ型のトランジスタ
、または、トランスファーゲートなどを用いることができる。

なお、第１スイッチＳＷ１は第２抵抗Ｒ２に対してノードＮ１側に配置することもでき
る。また、第２スイッチＳＷ２は第４抵抗Ｒ４に対してノードＶＭＯＮＩ側に配置するこ
ともできる。

ここで、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値の比率は、第３抵抗Ｒ３と第４抵抗Ｒ４
の抵抗値の比率と同じ比率に設定することができる。例えば、第１抵抗Ｒ１の抵抗値に対
して第２抵抗Ｒ２の抵抗値が１／１０倍であるとすると、第３抵抗Ｒ３の抵抗値に対する
第４抵抗Ｒ４の抵抗値も、同様に、１／１０倍に設定する。また、第２抵抗Ｒ２の抵抗値
は第１抵抗Ｒ１の抵抗値よりも低い方が好ましい。また、第４抵抗Ｒ４の抵抗値は第３抵
抗Ｒ３の抵抗値よりも低い方が好ましい。その結果、ノードＶＭＯＮＩの応答速度を向上
することができる。

第２比較器ＯＰ２の入力には、基準電圧ＶＤＣとノードＶＭＯＮＩが接続されている。
第２比較器ＯＰ２の出力は抵抗制御回路ＤＦＦ１に接続されている。第２比較器ＯＰ２は
基準電圧ＶＤＣ電圧とノードＶＭＯＮＩの電圧を比較し、その結果を抵抗制御回路ＤＦＦ
１に出力している。

抵抗制御回路ＤＦＦ１には、第２比較器ＯＰ２の出力と動作開始信号ＡＣＴを入力する
ことができる。また、リセット入力ＲＳＴを接地電圧ＶＳＳに接続することができる。ま
た、リセット入力ＲＳＴｎに動作開始信号ＡＣＴを入力することができる。抵抗制御回路
ＤＦＦ１は、第２比較器ＯＰ２の出力と動作開始信号ＡＣＴに基づいて第１スイッチ回路
ＳＷ１及び第２スイッチ回路ＳＷ２のオン、オフを制御することができる。例えば、抵抗
制御回路ＤＦＦ１は第２比較器ＯＰ２の出力と動作開始信号ＡＣＴに基づいて出力Ｑから
スイッチ制御信号を出力する。また、抵抗制御回路ＤＦＦ１は出力Ｑｂにスイッチ制御信
号の反転信号である反転スイッチ制御信号をノードＳＷＯＮに出力する。ここで、電圧が
高い場合を“Ｈ”レベル、電圧が低い場合を“Ｌ”レベルとする。例えば、第１及び第２
スイッチ回路ＳＷ１、２がｎ型のトランジスタスであり、ノードＳＷＯＮはこれらトラン
ジスタのゲート電極に接続されている場合を考える。ここで、スイッチ反転信号が“Ｈ”
レベルの場合、ｎ型のトランジスタ（第１スイッチ回路ＳＷ１及び第２スイッチ回路ＳＷ
２）がオンとなり、スイッチ反転信号が“Ｌ”レベルの場合、ｎ型のトランジスタ（第１
スイッチ回路ＳＷ１及び第２スイッチ回路ＳＷ２）はオフとなる。

図４に、抵抗制御回路ＤＦＦ１の一例として、Ｄタイプフリップフロップ回路を用いた
場合を説明する。Ｄタイプフリップフロップ回路（抵抗制御回路ＤＦＦ１）は、４つのイ
ンバータ回路ＩＮＶ１〜４と、４つのクロックドインバータ回路ＣＫＩＮＶ１〜４と、２
つのＮＯＲ回路ＮＲ１〜ＮＲ２を有している。

第２比較器ＯＰ２の出力は、入力ＣＫに入力される。動作開始信号ＡＣＴは入力Ｄとリ
セット入力ＲＳＴｎに入力される。リセット入力ＲＳＴｎはインバータＩＮＶ１の入力に
接続されている。入力Ｄはクロックドインバータ回路ＩＮＶ１の入力に接続されている。
入力ＣＫはクロックドインバータ回路ＣＫＩＮＶ１〜４のクロック信号として用いられる
。入力ＣＫはインバータＩＮＶ２の入力に接続され、入力ＣＫに入力された信号の反転信
号を生成する。なお、本例で挙げる抵抗制御回路ＤＦＦ１はリセット入力ＲＳＴｎのみを
用いる回路であり、リセット入力ＲＳＴは用いない回路である。無論、リセット入力ＲＳ
Ｔを使用する抵抗制御回路を用いることも可能である。

ここで、内部電源電圧ＶＩＮＴが安定している時は、第１比較器ＯＰ１が第１トランジ
スタＰＴ１のゲート電極ＰＧに出力する出力電圧の電圧振幅の幅は小さい。よって、第２
比較器ＯＰ２を用いて、抵抗制御回路ＤＦＦ１の入力ＣＫに入力する信号の電圧振幅幅を
大きくすることができる。その結果、入力ＣＫの信号を受けるクロックドインバータ回路
ＣＫＩＮＶ１及びインバータ回路ＩＮＶ２が有するトランジスタのしきい値電圧の値の調
整を容易にすることができる。

クロックドインバータ回路ＣＫＩＮＶ１〜４のクロック信号には、入力ＣＫの信号、及
び、入力ＣＫの反転信号が入力されている。ここで、クロックドインバータ回路ＣＫＩＮ
Ｖ１、４は入力ＣＲの信号が“Ｈ”レベルのとき入力可能状態となり、インバータ回路と
して機能する。一方、クロックドインバータ回路ＣＫＩＮＶ１、４は入力ＣＫの信号が“
Ｌ”レベルのときハイインピーダンス状態となり、出力したレベルを保持する。また、ク
ロックドインバータ回路ＣＫＩＮＶ２、３は入力ＣＲの信号が“Ｌ”レベルのとき入力可
能状態となり、インバータ回路として機能する。一方、クロックドインバータ回路ＣＫＩ
ＮＶ２、３は入力ＣＲの信号が“Ｈ”レベルのときハイインピーダンス状態となり、クロ
ックドインバータ回路ＣＫＩＮＶ４とＮＯＲ回路ＮＲ２で構成されるラッチにより出力し
たレベルを保持する。

インバータＩＮＶ１の出力は、ＮＯＲ回路ＮＲ１及びＮＲ２の一方の入力に接続されて
いる。クロックドインバータ回路ＣＫＩＮＶ１の出力は、ＮＯＲ回路ＮＲ１の他方の入力
に接続されている。ＮＯＲ回路ＮＲ１の出力はクロックドインバータ回路ＣＫＩＮＶ３の
入力に接続されている。ここで、ＮＯＲ回路ＮＲ１はリセット入力ＲＳＴｎに入力された
信号と入力Ｄに入力された反転信号のＮＯＲを取り、クロックドインバータ回路ＣＫＩＮ
Ｖ３に出力している。

クロックドインバータ回路ＣＫＩＮＶ３の出力はＮＯＲ回路ＮＲ２の他方の入力に接続
されている。ＮＯＲ回路ＮＲ２の出力はインバータ回路ＩＮＶ３の入力に接続されている
。ここで、ＮＯＲ回路ＮＲ２はリセット入力ＲＳＴｎに入力された信号とＮＯＲ回路ＮＲ
２の出力の反転信号のＮＯＲを取り、インバータ回路ＩＮＶ３に出力している。

インバータ回路ＩＮＶ３の出力はインバータ回路ＩＮＶ４の入力及び出力Ｑｂに接続さ
れている。インバータ回路ＩＮＶ４の入力は出力Ｑに接続されている。ここで、インバー
タ回路ＩＮＶ３の出力が出力Ｑｂに出力され、インバータ回路ＩＮＶ３の出力の反転信号
が出力Ｑに出力されている。

なお、ＮＯＲ回路ＮＲ２の出力はクロックドインバータ回路ＣＫＩＮＶ４の入力にも接
続されている。クロックドインバータ回路ＣＫＩＮＶ４の出力は、ＮＯＲ回路ＮＲ２の他
方の入力に接続されている。ここで、クロックドインバータ回路ＣＫＩＮＶ４は、ＮＯＲ
回路ＮＲ２と合わせてデータラッチ回路を構成し、ＮＯＲ回路ＮＲ２の他方の入力のレベ
ルを保持する機能を有している。

（効果）
図５に、第１の実施形態に係る半導体装置の降圧回路の比較例の一例を示す。比較例に
おいては、第２比較器ＯＰ２、及び、抵抗制御回路ＤＦＦ１が配置されていない。また、
第１抵抗部ＲＰ１−Ｒ、第２抵抗部ＲＰ２−Ｒは、それぞれ第１抵抗Ｒ１−Ｒ及び第３抵
抗Ｒ３−Ｒのみを有している。ここで、第１抵抗Ｒ１の抵抗値と第１抵抗Ｒ１−Ｒの抵抗
値は等しく、第３抵抗Ｒ３の抵抗値と第３抵抗Ｒ３−Ｒの抵抗値は等しいとする。その他
の構成に関しては、第１の実施形態に係る半導体装置の降圧回路と同じ構成であるため説
明を省略する。

図６に、第１の実施形態に係る半導体装置の降圧回路の電圧波形の一例を示す。また、
図６に、比較例の電圧波形の一例も示す。

まず、第１の実施形態に係る半導体装置の降圧回路では、動作開始信号ＡＣＴが“Ｌ”
レベル時は、リセット入力ＲＳＴｎに“Ｌ”レベルが入力されている。すなわち、抵抗制
御回路ＤＦＦ１に配置されたＮＯＲ回路ＮＲ２の出力が“Ｌ”レベルに固定されている。
その結果、出力Ｑｂから出力される出力信号は“Ｈ”レベルとなり、ノードＳＷＯＮは“
Ｈ”レベルとなる。そのため、第１及び第２スイッチＳＷ１、ＳＷ２が共にオンとなる。

次に、時間ｔ１において、動作開始信号ＡＣＴが“Ｈ”レベルになる。その結果、第２
トランジスタＮＴ１が導通状態となり降圧回路が動作を始める。この時間ｔ１から内部電
源電圧ＶＩＮＴの電圧が降下する。また、内部電源電圧ＶＩＮＴに追従するようにノード
ＮＭＯＮＩの電圧が降下している。

また、動作開始信号ＡＣＴが“Ｈ”レベルとなることで抵抗制御回路ＤＦＦ１のリセッ
ト入力ＲＳＴｎに“Ｈ”レベルが入力される。すなわち、ＮＯＲ回路ＮＲ２はインバータ
回路として動作する。ただし、時間ｔ１の時点では入力ＣＫが“Ｈ”レベルである。この
ため、クロックドインバータ回路ＣＫＩＮＶ３はハイインピーダンス状態である。その結
果、出力Ｑｂから出力される出力信号は“Ｈ”レベルのままである。

ここで、第１抵抗Ｒ１の抵抗値をＲＲ１と、第２抵抗Ｒ２の抵抗値をＲＲ２とする。よ
って、抵抗部ＲＰ１の抵抗値は、ＲＲ１×ＲＲ２／（ＲＲ１＋ＲＲ２）となる。故に、第
１抵抗部ＲＰ１の抵抗値は第１抵抗Ｒ１の抵抗値ＲＲ１より小さくなる。同様に、第３抵
抗Ｒ３の抵抗値をＲＲ３と、第４抵抗Ｒ４の抵抗値をＲＲ４とする。よって、抵抗部ＲＰ
２の抵抗値は、ＲＲ３×ＲＲ４／（ＲＲ３＋ＲＲ４）となる。故に、第２抵抗部ＲＰ２の
抵抗値は第３抵抗Ｒ３の抵抗値ＲＲ３より小さくなる。

その結果、ノードＶＭＯＮＩの電圧は急速に低下し時間ｔ２で基準電圧ＶＤＣと同じ値
に達する。一方、比較例においては、第１抵抗部ＲＰ１−Ｒの抵抗値はＲＲ１のままであ
る。同様に第２抵抗部ＲＰ２−Ｒの抵抗値はＲＲ３のままである。よって、ノードＶＭＯ
ＮＩの電圧の低下は遅く、時間ｔ２より遅い時間ｔ２−０で基準電圧ＶＤＣと同じ値に達
する。本実施形態の説明において、時間ｔ１〜時間ｔ２の間を「最初の降圧時間」と称し
、最初の降圧時間におけるノードＶＭＯＮＩの電圧の降下を「最初の降圧」と称する場合
がある。

次に、時間ｔ２でノードＶＭＯＮＩの電圧が基準電圧ＶＤＣと同じ値になると、第２比
較器ＯＰ２の出力が“Ｈ”レベルから“Ｌ”レベルに変化する。その結果、クロックドイ
ンバータ回路ＣＫＩＮＶ３は入力可能状態となる。ここで、ＮＯＲ回路ＮＲ１の出力が“
Ｈ”レベルとなっている。よって、ＮＯＲ回路ＮＲ１の出力である“Ｈ”レベルはクロッ
クドインバータ回路ＣＫＩＮＶ３、ＮＯＲ回路ＮＲ２、及び、インバータ回路ＩＮＶ３を
介することにより、出力Ｑｂから出力される出力信号が“Ｌ”レベルになる。

その結果、ノードＳＷＯＮは“Ｌ”レベルとなり、第１及び第２スイッチ回路ＳＷ１、
ＳＷ２がオフする。よって、第１抵抗部ＰＲ１は第１抵抗Ｒ１のみで構成される通常の抵
抗状態（比較例の抵抗値と同じ抵抗値）になる。同様に第２抵抗部ＰＲ２は第３抵抗Ｒ３
のみで構成される通常の抵抗状態になる。

その後、抵抗制御回路ＤＦＦ１は、ノードＳＷＯＮに入力ＣＫのレベルに関わらず、出
力Ｑｂから“Ｌ”レベルを出力する。その結果、第１抵抗部ＰＲ１及び第２抵抗部ＰＲ２
は通常の抵抗状態のままで、比較器ＯＰ１がノードＶＭＯＮＩと基準電圧ＶＤＣを比較し
た結果を、第１トランジスタＰＴ１のゲート電極ＰＧ（制御線）出力することにより、内
部電源電圧ＶＩＮＴの値を調整する。すなわち、時間ｔ２以降は比較例と同様の動作を行
うことができる。ここで、抵抗制御回路ＤＦＦ１は動作開始信号ＡＣＴに基づき第１スイ
ッチ回路ＳＷ１と第２スイッチ回路ＳＷ２を制御しているといえる。

その後、時間ｔ３において、制御回路５から降圧回路の動作を停止する信号を送付する
。例えば、制御回路５は動作開始信号ＡＣＴを“Ｌ”レベルにする。その結果、第２トラ
ンジスタＮＴ１が非導通状態となり降圧回路が動作を停止する。その結果、ノードＶＭＯ
ＮＩの電圧は上昇する。また、抵抗制御回路ＤＦＦ１のリセット入力ＲＳＴｎに“Ｌ”レ
ベルが入力される。ここで、ＮＯＲ回路ＮＲ２の出力が“Ｌ”レベルに固定されることに
なる。その結果、出力Ｑｂから出力される出力信号は“Ｈ”レベルとなる。すなわち、ノ
ードＳＷＯＮは“Ｈ”レベルとなる。なお、比較器ＯＰ１、ＯＰ２の出力は“Ｈ”レベル
となる。よって、第１トランジスタＴＰ１のゲート電極ＰＧには“Ｈ”レベルが入力され
る。その結果、第１トランジスタＴＰ１はオフする。また、抵抗制御回路ＤＦＦ１の入力
ＣＫには“Ｈ”レベルが入力される。

まとめると、第１の本実施形態に係る半導体装置の降圧回路は、最初の降圧においては
ノードＶＭＯＮＩと基準電圧ＶＤＣの電圧差が大きく、ノードＶＭＯＮＩの放電速度を上
げることが好ましい。ここで、最初の降圧時間においては第１及び第２抵抗部ＰＲ１、Ｐ
Ｒ２を低抵抗状態にすることにより、ノードＶＭＯＮＩの放電速度を上昇させる
その後、ノードＶＭＯＮＩの放電が進み、ノードＶＭＯＮＩの電圧と基準電圧ＶＤＣが
等しくなると、抵抗制御回路ＤＦＦ１は、第１及び第２スイッチ回路ＳＷ１、ＳＷ２をオ
フし、第１及び第２抵抗部ＰＲ１、ＰＲ２を通常の抵抗状態に戻す。

すなわち、第１の実施形態の半導体装置の降圧回路は、最初の降圧時間が終了すると動
作開始信号ＡＣＴとノードＶＭＯＮＩから、第１及び第２抵抗部ＰＲ１、ＰＲ２を自律的
に低抵抗状態から通常の抵抗状態に変化させることができる。一方、比較例においては、
降圧開始直後の時間において、第１及び第２抵抗部ＰＲ１、ＰＲ２を低抵抗状態にできな
い。その結果、ノードＶＭＯＮＩの放電速度は遅く、時間ｔ２よりも遅い時間ｔ２−０に
おいてノードＶＭＯＮＩと基準電圧ＶＤＣが等しくなる。

ここで、内部電源電圧ＶＩＮＴはノードＶＭＯＮＩが基準電圧ＶＤＣと等しくなった時
点で設定電圧に達したと判定される。すなわち、比較例において、時間ｔ２−０になるま
で、内部電源電圧ＶＩＮＴは低下し続けている。このことは、比較例では、最初の降圧に
おいて、第１及び第２抵抗部ＰＲ１、ＰＲ２の抵抗が高いため、内部電源電圧ＶＩＮＴに
対してノードＶＭＯＮＩの電位の追従が遅れてしまうからである。一方、第１の本実施形
態に係る半導体装置の降圧回路では、最初の降圧において、第１及び第２抵抗部ＰＲ１、
ＰＲ２の抵抗が比較例よりも低いため内部電源電圧ＶＩＮＴに対してノードＶＭＯＮＩの
電位の追従が早くなる。その結果、第１の本実施形態に係る半導体装置の降圧回路では、
最初の降圧において、内部電源電圧ＶＩＮＴの電圧が低くなることを防止することができ
る。

また、第１の本実施形態に係る半導体装置の降圧回路は、最初の降圧において、降圧速
度を向上させると共に、内部電源電圧ＶＩＮＴが一度設定値に達した後は、第１及び第２
抵抗部ＰＲ１、ＰＲ２を通常の抵抗状態に戻すことができる。その結果、最初の降圧時間
の後は、内部電圧ＶＣＣから第１トランジスタＰＴ１、第１抵抗部ＲＰ１、第２抵抗部Ｒ
Ｐ２、第２トランジスタＮＴ１を介して流れる充放電電流を小さくすることができる。

また、第１抵抗Ｒ１、第２抵抗Ｒ２の抵抗値の比率と第３抵抗Ｒ３、第４抵抗Ｒ４の抵
抗値の比率と同じ比率に設定することにより、第１抵抗部ＰＲ１と第２抵抗部ＰＲ２の抵
抗比率を、低抵抗状態と通常の抵抗状態で同じにすることができる。その結果、第１及び
第２抵抗部ＰＲ１、ＰＲ２が低抵抗状態と通常の抵抗状態で、内部電源電圧ＶＩＮＴ及び
ノードＶＭＯＮＩの目標値を同じにすることができ、回路構成を簡略化することができる
。

（第２の実施形態）
図７に、第２の実施形態に係る半導体装置の降圧回路の回路図の一例を示す。第２の実
施形態においては、第１の実施形態と第１及び第２抵抗部の構成が異なる。なお、第１の
実施形態と同様の構成は説明を省略する。

図７に示すように、第１抵抗部ＲＰ１−２は第１抵抗Ｒ１と、第１抵抗Ｒ１と並列に接
続され、かつ、第２抵抗Ｒ２と第１スイッチ回路ＳＷ１と第５抵抗Ｒ５が直列に接続され
た第１抵抗調整部ＲＡ１−２を有している。また、第２抵抗部ＲＰ２−２は第３抵抗Ｒ３
と、第３抵抗Ｒ３と並列に接続され、かつ、第４抵抗Ｒ４と第２スイッチ回路ＳＷ２と第
６抵抗Ｒ６が直列に接続された第２抵抗調整部ＲＡ２−２を有している。なお、第１スイ
ッチＳＷ１は第２抵抗Ｒ２と第５抵抗Ｒ５で挟まれるように配置され、第２スイッチＳＷ
２は第４抵抗Ｒ４と第６抵抗Ｒ６で挟まれるように配置されている。ここで、第１スイッ
チ回路ＳＷ１及び第２スイッチ回路ＳＷ２はｎ型のトランジスタ、または、トランスファ
ーゲートなどを用いることができる。

ここで、第１抵抗Ｒ１と、第２抵抗Ｒ２と第５抵抗Ｒ５を合わせた抵抗値の比率は、第
３抵抗Ｒ３と、第４抵抗Ｒ４と第６抵抗Ｒ６を合わせた抵抗値の比率と同じ比率に設定す
ることができる。例えば、第１抵抗Ｒ１の抵抗値に対して第２抵抗Ｒ２と第５抵抗Ｒ５を
合わせた対抗値の抵抗値が１／１０倍であるとすると、第３抵抗Ｒ３の抵抗値に対する第
４抵抗Ｒ４と第６抵抗Ｒ６を合わせた対抗値の抵抗値も、同様に、１／１０倍に設定する
。また、第２抵抗Ｒ２と第５抵抗Ｒ５を合わせた抵抗値は第１抵抗Ｒ１の抵抗値よりも低
い方が好ましい。また、第４抵抗Ｒ４と第６抵抗Ｒ６を合わせた抵抗値は第３抵抗Ｒ３の
抵抗値よりも低い方が好ましい。その結果、ノードＶＭＯＮＩの応答速度を向上すること
ができる。

また、第１抵抗調整部ＲＡ１−２及び第２抵抗調整部ＲＡ２−２に配置される抵抗の数
は２つに限られず、さらに多くの抵抗を配置しても良い。また、スイッチＳＷの配置位置
も第１抵抗Ｒ１または第３抵抗Ｒ３と並列に配置されていれる限り自由に配置できる。す
なわち、第１抵抗調整部ＲＡ１及び第２抵抗調整部ＲＡ２は抵抗第１抵抗Ｒ１及び第３抵
抗Ｒ３にそれぞれ並列に配置されていれば良く、そのレイアウトは自由に変更できる。

（効果）
第２の実施形態においても、第１の実施形態と同様の効果が得られる。

また、第１スイッチＳＷ１は第２抵抗Ｒ２と第５抵抗Ｒ５を介して第１抵抗に接続され
ているといえる。同様に、第２スイッチＳＷ２を第４抵抗Ｒ４と第６抵抗Ｒ６を介して第
３抵抗に接続されているといえる。よって、第１スイッチＳＷ１及び第２スイッチＳＷ２
が切り替わる際のノイズを第２抵抗Ｒ２、第４抵抗Ｒ４、第５抵抗Ｒ６及び第６抵抗Ｒ６
で緩和することができる。よって、第１抵抗Ｒ１又は第３抵抗Ｒ３に伝わるノイズを低減
することができる。その結果、時間ｔ２直後の降圧動作をより安定させることが出来る。

（第３の実施形態）
図８に、第３の実施形態に係る半導体装置の降圧回路の回路図の一例を示す。第３の実
施形態においては、第１の実施形態から第２比較器を省略している。なお、第１の実施形
態と同様の構成は説明を省略する。

図８に示すように、抵抗制御回路ＤＦＦ１の入力ＣＫには第１比較器ＯＰ１の出力が接
続されている。この降圧回路の構成であっても抵抗制御回路ＤＦＦ１は第１の実施形態と
同様の制御を行うことができる。前述したように、内部電源電圧ＶＩＮＴが安定している
時は、第１比較器ＯＰ１が第１トランジスタＰＴ１のゲート電極ＰＧに出力する出力電圧
の電圧振幅の幅は小さい。しかし、入力ＣＫの信号を受けるクロックドインバータ回路Ｃ
ＫＩＮＶ１及びインバータ回路ＩＮＶ２が有するトランジスタのしきい値電圧の値の調整
により、第１比較器ＯＰ１の出力電圧を抵抗制御回路ＤＦＦ１の入力ＣＫに用いることが
できる。

また、降圧回路が出力する電圧、降圧回路の出力に接続される容量値により、第１比較
器ＯＰ１の出力電圧の電圧振幅の幅が比較的大きい場合もある。この場合でも、第１比較
器ＯＰ１の出力電圧を抵抗制御回路ＤＦＦ１の入力ＣＫに用いることができる。

（効果）
第３の実施形態においても、第１の実施形態と同様の効果が得られる。

また、第１比較器ＯＰ１と第２比較器ＯＰ２を共有化することにより、降圧回路の面積
を小さくすることができる。

（第４の実施形態）
図９に、第４の実施形態に係る半導体装置の降圧回路の回路図の一例を示す。第４の実
施形態においては、第２の実施形態と第３の実施形態を合わせたものである。なお、第１
〜第３の実施形態と同様の構成は説明を省略する。

（効果）
第４の実施形態においては、第１〜第３の実施形態の全ての効果が得られる。

（第５の実施形態）
図１０に、第５の実施形態に係る半導体装置の降圧回路の回路図の一例を示す。第５の
実施形態においては、第１の実施形態から抵抗制御回路を変更したものである。なお、第
１〜第４の実施形態と同様の構成は説明を省略する。

第５の実施形態においては、抵抗制御回路ＳＷＧ１が配置されている。抵抗制御回路Ｓ
ＷＧ１の入力には動作開始信号ＡＣＴが接続され、出力がノードＳＷＯＮに接続されてい
る。抵抗制御回路ＳＷＧ１は、動作開始信号ＡＣＴに基づいて第１スイッチ回路ＳＷ１及
び第２スイッチ回路ＳＷ２のオン、オフを制御することができる。

図１１に抵抗制御回路ＳＷＧ１の回路図の一例を示す。例えば、抵抗制御回路ＳＷＧ１
は遅延回路を応用したパルス生成回路である。図１１に示すように、抵抗制御回路ＳＷＧ
１は、２つのインバータ回路ＩＮＶ５〜６と、１つのＮＡＮＤ回路ＮＤ１と、１つの抵抗
Ｒ７と、１つの容量素子Ｃ１とを有している。

抵抗制御回路ＳＷＧ１に入力された動作開始信号ＡＣＴは、インバータＩＮＶ５及びＮ
ＡＮＤ回路ＮＤ１の一端に入力される。インバータＩＮＶ５の出力は抵抗Ｒ７を介してＮ
ＡＮＤ回路の他端に接続されている。また、抵抗Ｒ７とＮＡＮＤ回路ＮＤ１の間のノード
ＡＣＴＤには容量素子Ｃ１の一端が接続されている。容量素子Ｃ１の他端は接地電圧ＶＳ
Ｓに接続されている。ＮＡＮＤ回路Ｄ１の出力は出力ＥＮｂとインバータＩＮＶ６の入力
に接続されている。インバータＩＮＶ６の出力は出力ＥＮに接続されている。すなわち、
ＮＡＮＤ回路ＮＤ１の出力が出力ＥＮｂに出力され、ＮＡＮＤ回路ＮＤ１の出力の反転が
出力ＥＮに出力される。また、出力ＥＮがノードＳＷＯＮに接続されている。

（効果）
図１２に、第５の実施形態に係る半導体装置の降圧回路の電圧波形の一例を示す。また
、図５に示した比較例の電圧波形の一例も示す。

まず、第５の実施形態に係る半導体装置の降圧回路では、動作開始信号ＡＣＴが“Ｌ”
レベル時は、ＮＡＮＤ回路ＮＤ１の入力の一方に“Ｌ”レベルが入力されている。このと
き、ノードＡＣＴＤは“Ｈ”レベルになるので、ＮＡＮＤ回路ＮＤ１に入力される信号は
、“Ｌ”レベルと“Ｈ”レベルである。その結果、ＮＡＮＤ回路ＮＤ１の出力は“Ｈ”レ
ベルになる。よって、出力ＥＮから出力される出力信号は“Ｌ”レベルとなっている。そ
の結果、ノードＳＷＯＮは“Ｌ”レベルとなる。そのため、第１及び第２スイッチＳＷ１
、ＳＷ２が共にオフとなる。

次に、時間ｔ１において、動作開始信号ＡＣＴが“Ｈ”レベルになる。その結果、第２
トランジスタＮＴ１が導通状態となり降圧回路が動作を始める。よって、時間ｔ１からノ
ードＶＭＯＮＩの電圧が降下する。

また、抵抗制御回路ＳＷＧ１のノードＡＣＴＤは、ノードＡＣＴＤは容量素子Ｃ１が時
刻ｔ１以前に充電されていたため、一定期間“Ｈ”レベルを保持する。よって、ＮＡＮＤ
回路ＮＤ１に入力される信号は、“Ｈ”レベルと“Ｈ”レベルになり、ＮＡＮＤ回路ＮＤ
１の出力は“Ｌ”レベルになる。よって、出力ＥＮから出力される出力信号は“Ｈ”レベ
ルとなっている。その結果、ノードＳＷＯＮは“Ｈ”レベルとなる。そのため、第１及び
第２スイッチＳＷ１、ＳＷ２が共にオンとなる。

ここで、第１抵抗Ｒ１の抵抗値をＲＲ１と、第２抵抗Ｒ２の抵抗値をＲＲ２とする。よ
って、抵抗部ＲＰ１の抵抗値は、ＲＲ１×ＲＲ２／（ＲＲ１＋ＲＲ２）となる。故に、抵
抗部ＲＰ１の抵抗値は第１抵抗Ｒ１の抵抗値ＲＲ１より小さくなる。同様に、第３抵抗Ｒ
３の抵抗値をＲＲ３と、第４抵抗Ｒ４の抵抗値をＲＲ４とする。よって、抵抗部ＲＰ２の
抵抗値は、ＲＲ３×ＲＲ４／（ＲＲ３＋ＲＲ４）となる。故に、抵抗部ＲＰ２の抵抗値は
第３抵抗Ｒ３の抵抗値ＲＲ３より小さくなる。

その結果、ノードＶＭＯＮＩの電圧は急速に低下し時間ｔ１−０で基準電圧ＶＤＣと同
じ値に達する。一方、比較例においては、抵抗部ＲＰ１−Ｒの抵抗値はＲＲ１のままであ
る。同様に抵抗部ＲＰ２−Ｒの抵抗値はＲＲ３のままである。よって、ノードＶＭＯＮＩ
の電圧の低下は遅く、時間ｔ１−０より遅い時間ｔ２−０で基準電圧ＶＤＣと同じ値に達
する。本実施形態の説明において、時間ｔ１〜時間ｔ１−０の間を「最初の降圧時間」と
称し、最初の降圧時間におけるノードＶＭＯＮＩの電圧の降下を「最初の降圧」と称する
場合がある。

次に、充電された容量素子Ｃ１が抵抗Ｒ７を介してインバータ回路ＩＮＶ５などから放
電され、時間ｔ２で容量素子Ｃ１の放電が終了する。この時、ＡＣＴＤのレベルが“Ｌ”
レベルになり、ＮＡＮＤ回路ＮＤ１に入力される信号は、“Ｈ”レベルと“Ｌ”レベルに
なる。そのため、ＮＡＮＤ回路ＮＤ１の出力は“Ｈ”レベルになる。よって、出力ＥＮか
ら出力される出力信号は“Ｌ”レベルとなる。その結果、ノードＳＷＯＮは“Ｌ”レベル
となる。そのため、第１及び第２スイッチＳＷ１、ＳＷ２が共にオフする。

ここで、時間ｔ１と時間ｔ２の間はおよそ２００ｎｓ程度である。時間ｔ２は抵抗Ｒ７
の抵抗値と容量素子Ｃ１の容量を変更することにより調節することができる。また、最初
の降圧時間は時間ｔ２よりも前に終了している。すなわち、第１及び第２抵抗部ＲＰ１、
ＲＰ２が通常の抵抗状態に戻る前に最初の降圧を終了している。

一方、第１比較器ＯＰ１は、ノードＶＭＯＮＩと基準電圧ＶＤＣを比較した結果を、第
１トランジスタＰＴ１のゲート電極ＰＧ（制御線）出力することにより、内部電源電圧Ｖ
ＩＮＴの値を調整する。第１比較器ＯＰ１による内部電源電圧ＶＩＮＴの調整は抵抗制御
回路ＳＷＧ１の制御とは独立に行われる。

よって、第１比較器ＯＰ１は、時間ｔ１から時間ｔ２の間は第１及び第２抵抗部ＲＰ１
、ＲＰ２が低抵抗状態で内部電源電圧ＶＩＮＴの調整を行い、時間ｔ２以降は第１及び第
２抵抗部ＲＰ１、ＲＰ２が通常の抵抗状態で内部電源電圧ＶＩＮＴの調整を行う。すなわ
ち、第５の実施形態の半導体装置の降圧回路は、時間ｔ２以降は比較例と同様の動作を行
うことができる。ここで、抵抗制御回路ＳＷＧ１は動作開始信号ＡＣＴに基づき第１スイ
ッチ回路ＳＷ１と第２スイッチ回路ＳＷ２を制御しているといえる。

その後、時間ｔ３において、制御回路５から降圧回路の動作を停止する信号を送付する
。例えば、制御回路５は動作開始信号ＡＣＴを“Ｌ”レベルにする。その結果、第２トラ
ンジスタＮＴ１が非導通状態となり降圧回路が動作を停止する。よって、ノードＶＭＯＮ
Ｉの電圧は上昇する。また、抵抗制御回路ＳＷＧ１に“Ｌ”レベルが入力される。すなわ
ち、ＮＡＮＤ回路ＮＤ１の入力の一方に“Ｌ”レベルが入力されるため、ＮＡＮＤ回路Ｎ
Ｄ１の出力は“Ｌ”レベルとなる。その結果出力ＥＮから出力される出力信号は“Ｌ”レ
ベルとなる。すなわち、ノードＳＷＯＮは“Ｌ”レベルとなる。なお、比較器ＯＰ１の出
力は“Ｈ”レベルとなる。よって、第１トランジスタＴＰ１のゲート電極ＰＧには“Ｈ”
レベルが入力される。その結果、第１トランジスタＴＰ１はオフする。

なお、時間ｔ３以降にノードＡＣＴＤが“Ｈ”レベルとなり、容量素子Ｃ１に充電が行
われる。

まとめると、第５の本実施形態に係る半導体装置の降圧回路は、最初の降圧においては
ノードＶＭＯＮＩと基準電圧ＶＤＣの電圧差が大きく、ノードＶＭＯＮＩの放電速度を上
げることが好ましい。ここで、時間ｔ１直後においては第１及び第２抵抗部ＰＲ１、ＰＲ
２を低抵抗状態にすることにより、ノードＶＭＯＮＩの放電速度を上昇させる。

その後、一定時間が経過すると抵抗制御回路ＳＷＧ１は、第１及び第２スイッチ回路Ｓ
Ｗ１、ＳＷ２をオフし、第１及び第２抵抗部ＰＲ１、ＰＲ２を通常の抵抗状態に戻す。す
なわち、第５の実施形態の半導体装置の降圧回路は、抵抗Ｒ７及び容量素子Ｃ１の値を調
整することにより、最初の降圧時間後に第１及び第２スイッチ回路ＳＷ１、ＳＷ２をオフ
するように設定する。一方、比較例においては、降圧開始直後の時間において、第１及び
第２抵抗部ＰＲ１、ＰＲ２を低抵抗状態にできない。その結果、ノードＶＭＯＮＩの放電
速度は遅く、時間ｔ２よりも遅い時間ｔ２−０においてノードＶＭＯＮＩと基準電圧ＶＤ
Ｃが等しくなる。

故に、第５の本実施形態に係る半導体装置の降圧回路は、最初の降圧時間において、降
圧速度を向上させると共に、一定時間が経過した後に、第１及び第２抵抗部ＰＲ１、ＰＲ
２を通常の抵抗状態に戻すことができる。その結果、一定時間が経過した後は、内部電圧
ＶＣＣから第１トランジスタＰＴ１、第１抵抗部ＲＰ１、第２抵抗部ＲＰ２、第２トラン
ジスタＮＴ１を介して流れる充放電電流を小さくすることができる。

また、第１抵抗Ｒ１、第２抵抗Ｒ２の抵抗値の比率と第３抵抗Ｒ３、第４抵抗Ｒ４の抵
抗値の比率と同じ比率に設定することにより、第１抵抗部ＰＲ１と第２抵抗部ＰＲ２の抵
抗比率を、低抵抗状態と通常の抵抗状態で同じにすることができる。その結果、第１及び
第２抵抗部ＰＲ１、ＰＲ２が低抵抗状態と通常の抵抗状態で、内部電源電圧ＶＩＮＴ及び
ノードＶＭＯＮＩの目標値を同じにすることができ、回路構成を簡略化することができる
。

（第６の実施形態）
図１３に、第６の実施形態に係る半導体装置の降圧回路の回路図の一例を示す。第６の
実施形態においては、第５の実施形態と第１及び第２抵抗部の構成が異なる。なお、第１
〜５の実施形態と同様の構成は説明を省略する。

図１３に示すように、第１抵抗部及び第２抵抗部が、第２の実施形態と同じく、それぞ
れ第１抵抗部ＲＰ１−２及び第２抵抗部ＲＰ２−２になっている。その他の構成は、第５
の実施形態と同様である。

（効果）
第６の実施形態においても、第５の実施形態と同様の効果が得られる。

また、第１スイッチＳＷ１は第２抵抗Ｒ２と第５抵抗Ｒ５を介して第１抵抗に接続され
ているといえる。同様に、第２スイッチＳＷ２を第４抵抗Ｒ４と第６抵抗Ｒ６を介して第
３抵抗に接続されているといえる。よって、第１スイッチＳＷ１及び第２スイッチＳＷ２
が切り替わる際のノイズを第２抵抗Ｒ２、第４抵抗Ｒ４、第５抵抗Ｒ６及び第６抵抗Ｒ６
で緩和することができる。よって、第１抵抗Ｒ１又は第３抵抗Ｒ３に伝わるノイズを低減
することができる。その結果、時間ｔ２直後の降圧動作をより安定させることが出来る。

（抵抗調整部の変形例）
図１４に抵抗調整部の変形例の一例を、図３の半導体装置の降圧回路の回路図を用いて
示す。図１４に示すように、第１抵抗Ｒ１及び第２抵抗Ｒ２はｎ型トランジスタ、または
、ｐ型トランジスタを用いることも可能である。

例えば、第１抵抗Ｒ１がｎ型トランジスタである場合は、ノードＮ１側にｎ型トランジ
スタの一端を接続し、ノードＶＭＯＮＩ側にｎ型トランジスタのノードの他端を接続する
。また、ｎ型トランジスタのゲート電極（制御線）には内部電圧ＶＣＣを印加する。なお
、ｎ型トランジスタのウェルには接地電圧ＶＳＳを印加する。その結果、ｎ型トランジス
タを抵抗として機能させることができる。なお、第２抵抗Ｒ３がｎ型トランジスタである
場合は、ノード電極ＶＭＯＮＩ側にｎ型トランジスタの一端を接続し、ノードＮ２側にｎ
型トランジスタの他端を接続すればよい。

例えば、第１抵抗Ｒ１がｐ型トランジスタである場合は、ノードＮ１側にｐ型トランジ
スタの一端を接続し、ノードＶＭＯＮＩ側にｐ型トランジスタのノードの他端を接続する
。また、ｎ型トランジスタのゲート電極（制御線）には接地電圧ＶＳＳを印加する。なお
、ｐ型トランジスタのウェルには内部電圧ＶＣＣを印加する。その結果、ｐ型トランジス
タを抵抗として機能させることができる。なお、第２抵抗Ｒ３がｐ型トランジスタである
場合は、ノード電極ＶＭＯＮＩ側にｎ型トランジスタの一端を接続し、ノードＮ２側にｎ
型トランジスタの他端を接続すればよい。

また、第１抵抗Ｒ１がｎ型トランジスタであり、第２抵抗Ｒ２がｐ型トランジスタであ
ってもよい。また、第１抵抗Ｒ１がｐ型トランジスタであり、第２抵抗Ｒ２がｎ型トラン
ジスタであってもよい。また、第１抵抗Ｒ１、第２抵抗Ｒ２は配線を用いた配線抵抗で合
っても良い。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の
範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲
に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１００…ＮＡＮＤ型フラッシュメモリ、ＨＭ…ホストまたはメモリコントローラ、１…
メモリセルアレイ、２…ビット線制御回路、５…制御回路、６…電圧発生回路、ＭＣ…メ
モリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＮＳ…ＮＡＮＤストリング、ＯＰ１…第１
比較器、ＯＰ２…第２比較器、ＲＰ１、ＰＲ１−２…第１抵抗部、ＲＰ２、ＰＲ２−２…
第２抵抗部、ＤＦＦ１、ＳＷＧ１…抵抗制御回路、ＰＴ１、ＮＴ１…トランジスタ。

Claims (8)

1. 一端が内部電圧に接続された第１トランジスタと、
   前記第１トランジスタの他端と接地電圧の間に接続された第１抵抗部及び第２抵抗部と
   、
   出力が前記第１トランジスタの制御線に接続され、前記第１抵抗部と前記第２抵抗部の
   間のノード電圧と第１電圧を比較する第１比較器と、
   抵抗制御回路とを有し、
   前記第１抵抗部は第１抵抗と、前記第１抵抗と並列に接続され、かつ、第２抵抗と第１
   スイッチ回路が直列に接続された第１抵抗調整部とを有し、
   前記第２抵抗部は第３抵抗と、前記第３抵抗と並列に接続され、かつ、第４抵抗と第２
   スイッチ回路が直列に接続された第２抵抗調整部とを有し、
   前記抵抗制御回路は、動作開始信号に基づき前記第１スイッチ回路と前記第２スイッチ
   回路を制御することを特徴とする半導体装置。
   
2. 前記抵抗制御回路は、前記第１スイッチ回路及び前記第２スイッチ回路を前記動作開始
   信号の入力後、第１時間の後にオフにすることを特徴とする請求項１に記載の半導体装置
   。
   
3. 前記第１時刻は、前記動作開始信号の入力後、前記ノード電圧が前記第１電圧よりも低
   くなった時であることを特徴とする請求項２に記載の半導体装置。
   
4. 前記抵抗制御回路はＤタイプフリップフロップ回路であることを特徴とする請求項１乃
   至３のいずれかに記載の半導体装置。
   
5. 前記ノード電圧と前記第１電圧を比較する第２比較器をさらに有し、
   前記第２比較器の出力は前記抵抗制御回路に接続されていることを特徴とする請求項１
   乃至４のいずれかに記載の半導体装置。
   
6. 前記第１比較器の出力は前記抵抗制御回路に接続されていることを特徴とする請求項１
   乃至４のいずれかに記載の半導体装置。
   
7. 前記抵抗制御回路は遅延回路であることを特徴とする請求項１乃至３のいずれかに記載
   の半導体装置。
   
8. 前記第１抵抗調整部は第５抵抗を有し、
   前記第２抵抗調整部は第６抵抗を有し、
   前記第１スイッチ回路は前記第２抵抗と前記第５抵抗の間に接続され、
   前記第２スイッチ回路は前記第４抵抗と前記第６抵抗の間に接続されることを特徴とす
   る請求項１乃至７のいずれかに記載の半導体装置。

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