JP2002312042A - 降圧回路 - Google Patents
降圧回路Info
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Abstract
(57)【要約】
【課題】本発明は、半導体メモリなどで用いられるＰＭ
ＯＳ型降圧回路において、アクティブ状態の初期におけ
る降圧ＶＣＣのドロップを低減できるようにすることを
最も主要な特徴としている。 【解決手段】たとえば、３．３Ｖの外部ＶＣＣに対し、
定常状態の降圧ＶＣＣを２．５Ｖまで降圧する場合にお
いて、アクティブ状態の初期の降圧ＶＣＣが３．０Ｖと
なるように、抵抗Ｒ１１，Ｒａの分割比を０．７５：
１．５に設定する。そして、チップがアクティブ状態
（ＥＮＢ＝１）になると、所定の時間だけ、抵抗分割回
路１１の抵抗Ｒ１１と抵抗Ｒａとによる分割比を選択
し、降圧ＶＣＣを３．０Ｖで安定させるようにフィード
バックをかける構成となっている。
ＯＳ型降圧回路において、アクティブ状態の初期におけ
る降圧ＶＣＣのドロップを低減できるようにすることを
最も主要な特徴としている。 【解決手段】たとえば、３．３Ｖの外部ＶＣＣに対し、
定常状態の降圧ＶＣＣを２．５Ｖまで降圧する場合にお
いて、アクティブ状態の初期の降圧ＶＣＣが３．０Ｖと
なるように、抵抗Ｒ１１，Ｒａの分割比を０．７５：
１．５に設定する。そして、チップがアクティブ状態
（ＥＮＢ＝１）になると、所定の時間だけ、抵抗分割回
路１１の抵抗Ｒ１１と抵抗Ｒａとによる分割比を選択
し、降圧ＶＣＣを３．０Ｖで安定させるようにフィード
バックをかける構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、降圧回路に関す
るもので、特に、外部ＶＣＣから内部回路が使用する降
圧ＶＣＣを生成するためのＰＭＯＳ型降圧回路に関す
る。
るもので、特に、外部ＶＣＣから内部回路が使用する降
圧ＶＣＣを生成するためのＰＭＯＳ型降圧回路に関す
る。
【０００２】
【従来の技術】近年、半導体メモリにおいては、セルの
微細化およびゲート酸化膜の薄膜化によって高電圧の印
加に対する信頼性が厳しくなってきたことや、低消費電
力化のために、降圧回路が用いられている。
微細化およびゲート酸化膜の薄膜化によって高電圧の印
加に対する信頼性が厳しくなってきたことや、低消費電
力化のために、降圧回路が用いられている。
【０００３】図５は、半導体メモリなどで一般的に用い
られている、従来のＰＭＯＳ型降圧回路の構成例を示す
ものである。
られている、従来のＰＭＯＳ型降圧回路の構成例を示す
ものである。
【０００４】このＰＭＯＳ型降圧回路の場合、降圧ＶＣ
Ｃのノードに、負荷としての多数の内部回路（等価的に
は電流源と見なすことができる）が接続されている。ま
た、この降圧ＶＣＣのノードと接地電位との間には、負
荷電流が変化した際に、降圧ＶＣＣの変動を安定化させ
るための安定化容量（たとえば、数１０ｎＦ）Ｃａが設
けられている。
Ｃのノードに、負荷としての多数の内部回路（等価的に
は電流源と見なすことができる）が接続されている。ま
た、この降圧ＶＣＣのノードと接地電位との間には、負
荷電流が変化した際に、降圧ＶＣＣの変動を安定化させ
るための安定化容量（たとえば、数１０ｎＦ）Ｃａが設
けられている。
【０００５】一方、外部ＶＣＣには、ＰＭＯＳトランジ
スタＭａのドレインが接続されている。このＰＭＯＳト
ランジスタＭａは、外部ＶＣＣから降圧ＶＣＣに電流を
供給するためのもので、ゲートにオペアンプＧ１の出力
端（ノードＰＧ）が接続されるとともに、ソースに上記
降圧ＶＣＣおよび抵抗分割用の抵抗Ｒ１，Ｒ２の一端が
接続されている。この抵抗Ｒ１，Ｒ２の接続点は、上記
オペアンプＧ１の非反転入力端（＋）に接続されてい
る。つまり、オペアンプＧ１の非反転入力端には、上記
抵抗Ｒ１，Ｒ２の分割比（Ｒ１：Ｒ２）に応じたノード
電圧ＶＭＯＮが供給されるようになっている。
スタＭａのドレインが接続されている。このＰＭＯＳト
ランジスタＭａは、外部ＶＣＣから降圧ＶＣＣに電流を
供給するためのもので、ゲートにオペアンプＧ１の出力
端（ノードＰＧ）が接続されるとともに、ソースに上記
降圧ＶＣＣおよび抵抗分割用の抵抗Ｒ１，Ｒ２の一端が
接続されている。この抵抗Ｒ１，Ｒ２の接続点は、上記
オペアンプＧ１の非反転入力端（＋）に接続されてい
る。つまり、オペアンプＧ１の非反転入力端には、上記
抵抗Ｒ１，Ｒ２の分割比（Ｒ１：Ｒ２）に応じたノード
電圧ＶＭＯＮが供給されるようになっている。
【０００６】また、上記オペアンプＧ１の反転入力端
（−）には、基準電圧ＶＲＥＦが供給されるようになっ
ている。すなわち、このオペアンプＧ１は、フィードバ
ック制御ループにより、上記基準電圧ＶＲＥＦと上記ノ
ード電圧ＶＭＯＮとの電位差を増幅し、その出力によっ
て、上記ＰＭＯＳトランジスタＭａのゲートをコントロ
ールするように構成されている。
（−）には、基準電圧ＶＲＥＦが供給されるようになっ
ている。すなわち、このオペアンプＧ１は、フィードバ
ック制御ループにより、上記基準電圧ＶＲＥＦと上記ノ
ード電圧ＶＭＯＮとの電位差を増幅し、その出力によっ
て、上記ＰＭＯＳトランジスタＭａのゲートをコントロ
ールするように構成されている。
【０００７】なお、トランジスタＭ１，Ｍ２は、非アク
ティブ状態（ＥＮＢ＝０）時のオペアンプＧ１の貫通電
流をカットするためのものである。また、コンデンサＣ
１〜Ｃ３は、フィードバック制御ループの発振を抑える
ための位相補償用の容量である。
ティブ状態（ＥＮＢ＝０）時のオペアンプＧ１の貫通電
流をカットするためのものである。また、コンデンサＣ
１〜Ｃ３は、フィードバック制御ループの発振を抑える
ための位相補償用の容量である。
【０００８】上記した構成のＰＭＯＳ型降圧回路におい
て、たとえば、３．３Ｖの外部ＶＣＣを、定常状態では
２．５Ｖまで降圧する場合、抵抗Ｒ１，Ｒ２の分割比を
１．５：１に設定する。すると、ノード電圧ＶＭＯＮは
１Ｖとなる（トランジスタＭ２のオン抵抗は無視できる
ものとする）。その際、オペアンプＧ１の基準電圧ＶＲ
ＥＦを１Ｖに設定しておけば、フィードバック制御ルー
プにより、上記ノード電圧ＶＭＯＮは基準電圧ＶＲＥＦ
にほぼ等しい１Ｖで安定し、上記降圧ＶＣＣは２．５Ｖ
で安定する。
て、たとえば、３．３Ｖの外部ＶＣＣを、定常状態では
２．５Ｖまで降圧する場合、抵抗Ｒ１，Ｒ２の分割比を
１．５：１に設定する。すると、ノード電圧ＶＭＯＮは
１Ｖとなる（トランジスタＭ２のオン抵抗は無視できる
ものとする）。その際、オペアンプＧ１の基準電圧ＶＲ
ＥＦを１Ｖに設定しておけば、フィードバック制御ルー
プにより、上記ノード電圧ＶＭＯＮは基準電圧ＶＲＥＦ
にほぼ等しい１Ｖで安定し、上記降圧ＶＣＣは２．５Ｖ
で安定する。
【０００９】ここで、図５に示したＰＭＯＳ型降圧回路
は、通常、アクティブ状態時に用いられる。この降圧回
路を非アクティブ状態時（以下、スタンドバイ状態時）
にも用いると、オペアンプＧ１の貫通電流によって、本
来は微少であるはずのスタンドバイ電流（負荷電流）が
極端に大きくなってしまう。
は、通常、アクティブ状態時に用いられる。この降圧回
路を非アクティブ状態時（以下、スタンドバイ状態時）
にも用いると、オペアンプＧ１の貫通電流によって、本
来は微少であるはずのスタンドバイ電流（負荷電流）が
極端に大きくなってしまう。
【００１０】そこで、従来は、スタンドバイ状態時用の
降圧回路を別に用意し、アクティブ状態時とスタンドバ
イ状態時とで２つの降圧回路を使い分けるようにしてい
る。なお、スタンドバイ状態時用の降圧回路は、アクテ
ィブ状態時用の降圧回路の場合と回路の構成は基本的に
同じである。ただし、オペアンプＧ１やＰＭＯＳトラン
ジスタＭａのサイズを大幅に縮小して、オペアンプＧ１
の貫通電流が非常に小さくなるように構成されている。
降圧回路を別に用意し、アクティブ状態時とスタンドバ
イ状態時とで２つの降圧回路を使い分けるようにしてい
る。なお、スタンドバイ状態時用の降圧回路は、アクテ
ィブ状態時用の降圧回路の場合と回路の構成は基本的に
同じである。ただし、オペアンプＧ１やＰＭＯＳトラン
ジスタＭａのサイズを大幅に縮小して、オペアンプＧ１
の貫通電流が非常に小さくなるように構成されている。
【００１１】
【発明が解決しようとする課題】しかしながら、上記し
た従来においては、スタンドバイ状態からアクティブ状
態に移行する際の、スタンドバイ状態時用の降圧回路か
らアクティブ状態時用の降圧回路への切り替えの直後
（初期）に、降圧ＶＣＣが大きくドロップしてしまうと
いう問題があった。これは、ＰＭＯＳトランジスタＭａ
のゲート容量の影響により、信号ＥＮＢがハイレベル
（＝１）になっても、オペアンプＧ１のノードＰＧの電
圧がＰＭＯＳトランジスタＭａを十分にオンさせるレベ
ルにまで下がるのには多少の時間を要するためである。
た従来においては、スタンドバイ状態からアクティブ状
態に移行する際の、スタンドバイ状態時用の降圧回路か
らアクティブ状態時用の降圧回路への切り替えの直後
（初期）に、降圧ＶＣＣが大きくドロップしてしまうと
いう問題があった。これは、ＰＭＯＳトランジスタＭａ
のゲート容量の影響により、信号ＥＮＢがハイレベル
（＝１）になっても、オペアンプＧ１のノードＰＧの電
圧がＰＭＯＳトランジスタＭａを十分にオンさせるレベ
ルにまで下がるのには多少の時間を要するためである。
【００１２】降圧ＶＣＣのドロップを小さくする方法と
して、オペアンプＧ１の駆動能力を大きくしたり、また
は、ＰＭＯＳトランジスタＭａのサイズを縮小してゲー
ト容量を小さくしたりすることが考えられる。ところ
が、オペアンプＧ１の駆動能力を大きくし過ぎると発振
する恐れがあるため、むやみに大きくできない。また、
ＰＭＯＳトランジスタＭａのサイズを縮小すると、降圧
回路の出力（負荷電流）も小さくなってしまう。
して、オペアンプＧ１の駆動能力を大きくしたり、また
は、ＰＭＯＳトランジスタＭａのサイズを縮小してゲー
ト容量を小さくしたりすることが考えられる。ところ
が、オペアンプＧ１の駆動能力を大きくし過ぎると発振
する恐れがあるため、むやみに大きくできない。また、
ＰＭＯＳトランジスタＭａのサイズを縮小すると、降圧
回路の出力（負荷電流）も小さくなってしまう。
【００１３】すなわち、十分な負荷電流を確保しつつ、
フィードバック制御ループが発振などしないように設計
すると、オペアンプＧ１やＰＭＯＳトランジスタＭａの
最適なサイズというのは自ずと決まってしまう。
フィードバック制御ループが発振などしないように設計
すると、オペアンプＧ１やＰＭＯＳトランジスタＭａの
最適なサイズというのは自ずと決まってしまう。
【００１４】また、安定化容量Ｃａを大きくすることに
よっても降圧ＶＣＣのドロップを小さくすることが可能
ではあるものの、この場合、チップサイズとのトレード
オフとなる。
よっても降圧ＶＣＣのドロップを小さくすることが可能
ではあるものの、この場合、チップサイズとのトレード
オフとなる。
【００１５】そこで、この発明は、第１の電源から第２
の電源とは異なる第３の電源をモードごとに生成でき、
十分な負荷電流を容易に供給することが可能な降圧回路
を提供することを目的としている。
の電源とは異なる第３の電源をモードごとに生成でき、
十分な負荷電流を容易に供給することが可能な降圧回路
を提供することを目的としている。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の降圧回路は、第１の電源から、それよ
りも低い第２の電源を生成するためのものであって、前
記第２の電源につながる第１の抵抗に直列に接続される
第２の抵抗の抵抗値を選択的に切り替えて、前記第１，
第２の抵抗の分割比をモードに応じて制御する抵抗分割
回路と、この抵抗分割回路の中間ノードの発生電圧と所
定の基準電圧とを比較・増幅するオペアンプと、このオ
ペアンプの出力端がゲートに接続されるとともに、ドレ
インには前記第１の電源が、また、ソースには前記第２
の電源がそれぞれ接続されて、前記第１の電源から前記
第２の電源に電流を供給するためのＰ型ＭＯＳトランジ
スタとを具備し、前記モードごとに、前記第１の電源か
ら前記第２の電源とは異なる第３の電源を生成できるよ
うにしたことを特徴とする。
めに、この発明の降圧回路は、第１の電源から、それよ
りも低い第２の電源を生成するためのものであって、前
記第２の電源につながる第１の抵抗に直列に接続される
第２の抵抗の抵抗値を選択的に切り替えて、前記第１，
第２の抵抗の分割比をモードに応じて制御する抵抗分割
回路と、この抵抗分割回路の中間ノードの発生電圧と所
定の基準電圧とを比較・増幅するオペアンプと、このオ
ペアンプの出力端がゲートに接続されるとともに、ドレ
インには前記第１の電源が、また、ソースには前記第２
の電源がそれぞれ接続されて、前記第１の電源から前記
第２の電源に電流を供給するためのＰ型ＭＯＳトランジ
スタとを具備し、前記モードごとに、前記第１の電源か
ら前記第２の電源とは異なる第３の電源を生成できるよ
うにしたことを特徴とする。
【００１７】また、この発明の降圧回路は、第１の電源
から、内部回路に供給するための前記第１の電源よりも
低い第２の電源を生成するものであって、選択的に第１
の抵抗に直列に接続され、前記第１の抵抗との分割比が
モードに応じて制御される、抵抗値の異なる少なくとも
第２，第３の抵抗が並列に接続された抵抗分割回路と、
この抵抗分割回路の中間ノードの発生電圧と所定の基準
電圧とを比較・増幅するオペアンプと、このオペアンプ
の出力端がゲートに接続されるとともに、ドレインには
前記第１の電源が、また、ソースには前記第２の電源お
よび前記第１の抵抗がそれぞれ接続されて、前記第１の
電源から前記第２の電源に電流を供給するためのＰ型Ｍ
ＯＳトランジスタとを具備し、前記モードの少なくとも
１つは、前記内部回路のスタンドバイ状態からアクティ
ブ状態への切り替えであり、この第１のモード時におい
ては、所定の時間が経過するまでの間、前記第１の電源
よりも低くて、前記第２の電源よりも高い第３の電源を
生成することを特徴とする。
から、内部回路に供給するための前記第１の電源よりも
低い第２の電源を生成するものであって、選択的に第１
の抵抗に直列に接続され、前記第１の抵抗との分割比が
モードに応じて制御される、抵抗値の異なる少なくとも
第２，第３の抵抗が並列に接続された抵抗分割回路と、
この抵抗分割回路の中間ノードの発生電圧と所定の基準
電圧とを比較・増幅するオペアンプと、このオペアンプ
の出力端がゲートに接続されるとともに、ドレインには
前記第１の電源が、また、ソースには前記第２の電源お
よび前記第１の抵抗がそれぞれ接続されて、前記第１の
電源から前記第２の電源に電流を供給するためのＰ型Ｍ
ＯＳトランジスタとを具備し、前記モードの少なくとも
１つは、前記内部回路のスタンドバイ状態からアクティ
ブ状態への切り替えであり、この第１のモード時におい
ては、所定の時間が経過するまでの間、前記第１の電源
よりも低くて、前記第２の電源よりも高い第３の電源を
生成することを特徴とする。
【００１８】この発明の降圧回路によれば、第１，第２
の抵抗の分割比をモードに応じて制御できるようにな
る。これにより、オペアンプの駆動能力や安定化容量の
サイズを大きくしたり、Ｐ型ＭＯＳトランジスタのサイ
ズを小さくしたりせずに、アクティブ状態時用の降圧回
路への切り替えの初期における降圧ＶＣＣのドロップや
各モード間の降圧ＶＣＣのばらつきを低減することが可
能となるものである。
の抵抗の分割比をモードに応じて制御できるようにな
る。これにより、オペアンプの駆動能力や安定化容量の
サイズを大きくしたり、Ｐ型ＭＯＳトランジスタのサイ
ズを小さくしたりせずに、アクティブ状態時用の降圧回
路への切り替えの初期における降圧ＶＣＣのドロップや
各モード間の降圧ＶＣＣのばらつきを低減することが可
能となるものである。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２０】（第１の実施形態）図１は、本発明の第１
の実施形態にかかるＰＭＯＳ型降圧回路の構成例を示す
ものである。なお、このＰＭＯＳ型降圧回路は、チップ
（内部回路）がアクティブ状態の時に用いられるもので
ある。
の実施形態にかかるＰＭＯＳ型降圧回路の構成例を示す
ものである。なお、このＰＭＯＳ型降圧回路は、チップ
（内部回路）がアクティブ状態の時に用いられるもので
ある。
【００２１】図１において、外部ＶＣＣ（第１の電源）
には、ＰＭＯＳトランジスタＭａのドレインが接続され
ている。このＰＭＯＳトランジスタＭａは、外部ＶＣＣ
から降圧ＶＣＣ（第２，第３の電源）に電流を供給する
ためのもので、ゲートにオペアンプＧ１の出力端（ノー
ドＰＧ）およびＰＭＯＳトランジスタＭ１が接続される
とともに、ソースに上記降圧ＶＣＣおよび抵抗分割回路
１１の一端が接続されている。
には、ＰＭＯＳトランジスタＭａのドレインが接続され
ている。このＰＭＯＳトランジスタＭａは、外部ＶＣＣ
から降圧ＶＣＣ（第２，第３の電源）に電流を供給する
ためのもので、ゲートにオペアンプＧ１の出力端（ノー
ドＰＧ）およびＰＭＯＳトランジスタＭ１が接続される
とともに、ソースに上記降圧ＶＣＣおよび抵抗分割回路
１１の一端が接続されている。
【００２２】抵抗分割回路１１は、抵抗（第１の抵抗）
Ｒａと、並列に接続された抵抗値の異なる少なくとも２
つの抵抗（第２，第３の抵抗）Ｒ１１，Ｒ１２とが、そ
れぞれ直列に接続されてなる構成とされている。そし
て、上記抵抗Ｒ１１には、信号ＳＷＨによって制御され
るＮＭＯＳトランジスタ（第１のスイッチ）Ｍ１１が、
また、上記抵抗Ｒ１２には、信号ＳＷＬによって制御さ
れるＮＭＯＳトランジスタ（第２のスイッチ）Ｍ１２
が、それぞれ直列に接続されている。この抵抗分割回路
１１の他端は、ＮＭＯＳトランジスタＭ２を介して、接
地電位（ＧＮＤ）に接続されている。
Ｒａと、並列に接続された抵抗値の異なる少なくとも２
つの抵抗（第２，第３の抵抗）Ｒ１１，Ｒ１２とが、そ
れぞれ直列に接続されてなる構成とされている。そし
て、上記抵抗Ｒ１１には、信号ＳＷＨによって制御され
るＮＭＯＳトランジスタ（第１のスイッチ）Ｍ１１が、
また、上記抵抗Ｒ１２には、信号ＳＷＬによって制御さ
れるＮＭＯＳトランジスタ（第２のスイッチ）Ｍ１２
が、それぞれ直列に接続されている。この抵抗分割回路
１１の他端は、ＮＭＯＳトランジスタＭ２を介して、接
地電位（ＧＮＤ）に接続されている。
【００２３】また、上記抵抗分割回路１１の中間ノード
（抵抗Ｒａと抵抗Ｒ１１，Ｒ１２との接続点）は、上記
オペアンプＧ１の非反転入力端（＋）に接続されてい
る。つまり、オペアンプＧ１の非反転入力端には、上記
抵抗Ｒａと抵抗Ｒ１１，Ｒ１２との分割比（Ｒ１１：Ｒ
ａまたはＲ１２：Ｒａ）に応じたノード電圧ＶＭＯＮが
供給されるようになっている。
（抵抗Ｒａと抵抗Ｒ１１，Ｒ１２との接続点）は、上記
オペアンプＧ１の非反転入力端（＋）に接続されてい
る。つまり、オペアンプＧ１の非反転入力端には、上記
抵抗Ｒａと抵抗Ｒ１１，Ｒ１２との分割比（Ｒ１１：Ｒ
ａまたはＲ１２：Ｒａ）に応じたノード電圧ＶＭＯＮが
供給されるようになっている。
【００２４】一方、上記オペアンプＧ１の反転入力端
（−）には、基準電圧ＶＲＥＦが供給されるようになっ
ている。すなわち、このオペアンプＧ１は、フィードバ
ック制御ループにより、上記基準電圧ＶＲＥＦと上記ノ
ード電圧ＶＭＯＮとの電位差を増幅し、その出力によっ
て、上記ＰＭＯＳトランジスタＭａのゲートをコントロ
ールするように構成されている。
（−）には、基準電圧ＶＲＥＦが供給されるようになっ
ている。すなわち、このオペアンプＧ１は、フィードバ
ック制御ループにより、上記基準電圧ＶＲＥＦと上記ノ
ード電圧ＶＭＯＮとの電位差を増幅し、その出力によっ
て、上記ＰＭＯＳトランジスタＭａのゲートをコントロ
ールするように構成されている。
【００２５】なお、上記降圧ＶＣＣのノードには、負荷
としての多数の内部回路（等価的には電流源と見なすこ
とができる）が接続されている。
としての多数の内部回路（等価的には電流源と見なすこ
とができる）が接続されている。
【００２６】また、図中に示すＣａは、降圧ＶＣＣのノ
ードと接地電位との間に設けられた、負荷電流が変化し
た際に、降圧ＶＣＣの変動を安定化させるための安定化
容量（たとえば、数１０ｎＦ）である。
ードと接地電位との間に設けられた、負荷電流が変化し
た際に、降圧ＶＣＣの変動を安定化させるための安定化
容量（たとえば、数１０ｎＦ）である。
【００２７】同様に、Ｃ１〜Ｃ３は、フィードバック制
御ループの発振を抑えるための位相補償用の容量であ
る。
御ループの発振を抑えるための位相補償用の容量であ
る。
【００２８】さらに、上記トランジスタＭ１，Ｍ２は、
それぞれ、スタンドバイ状態（非アクティブ状態（ＥＮ
Ｂ＝０））時のオペアンプＧ１の貫通電流をカットする
ためのものである。
それぞれ、スタンドバイ状態（非アクティブ状態（ＥＮ
Ｂ＝０））時のオペアンプＧ１の貫通電流をカットする
ためのものである。
【００２９】上記したＰＭＯＳ型降圧回路の場合、要求
される負荷電流を十分に確保しつつ、フィードバック制
御ループが発振などしないように設計されている。つま
り、オペアンプＧ１やＰＭＯＳトランジスタＭａおよび
安定化容量Ｃａなどのサイズが、あらかじめ最適化され
ている。
される負荷電流を十分に確保しつつ、フィードバック制
御ループが発振などしないように設計されている。つま
り、オペアンプＧ１やＰＭＯＳトランジスタＭａおよび
安定化容量Ｃａなどのサイズが、あらかじめ最適化され
ている。
【００３０】図２は、上記した抵抗分割回路１１の分割
比を選択するための、信号ＳＷＨ，ＳＷＬの生成に用い
られる信号生成回路の構成例を示すものである。
比を選択するための、信号ＳＷＨ，ＳＷＬの生成に用い
られる信号生成回路の構成例を示すものである。
【００３１】この信号生成回路２１は、降圧回路を活性
化状態とするための上記信号ＥＮＢと、この信号ＥＮＢ
を所定のディレイ時間分だけ遅延させた遅延信号とをも
とに、上記信号ＳＷＨ，ＳＷＬを生成するもので、たと
えば、ディレイ（ｄｅｌａｙ）回路２１ａ、インバータ
回路２１ｂ，２１ｃ、および、アンド回路２１ｄを有し
て構成されている。
化状態とするための上記信号ＥＮＢと、この信号ＥＮＢ
を所定のディレイ時間分だけ遅延させた遅延信号とをも
とに、上記信号ＳＷＨ，ＳＷＬを生成するもので、たと
えば、ディレイ（ｄｅｌａｙ）回路２１ａ、インバータ
回路２１ｂ，２１ｃ、および、アンド回路２１ｄを有し
て構成されている。
【００３２】本実施形態の場合、信号ＥＮＢがハイレベ
ルになると、上記ディレイ時間の間だけ、信号ＳＷＨが
ハイレベル（信号ＳＷＬはロウレベル）となり、上記デ
ィレイ時間を経過した後には、信号ＳＷＬがハイレベル
（信号ＳＷＨはロウレベル）となるように設定されてい
る。
ルになると、上記ディレイ時間の間だけ、信号ＳＷＨが
ハイレベル（信号ＳＷＬはロウレベル）となり、上記デ
ィレイ時間を経過した後には、信号ＳＷＬがハイレベル
（信号ＳＷＨはロウレベル）となるように設定されてい
る。
【００３３】次に、図３を参照して、上記した構成のＰ
ＭＯＳ型降圧回路の動作について説明する。
ＭＯＳ型降圧回路の動作について説明する。
【００３４】すなわち、このＰＭＯＳ型降圧回路におい
ては、たとえば、３．３Ｖの外部ＶＣＣに対し、定常状
態の降圧ＶＣＣを２．５Ｖまで降圧する場合、前述した
ように、オペアンプＧ１の基準電圧ＶＲＥＦを１Ｖ、抵
抗Ｒ１２，Ｒａの分割比を１：１．５に設定する。
ては、たとえば、３．３Ｖの外部ＶＣＣに対し、定常状
態の降圧ＶＣＣを２．５Ｖまで降圧する場合、前述した
ように、オペアンプＧ１の基準電圧ＶＲＥＦを１Ｖ、抵
抗Ｒ１２，Ｒａの分割比を１：１．５に設定する。
【００３５】一方、抵抗Ｒ１１，Ｒａの分割比を０．７
５：１．５とすると、降圧ＶＣＣは３．０Ｖの設定とな
る。つまり、降圧ＶＣＣを３．０Ｖに降圧する場合、抵
抗Ｒ１１，Ｒａの分割比が０．７５：１．５となるよう
に設定される。
５：１．５とすると、降圧ＶＣＣは３．０Ｖの設定とな
る。つまり、降圧ＶＣＣを３．０Ｖに降圧する場合、抵
抗Ｒ１１，Ｒａの分割比が０．７５：１．５となるよう
に設定される。
【００３６】このような設定において、たとえば同図
（ａ），（ｂ）に示すように、チップがアクティブ状態
（ＥＮＢ＝１）になると（第１のモード時）、上記信号
生成回路２１から、上記ディレイ回路２１ａのディレイ
時間（ｔｄ−ｔ１）の間だけ、ハイレベルの信号ＳＷＨ
が出力される。これにより、上記抵抗分割回路１１のＮ
ＭＯＳトランジスタＭ１１が制御されて、抵抗Ｒ１１と
抵抗Ｒａとによる分割比（０．７５：１．５）が選択さ
れる。
（ａ），（ｂ）に示すように、チップがアクティブ状態
（ＥＮＢ＝１）になると（第１のモード時）、上記信号
生成回路２１から、上記ディレイ回路２１ａのディレイ
時間（ｔｄ−ｔ１）の間だけ、ハイレベルの信号ＳＷＨ
が出力される。これにより、上記抵抗分割回路１１のＮ
ＭＯＳトランジスタＭ１１が制御されて、抵抗Ｒ１１と
抵抗Ｒａとによる分割比（０．７５：１．５）が選択さ
れる。
【００３７】この場合、上記抵抗Ｒ１１と抵抗Ｒａとの
分割比に応じたノード電圧ＶＭＯＮが、オペアンプＧ１
の非反転入力端に供給される。その結果、たとえば同図
（ｄ）に実線で示すように、フィードバック制御ループ
によって、降圧ＶＣＣを３．０Ｖ（＝Ｖ３）で安定させ
ようとフィードバックがかけられる。
分割比に応じたノード電圧ＶＭＯＮが、オペアンプＧ１
の非反転入力端に供給される。その結果、たとえば同図
（ｄ）に実線で示すように、フィードバック制御ループ
によって、降圧ＶＣＣを３．０Ｖ（＝Ｖ３）で安定させ
ようとフィードバックがかけられる。
【００３８】これにより、信号ＥＮＢがハイレベル（＝
１）になった時の、オペアンプＧ１のノードＰＧの電圧
を十分に下げることが可能となる。よって、スタンドバ
イ状態からアクティブ状態に移行した際の、アクティブ
状態時用の降圧回路への切り替えの直後（初期）におけ
る降圧ＶＣＣのドロップを改善できるようになる。
１）になった時の、オペアンプＧ１のノードＰＧの電圧
を十分に下げることが可能となる。よって、スタンドバ
イ状態からアクティブ状態に移行した際の、アクティブ
状態時用の降圧回路への切り替えの直後（初期）におけ
る降圧ＶＣＣのドロップを改善できるようになる。
【００３９】すなわち、降圧ＶＣＣを定常状態の２．５
Ｖに設定した場合に、ｔ１→ｔ３の時間にＶ３→Ｖ１ま
でドロップする降圧ＶＣＣ（同図（ｄ）に破線で示す）
を、、降圧ＶＣＣを３．０Ｖに設定することによって、
それよりも高い、たとえばＶ２に収めることが可能とな
る。
Ｖに設定した場合に、ｔ１→ｔ３の時間にＶ３→Ｖ１ま
でドロップする降圧ＶＣＣ（同図（ｄ）に破線で示す）
を、、降圧ＶＣＣを３．０Ｖに設定することによって、
それよりも高い、たとえばＶ２に収めることが可能とな
る。
【００４０】こうして、降圧ＶＣＣのドロップ（Ｖ２）
が収まってしばらくした後の、上記ディレイ時間を経過
した後（ｔｄ〜）の定常状態（第２のモード時）におい
ては、たとえば同図（ｃ）に示すように、上記信号生成
回路２１からハイレベルの信号ＳＷＬが出力される（信
号ＳＷＨはロウレベルとなる）。これにより、上記抵抗
分割回路１１のＮＭＯＳトランジスタＭ１２が制御され
て、抵抗Ｒ１２と抵抗Ｒａとによる分割比（１：１．
５）が選択される。
が収まってしばらくした後の、上記ディレイ時間を経過
した後（ｔｄ〜）の定常状態（第２のモード時）におい
ては、たとえば同図（ｃ）に示すように、上記信号生成
回路２１からハイレベルの信号ＳＷＬが出力される（信
号ＳＷＨはロウレベルとなる）。これにより、上記抵抗
分割回路１１のＮＭＯＳトランジスタＭ１２が制御され
て、抵抗Ｒ１２と抵抗Ｒａとによる分割比（１：１．
５）が選択される。
【００４１】この場合、上記抵抗Ｒ１２と抵抗Ｒａとの
分割比に応じたノード電圧ＶＭＯＮが、オペアンプＧ１
の非反転入力端に供給される。その結果、前述したよう
に、フィードバック制御ループによって、最終的には、
降圧ＶＣＣを２．５Ｖ（＝Ｖ３）で安定させようとフィ
ードバックがかけられる。
分割比に応じたノード電圧ＶＭＯＮが、オペアンプＧ１
の非反転入力端に供給される。その結果、前述したよう
に、フィードバック制御ループによって、最終的には、
降圧ＶＣＣを２．５Ｖ（＝Ｖ３）で安定させようとフィ
ードバックがかけられる。
【００４２】これにより、降圧ＶＣＣのドロップを小さ
く抑えた後においては、従来回路の場合と同様に、降圧
ＶＣＣを２．５Ｖで安定させることが容易に可能とな
る。しかも、図３からも明らかなように、従来回路に比
べ、降圧ＶＣＣを高速に安定させることができる。
く抑えた後においては、従来回路の場合と同様に、降圧
ＶＣＣを２．５Ｖで安定させることが容易に可能とな
る。しかも、図３からも明らかなように、従来回路に比
べ、降圧ＶＣＣを高速に安定させることができる。
【００４３】上記したように、アクティブ状態の初期に
おいては、３．３Ｖの外部ＶＣＣよりも低くて、２．５
Ｖの降圧ＶＣＣよりも高い３．０Ｖの降圧ＶＣＣを生成
できるようにしている。
おいては、３．３Ｖの外部ＶＣＣよりも低くて、２．５
Ｖの降圧ＶＣＣよりも高い３．０Ｖの降圧ＶＣＣを生成
できるようにしている。
【００４４】すなわち、抵抗Ｒ１１，Ｒａと抵抗Ｒ１
２，Ｒａの分割比をアクティブ状態の初期とそれ以降の
定常状態とに応じて制御できるようにしている。これに
より、スタンドバイ状態からアクティブ状態への切り替
えの際に、所定の時間が経過するまでの間、降圧ＶＣＣ
を所定値よりも高く設定できるようになる。したがっ
て、要求される負荷電流を十分に満足するように設計の
最適化がされたＰＭＯＳ型降圧回路において、オペアン
プの駆動能力や安定化容量のサイズを大きくしたり、Ｐ
型ＭＯＳトランジスタのサイズを小さくしたりせずと
も、アクティブ状態時用の降圧回路への切り替えの初期
における降圧ＶＣＣのドロップを低減することが可能と
なるものである。
２，Ｒａの分割比をアクティブ状態の初期とそれ以降の
定常状態とに応じて制御できるようにしている。これに
より、スタンドバイ状態からアクティブ状態への切り替
えの際に、所定の時間が経過するまでの間、降圧ＶＣＣ
を所定値よりも高く設定できるようになる。したがっ
て、要求される負荷電流を十分に満足するように設計の
最適化がされたＰＭＯＳ型降圧回路において、オペアン
プの駆動能力や安定化容量のサイズを大きくしたり、Ｐ
型ＭＯＳトランジスタのサイズを小さくしたりせずと
も、アクティブ状態時用の降圧回路への切り替えの初期
における降圧ＶＣＣのドロップを低減することが可能と
なるものである。
【００４５】なお、上記した第１の実施形態において
は、アクティブ状態の初期とそれ以降の定常状態とに応
じて、異なる降圧ＶＣＣを設定できるようにした場合を
例に説明したが、これに限らず、たとえば消費電流に応
じて降圧ＶＣＣを変更できるようにすることも可能であ
る。
は、アクティブ状態の初期とそれ以降の定常状態とに応
じて、異なる降圧ＶＣＣを設定できるようにした場合を
例に説明したが、これに限らず、たとえば消費電流に応
じて降圧ＶＣＣを変更できるようにすることも可能であ
る。
【００４６】（第２の実施形態）図４は、本発明の第２
の実施形態にかかるＰＭＯＳ型降圧回路の構成例を示す
ものである。なお、ここでは、リード、プログラム、イ
レーズなどのモードごとに消費電流が異なる場合におい
て、各モードの消費電流に応じて細かく降圧ＶＣＣを設
定できるようにした場合について説明する。また、図１
に示したＰＭＯＳ型降圧回路と同一部分には同一符号を
付して、その詳細な説明は割愛する。
の実施形態にかかるＰＭＯＳ型降圧回路の構成例を示す
ものである。なお、ここでは、リード、プログラム、イ
レーズなどのモードごとに消費電流が異なる場合におい
て、各モードの消費電流に応じて細かく降圧ＶＣＣを設
定できるようにした場合について説明する。また、図１
に示したＰＭＯＳ型降圧回路と同一部分には同一符号を
付して、その詳細な説明は割愛する。
【００４７】この場合、たとえば図４に示すように、抵
抗分割回路１１ａは、抵抗（第１の抵抗）Ｒａと、並列
に接続された抵抗値の異なる複数の抵抗（第２の抵抗）
Ｒ１１，Ｒ１２，〜，Ｒｎとが、それぞれ直列に接続さ
れてなる構成とされている。そして、上記抵抗Ｒ１１に
は、信号ＳＷ１１によって制御されるＮＭＯＳトランジ
スタ（スイッチ）Ｍ１１が、また、上記抵抗Ｒ１２に
は、信号ＳＷ１２によって制御されるＮＭＯＳトランジ
スタ（スイッチ）Ｍ１２が、…、上記抵抗Ｒｎには、信
号ＳＷｎによって制御されるＮＭＯＳトランジスタ（ス
イッチ）Ｍｎが、それぞれ直列に接続されている。
抗分割回路１１ａは、抵抗（第１の抵抗）Ｒａと、並列
に接続された抵抗値の異なる複数の抵抗（第２の抵抗）
Ｒ１１，Ｒ１２，〜，Ｒｎとが、それぞれ直列に接続さ
れてなる構成とされている。そして、上記抵抗Ｒ１１に
は、信号ＳＷ１１によって制御されるＮＭＯＳトランジ
スタ（スイッチ）Ｍ１１が、また、上記抵抗Ｒ１２に
は、信号ＳＷ１２によって制御されるＮＭＯＳトランジ
スタ（スイッチ）Ｍ１２が、…、上記抵抗Ｒｎには、信
号ＳＷｎによって制御されるＮＭＯＳトランジスタ（ス
イッチ）Ｍｎが、それぞれ直列に接続されている。
【００４８】このような構成とした場合には、アクティ
ブ状態の初期とそれ以降の定常状態とに応じて異なる降
圧ＶＣＣを設定できるようになるのみでなく、リード、
プログラム、イレーズなどの、各モードの消費電流に応
じて細かく降圧ＶＣＣ（第３の電源）を設定できるよう
になる結果、各モード間の降圧ＶＣＣのばらつきをも低
減することが可能となるものである。
ブ状態の初期とそれ以降の定常状態とに応じて異なる降
圧ＶＣＣを設定できるようになるのみでなく、リード、
プログラム、イレーズなどの、各モードの消費電流に応
じて細かく降圧ＶＣＣ（第３の電源）を設定できるよう
になる結果、各モード間の降圧ＶＣＣのばらつきをも低
減することが可能となるものである。
【００４９】その他、本願発明は、上記（各）実施形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。
【００５０】
【発明の効果】以上、詳述したようにこの発明によれ
ば、第１の電源から第２の電源とは異なる第３の電源を
モードごとに生成でき、十分な負荷電流を容易に供給す
ることが可能な降圧回路を提供できる。
ば、第１の電源から第２の電源とは異なる第３の電源を
モードごとに生成でき、十分な負荷電流を容易に供給す
ることが可能な降圧回路を提供できる。
【図１】本発明の第１の実施形態にかかるＰＭＯＳ型降
圧回路（アクティブ状態時用の降圧回路）の一例を示す
回路構成図。
圧回路（アクティブ状態時用の降圧回路）の一例を示す
回路構成図。
【図２】同じく、上記したＰＭＯＳ型降圧回路で用いら
れる信号生成回路の一例を示す回路構成図。
れる信号生成回路の一例を示す回路構成図。
【図３】同じく、上記したＰＭＯＳ型降圧回路の動作に
ついて説明するために示す概略波形図。
ついて説明するために示す概略波形図。
【図４】本発明の第２の実施形態にかかるＰＭＯＳ型降
圧回路（アクティブ状態時用の降圧回路）の一例を示す
回路構成図。
圧回路（アクティブ状態時用の降圧回路）の一例を示す
回路構成図。
【図５】従来技術とその問題点を説明するために示す、
ＰＭＯＳ型降圧回路（アクティブ状態時用の降圧回路）
の回路構成図。
ＰＭＯＳ型降圧回路（アクティブ状態時用の降圧回路）
の回路構成図。
１１，１１ａ…抵抗分割回路 Ｒａ，Ｒ１１，Ｒ１２，〜，Ｒｎ…抵抗 Ｍ１１，Ｍ１２，〜，Ｍｎ…ＮＭＯＳトランジスタ Ｍａ…ＰＭＯＳトランジスタ Ｇ１…オペアンプ ＰＧ…オペアンプのノード Ｍ１…ＰＭＯＳトランジスタ Ｍ２…ＮＭＯＳトランジスタ Ｃａ…安定化容量 Ｃ１〜Ｃ３…位相補償用の容量 ＶＭＯＮ…ノード電圧 ＶＲＥＦ…基準電圧 ２１…信号生成回路 ２１ａ…ディレイ回路 ２１ｂ，２１ｃ…インバータ回路 ２１ｄ…アンド回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AV06 BB08 DF05 DF06 EZ20 5H430 BB01 BB09 BB11 EE04 EE12 FF02 FF13 FF17 HH03 JJ04 KK03 5J056 BB12 CC03 CC05 CC10 DD13 DD28 DD51 GG06 KK01
Claims (12)
- 【請求項１】 第１の電源から、それよりも低い第２の
電源を生成するための降圧回路であって、 前記第２の電源につながる第１の抵抗に直列に接続され
る第２の抵抗の抵抗値を選択的に切り替えて、前記第
１，第２の抵抗の分割比をモードに応じて制御する抵抗
分割回路と、 この抵抗分割回路の中間ノードの発生電圧と所定の基準
電圧とを比較・増幅するオペアンプと、 このオペアンプの出力端がゲートに接続されるととも
に、ドレインには前記第１の電源が、また、ソースには
前記第２の電源がそれぞれ接続されて、前記第１の電源
から前記第２の電源に電流を供給するためのＰ型ＭＯＳ
トランジスタとを具備し、 前記モードごとに、前記第１の電源から前記第２の電源
とは異なる第３の電源を生成できるようにしたことを特
徴とする降圧回路。 - 【請求項２】 前記抵抗分割回路は、並列に接続された
抵抗値の異なる複数の第２の抵抗と、前記複数の第２の
抵抗にそれぞれ直列に接続された複数のスイッチとを有
して構成されることを特徴とする請求項１に記載の降圧
回路。 - 【請求項３】 前記抵抗分割回路は、モードに応じて、
前記複数のスイッチの接続が制御されることにより、前
記第２の抵抗の抵抗値が切り替えられることを特徴とす
る請求項２に記載の降圧回路。 - 【請求項４】 前記第２の抵抗の抵抗値は、前記第１の
抵抗の抵抗値よりも小さいことを特徴とする請求項３に
記載の降圧回路。 - 【請求項５】 前記モードの少なくとも１つは、内部回
路のスタンドバイ状態からアクティブ状態への切り替え
であり、このモード時においては、所定の時間が経過す
るまでの間、前記第３の電源が生成されることを特徴と
する請求項１に記載の降圧回路。 - 【請求項６】 前記第３の電源は、前記第１の電源より
も低くて、前記第２の電源よりも高いことを特徴とする
請求項５に記載の降圧回路。 - 【請求項７】 第１の電源から、内部回路に供給するた
めの前記第１の電源よりも低い第２の電源を生成する降
圧回路であって、 選択的に第１の抵抗に直列に接続され、前記第１の抵抗
との分割比がモードに応じて制御される、抵抗値の異な
る少なくとも第２，第３の抵抗が並列に接続された抵抗
分割回路と、 この抵抗分割回路の中間ノードの発生電圧と所定の基準
電圧とを比較・増幅するオペアンプと、 このオペアンプの出力端がゲートに接続されるととも
に、ドレインには前記第１の電源が、また、ソースには
前記第２の電源および前記第１の抵抗がそれぞれ接続さ
れて、前記第１の電源から前記第２の電源に電流を供給
するためのＰ型ＭＯＳトランジスタとを具備し、 前記モードの少なくとも１つは、前記内部回路のスタン
ドバイ状態からアクティブ状態への切り替えであり、こ
の第１のモード時においては、所定の時間が経過するま
での間、前記第１の電源よりも低くて、前記第２の電源
よりも高い第３の電源を生成することを特徴とする降圧
回路。 - 【請求項８】 前記抵抗分割回路は、前記第２の抵抗に
直列に接続された第１のスイッチと前記第３の抵抗に直
列に接続された第２のスイッチとを有し、前記第１のモ
ード時においては、前記第１のスイッチのみが、所定の
時間が経過するまでの間だけオンされることを特徴とす
る請求項７に記載の降圧回路。 - 【請求項９】 前記モードの少なくとも１つは、前記所
定の時間が経過した後の定常状態であり、この第２のモ
ード時においては、前記第２のスイッチのみをオンさせ
て、前記第２の電源を生成することを特徴とする請求項
７に記載の降圧回路。 - 【請求項１０】 前記第２の抵抗は前記第３の抵抗より
も小さく、前記第３の抵抗は前記第１の抵抗よりも小さ
いことを特徴とする請求項７に記載の降圧回路。 - 【請求項１１】 前記第１のモード時においては、前記
第１の抵抗と前記第２の抵抗との分割比が２対１に設定
されることを特徴とする請求項１０に記載の降圧回路。 - 【請求項１２】 前記第２のモード時においては、前記
第１の抵抗と前記第３の抵抗との分割比が３対２に設定
されることを特徴とする請求項１０に記載の降圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001119662A JP2002312042A (ja) | 2001-04-18 | 2001-04-18 | 降圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001119662A JP2002312042A (ja) | 2001-04-18 | 2001-04-18 | 降圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002312042A true JP2002312042A (ja) | 2002-10-25 |
Family
ID=18969845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001119662A Pending JP2002312042A (ja) | 2001-04-18 | 2001-04-18 | 降圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002312042A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006157188A (ja) * | 2004-11-26 | 2006-06-15 | Rohm Co Ltd | 半導体装置 |
| JP2006338156A (ja) * | 2005-05-31 | 2006-12-14 | Ricoh Co Ltd | 定電圧電源回路及び定電圧電源回路の動作制御方法 |
| JP2010140254A (ja) * | 2008-12-11 | 2010-06-24 | Renesas Electronics Corp | ボルテージレギュレータ |
| JP2010139795A (ja) * | 2008-12-12 | 2010-06-24 | Seiko Epson Corp | 電源回路装置、集積回路装置及び電子機器 |
| US9105356B2 (en) | 2012-12-25 | 2015-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
2001
- 2001-04-18 JP JP2001119662A patent/JP2002312042A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006157188A (ja) * | 2004-11-26 | 2006-06-15 | Rohm Co Ltd | 半導体装置 |
| JP4568588B2 (ja) * | 2004-11-26 | 2010-10-27 | ローム株式会社 | 半導体装置 |
| JP2006338156A (ja) * | 2005-05-31 | 2006-12-14 | Ricoh Co Ltd | 定電圧電源回路及び定電圧電源回路の動作制御方法 |
| JP4619866B2 (ja) * | 2005-05-31 | 2011-01-26 | 株式会社リコー | 定電圧電源回路及び定電圧電源回路の動作制御方法 |
| JP2010140254A (ja) * | 2008-12-11 | 2010-06-24 | Renesas Electronics Corp | ボルテージレギュレータ |
| US8519692B2 (en) | 2008-12-11 | 2013-08-27 | Renesas Electronics Corporation | Voltage regulator |
| JP2010139795A (ja) * | 2008-12-12 | 2010-06-24 | Seiko Epson Corp | 電源回路装置、集積回路装置及び電子機器 |
| US9105356B2 (en) | 2012-12-25 | 2015-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device |
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Legal Events
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