JP2005204069A - 半導体装置 - Google Patents

Abstract

【課題】消費電流を大きくすることなく、電源の立ち上げ時や内部回路の動作時に対しても安定した内部電源電圧を供給することができる。
【解決手段】基準電圧発生回路１０は、負帰還回路を有し、この負帰還回路の出力信号により制御された基準電圧ＶREFを発生する。増幅回路ＤＡ１は、外部電源電圧Ｖccの立ち上げ時、及び外部信号の入力時のいずれか一方のときに、前記負帰還回路の出力信号を増幅する。内部電源電圧降下回路２０は、基準電圧発生回路１０から出力される基準電圧ＶREFに応じて外部電源電圧Ｖccを降圧して内部電源電圧ＶINTを発生する。
【選択図】 図１

Description

この発明は、半導体装置に関するものであり、特に内部電源電圧降下回路を備えた半導体装置に関するものである。

近年、ＭＯＳトランジスタの微細化が進むにつれて、スケーリング則に従いゲート酸化膜の膜厚を薄くする必要が生じている。これに伴って、ゲート酸化膜にかかる電界を緩和する必要性から、チップ内部で使う電源電圧を外部の電源電圧より低くするために内部電源電圧降下回路（以下、電圧降下回路と記す）が用いられている（例えば、特許文献１参照）。

電圧降下回路の動作原理は、以下のようになっている。電源電流供給トランジスタにより降下した内部の電源電圧をモニターし、モニターした内部電源電圧とチップ内部の基準電圧発生回路（以下、基準電圧回路と記す）で発生した基準電圧と比較する。この比較結果を電源電流供給トランジスタに負帰還をかけることにより、内部電源電圧が一定の電圧に保たれる。
特開平５−１５９５７２号公報（図２等）

しかしながら、負帰還をかける負帰還回路はある程度以上の応答スピードが必要であり、定常的にある程度以上の電流を流さなければならないため、低消費電流が要求される製品では設計が困難であるという問題がある。前述した電圧降下回路においても、負帰還回路の電流を小さくすると、フィードバックループの応答性が悪くなるため、内部電源電圧にゆれが発生し易くなり、極端な場合には発振状態になる。特に、外部電源の立ち上げ時には、通常の動作と異なる動作をするため動作が不安定になり内部電源電圧の発振が起こりやすく、一度発振してしまうとそのまま発振が続き誤動作するという問題がある。

そこでこの発明は、前記課題に鑑みてなされたものであり、消費電流を大きくすることなく、電源の立ち上げ時や内部回路の動作時に対しても安定した内部電源電圧が供給可能な内部電源電圧降下回路を提供することを目的とする。

前記目的を達成するために、この発明の一実施形態の半導体装置は、負帰還回路を有し、この負帰還回路の出力信号により制御された基準電圧を発生する基準電圧発生回路と、外部電源電圧の立ち上げ時、及び外部信号の入力時のいずれか一方のときに、前記負帰還回路の出力信号を増幅する増幅回路と、前記基準電圧発生回路から出力される前記基準電圧に応じて前記外部電源電圧を降圧して内部電源電圧を発生する電圧降下回路とを具備している。

また、この発明の他の実施形態の半導体装置は、基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路から出力される前記基準電圧と、外部電源電圧を降圧した内部電源電圧の分圧電圧とに応じて出力信号を出力する負帰還回路を有し、この負帰還回路の出力信号により制御された前記内部電源電圧を発生する電圧降下回路と、外部電源電圧の立ち上げ時、及び外部信号の入力時のいずれか一方のときに、前記負帰還回路の出力信号を増幅する増幅回路とを具備している。

この発明によれば、消費電流を大きくすることなく、電源の立ち上げ時や内部回路の動作時に対しても安定した内部電源電圧を供給することができる。

以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施形態］
まず、この発明の第１の実施形態の半導体装置について説明する。この半導体装置は、外部電源の立ち上げ時に、基準電圧回路の動作が不安定となることを防止したものである。

図１は、第１の実施形態の半導体装置の構成を示す回路図である。この半導体装置は、基準電圧回路１０と電圧降下回路２０を含む。基準電圧回路１０は、２つの差動増幅器ＤＡ１、ＤＡ２、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと記す）ＴＮ１、ｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと記す）ＴＰ１、ＴＰ２、…、ＴＰ４、ダイオードＤ１、Ｄ２、Ｄ３、及び抵抗Ｒ１、Ｒ２から構成されている。外部電源電圧ＶccがｐＭＯＳトランジスタＴＰ１のソースに供給され、このトランジスタのドレインはｐＭＯＳトランジスタＴＰ２、ＴＰ３、ＴＰ４のソースにそれぞれ接続されている。ｐＭＯＳトランジスタＴＰ２のドレインはダイオードＤ１のアノードに接続され、ｐＭＯＳトランジスタＴＰ３のドレインは抵抗Ｒ１を介してダイオードＤ２のアノードに接続されている。さらに、ｐＭＯＳトランジスタＴＰ４のドレインは、抵抗Ｒ２を介してダイオードＤ３のアノードに接続されている。

ｐＭＯＳトランジスタＴＰ２のドレインは、また差動増幅器ＤＡ１、ＤＡ２の正(＋)入力端にそれぞれ接続されている。ｐＭＯＳトランジスタＴＰ３のドレインは、また差動増幅器ＤＡ１、ＤＡ２の負(−)入力端、及びｐＭＯＳトランジスタＴＰ２、ＴＰ３、ＴＰ４のゲートにそれぞれ接続されている。差動増幅器ＤＡ１の出力端は、ｎＭＯＳトランジスタＴＮ１を介して差動増幅器ＤＡ２の出力端、及びｐＭＯＳトランジスタＴＰ１のゲートにそれぞれ接続されている。さらに、差動増幅器ＤＡ１の制御端、及びｎＭＯＳトランジスタＴＮ１のゲートにはパワーオン信号ＰＯが供給され、ダイオードＤ１、Ｄ２、Ｄ３のカソードには、接地電位ＧＮＤがそれぞれ供給されている。そして、ｐＭＯＳトランジスタＴＰ４のドレインからは、基準電圧ＶREFが電圧降下回路２０内に出力される。

また、電圧降下回路２０は、差動増幅器ＤＡ３、ｐＭＯＳトランジスタＴＰ５、及び抵抗Ｒ３、Ｒ４から構成されている。外部電源電圧ＶccがｐＭＯＳトランジスタＴＰ５のソースに供給され、このトランジスタのドレインは抵抗Ｒ３を介して差動増幅器ＤＡ３の負入力端、及び抵抗Ｒ４の一端にそれぞれ接続されている。差動増幅器ＤＡ３の正入力端には基準電圧回路１０から基準電圧ＶREFが供給され、抵抗Ｒ４の他端には接地電位が供給されている。そして、ｐＭＯＳトランジスタＴＰ５のドレインからは内部電源電圧ＶINTが出力される。

次に、図１に示した半導体装置の動作について説明する。

ダイオードＤ１、Ｄ２、抵抗Ｒ１、及びｐＭＯＳトランジスタＴＰ２、ＴＰ３によるカレントミラー回路の出力に対して、差動増幅器ＤＡ１、ＤＡ２により負帰還をかけて、電源電圧Ｖccが変化してもある電圧の範囲内では基準電圧ＶREFを一定に保つようにしたものである。

基準電圧回路１０では、カレントミラー回路を構成するｐＭＯＳトランジスタＴＰ２、ＴＰ３の出力に対して、差動増幅器ＤＡ１、ＤＡ２が並列に接続されている。差動増幅器ＤＡ１は、差動増幅器ＤＡ２より定常電流を大きく設定して駆動能力を大きくしており、フィードバックループの応答性が良くなるように構成されている。

図２に示すように、外部電源電圧Ｖccの立ち上がり時、例えば電源投入時に、公知のパワーオン検出回路を用いて電源電圧Ｖccの立ち上がりを検出し、一定のパルス幅のパワーオン信号ＰＯを出力する。このパワーオン信号ＰＯを負帰還回路を構成する差動増幅器ＤＡ１の制御端、及びｎＭＯＳトランジスタＴＮ１のゲートに供給し、一定期間のみ差動増幅器ＤＡ１を稼働させ、かつトランジスタＴＮ１をオンさせる。これにより、差動増幅器ＤＡ２の出力端及びｐＭＯＳトランジスタＴＰ１のゲートに流れる電流を増加させて、フィードバックループの応答性を良くする。このような動作により、外部電源電圧Ｖccの立ち上がり時に負帰還回路の動作が不安定になるのを防止でき、基準電圧ＶREFを一定の電圧に保つことができる。

電圧降下回路２０において、基準電圧回路１０から供給された基準電圧ＶREFは、差動増幅器ＤＡ３の正入力端に入力される。内部電源電圧ＶINTは抵抗Ｒ３とＲ４で分圧され、分圧電圧ＶDIが生成される。この分圧電圧ＶDIと基準電圧ＶREFとが差動増幅器ＤＡ３により、比較されこの比較結果が増幅されて電流供給トランジスタＴＰ５のゲートに供給される。仮に、内部電源電圧ＶINTが低下した場合、分圧電圧ＶDIも低下し、差動増幅器ＤＡ３により供給される電流供給トランジスタＴＰ５のゲート電圧が下がるため、電流が供給されて内部電源電圧ＶINTは元の電圧にもどる。このように、内部電源電圧ＶINTの分圧電圧ＶDI、基準電圧ＶREF、差動増幅器ＤＡ３、及び電流供給トランジスタＴＰ５を用いて負帰還をかけることにより、内部電源電圧ＶINTを一定の電圧を保つことができる。ここで用いる差動増幅器はどのようなタイプのものでもよいが、一般的にはカレントミラー型のものがよく用いられる。

なお、外部電源Ｖccが立ち上がって通常の動作状態になれば、差動増幅器ＤＡ１とｎＭＯＳトランジスタＴＮ１はオフ状態になる。このため、負帰還回路の定常電流は小さくなり、通常の動作状態での消費電流は小さい。

以上説明したようにこの実施形態では、電源の立ち上げ時だけ負帰還回路の定常電流を増加させることにより、電源の立ち上げ時においても安定した内部電源電圧を供給することができる。また、電源の立ち上げ時以外の通常の動作状態では負帰還回路の定常電流を小さくすることにより、消費電流を少なく抑えることができる。

［第２の実施形態］
次に、この発明の第２の実施形態の半導体装置について説明する。この半導体装置は、外部電源の立ち上げ時に、電圧降下回路の動作が不安定となることを防止したものである。前記第１の実施形態における構成と同様の部分には同じ符号を付す。

図３は、第２の実施形態の半導体装置の構成を示す回路図である。この半導体装置は、基準電圧回路３０と電圧降下回路４０を含む。基準電圧回路３０は、差動増幅器ＤＡ２、ｐＭＯＳトランジスタＴＰ１、ＴＰ２、…、ＴＰ４、ダイオードＤ１、Ｄ２、Ｄ３、及び抵抗Ｒ１、Ｒ２から構成されている。外部電源電圧ＶccがｐＭＯＳトランジスタＴＰ１のソースに供給され、このトランジスタのドレインはｐＭＯＳトランジスタＴＰ２、ＴＰ３、ＴＰ４のソースにそれぞれ接続されている。ｐＭＯＳトランジスタＴＰ２のドレインはダイオードＤ１のアノードに接続され、ｐＭＯＳトランジスタＴＰ３のドレインは抵抗Ｒ１を介してダイオードＤ２のアノードに接続されている。さらに、ｐＭＯＳトランジスタＴＰ４のドレインは、抵抗Ｒ２を介してダイオードＤ３のアノードに接続されている。

ｐＭＯＳトランジスタＴＰ２のドレインは、また差動増幅器ＤＡ２の正入力端に接続されている。ｐＭＯＳトランジスタＴＰ３のドレインは、また差動増幅器ＤＡ２の負入力端、ｐＭＯＳトランジスタＴＰ２、ＴＰ３、ＴＰ４のゲートにそれぞれ接続されている。さらに、差動増幅器ＤＡ２の出力端は、ｐＭＯＳトランジスタＴＰ１のゲートに接続され、ダイオードＤ１、Ｄ２、Ｄ３のカソードには、接地電位ＧＮＤがそれぞれ供給されている。そして、ｐＭＯＳトランジスタＴＰ４のドレインからは、基準電圧ＶREFが電圧降下回路４０内に出力される。

また、電圧降下回路４０は、２つの差動増幅器ＤＡ３、ＤＡ４、ｎＭＯＳトランジスタＴＮ２、ｐＭＯＳトランジスタＴＰ５、及び抵抗Ｒ３、Ｒ４から構成されている。外部電源電圧ＶccがｐＭＯＳトランジスタＴＰ５のソースに供給され、このトランジスタのドレインは抵抗Ｒ３を介して差動増幅器ＤＡ３、ＤＡ４の負入力端、及び抵抗Ｒ４の一端にそれぞれ接続されている。差動増幅器ＤＡ３、ＤＡ４の正入力端には基準電圧ＶREFがそれぞれ供給され、差動増幅器ＤＡ４の出力端は、ｎＭＯＳトランジスタＴＮ２を介して差動増幅器ＤＡ３の出力端、及びｐＭＯＳトランジスタＴＰ５のゲートにそれぞれ接続されている。さらに、差動増幅器ＤＡ４の制御端、及びｎＭＯＳトランジスタＴＮ２のゲートにはパワーオン信号ＰＯが供給され、抵抗Ｒ４の他端には接地電位ＧＮＤが供給されている。そして、ｐＭＯＳトランジスタＴＰ５のドレインからは、内部電源電圧ＶINTが出力される。

次に、図３に示した半導体装置の動作について説明する。

基準電圧回路３０は、バンドギャップリファレンス回路といわれる定電圧回路であり、ダイオードＤ１、Ｄ２、抵抗Ｒ１、及びｐＭＯＳトランジスタＴＰ２、ＴＰ３によるカレントミラー回路の出力に対して、差動増幅器ＤＡ２により負帰還をかけて、電源電圧Ｖccが変化してもある電圧の範囲内では基準電圧ＶREFを一定に保つようにしたものである。

電圧降下回路２０では、基準電圧回路１０から供給された基準電圧ＶREFが差動増幅器ＤＡ３、ＤＡ４の正入力端にそれぞれ入力される。内部電源電圧ＶINTは抵抗Ｒ１とＲ２で分圧され、分圧電圧ＶDIが生成される。この分圧電圧ＶDIと基準電圧ＶREFとが差動増幅器ＤＡ３、ＤＡ４により、比較されこの比較結果が増幅されて電流供給トランジスタＴＰ５のゲートに供給される。すなわち、内部電源電圧ＶINTを抵抗Ｒ３、Ｒ４にて分圧した分圧電圧ＶDIと基準電圧ＶREFに対して、差動増幅器ＤＡ３、ＤＡ４の各々の正入力端と負入力端とが並列に接続されている。また、差動増幅器ＤＡ４は、差動増幅器ＤＡ３より定常電流を大きく設定して駆動能力を大きくしており、フィードバックループの応答性が良くなるように構成されている。

図２に示すように、外部電源電圧Ｖccの立ち上がり時、例えば電源投入時に、公知のパワーオン検出回路を用いて電源電圧Ｖccの立ち上がりを検出し、一定のパルス幅のパワーオン信号ＰＯを出力する。このパワーオン信号ＰＯを負帰還回路を構成する差動増幅器ＤＡ４の制御端、及びｎＭＯＳトランジスタＴＮ２のゲートに供給し、一定期間のみ差動増幅器ＤＡ４を稼働させ、かつトランジスタＴＮ２をオンさせる。これにより、差動増幅器ＤＡ３の出力端及びｐＭＯＳトランジスタＴＰ１のゲートに流れる電流を増加させて、フィードバックループの応答性を良くする。このように、フィードバックループの応答性を良くすることで、外部電源電圧Ｖccの立ち上がり時に負帰還回路の動作が不安定になるのを防止でき、内部電源電圧ＶINTを一定の電圧に保つことができる。

仮に、内部電源電圧ＶINTが低下した場合、分圧電圧ＶDIも低下し、差動増幅器ＤＡ３により供給される電流供給トランジスタのゲート電圧が下がるため、電流が供給されて内部電源電圧ＶINTは元の電圧にもどる。このように、内部電源電圧ＶINTの分圧電圧ＶDI、基準電圧ＶREF、差動増幅器ＤＡ３、及び電流供給トランジスタＴＰ５を用いて負帰還をかけることにより、内部電源電圧ＶINTを一定の電圧を保つことができる。ここで用いる差動増幅器はどのようなタイプのものでもよいが、一般的にはカレントミラー型のものがよく用いられる。

なお、この実施形態でも、外部電源Ｖccが立ち上がって通常の動作状態になれば、差動増幅器ＤＡ４とｎＭＯＳトランジスタＴＮ２はオフ状態になる。このため、負帰還回路の定常電流は小さくなり、通常の動作状態での消費電流は小さい。

以上説明したようにこの実施形態では、電源の立ち上げ時だけ負帰還回路の定常電流を増加させることにより、電源の立ち上げ時においても安定した内部電源電圧を供給することができる。また、電源の立ち上げ時以外の通常の動作状態では負帰還回路の定常電流を小さくすることにより、消費電流を少なく抑えることができる。

［第３の実施形態］
次に、この発明の第３の実施形態の半導体装置について説明する。この半導体装置は、外部電源の立ち上げ時に、基準電圧回路及び電圧降下回路の動作が不安定となることを防止したものである。前記第１、第２の実施形態における構成と同様の部分には同じ符号を付す。

図４は、第３の実施形態の半導体装置の構成を示す回路図である。この半導体装置は、基準電圧回路１０と電圧降下回路４０を含む。これら基準電圧回路１０及び電圧降下回路４０の構成及び動作は、前記第１または第２の実施形態にて述べた基準電圧回路１０及び電圧降下回路４０の構成及び動作と同様である。

この第３の実施形態では、外部電源電圧Ｖccの立ち上げ時だけ、負帰還回路の定常電流を増加させることにより、電源電圧Ｖccの立ち上げ時においても安定した基準電圧ＶREF及び内部電源電圧ＶINTを供給することができる。また、外部電源電圧Ｖccの立ち上げ時以外の通常の動作状態では、負帰還回路の定常電流を小さくすることにより、消費電流を少なく抑えることができる。

［第４の実施形態］
次に、この発明の第４の実施形態の半導体装置について説明する。例えば、半導体メモリが外部から入力される外部信号に同期して動作する場合に、半導体メモリの動作により大きな電源電流が流れると、基準電圧回路内または電圧降下回路内の負帰還回路の動作が不安定になる可能性がある。この半導体装置は、電源立ち上げ時だけでなく、外部からの入力信号で動作する場合でも、負帰還回路の電流を増加させて基準電圧回路及び電圧降下回路の動作が不安定となることを防止したものである。ここでは、図４に示した第３の実施形態に適用した場合を述べるが、第１、第２の実施形態に適用することも可能である。なお、前記第３の実施形態における構成と同様の部分には同じ符号を付す。

以下に、半導体メモリがチップイネーブル信号／ＣＥに同期して動作する場合を述べる。この場合、チップイネーブル信号／ＣＥが“Ｌ”レベルのとき動作し、チップイネーブル信号／ＣＥが“Ｈ”レベルのとき待機状態となる。このため、チップイネーブル信号／ＣＥが“Ｌ”の期間だけ負帰還回路の定常電流を大きくし、動作が不安定になるのを防止する。一方、チップイネーブル信号／ＣＥが“Ｈ”の期間は、負帰還回路の定常電流を小さくすることにより、待機電流を小さく抑えることができる。

図５は、第４の実施形態の半導体装置の構成を示す回路図である。この半導体装置は、基準電圧回路１０、電圧降下回路４０、及び動作検出回路５０を含む。動作検出回路５０は、論理和否定回路（以下、ＮＯＲ回路と記す）ＮＲ１、否定回路（以下、ＮＯＴ回路と記す）ＮＯ１から構成される。

ＮＯＲ回路ＮＲ１の第１、第２入力端には、パワーオン信号ＰＯとチップイネーブル信号ＣＥがそれぞれ入力されている。前述したように、パワーオン信号ＰＯは、外部電源電圧Ｖccの立ち上がり時を示し、この立ち上がり時に一定のパルス幅の“Ｈ”レベル信号となる。チップイネーブル信号ＣＥは、半導体メモリが動作状態あるいは待機状態にあることを示し、動作状態にあるとき“Ｈ”レベル信号となる。

ＮＯＲ回路ＮＲ１の出力端は、ＮＯＴ回路ＮＯ１の入力端に接続され、ＮＯＴ回路ＮＯ１の出力端からはアクティブ信号ＡＣＴが出力されている。そして、このアクティブ信号ＡＣＴは、パワーオン信号ＰＯに換えて、基準電圧回路１０及び電圧降下回路４０に供給される。すなわち、アクティブ信号ＡＣＴは、基準電圧回路１０内の差動増幅器ＤＡ１の制御端及びｎＭＯＳトランジスタＴＮ１のゲートに供給されると共に、電圧降下回路４０内の差動増幅器ＤＡ４の制御端及びｎＭＯＳトランジスタＴＮ２のゲートに供給される。

図６に、図５に示した半導体装置におけるチップイネーブル信号／ＣＥ、ＣＥ、及びアクティブ信号ＡＣＴのタイミングチャートを示す。チップイネーブル信号ＣＥが“Ｈ”に立ち上がると、アクティブ信号ＡＣＴも“Ｈ”に立ち上がる。このアクティブ信号ＡＣＴ（“Ｈ”）を図４に示したパワーオン信号ＰＯに換えて、負帰還回路を構成する差動増幅器ＤＡ１、ＤＡ４の制御端、及びトランジスタＴＮ１、ＴＮ２に供給する。これにより、一定期間のみ差動増幅器ＤＡ１、ＤＡ４を稼働させ、かつトランジスタＴＮ１、ＴＮ２をオンし、負帰還回路の定常電流を増加させてフィードバックループの応答性を良くする。このような動作により、半導体メモリの動作時に大きな電流が流れた場合に、負帰還回路の動作が不安定になるのを防止でき、基準電圧ＶREF及び内部電源電圧ＶINTを一定の電圧に保つことができる。

また、外部電源電圧Ｖccの立ち上がり時にパワーオン信号ＰＯが“Ｈ”に立ち上がった場合でも、アクティブ信号ＡＣＴは“Ｈ”になる。したがって、同様にこのアクティブ信号ＡＣＴ（“Ｈ”）を図４に示したパワーオン信号ＰＯに換えて、差動増幅器ＤＡ１、ＤＡ４及びトランジスタＴＮ１、ＴＮ２に供給する。これにより、一定期間のみ差動増幅器ＤＡ１、ＤＡ４を稼働させ、かつトランジスタＴＮ１、ＴＮ２をオンし、負帰還回路の定常電流を増加させて、フィードバックループの応答性を良くする。このような動作により、外部電源電圧Ｖccの立ち上がり時に負帰還回路の動作が不安定になるのを防止でき、基準電圧ＶREF及び内部電源電圧ＶINTを一定の電圧に保つことができる。

以上説明したように、チップイネーブル信号ＣＥとパワーオン信号ＰＯとの論理和を取ったアクティブ信号ＡＣＴを、負帰還回路の定常電流を増加させるための信号として用いることにより、半導体メモリの動作時及び外部電源電圧の立ち上がり時においても負帰還回路の動作が不安定になるのを防止でき、安定した基準電圧及び内部電源電圧の供給が可能となる。

［第５の実施形態］
次に、この発明の第５の実施形態の半導体装置について説明する。前記第４に実施形態では半導体メモリが外部からの入力信号に同期して動作する場合の対策であったが、この第５の実施形態では半導体メモリがアドレスの切り替わりにより動作する非同期型メモリの場合の対策である。半導体メモリにおいてアドレスの切り替わりによる動作によって大きな電源電流が流れると、基準電圧回路または電圧降下回路内の負帰還回路の動作が不安定になる可能性がある。この半導体装置は、電源立ち上げ時だけでなく、アドレスが入力されて動作する場合でも、負帰還回路の電流を増加させて基準電圧回路及び電圧降下回路の動作が不安定となることを防止したものである。ここでは、図４に示した第３の実施形態に適用した場合を述べるが、第１、第２の実施形態に適用することも可能である。なお、前記第３の実施形態における構成と同様の部分には同じ符号を付す。

以下に、半導体メモリがアドレスの切り替わりで動作する場合を述べる。この場合、アドレスの切り替わりからある一定期間後に電流が減少するため、アドレスの切り替わりを検出するアドレストランジションディテクタ回路により切り替わりからある一定期間“Ｈ”となる切り替わり信号ＡＴＤを発生する。そして、切り替わり信号ＡＴＤが“Ｈ”の期間だけ負帰還回路の定常電流を大きくし、動作が不安定になるのを防止する。一方、切り替わり信号ＡＴＤが“Ｌ”の期間は、負帰還回路の定常電流を小さくすることにより、待機電流を小さく抑えることができる。

図７は、第５の実施形態の半導体装置の構成を示す回路図である。この半導体装置は、基準電圧回路１０、電圧降下回路４０、及び動作検出回路６０を含む。動作検出回路６０は、ＮＯＲ回路ＮＲ１、及びＮＯＴ回路ＮＯ１から構成される。

ＮＯＲ回路ＮＲ１の第１、第２入力端には、パワーオン信号ＰＯと切り替わり信号ＡＴＤがそれぞれ入力されている。ＮＯＲ回路ＮＲ１の出力端は、ＮＯＴ回路ＮＯ１の入力端に接続され、ＮＯＴ回路ＮＯ１の出力端からはアクティブ信号ＡＣＴが出力されている。そして、このアクティブ信号ＡＣＴは、パワーオン信号ＰＯに換えて、基準電圧回路１０及び電圧降下回路４０に供給される。すなわち、アクティブ信号ＡＣＴは、基準電圧回路１０内の差動増幅器ＤＡ１の制御端及びｎＭＯＳトランジスタＴＮ１のゲートに供給されると共に、電圧降下回路４０内の差動増幅器ＤＡ４の制御端及びｎＭＯＳトランジスタＴＮ２のゲートに供給される。

図８に、図７に示した半導体装置におけるアドレス入力、切り替わり信号ＡＴＤ、及びアクティブ信号ＡＣＴのタイミングチャートを示す。切り替わり信号ＡＴＤが“Ｈ”に立ち上がると、アクティブ信号ＡＣＴも“Ｈ”に立ち上がる。このアクティブ信号ＡＣＴ（“Ｈ”）を図４に示したパワーオン信号ＰＯに換えて、負帰還回路を構成する差動増幅器ＤＡ１、ＤＡ４の制御端、及びトランジスタＴＮ１、ＴＮ２に供給する。これにより、一定期間のみ差動増幅器ＤＡ１、ＤＡ４を稼働させ、かつトランジスタＴＮ１、ＴＮ２をオンし、負帰還回路の定常電流を増加させてフィードバックループの応答性を良くする。このような動作により、アドレスの切り替わりにより動作する非同期型メモリにおいて、動作時に大きな電流が流れた場合にも、負帰還回路の動作が不安定になるのを防止でき、基準電圧ＶREF及び内部電源電圧ＶINTを一定の電圧に保つことができる。

また、外部電源電圧Ｖccの立ち上がり時にパワーオン信号ＰＯが“Ｈ”に立ち上がった場合でも、アクティブ信号ＡＣＴは“Ｈ”になる。したがって、同様にこのアクティブ信号ＡＣＴ（“Ｈ”）を図４に示したパワーオン信号ＰＯに換えて、差動増幅器ＤＡ１、ＤＡ４及びトランジスタＴＮ１、ＴＮ２に供給する。これにより、一定期間のみ差動増幅器ＤＡ１、ＤＡ４を稼働させ、かつトランジスタＴＮ１、ＴＮ２をオンし、負帰還回路の定常電流を増加させて、フィードバックループの応答性を良くする。このような動作により、外部電源電圧Ｖccの立ち上がり時に負帰還回路の動作が不安定になるのを防止でき、基準電圧ＶREF及び内部電源電圧ＶINTを一定の電圧に保つことができる。

以上説明したように、切り替わり信号ＡＴＤとパワーオン信号ＰＯとの論理和を取ったアクティブ信号ＡＣＴを、負帰還回路の定常電流を増加させるための信号として用いることにより、アドレスの切り替わりによる動作時及び外部電源電圧の立ち上がり時においても負帰還回路の動作が不安定になるのを防止でき、安定した基準電圧及び内部電源電圧の供給が可能となる。

［第６の実施形態］
次に、この発明の第６の実施形態の半導体装置について説明する。前記第４の実施形態で述べたようなチップイネーブル信号／ＣＥに同期して動作する半導体メモリの場合、チップイネーブル信号／ＣＥの立ち上がりでビット線をプリチャージする。このプリチャージ時に大きな電源電流が流れると、基準電圧回路または電圧降下回路内の負帰還回路の動作が不安定になる可能性がある。この半導体装置は、電源立ち上げ時だけでなく、ビット線のプリチャージ動作時においても、負帰還回路の電流を増加させて基準電圧回路及び電圧降下回路の動作が不安定となることを防止したものである。ここでは、図４に示した第３の実施形態に適用した場合を述べるが、第１、第２の実施形態に適用することも可能である。なお、前記第３の実施形態における構成と同様の部分には同じ符号を付す。

以下に、ビット線のプリチャージ動作時に大きな電源電流が流れる場合を述べる。この場合、半導体メモリの内部でプリチャージ動作の開始時に発生するビット線プリチャージ信号ＢＬＰＣを利用する。ビット線プリチャージ信号ＢＬＰＣは、チップイネーブル信号／ＣＥが立ち上がったとき、一定のパルス幅の“Ｈ”レベル信号となる、すなわちパルスを発生する。ビット線プリチャージ信号ＢＬＰＣが“Ｈ”の期間だけ負帰還回路の定常電流を大きくし、動作が不安定になるのを防止する。一方、ビット線プリチャージ信号ＢＬＰＣが“Ｌ”の期間は、負帰還回路の定常電流を小さくすることにより、待機電流を小さく抑えることができる。

図９は、第６の実施形態の半導体装置の構成を示す回路図である。この半導体装置は、基準電圧回路１０、電圧降下回路４０、及び動作検出回路７０を含む。動作検出回路７０は、ＮＯＲ回路ＮＲ１、及びＮＯＴ回路ＮＯ１から構成される。

ＮＯＲ回路ＮＲ１の第１、第２入力端には、パワーオン信号ＰＯとビット線プリチャージ信号ＢＬＰＣがそれぞれ入力されている。ＮＯＲ回路ＮＲ１の出力端は、ＮＯＴ回路ＮＯ１の入力端に接続され、ＮＯＴ回路ＮＯ１の出力端からはアクティブ信号ＡＣＴが出力されている。そして、このアクティブ信号ＡＣＴは、パワーオン信号ＰＯに換えて、基準電圧回路１０及び電圧降下回路４０に供給される。すなわち、アクティブ信号ＡＣＴは、基準電圧回路１０内の差動増幅器ＤＡ１の制御端及びｎＭＯＳトランジスタＴＮ１のゲートに供給されると共に、電圧降下回路４０内の差動増幅器ＤＡ４の制御端及びｎＭＯＳトランジスタＴＮ２のゲートに供給される。

図１０に、図９に示した半導体装置におけるチップイネーブル信号／ＣＥ、ビット線プリチャージ信号ＢＬＰＣ、及びアクティブ信号ＡＣＴのタイミングチャートを示す。チップイネーブル信号／ＣＥが“Ｈ”に立ち上がると、ビット線のプリチャージ動作が行われ、ビット線プリチャージ信号ＢＬＰＣが“Ｈ”に立ち上がる。ビット線プリチャージ信号ＢＬＰＣが“Ｈ”に立ち上がると、アクティブ信号ＡＣＴも“Ｈ”に立ち上がる。このアクティブ信号ＡＣＴ（“Ｈ”）を図４に示したパワーオン信号ＰＯに換えて、負帰還回路を構成する差動増幅器ＤＡ１、ＤＡ４の制御端、及びトランジスタＴＮ１、ＴＮ２に供給する。これにより、一定期間のみ差動増幅器ＤＡ１、ＤＡ４を稼働させ、かつトランジスタＴＮ１、ＴＮ２をオンし、負帰還回路の定常電流を増加させてフィードバックループの応答性を良くする。このような動作により、ビット線のプリチャージ動作時に大きな電源電流が流れた場合に、負帰還回路の動作が不安定になるのを防止でき、基準電圧ＶREF及び内部電源電圧ＶINTを一定の電圧に保つことができる。

また、外部電源電圧Ｖccの立ち上がり時にパワーオン信号ＰＯが“Ｈ”に立ち上がった場合でも、アクティブ信号ＡＣＴは“Ｈ”になる。したがって、同様にこのアクティブ信号ＡＣＴ（“Ｈ”）を図４に示したパワーオン信号ＰＯに換えて、差動増幅器ＤＡ１、ＤＡ４及びトランジスタＴＮ１、ＴＮ２に供給する。これにより、一定期間のみ差動増幅器ＤＡ１、ＤＡ４を稼働させ、かつトランジスタＴＮ１、ＴＮ２をオンし、負帰還回路の定常電流を増加させて、フィードバックループの応答性を良くする。このような動作により、外部電源電圧Ｖccの立ち上がり時に負帰還回路の動作が不安定になるのを防止でき、基準電圧ＶREF及び内部電源電圧ＶINTを一定の電圧に保つことができる。

以上説明したように、ビット線プリチャージ信号ＢＬＰＣと信号ＰＯとの論理和を取った信号ＡＣＴを、負帰還回路の定常電流を増加させるための信号として用いることにより、ビット線のプリチャージ動作時及び外部電源電圧の立ち上がり時においても負帰還回路の動作が不安定になるのを防止でき、安定した基準電圧及び内部電源電圧の供給が可能となる。

また、図１１に示すように、動作検出回路８０内のＮＯＲ回路ＮＲ１の第１、第２、第３、第４入力端に、パワーオン信号ＰＯ、チップイネーブル信号ＣＥ、切り替わり信号ＡＴＤ、及びビット線プリチャージ信号ＢＬＰＣをそれぞれ入力するように構成してもよい。

このような構成とすれば、外部電源電圧Ｖccの立ち上げ時、外部からの入力信号に同期して動作する場合、アドレスの切り替わりで動作する場合、またはビット線のプリチャージ動作時のいずれの場合でも、負帰還回路の動作が不安定になるのを防止でき、安定した基準電圧及び内部電源電圧の供給が可能となる。

また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

この発明の第１の実施形態の半導体装置の構成を示す回路図である。 第１、第２、第３の実施形態における外部電源電圧Ｖccの立ち上がりとパワーオン信号を示すタイミングチャートである。 この発明の第２の実施形態の半導体装置の構成を示す回路図である。 この発明の第３の実施形態の半導体装置の構成を示す回路図である。 この発明の第４の実施形態の半導体装置の構成を示す回路図である。 前記第４の実施形態におけるチップイネーブル信号及びアクティブ信号のタイミングチャートである。 この発明の第５の実施形態の半導体装置の構成を示す回路図である。 前記第５の実施形態におけるアドレス入力、切り替わり信号、及びアクティブ信号のタイミングチャートである。 この発明の第６の実施形態の半導体装置の構成を示す回路図である。 前記第６の実施形態におけるチップイネーブル信号、ビット線プリチャージ信号、及びアクティブ信号のタイミングチャートである。 前記第６の実施形態の変形例の半導体装置の構成を示す回路図である。

符号の説明

１０、３０…基準電圧発生回路（基準電圧回路）、２０、４０…内部電源電圧降下回路（電圧降下回路）、５０、６０、７０、８０…動作検出回路、Ｄ１、Ｄ２、Ｄ３…ダイオード、ＤＡ１、ＤＡ２、ＤＡ３、ＤＡ４…差動増幅器、ＮＯ１…否定回路（ＮＯＴ回路）、ＮＲ１…論理和否定回路（ＮＯＲ回路）、Ｒ１、Ｒ２、Ｒ３、Ｒ４…抵抗、ＴＮ１、ＴＮ２…ｎチャネルＭＯＳトランジスタ、ＴＰ１〜ＴＰ５…ｐチャネルＭＯＳトランジスタ、アクティブ信号ＡＣＴ、ＡＴＤ…切り替わり信号、ＢＬＰＣ…ビット線プリチャージ信号、ＣＥ、／ＣＥ…チップイネーブル信号、ＧＮＤ…接地電位、ＰＯ…パワーオン信号、
Ｖcc…外部電源電圧、ＶDI…分圧電圧、ＶINT…内部電源電圧、ＶREF…基準電圧。

Claims (5)

1. 負帰還回路を有し、この負帰還回路の出力信号により制御された基準電圧を発生する基準電圧発生回路と、
   外部電源電圧の立ち上げ時、及び外部信号の入力時のいずれか一方のときに、前記負帰還回路の出力信号を増幅する増幅回路と、
   前記基準電圧発生回路から出力される前記基準電圧に応じて前記外部電源電圧を降圧して内部電源電圧を発生する電圧降下回路と、
   を具備することを特徴とする半導体装置。
2. 基準電圧を発生する基準電圧発生回路と、
   前記基準電圧発生回路から出力される前記基準電圧と、外部電源電圧を降圧した内部電源電圧の分圧電圧とに応じて出力信号を出力する負帰還回路を有し、この負帰還回路の出力信号により制御された前記内部電源電圧を発生する電圧降下回路と、
   外部電源電圧の立ち上げ時、及び外部信号の入力時のいずれか一方のときに、前記負帰還回路の出力信号を増幅する増幅回路と、
   を具備することを特徴とする半導体装置。
3. 前記外部信号は、前記半導体装置内の内部回路の動作開始を指示する信号、メモリセルのアドレスの切り替わりを示す信号、及びビット線のプリチャージ動作の開始を示す信号の少なくとも１つの信号であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記基準電圧発生回路はカレントミラー回路を有し、前記負帰還回路は前記カレントミラー回路の出力が入力端に供給された第１の差動増幅回路を有することを特徴とする請求項１に記載の半導体装置。
5. 前記増幅回路は、入力端が前記第１の差動増幅回路の入力端に並列に接続された第２の差動増幅回路を有し、前記第２の差動増幅回路は前記外部電源電圧の立ち上げ時、及び外部信号の入力時のいずれか一方のときに、一定期間だけ稼働状態となり、前記一定期間経過後、非稼働状態になることを特徴とする請求項４に記載の半導体装置。

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