JP2001222332A - 基準電圧発生回路 - Google Patents

基準電圧発生回路

Info

Publication number
JP2001222332A
JP2001222332A JP2000030051A JP2000030051A JP2001222332A JP 2001222332 A JP2001222332 A JP 2001222332A JP 2000030051 A JP2000030051 A JP 2000030051A JP 2000030051 A JP2000030051 A JP 2000030051A JP 2001222332 A JP2001222332 A JP 2001222332A
Authority
JP
Japan
Prior art keywords
reference voltage
voltage
current
transistor
section
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000030051A
Other languages
English (en)
Other versions
JP3399433B2 (ja
Inventor
Zenshi Inagaki
善嗣 稲垣
Koji Oka
浩二 岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2000030051A priority Critical patent/JP3399433B2/ja
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to EP02011077A priority patent/EP1237063B1/en
Priority to DE60110363T priority patent/DE60110363T2/de
Priority to EP01102911A priority patent/EP1124170B1/en
Priority to EP02011078A priority patent/EP1237064B1/en
Priority to US09/778,066 priority patent/US6498528B2/en
Priority to DE60115593T priority patent/DE60115593T2/de
Priority to DE60100318T priority patent/DE60100318T2/de
Priority to KR1020010006071A priority patent/KR100644496B1/ko
Publication of JP2001222332A publication Critical patent/JP2001222332A/ja
Priority to US10/307,446 priority patent/US6806764B2/en
Application granted granted Critical
Publication of JP3399433B2 publication Critical patent/JP3399433B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 ２つの平衡状態を持つ基準電圧発生部で電流
が流れなくなり正常な基準電圧が出力されなくなった場
合に、再スタートさせて正常な基準電圧を出力すための
スタートアップ部において定常電流が流れ続け、消費電
力が大きいという課題があった。 【解決手段】 基準電圧発生回路２０が正常な基準電圧
を出力している間においてはスタートアップ部１０の電
流経路に直列接続で基準電圧発生回路２０の電流値に応
じて抵抗値を変化させることのできる抵抗体のＰＭＯＳ
トランジスタ１２を挿入することにより、スタートアッ
プ部の消費電力を削減することを可能とした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，半導体集積回路に
用いられ、基準電圧発生部を再スタートさせるためのス
タートアップ部の消費電力を低減した基準電圧発生回路
に関するものである。
【０００２】
【従来の技術】図６は従来の基準電圧発生回路の構成を
示す回路図である。
【０００３】図６に示されるように、ソースが接地され
ているＮＭＯＳトランジスタ１１１と，これと直列に接
続され、片端が電源ＶＤＤに接続されている抵抗１１２
と、ＮＭＯＳトランジスタ１１１のドレイン電圧を反転
するインバータ１１３と、ゲートがインバータ１１３に
接続され、ソースが電源ＶＤＤに、ドレインが基準電圧
発生回路内のＮＭＯＳトランジスタ１２３に接続された
ＰＭＯＳトランジスタ１１４とを備えた構成になってい
た。
【０００４】このように構成された従来の基準電圧発生
回路の動作を以下に説明する。まず，電源が印加される
と基準電圧発生部１２０においてＰＭＯＳトランジスタ
１２２とＮＭＯＳトランジスタ１２４の系に電流I１が
流れ，ＮＭＯＳトランジスタ１２４のゲートソース間電
圧が決定される。
【０００５】また，ＰＭＯＳトランジスタ１２１，ＮＭ
ＯＳトランジスタ１２３及び抵抗１２５の系にも電流I
２が流れ、電流I２は抵抗１２５に流れ込み、電圧Ｉ２
Ｒを生成する。
【０００６】これらの電圧は接続されているため、両回
路において平衡点ができ、その平衡点は接地電圧および
ＶＲＥＦすなわち正常な基準電圧の２点を持つことにな
る。
【０００７】この平衡点すなわち基準電圧が接地電圧に
なる場合には、基準電圧発生回路には電流が流れなくな
り、基準電圧発生部が動作しなくなってしまい、これを
再び正常な動作に戻すためのスタートアップ部１１０が
必要となる。
【０００８】基準電圧発生部１２０の電圧が接地電圧に
なろうとすると、ＮＭＯＳトランジスタ１２４のゲート
電圧が接地電圧に下がろうとする。
【０００９】このノードはＮＭＯＳトランジスタ１１１
のゲートにも接続されているため、このＮＭＯＳトラン
ジスタ１１１のドレイン電圧、すなわちインバータ１１
３の入力電圧は上昇しようとするためにインバータ１１
３の出力電圧が下降していく。
【００１０】このような状態では、ＰＭＯＳトランジス
タ１１４は徐々に導通状態になり、電流を流すように動
作するために、ＮＭＯＳトランジスタ１２３のゲート電
圧は上昇していき、再び正常な基準電圧ＶＲＥＦを出力
できるようになる。
【００１１】このように基準電圧発生部１２０が正常に
動作している間においては、スタートアップ部は不要で
あるが、スタートアップ部１１０にも定常的に電流が流
れ続けるような構成になっていた。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、基準電圧発生部が正常に動作して，スタ
ートアップ部が不要な場合、基準電圧発生部のスタート
アップ後においてもＮＭＯＳトランジスタ１１１が導通
状態であり、定常的にスタートアップ部では電流が流れ
続けるため、消費電流が多いという欠点があった。
【００１３】本発明の目的は，基準電圧発生部が正常に
動作しており、スタートアップ部が不要な状態すなわち
基準電圧発生部がスタートアップした後において、スタ
ートアップ部に流れる定常電流を削減することにより、
低消費電流の基準電圧発生回路を提供しようとするもの
である。
【００１４】
【課題を解決するための手段】このような目的を達成す
るために，本発明は、接地電圧と前記接地電圧より高い
電圧という２つの電圧平衡点を持つ基準電圧発生部と、
前記接地電圧の平衡点から前記接地電圧とは異なる電圧
平衡点に移動させるスタートアップ部を備え、前記スタ
ートアップ部は、平衡点の電圧を検知して動作し、非ス
タートアップ時には前記スタートアップ部の電流が削減
されることを特徴とする。
【００１５】この構成によれば、電源投入時や雑音等の
何らかの影響によって基準電圧発生部がオフされた場合
に、基準電圧発生部を再スタートさせて正常な基準電圧
を発生させることができ、また、基準電圧発生部が再ス
タートしてスタートアップ部が不要になった場合におい
て、スタートアップ部の電流を削減できるため、基準電
圧発生回路の低消費電力化が可能となる。
【００１６】また、前記スタートアップ部は、スタート
アップ時は電流が遮断され非スタートアップ時に電流が
流れ続ける電流経路を有し、基準電圧を検知する検知
部、電流を出力するための出力部、およびその出力電流
を制御する制御部により構成され、前記基準電圧発生部
に流れる電流値により抵抗値が変化し、非スタートアッ
プ時においては抵抗値が大きくなる抵抗体と前記検知部
が前記電流経路に直列接続されたことを特徴とする。ま
た、前記基準電圧発生部の電流値を決定するように第１
の極性のトランジスタと第２の極性のトランジスタのゲ
ート電圧および前記抵抗体の抵抗値を制御するトランジ
スタを備えたことを特徴とする。
【００１７】この構成では、非スタートアップ時でスタ
ートアップ部が不要な場合においては抵抗体の抵抗値が
大きくなるため、スタートアップ回路で消費される電流
が削減できるため、基準電圧発生回路の低消費電力化が
可能になる。
【００１８】また、前記検知部はＭＯＳトランジスタで
構成され、そのゲート電極は電圧平衡点に、そのドレイ
ン電極は制御部に接続され、前記ＭＯＳトランジスタの
ソース電極と接地間に非スタートアップ時にオフ状態に
なるスイッチを有し、前記ＭＯＳトランジスタのドレイ
ン電極を出力部から出力される電流を遮断するような電
圧に移動させるトランジスタを有することを特徴とす
る。
【００１９】この構成によると、非スタートアップ時に
おいて検知部のＭＯＳトランジスタのゲート電極に、こ
のＭＯＳトランジスタが導通状態となる電圧が供給され
なくなり、遮断状態となる。
【００２０】また、出力部を構成するＭＯＳトランジス
タにおいても、出力電流がストップになるような電圧は
ゲート電極に供給されるため、電流は流れない。
【００２１】従って、スタートアップ部が不要な場合に
おいては、スタートアップ部に電流が流れないため、基
準電力発生回路の低消費電力化が可能となる。
【００２２】また、前記検知部はＭＯＳトランジスタで
構成され、非スタートアップ時にオフ状態になるスイッ
チを前記ＭＯＳトランジスタのゲート電極と電圧平衡点
間に有し、かつ、前記ＭＯＳトランジスタが遮断状態に
なるように、そのソース電極の電圧を移動させるための
トランジスタを有し、前記ＭＯＳトランジスタのドレイ
ン電極と出力部間に非スタートアップ時にオフ状態にな
るスイッチを有し、前記出力部から出力される電流を遮
断するような電圧に移動させるトランジスタを有するこ
とを特徴とする。
【００２３】この構成によると、非スタートアップ時に
おいては、検知部のＭＯＳトランジスタが遮断状態に固
定され、出力部のＭＯＳトランジスタも遮断状態になる
ため、スタートアップ部に電流が流れなくなる。従っ
て、スタートアップ部が不要な場合においては、スター
トアップ部に電流が流れないため、基準電力発生回路の
低消費電力化が可能となる。
【００２４】ゲート電極が検知部、ドレイン電極が電流
を出力する出力部として使用されるＭＯＳトランジスタ
をスタートアップ部として用いたことを特徴とする。
【００２５】この構成によると、非スタートアップ時に
おいては、スタートアップ部のＭＯＳトランジスタに電
流が流れなくなる。従って、スタートアップ部が不要な
場合においては、スタートアップ部に電流が流れないた
め、基準電力発生回路の低消費電力化が可能となる。
【００２６】
【発明の実施の形態】以下本発明の実施の形態について
図面を用いて説明する。
【００２７】（実施の形態１）本発明の実施の形態１に
係わる基準電圧発生回路は、図１に示されるように、基
準電圧発生部２０とスタートアップ部１０から構成され
ている。
【００２８】スタートアップ部１０は、インバータ１４
と、ソースが接地され、ゲートが抵抗２５の一方端ノー
ドＮＡに接続され、ドレインがインバータ１４の入力の
ノードＮＢに接続されているＮＭＯＳトランジスタ１１
と、このＮＭＯＳトランジスタ１１と直列接続され、ソ
ースが抵抗１３、すなわち一方端が電源ＶＤＤに接続さ
れた抵抗１３の他方端に接続され、ゲートがノードＮＣ
に接続され、ドレインがノードＮＢに接続されているＰ
ＭＯＳトランジスタ１２と、ドレインがＰＭＯＳトラン
ジスタ１２のゲート（ノードＮＣ）に接続され、ゲート
がインバータ１４の出力を受けるように接続され、ソー
スが電源ＶＤＤに接続されたＰＭＯＳトランジスタ１５
から構成されている。
【００２９】また，基準電圧発生部２０は、ゲートがノ
ードＮＡに接続され、ドレインがノードＮＣに接続さ
れ、ソースは接地されているＮＭＯＳトランジスタ２４
と、ゲートが基準電圧ＶＲＥＦに接続され、ドレインが
ＮＭＯＳトランジスタ２４のドレインに接続されるＰＭ
ＯＳトランジスタ２２と、このＰＭＯＳトランジスタ２
２とカレントミラーを構成するＰＭＯＳトランジスタ２
１と、ゲートがノードＮＣに、ソースが抵抗２５の一方
端（ノードＮＡ）に接続されたＮＭＯＳトランジスタ２
３と抵抗２５とを有し，この抵抗２５の他方端は接地
（ＶＳＳ）された構成になっている。
【００３０】以下，このように構成された基準電圧発生
回路の動作を説明する。
【００３１】まず，基準電圧発生回路が異常な動作状態
のときは、スタートアップ部１０により再び基準電圧発
生部２０を正常な状態にするように働く。
【００３２】電源投入後、異常な状態では基準電圧発生
部２０が出力しようとすると電流が流れなくなるため、
抵抗２５の一方端ノードＮＡは接地状態に近づいてい
く。
【００３３】更に、ＮＭＯＳトランジスタ２４のゲート
ソース間電圧が小さくなるため電流が流れなくなる。こ
の時ノードＮＡはＮＭＯＳトランジスタ１１のゲート電
圧でもあるため、ＮＭＯＳトランジスタ１１も遮断状態
になろうとする。
【００３４】このため、ノードＮＢの電圧は上昇し、イ
ンバータ１４の出力電圧は低下していく。
【００３５】従って，ＰＭＯＳトランジスタ１５のゲー
トソース間電圧が大きくなって導通状態になり、電流が
流れるようになる。
【００３６】このため、ＮＭＯＳトランジスタ２３のゲ
ートソース間電圧が発生し、基準電圧発生部２０にも電
流が流れ始める。
【００３７】この状態では基準電圧発生部２０は、正常
に動作してスタートアップ部１０は不要となる。一方、
スタートアップ部１０の電流値は小さい方が消費電力面
で有利となる。
【００３８】このときスタートアップ部１０のＰＭＯＳ
トランジスタ１２のゲートはノードＮＣに接続されてお
り，ノードＮＣの電圧値は上昇してくるために、ＰＭＯ
Ｓトランジスタ１２のゲートソース間電圧は小さくな
り、オン抵抗値が大きくなる。
【００３９】従って、本実施の形態は、スタートアップ
部１０が不要な場合において、スタートアップ部１０の
消費電流を削減することが可能となり、低消費電力化が
実現できる。
【００４０】（実施の形態２）次に、本発明の実施の形
態２について図２に基づいて説明する。図２は本実施の
形態２の基準電圧発生回路の構成を示す回路図である。
【００４１】本実施の形態の特徴は、実施の形態１と比
較してスタートアップ部の構成が異なり、スタートアッ
プ部は、抵抗３２、ＰＭＯＳトランジスタ３４、ＮＭＯ
Ｓトランジスタ３１と、ＮＭＯＳトランジスタ３３とで
構成されている。
【００４２】本実施の形態は、実施の形態１と同じよう
に、電源投入後に異常な平衡状態になった場合には、電
流値が小さくなってＮＭＯＳトランジスタ４４のゲート
電圧は低下する。
【００４３】ＮＭＯＳトランジスタ４４のゲート電圧
は、ＮＭＯＳトランジスタ３１およびＰＭＯＳトランジ
スタ３４のゲートと共通になっているために、ＮＭＯＳ
トランジスタ３１の電流値は小さくなり，またＰＭＯＳ
トランジスタ３４の電流値は大きくなる。
【００４４】従って、ＮＭＯＳトランジスタ３３のゲー
ト電圧は徐々に上昇し、ＮＭＯＳトランジスタ３３はオ
ン状態となり電流を流し始める。
【００４５】このＮＭＯＳトランジスタ３３のドレイン
は、基準電圧発生部４０のカレントミラーを構成するＰ
ＭＯＳトランジスタ４１，４２のゲートに接続されてお
り，このゲート電圧を低下させる。
【００４６】このことにより、ＰＭＯＳトランジスタ４
１，４２はオン状態になり、基準電圧発生部がスタート
アップし、正常な基準電圧が得られるようになる。
【００４７】一方、スタートアップ部が不要な状態にお
いては、ＮＭＯＳトランジスタ３１のゲート電圧はオン
状態になる電圧まで上昇するため、ＮＭＯＳトランジス
タ３３のゲート電圧は低下し、遮断状態になる。
【００４８】また，ＰＭＯＳトランジスタ３４のゲート
電圧も上昇し、オン抵抗が高くなってくるため、スター
トアップ部３０の電流経路に流れる電流値を削減するこ
とが可能となる。
【００４９】従って、本実施の形態においても、スター
トアップ部が不要な状態でスタートアップ部の消費電流
の削減が可能となり、低消費電流が実現できる。
【００５０】（実施の形態３）次に、本発明の実施の形
態３について図３に基づいて説明する。図３は本実施の
形態３の基準電圧発生回路の構成を示す回路図である。
【００５１】本実施の形態の特徴は、実施の形態１と比
較してスタートアップ部の構成が異なり、スタートアッ
プ部は、抵抗５３、ＰＭＯＳトランジスタ５５、ＮＭＯ
Ｓトランジスタ５２，５６と、インバータ５４およびス
イッチ５１とで構成されている。
【００５２】本実施の形態は、実施の形態２と同じよう
に、電源投入後に異常な平衡状態になった場合には、電
流値が小さくなってＮＭＯＳトランジスタ６４のゲート
電圧は低下する。
【００５３】ＮＭＯＳトランジスタ５２のゲート電圧
は、接地電圧に近くなり、スイッチ５１は閉じているた
めＮＭＯＳトランジスタ５２は遮断状態となる。
【００５４】この場合に、ＮＭＯＳトランジスタ５２の
ドレイン電圧は、インバータ５４の入力に接続されてい
るため、ＰＭＯＳトランジスタ５５のゲート電圧は低下
して導通状態となり、電流が流れるようになる。
【００５５】このため、ＮＭＯＳトランジスタ６３のゲ
ート電圧は上昇し、基準電圧発生部６０に電流が流れ始
める。この状態では、基準電圧発生部は正常な基準電圧
を発生するため、スタートアップ部５０は不要となる。
【００５６】このとき、スイッチ５１は開いた状態とな
り、スタートアップ部の電流は、完全に遮断される。
【００５７】また，ＮＭＯＳトランジスタ５６が導通状
態であるため、インバータ５４の入力電圧は接地電圧に
近くなり、ＰＭＯＳトランジスタ５５は遮断状態とな
る。
【００５８】従って、本実施の形態においても、スター
トアップ部が不要な状態でスタートアップ部の消費電流
の削減が可能となり、低消費電力化が実現できる。
【００５９】（実施の形態４）次に、本発明の実施の形
態４について図４に基づいて説明する。図４は本実施の
形態４の基準電圧発生回路の構成を示す回路図である。
【００６０】本実施の形態の特徴は、実施の形態３と異
なり、スタートアップ部が、ＰＭＯＳトランジスタ７
５、抵抗７３、ＮＭＯＳトランジスタ７１，７２，７６
と、スイッチ７７、７８およびインバータ７４とで構成
されている。
【００６１】本実施の形態は、実施の形態３と同じよう
に、異常な平衡状態になった場合には電流値が小さくな
り、ＮＭＯＳトランジスタ８４のゲート電圧は低下す
る。
【００６２】この時、スイッチ７８は閉じた状態とな
り、また、ＮＭＯＳトランジスタ７２，７６のゲートは
ＮＭＯＳトランジスタ８４と共通になっているために、
ＮＭＯＳトランジスタ７２，７６は遮断状態となる。
【００６３】この場合、スイッチ７７も閉じており、Ｎ
ＭＯＳトランジスタ７１に電流が流れないため、ＰＭＯ
Ｓトランジスタ７５は導通状態となり、電流を流し始め
る。
【００６４】このため、ＮＭＯＳトランジスタ８３のゲ
ート電圧は上昇し、基準電圧発生部に電流が流れ始め
る。この状態では、スタートアップ部７０は不要とな
る。
【００６５】このとき、スタートアップ部７０は、スイ
ッチ７７，７８は開いた状態になり、ＮＭＯＳトランジ
スタ７２，７６が導通状態になるため、ＮＭＯＳトラン
ジスタ７１のゲート電圧は接地電圧に近くなり遮断され
る。
【００６６】また，この時、インバータ７４の入力電圧
も接地電圧になっているため、ＰＭＯＳトランジスタ７
５は遮断状態となる。
【００６７】従って、本実施の形態においても、スター
トアップ部が不要な場合には、スタートアップ部の電流
の削減が可能となり、低消費電力化が実現できる。
【００６８】（実施の形態５）次に、本発明の実施の形
態５について図５に基づいて説明する。図５は本実施の
形態５の基準電圧発生回路の構成を示す回路図である。
【００６９】本実施の形態の特徴は、スタートアップ部
がＰＭＯＳトランジスタ９１で構成され、基準電圧発生
部の電源ＶＤＤとは異なり、十分低電圧の電源ＶＤＤＤ
に接続されている点である。
【００７０】本実施の形態は、実施の形態４と同じよう
に、異常な平衡状態になった場合には、電流値が小さく
なり、ＮＭＯＳトランジスタ８４のゲート電圧は低下す
る。
【００７１】この時、ＰＭＯＳトランジスタ９１のゲー
トとＮＭＯＳトランジスタ８４のゲートは共通になって
いるため、ＰＭＯＳトランジスタ９１は導通状態にな
り、電流が流れ始める。
【００７２】このため、ＮＭＯＳトランジスタ８３のゲ
ート電圧が上昇するため、基準電圧発生部に電流が流れ
始める。
【００７３】この状態では、スタートアップ部９０は不
要となる。このとき、ＰＭＯＳトランジスタ９１のゲー
ト電圧は上昇する。
【００７４】ところが、ＰＭＯＳトランジスタ９１の電
源電圧は、基準電圧発生部よりも十分低い電圧ＶＤＤＤ
に接続されているため、十分に遮断状態になりうる。
【００７５】従って、本実施の形態においても、スター
トアップ部が不要な場合には、スタートアップ部の電流
の削減が可能となり、低消費電力化が実現できる。
【００７６】
【発明の効果】以上のように，本発明によれば、基準電
圧発生部が正常な平衡状態にあり、スタートアップ部が
必要なくなった場合においては、スタートアップ部に流
れる電流を削減できるため、消費電流を削減できるとい
う効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る基準電圧発生回路
の回路図
【図２】本発明の実施の形態２に係る基準電圧発生回路
の回路図
【図３】本発明の実施の形態３に係る基準電圧発生回路
の回路図
【図４】本発明の実施の形態４に係る基準電圧発生回路
の回路図
【図５】本発明の実施の形態５に係る基準電圧発生回路
の回路図
【図６】従来の基準電圧発生回路の構成を示す回路図
【符号の説明】
１１，１２，１５，２１〜２４ トランジスタ １４，５４，７４ インバータ １３，２５，３２，４５，５３，６５，７３，８５ 抵
抗 １０，３０，５０，７０，９０ スタートアップ部 ２０，４０，６０，８０ 基準電圧発生部 ４１〜４４，６１〜６４ トランジスタ ７１，７３，７４，８１〜８４ トランジスタ
フロントページの続き Ｆターム(参考） 5F038 BB04 BH02 BH07 BH11 DT12 EZ20 5H420 BB04 BB12 BB13 CC02 DD02 EA14 EA18 EA19 EA24 EA39 EA40 EA42 EB15 EB18 EB37 FF03 FF25 KK01 NA16 NA27 NB02 NB14 NB36 NC02 NC03 NC23 NC27

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】接地電圧と前記接地電圧より高い電圧とい
    う２つの電圧平衡点を持つ基準電圧発生部と、前記接地
    電圧の平衡点から前記接地電圧とは異なる電圧平衡点に
    移動させるスタートアップ部を備え、 前記スタートアップ部は、平衡点の電圧を検知して動作
    し、非スタートアップ時には前記スタートアップ部の電
    流が削減されることを特徴とする基準電圧発生回路。
  2. 【請求項２】前記スタートアップ部は、スタートアップ
    時は電流が遮断され非スタートアップ時に電流が流れ続
    ける電流経路を有し、 基準電圧を検知する検知部、電流を出力するための出力
    部、およびその出力電流を制御する制御部により構成さ
    れ、前記基準電圧発生部に流れる電流値により抵抗値が
    変化し、非スタートアップ時においては抵抗値が大きく
    なる抵抗体と前記検知部が前記電流経路に直列接続され
    たことを特徴とする請求項１記載の基準電圧発生回路。
  3. 【請求項３】前記基準電圧発生部の電流値を決定するよ
    うに第１の極性のトランジスタと第２の極性のトランジ
    スタのゲート電圧および前記抵抗体の抵抗値を制御する
    トランジスタを備えたことを特徴とする請求項２記載の
    基準電圧発生回路。
  4. 【請求項４】前記検知部はＭＯＳトランジスタで構成さ
    れ、そのゲート電極は電圧平衡点に、そのドレイン電極
    は制御部に接続され、前記ＭＯＳトランジスタのソース
    電極と接地間に非スタートアップ時にオフ状態になるス
    イッチを有し、前記ＭＯＳトランジスタのドレイン電極
    を出力部から出力される電流を遮断するような電圧に移
    動させるトランジスタを有することを特徴とする請求項
    ２記載の基準電圧発生回路。
  5. 【請求項５】前記検知部はＭＯＳトランジスタで構成さ
    れ、非スタートアップ時にオフ状態になるスイッチを前
    記ＭＯＳトランジスタのゲート電極と電圧平衡点間に有
    し、かつ前記ＭＯＳトランジスタが遮断状態になるよう
    に、そのソース電極の電圧を移動させるためのトランジ
    スタを有し、前記ＭＯＳトランジスタのドレイン電極と
    出力部間に非スタートアップ時にオフ状態になるスイッ
    チを有し、前記出力部から出力される電流を遮断するよ
    うな電圧に移動させるトランジスタを有することを特徴
    とする請求項２記載の基準電圧発生回路。
  6. 【請求項６】ゲート電極が検知部、ドレイン電極が電流
    を出力する出力部として使用されるＭＯＳトランジスタ
    をスタートアップ部として用いたことを特徴とする請求
    項１記載の基準電圧発生回路。
JP2000030051A 2000-02-08 2000-02-08 基準電圧発生回路 Expired - Fee Related JP3399433B2 (ja)

Priority Applications (10)

Application Number Priority Date Filing Date Title
JP2000030051A JP3399433B2 (ja) 2000-02-08 2000-02-08 基準電圧発生回路
DE60100318T DE60100318T2 (de) 2000-02-08 2001-02-07 Referenzspannungsquelle mit Anlaufschaltkreis
EP01102911A EP1124170B1 (en) 2000-02-08 2001-02-07 Reference voltage generation circuit including a start-up circuit
EP02011078A EP1237064B1 (en) 2000-02-08 2001-02-07 Reference voltage generation circuit
US09/778,066 US6498528B2 (en) 2000-02-08 2001-02-07 Reference voltage generation circuit
DE60115593T DE60115593T2 (de) 2000-02-08 2001-02-07 Referenzspannungserzeugungsschaltung
EP02011077A EP1237063B1 (en) 2000-02-08 2001-02-07 Reference voltage generation circuit
DE60110363T DE60110363T2 (de) 2000-02-08 2001-02-07 Referenzspannungserzeugungsschaltung
KR1020010006071A KR100644496B1 (ko) 2000-02-08 2001-02-08 기준전압 발생회로
US10/307,446 US6806764B2 (en) 2000-02-08 2002-12-02 Reference voltage generation circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000030051A JP3399433B2 (ja) 2000-02-08 2000-02-08 基準電圧発生回路

Publications (2)

Publication Number Publication Date
JP2001222332A true JP2001222332A (ja) 2001-08-17
JP3399433B2 JP3399433B2 (ja) 2003-04-21

Family

ID=18555117

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000030051A Expired - Fee Related JP3399433B2 (ja) 2000-02-08 2000-02-08 基準電圧発生回路

Country Status (5)

Country Link
US (2) US6498528B2 (ja)
EP (3) EP1237063B1 (ja)
JP (1) JP3399433B2 (ja)
KR (1) KR100644496B1 (ja)
DE (3) DE60110363T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011118532A (ja) * 2009-12-01 2011-06-16 Seiko Instruments Inc 定電流回路
JPWO2016052042A1 (ja) * 2014-09-29 2017-06-22 アズビル株式会社 スタートアップ回路

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4557342B2 (ja) * 2000-01-13 2010-10-06 富士通セミコンダクター株式会社 半導体装置
US6900685B2 (en) * 2002-05-16 2005-05-31 Micron Technology Tunable delay circuit
US6924693B1 (en) * 2002-08-12 2005-08-02 Xilinx, Inc. Current source self-biasing circuit and method
US7394308B1 (en) * 2003-03-07 2008-07-01 Cypress Semiconductor Corp. Circuit and method for implementing a low supply voltage current reference
US6891357B2 (en) * 2003-04-17 2005-05-10 International Business Machines Corporation Reference current generation system and method
JP2006121448A (ja) * 2004-10-22 2006-05-11 Matsushita Electric Ind Co Ltd 電流源回路
WO2006090474A1 (ja) * 2005-02-25 2006-08-31 Fujitsu Limited シャントレギュレータおよび電子機器
US7554313B1 (en) * 2006-02-09 2009-06-30 National Semiconductor Corporation Apparatus and method for start-up circuit without a start-up resistor
US7541795B1 (en) * 2006-02-09 2009-06-02 National Semiconductor Corporation Apparatus and method for start-up and over-current protection for a regulator
KR100784386B1 (ko) * 2006-10-20 2007-12-11 삼성전자주식회사 내부 전원 전압을 발생하는 장치 및 그 방법
US7605642B2 (en) * 2007-12-06 2009-10-20 Lsi Corporation Generic voltage tolerant low power startup circuit and applications thereof
US8669808B2 (en) * 2009-09-14 2014-03-11 Mediatek Inc. Bias circuit and phase-locked loop circuit using the same
TWI486741B (zh) * 2013-07-16 2015-06-01 Nuvoton Technology Corp 參考電壓產生電路
US9851740B2 (en) * 2016-04-08 2017-12-26 Qualcomm Incorporated Systems and methods to provide reference voltage or current
CN108681358A (zh) * 2018-05-17 2018-10-19 上海华虹宏力半导体制造有限公司 基准电流产生电路中的内部电源产生电路

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4051392A (en) * 1976-04-08 1977-09-27 Rca Corporation Circuit for starting current flow in current amplifier circuits
JPS59143407A (ja) * 1983-02-07 1984-08-17 Hitachi Ltd バイアス発生回路及びそれを用いた定電流回路
US5109187A (en) * 1990-09-28 1992-04-28 Intel Corporation CMOS voltage reference
US5274323A (en) * 1991-10-31 1993-12-28 Linear Technology Corporation Control circuit for low dropout regulator
JPH05297969A (ja) 1992-04-16 1993-11-12 Toyota Motor Corp バンドギャップ定電流回路
JPH0628048A (ja) 1992-07-06 1994-02-04 Fujitsu Ltd 定電流電源回路
JPH07106869A (ja) * 1993-09-30 1995-04-21 Nec Corp 定電流回路
JPH07121255A (ja) 1993-10-27 1995-05-12 Nec Corp 定電流源回路
KR960004573B1 (ko) 1994-02-15 1996-04-09 금성일렉트론주식회사 기동회로를 갖는 기준전압발생회로
JP3626521B2 (ja) 1994-02-28 2005-03-09 三菱電機株式会社 基準電位発生回路、電位検出回路および半導体集積回路装置
US5453679A (en) * 1994-05-12 1995-09-26 National Semiconductor Corporation Bandgap voltage and current generator circuit for generating constant reference voltage independent of supply voltage, temperature and semiconductor processing
KR0139662B1 (ko) 1995-04-27 1998-08-17 김광호 전원 밸런스 회로
JPH09114534A (ja) * 1995-10-13 1997-05-02 Seiko I Eishitsuku:Kk 基準電圧発生回路
US5694073A (en) * 1995-11-21 1997-12-02 Texas Instruments Incorporated Temperature and supply-voltage sensing circuit
JP3540872B2 (ja) 1995-11-24 2004-07-07 富士電機デバイステクノロジー株式会社 起動回路
US5754037A (en) * 1996-07-30 1998-05-19 Dallas Semiconductor Corporation Digitally adaptive biasing regulator
JPH1078827A (ja) 1996-09-02 1998-03-24 Yokogawa Electric Corp Ｉｃのスタート回路
US5814980A (en) 1996-09-03 1998-09-29 International Business Machines Corporation Wide range voltage regulator
US5686824A (en) * 1996-09-27 1997-11-11 National Semiconductor Corporation Voltage regulator with virtually zero power dissipation
KR100237623B1 (ko) 1996-10-24 2000-01-15 김영환 기준 전압 회로의 전류 감지 스타트 업 회로
KR100302589B1 (ko) * 1998-06-05 2001-09-22 김영환 기준전압발생기의스타트업회로
US6002244A (en) * 1998-11-17 1999-12-14 Impala Linear Corporation Temperature monitoring circuit with thermal hysteresis

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011118532A (ja) * 2009-12-01 2011-06-16 Seiko Instruments Inc 定電流回路
JPWO2016052042A1 (ja) * 2014-09-29 2017-06-22 アズビル株式会社 スタートアップ回路

Also Published As

Publication number Publication date
EP1124170B1 (en) 2003-06-04
KR20010078370A (ko) 2001-08-20
EP1124170A1 (en) 2001-08-16
DE60110363D1 (de) 2005-06-02
US6806764B2 (en) 2004-10-19
DE60115593T2 (de) 2006-06-22
JP3399433B2 (ja) 2003-04-21
EP1237063A1 (en) 2002-09-04
EP1237064B1 (en) 2005-04-27
US20030076160A1 (en) 2003-04-24
US20010011920A1 (en) 2001-08-09
DE60115593D1 (de) 2006-01-12
DE60110363T2 (de) 2005-10-06
US6498528B2 (en) 2002-12-24
EP1237063B1 (en) 2005-12-07
KR100644496B1 (ko) 2006-11-10
EP1237064A1 (en) 2002-09-04
DE60100318T2 (de) 2003-12-11
DE60100318D1 (de) 2003-07-10

Similar Documents

Publication Publication Date Title
JP2001222332A (ja) 基準電圧発生回路
JP2508697B2 (ja) 半導体集積回路
US5696440A (en) Constant current generating apparatus capable of stable operation
US5767710A (en) Power-up reset signal generating circuit for an integrated circuit
JP3686174B2 (ja) 半導体集積回路装置
JP2009140261A (ja) 半導体集積回路
JP3967722B2 (ja) 半導体装置
JPH10209843A (ja) 低消費電力型入力バッファー
JPH10107610A (ja) 半導体集積回路
JP4374254B2 (ja) バイアス電圧発生回路
JP2000089837A (ja) 基準電圧発生回路
KR100225213B1 (ko) 반도체 장치 및 이 반도체 장치의 클럭 신호 제어방법(control of clock signal in semiconductor device)
JPH07121255A (ja) 定電流源回路
JP2001326535A (ja) バイアス回路
JP4256338B2 (ja) 定電流源回路
JP2002064374A (ja) 定電流発生回路および定電圧発生回路
JPH07234735A (ja) 内部電源回路
JP2956322B2 (ja) 入力回路
JP2001160294A (ja) 半導体記憶装置
KR20040007905A (ko) 반도체 메모리 소자의 전압 발생 회로
JPH08101724A (ja) 制御回路
JPH11326398A (ja) 電圧検知回路
KR100277879B1 (ko) 센스앰프의초기바이어스회로
JP5329497B2 (ja) スイッチングトランジスタの制御回路
KR20100003039A (ko) 반도체 소자

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080221

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090221

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100221

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100221

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110221

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120221

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130221

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees