KR100225213B1 - 반도체 장치 및 이 반도체 장치의 클럭 신호 제어방법(control of clock signal in semiconductor device) - Google Patents

반도체 장치 및 이 반도체 장치의 클럭 신호 제어방법(control of clock signal in semiconductor device)

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KR100225213B1
KR100225213B1 KR1019960001892A KR19960001892A KR100225213B1 KR 100225213 B1 KR100225213 B1 KR 100225213B1 KR 1019960001892 A KR1019960001892 A KR 1019960001892A KR 19960001892 A KR19960001892 A KR 19960001892A KR 100225213 B1 KR100225213 B1 KR 100225213B1
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히로히사 이마무라
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

반도체 장치의 클럭 신호 제어 회로에 있어서, 제1클럭 신호는 외부 클럭 신호 모드시에 반도체 장치의 제1단자에 외부에서 공급된다. 외부 소자 이용 모드시에, 제2클럭 신호는 반도체 장치의 제2단자와 제1단자 사이에 외부에서 접속된 소자를 사용하여, P 채널 MOS 트랜지스터 및 N 채널 MOS 트랜지스터로 구성된 셀프-바이어싱 저항기 및 클럭 인버터에 의해 상기 제1단자상에 발생된다. 외부 클럭 신호 모드 또는 외부 소자 이용 모드시에 상기 제2단자 상의 클럭 신호는 슈미트 트리거형 논리 게이트를 사용하여 반도체 장치의 내부 회로에 공급된다. 외부 클럭 신호 모드시에, 클럭 인버터 및 셀프-바이어싱 저항기는 턴오프되어 제2클럭 신호의 발생이 억제된다. 또한, 클럭 신호 정지 모드시에, 클럭 신호의 공급이 억제된다.

Description

반도체 장치 및 이 반도체 장치의 클럭 신호 제어 방법(CONTROL OF CLOCK SIGNAL IN SEMICONDUCTOR DEVICE)
제1도는 발진 소자가 외부에서 클럭 신호 제어 회로에 결합될 때 반도체 장치의 종래의 클럭 신호 제어 회로를 도시한 블럭도.
제2도는 외부 클럭 신호 발생기가 클럭 신호 제어 회로에 결합될 때 제1도에 도시된 종래의 클럭 신호 제어 회로를 도시한 블럭도.
제3도는 선택 신호가 외부에서 공급되는 경우인 본 발명의 제1실시예에 따른 반도체 장치의 클럭 신호 제어 회로를 도시한 블럭도.
제4도는 선택 신호가 스위치로부터 공급되는 경우인 본 발명의 제2실시예에 따른 반도체 장치의 클럭 신호 제어 회로를 도시한 블럭도.
제5도는 내부 클럭 발생기가 제공되고 선택 신호가 레지스터부로 부터 공급되는 경우인 본 별명의 제3실시예에 따른 반도체 장치의 클럭 신호 제어 회로를 도시한 블럭도.
제6도는 본 발명의 제3실시예에 따른 반도체 장치의 클럭 신호 제어 회로의 변형예를 도시한 블럭도.
* 도면의 주요부분에 대한 부호의 설명
11, 21, 31 : 반도체 장치 12, 22, 32 : 클럭 신호 제어 회로
14, 24, 34 : POMS 트랜지스터 15, 25, 35 : NMOS 트랜지스터
45 : 링 오실레이터 59 : 발진 소자
72,76 : 발진 입력 단자 73, 77 : 발진 출력 단자
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치 내에 포함된 클럭 신호 제어 회로에서의 클럭 신호의 제어에 관한 것이다.
종래, 외부에 장착된 발진부를 이용하여 소정의 주파수를 갖는 클럭 신호를 발생시키는 기능 및 외부 장치로부터 소정의 주파수를 갖는 클럭 신호를 입력시키는 기능을 갖는 클럭 신호 제어 회로를 포함하는 반도체 장치가 있다. 제1도는 소정의 주파수를 갖는 클럭 신호가 외부에 결합된 발진부를 이용해서 발생되어 반도체 장치의 내부 회로에 공급될 때 이러한 반도체 장치의 일부를 도시한 블럭도이다.
제1도를 참조하면, 종래의 반도체 장치(51)의 클럭 신호 제어 회로(52) 및 외부에 장착된 발진 소자 세트가 도시되었지만, 반도체 장치(51)의 내부 회로는 도시되지 않았다.
클럭 신호 제어 회로(52)는 발진 입력 단자(78)과 발진 출력 단자(79) 사이에 배치된 인버터(53), 둘다 인버터(53)에 평행하게 접속되어 셀프-바이어싱 저항기로서 작동하는 P 채널 금속-산화물-반도체 전계 효과 트랜지스터(54) (이하, ''PMOS 트랜지스터''라 함)와 N 채널 금속-산화물-반도체 전계 효과 트랜지스터(55) (이하, ''NMOS 트랜지스터''라 함), 다른 인버터(56), 슈미트 트리거형 인버터(57) (이하, ''슈미트 트리거 인버터''라 함), 및 NMOS 트랜지스터(58)로 구성된다. 발진 소자 세트는 외부에서 단자(78과 79) 사이의 반도체 장치(51)에 결합된다. 클럭 신호는 슈미트 트리거 인버터(57)에 의해 내부 회로에 전달된다. 발진 소자 세트는 발진 입력 단자(78)과 발진 출력 단자(79) 사이에 배치된 발진 소자(59), 및 각각 접지 단자와 발진 입력 단자(78) 및 발진 출력 단자(79) 사이에 배치된 캐패시터(60 및 61)로 구성된다.
클럭 신호가 외부에서 공급되는 반도체 장치(51)의 상기 클럭 신호 제어 회로(52)를 도시한 블럭도이다. 제2도는 참조하면, 클럭 신호는 클럭 신호 발생기(62)로부터 발진 입력 단자(78)로 외부에서 공급된다. 또한, 클럭 신호는 인버터(63)에 의해 반전되어 발진 출력 단자(79)에 공급된다. 내부 클럭 신호는 상기 2개의 클럭 신호로부터 생성되어, 슈미트 트리거 인버터(57)에 의해 반전되어서 내부 회로에 공급된다.
클럭 신호가 발진 입력 단자(78)에만 공급되고 발진 출력 단자(79)에 공급되지 않으면, 반도체 장치(51)은 인버터(53)이 슈미트 트리거 형태가 아니기 때문에 발진 입력 단자(78)에서 픽업된 노이즈에 의해 극심한 영향을 받는다. 이와 반대로, 외부 클럭 신호가 발진 출력 단자(79)에만 공급되고 발진 입력 단자(78)에는 공급되지 않으면, 발진 출력 단자(79)에 공급된 외부 클럭 신호는 PMOS 트랜지스터(54) 및 NMOS 트랜지스터(55)를 통과하여 인버터(53)에 공급되어 인버터(53)에 의해 반전된다. 그 결과, 반전된 신호는 발진 출력 단자(79)에 공급된 클럭 신호와 일치하지 않고, 외부에서 공급된 클럭 신호는 왜곡된 형태로 출력된다. 이러한 문제점을 방지하기 위해, 상술된 바와 같이, 외부 클럭 신호로부터 2-위상 클럭 신호를 생성하여, 이들을 발진 입력 단자(78) 및 발진 출력 단자(79)에 공급할 필요가 있다.
다음에, 반도체 장치(51)의 주요 기능 중의 하나로서 발진 정지 모드시의 클럭 신호 제어 회로(52)의 동작에 대해 설명하겠다. 일반적으로, 반도체 장치는 클럭 신호를 정지시킴으로써 반도체 장치의 내부 회로의 기능을 정지시키는 초억제 전력 소모 모드와 같은 발진 정지 모드를 갖추고 있다. 제1도에 도시된 바와 같이, 발진 소자 세트가 외부에 결합되어 소정의 주파수를 갖는 클럭 신호를 발생시키는 경우, 발진 정지 모드에 있어서, 발진 정지 신호 STOP(106)은 ''1'' 레벨 또는 하이 레벨로 설정된다. 그 결과, PMOS 트랜지스터(54) 및 NMOS 트랜지스터(55)는 인버터(56)을 사용하여 둘다 OFF 상태로 설정된다. 또한, NMOS 트랜지스터(58)은 ON 상태로 설정된다. 그러므로, 발진 입력 단자(78)은 ''0'' 레벨 또는 로우 레벨로 고정으로 설정되고, 발진 출력 단자(79)는 ''1''레벨로 설정되어, 클럭 신호의 발진이 정지된다. 그러므로, 고정된 ''0''레벨은 슈미트 트리거 인버터(57)에 의해 반도체 장치(51)의 내부 회로에 공급된다. 한편, 소정의 주파수를 갖는 클럭 신호가 외부에서 공급되는 경우, 발진 정지 모드 시의 클럭 신호 제어 회로(52)의 동작은 제1도에서와 같이 설명될 수 있다. 이 경우, 발진 정지 신호 STOP(106)은 또한 제2도의 ''1'' 레벨 또는 하이 레벨로 설정된다. 그 결과, PMOS 트랜지스터(54) 및 NMOS 트랜지스터(55)는 인버터(56)을 사용하여 둘다 OFF 상태로 설정된다. 또한, NMOS 트랜지스터(58)은 ON 상태로 설정된다. 그러므로 발진 입력 단자(78)은 ''0'' 레벨 또는 로우 레벨로 고정적으로 설정되고, 발진 출력 단자(79)는 ''1'' 레벨로 설정된다. 그러므로, 고정된 ''0'' 레벨은 슈미트 트리거 인버터(57)에 의해 반도체 장치(51)의 내부 회로에 공급된다. 이 동작은 제1도와 전적으로 동일하다.
그러나, 클럭 신호 제어 회로(52)가 발진 정지 모드로 설정된 경우에도, 클럭 신호 제어 회로(52)를 포함하는 반도체 장치(51) 전체는 발진 정지 모드로 반드시 설정될 필요가 없다. 더욱이, 클럭 신호는 종종 외부 클럭 신호 발생기(62)로부터 계속 공급된다. 이 경우, 발진 정지 모드에 있어서, ''1'' 레벨의 출력이 인버터(53)으로부터 공급되기 때문에, 인버터(53)을 구성하는 PMOS 트랜지스터 (도시되지 않음)는 ON 상태이다. 그러므로, NMOS 트랜지스터(58)이 턴온되고 인버터(53)로부터의 출력이 외부 클럭 신호와 일치하지 않기 때문에, ''1'' 레벨의 클럭 신호가 발진 입력 단자(78)에 공급되고 ''0''레벨의 클럭 신호가 발진 출력 단자(79)에 공급되는 경우에 전원 공급기에서 접지로 대량의 전류가 흐르게 된다. 이러한 이유 때문에, 외부 클럭 신호 발생기(62)가 사용되는 경우에, 발진 정지 모드시의 제어 동작은 종래의 클럭 신호 제어 회로(52)에서 항상 신뢰성있게 보장될 수는 없다.
집적 회로 장치의 저전력 소모 성능이 사용자들로부터 강하게 요구되고 있기 때문에, 반도체 장치에 내장된 클럭 신호 제어 회로의 외부 클럭 신호를 사용하는 경우에도 대량으로 흐르는 전류를 억제하여 발진 정지 모드시의 동작을 보장하는 것이 절대적으로 필요하다.
전류로 인해 반도체 장치의 접지 라인과 전원 공급 라인을 통해 발생된 노이즈에 의해 반도체 장치의 에러 동작을 방지하는 것이 강하게 요구되고 있다. 외부 클럭 신호가 사용되는 경우에, 제2도의 인버터(53)은 불필요하다. 그러나, 인버터가 제공되어 항상 ''1'', ''0'' ''1'' 등의 레벨이 되도록 동작하기 때문에, 인버터(53)을 통해 소모적인 전류가 흘러서 노이즈가 발생되게 된다.
부수적으로, 외부 클럭 신호가 사용되는 경우에, 클럭 신호가 발진 입력 단자(78)에 공급될 뿐만 아니라 발진 출력 단자(79)에 클럭 신호의 반전 신호가 공급될 필요가 있다. 그러므로, 인버터(63)은 외부에서 발진 입력 단자(78)과 발진 출력 단자(79) 상이에 결합되어야 한다.
본 발명의 목적은 외부 클럭 신호가 사용될 때 발진 정지 모드가 신뢰성있게 보장되는 클럭 신호 제어 회로를 포함하는 반도체 장치를 제공하기 위한 것이다.
본 발명의 다른 목적은 전력 소모가 감소될 수 있고 노이즈도 감소될 수 있는 클럭 신호 제어 회로를 포함하는 반도체 장치를 제공하기 위한 것이다.
본 발명의 또 다른 목적은 외부 클럭 신호가 사용될 때 인버터가 외부에서 접속될 필요가 없는 클럭 신호 제어 회로를 포함하는 반도체 장치를 제공하기 위한 것이다.
본 발명의 또 다른 목적은 클럭 신호 제어 회로를 포함하는 상기 반도체 장치 제조 방법을 제공하기 위한 것이다.
본 발명의 특징을 달성하기 위해, 반도체 장치는 제1단자와 외부 클럭 신호모드에서 제1클럭 신호가 외부로부터 공급되는 제2단자; 제1단자와 제2단자 사이에 접속되며 외부 클럭 신호 모드에서 OFF 상태로 설정되는 클럭 인버터; P 채널 MOS 트랜지스터와 N 채널 MOS 트랜지스터를 포함하며 외부 클럭 신호 모드에서 OFF 상태로 설정되는 셀프 바이어싱 저항기- 클럭 인버터 및 셀프 바이어싱 저항기는 제1 및 제2단자 사이에 외부로부터 접속된 소자를 사용하여 클럭 신호 발생모드에서 제2클럭 신호를 발생함-; 반도체 장치의 내부 회로에 외부 클럭 신호 모드에서는 제1클럭 신호를 공급하고 클럭 신호 발생 모드에서는 제2클럭 신호를 공급하기 위한 슈미트 트리거형 게이트; 외부 클럭 신호 모드와 상기 클럭 신호 발생 모드 중 하나를 선택 신호에 응답하여 설정하는 모드 지정부; 및 내부 클럭 모드에서 제3클럭 신호를 발생하는 발생부를 포함하고, 모드 지정부는 외부 클럭 신호 모드와 클럭 신호 발생 모드가 설정되어 있지 않다고 나타내는 선택 신호에 기초하여 상기 내부 클럭 모드를 설정한다.
클럭 신호 제어 회로에 있어서, 선택 신호 공급부를 더 구비하여 선택 신호를 제어 신호로서 제어부에 공급하고, 선택 신호는 클럭 신호가 제2단자에 공급된 것을 나타낸다. 선택 신호는 반도체 장치의 제3단자로부터, 선택 신호를 표시하기 위한 스위치 세트로부터, 또는 선택 신호를 표시하는 데이터를 저장하기 위한 레지스터로부터 공급될 수 있다.
전력 소모를 억제하기 위해, 클럭 정지 신호 공급부는 반도체 장치의 내부 회로로의 클럭 신호의 공급을 정지시키도록 제공되는 것이 바람직하다. 이 경우, 클럭 정지 신호는 제4단자를 통해 제어부로 외부에서 공급되거나, 내부 회로에 의해 발생될 수 있다. 제어부는 클럭 정지 신호로 공급부가 내부 클럭 신호를 반도체 장치의 내부 회로로 공급하지 못하게 한다.
본 발명의 다른 특징을 달성하기 위해, 반도체 장치의 내부 회로로의 클럭 신호의 발생 및 공급을 제어하는 방법은, 외부 클럭 신호 모드시에 반도체 장치의 제1단자에 제1클럭 신호를 외부에서 공급하는 단계; 소자가 외부에서 반도체 장치의 제1단자와 제2단자 사이에 접속되는 모드를 사용하며 외부 소자의 제1단자에 제2클럭 신호를 발생시키는 단계; 외부 클럭 신호 모드시에 또는 외부 소자 이용 모드시에 반도체 장치의 내부 회로에 제2단자상의 클럭 신호를 공급하는 단계 ; 및 외부 클럭 신호 모드시의 제어 신호에 응답하여 제2클럭 신호가 발생되지 못하게 하는 단계를 포함한다.
이하, 본 발명에 따른 반도체 장치에 내장된 클럭 신호 제어 회로에 대해 첨부된 도면을 참조하여 더욱 상세하게 설명하겠다.
제3도는 본 발명의 제1실시예에 따른 반도체 장치(11)의 클럭 신호 제어 회로(12)의 블럭도이다. 제3도에서, 내부 회로, 및 발진 정지 신호 STOP을 발생시키는 부분은 도시되지 않았지만, 본 분야에서는 명백한 것이다. 제3도를 참조하면, 클럭 신호 제어 회로에 있어서, 클럭 인버터는 발진 입력 단자(72)와 발진 출력 단자(73) 사이에 제공된다. PMOS 트랜지스터(14) 및 NMOS 트랜지스터(15)는 클럭 인버터(13)과 평행하게 제공된다. 클럭 인버터(13) 및 PMOS 트랜지스터(14)와 NMOS 트랜지스터(15)는 발진 입력 단자(72)와 발진 출력 단자(73) 사이에 결합된 발진 소자(59), 및 제1도에 도시된 바와 같이 접지와 상기 단자들 사이에 각각 접속된 2개의 캐패시터 (60 및 61)과 함께 클럭 신호 발생부로서 기능한다. 외부 클럭 신호를 사용할 것인지를 지정하기 위해 선택 신호(101)이 공급되는 단자(71)은 NOR 게이트(16)의 한 입력에 접속된다. 선택 신호(101)은 어떠한 외부 클럭 신호도 사용되지 않을 때는 ''0'' 레벨 또는 로우 레벨로 설정되고, 외부 클럭 신호가 사용될 때는 ''1'' 레벨 또는 하이 레벨로 설정된다. 발진 정지 신호 STOP(102)는 제어부로서 기능하는 NOR 게이트(16)의 다른 입력에 공급된다. 발진 정지 신호는 발진 정지모드시에 ''1'' 레벨 또는 하이 레벨로 설정되고, 그 외에 통상 모드시에는 ''0'' 레벨 또는 로우 레벨로 설정된다. NOR 게이트(16)의 출력은 NMOS 트랜지스터(15)의 게이트 및 클럭 인버터(13)의 제어 단자에 바로 공급되고, NMOS 트랜지스터(도시되지 않음)는 클럭 인버터(13)을 구성한다. 또한, NOR 게이트(16)의 출력은 PMOS 트랜지스터(14)의 반전 게이트 및 클럭 인버터(13)의 반전 제어 단자에 인버터(17)을 통해 공급되고, PMOS 트랜지스터(도시되지 않음)는 클럭 인버터(13)을 구성한다. 인버터(18)은 발진 정지 신호 STOP(102)에 접속되고, 인버터(18)의 출력은 슈미트 트리거형 NAND 게이트(이하, ''슈미트 트리거 NAND 게이트''라 함) (19)의 한 입력에 공급된다. 슈미트 트리거 NAND 게이트(19)의 다른 입력은 발진 출력 단자(73)에 접속된다.
다음에, 제1실시예에 따른 클럭 신호 제어 회로의 동작에 대해 설명하겠다.
먼저, 통상 모드의 외부 소자 이용 모드시의 클럭 신호 제어 회로의 동작에 대해 설명하겠다. 발진 소자(59)는 발진 입력 단자(72)와 발진 출력 단자(73) 사이에 결합되고, 2개의 캐패시터(60,61)은 제1도에 도시된 바와 같이 접지와 상기 단자들 사이에 각각 접속되므로, 소정의 주파수를 갖는 클럭 신호가 반도체 장치(11)의 내부 회로에 공급된다. 통상 모드의 외부 소자 이용 모드시에, 발진 정지 신호는 로우 레벨로 설정된다. 또한, 선택 신호 입력 단자(71)은 로우 레벨로 설정된다. 따라서, NOR 게이트(16)의 출력은 하이 레벨이므로, 인버터(17)은 로우 레벨의 출력을 갖는다. 그러므로, 클럭 인버터(13), PMOS 트랜지스터(14) 및 NMOS 트랜지스터(15)는 모두 ON 상태로 설정된다. 외부 발진 소자(59) 및 캐패시터(60,61)이 단자(72,73)에 접속되기 때문에, 소정 주파수를 갖는 클럭 신호가 발생되고, 인버터(18)의 출력이 하이 레벨로 설정되기 때문에, 발생된 클럭 신호는 슈미트 트리거 NAND 게이트(19)에 의해 반도체 장치(11)의 내부 회로에 공급된다.
외부 클럭 신호가 통상 모드, 즉 통상 모드의 외부 클럭 신호 모드시에 사용되는 경우에, 하이 레벨의 선택 신호가 단자(71)에 공급된다. 그 결과, NOR 게이트 (16)의 출력은 로우 레벨이고, 인버터는 하이 레벨의 출력을 갖는다. 따라서, 클럭 인버터(13), PMOS 트랜지스터(14) 및 NMOS 트랜지스터(15)는 모두 OFF 상태로 설정된다. 외부 클럭 신호가 이러한 상황하에서 단자(73)에 공급되면, 외부 클럭 신호는 인버터(18)의 출력이 하이 레벨이기 때문에 슈미트 트리거 NAND 게이트(19)에 의해 반도체 장치(11)의 내부 회로에 공급된다. 이 경우, 클럭 인버터(13), PMOS 트랜지스터(14) 및 NMOS 트랜지스터(15)가 모두 OFF 상태로 설정되기 때문에, 단자(73)에 공급된 클럭 신호는 외부 클럭 신호가 단자(72)에 공급되는 경우에도 클럭 인버터(13)의 출력과 불일치하지 않는다.
다음에, 발진 정지 모드시의 클럭 신호 제어 회로(12)의 동작에 대해 설명하겠다. 발진 정지 모드시에, 발진 정지 신호 STOP(102)는 하이 레벨로 설정된다.
그 결과, NOR 게이트(16)의 출력은 로우 레벨로 설정되고, 인버터(17)의 출력은 하이 레벨로 설정된다. 따라서, 통상 모드시에 외부 클럭 신호를 사용하는 경우와 같이, 클럭 인버터(13), PMOS 트랜지스터(14) 및 NMOS 트랜지스터(15) 모두는 턴오프가 된다. 또한, 인버터(18)의 출력이 로우 레벨로 설정되기 때문에, 슈미트 트리거 NAND 게이트(19)의 출력은 하이 레벨로 고정된다. 외부 발진 소자가 결합되는 경우에, 클럭 신호의 발생이 정지되므로, 반도체 장치(11)의 내부 회로에는 슈미트 트리거 NAND 게이트(19)를 통해 고정된 하이 레벨이 공급된다. 한편, 외부 클럭 신호가 발진 출력 단자(73)에 공급되는 경우, 클럭 인버터(13)의 출력이 하이 임피던스 상태로 설정되기 때문에, 외부 클럭 신호는 클럭 인버터(13)의 출력과 불일치하지 않게 된다. 외부에서 결합된 발진 소자의 경우에서와 같이, 고정된 하이 레벨은 슈미트 트리거 NAND 게이트(19)를 통해 반도체 장치(11)의 내부 회로에 공급된다.
다음에, 본 발명의 제2실시예에 따른 반도체 장치의 클럭 신호 제어 회로에 대해 설명하겠다. 제4도는 본 발명의 제2실시예에 따른 반도체 장치(21)의 클럭 신호 제어 회로(22)의 블럭도이다. 제4도에서, 내부 회로 및 발진 정지 신호 STOP를 발생시키는 부분은 도시되지는 않았지만 본 분야에 명백한 것이다. 제4도를 참조하면, 클럭 신호 제어 회로(22)에 있어서, 클럭 인버터(23)은 발진 입력 단자(74)와 발진 출력 단자(75) 사이에 제공된다. PMOS 트랜지스터(24) 및 NMOS 트랜지스터 (25)는 제1실시예에서와 같이 셀프-바이어싱 저항용 클럭 인버터(23)와 나란히 제공된다. 제1실시예와 달리, 제3도에 도시된 단자(71)이 제공되지 않고, 대신에 외부 클럭 신호가 사용될 것인지를 지정하기 위해 선택 신호(103)을 공급하는 마스크옵션(30)이 제공된다. 마스크 옵션(30)은 스위치 SW를 포함한다. 스위치의 한 접촉부는 접지에 접속되고, 다른 접촉부는 클럭 신호 제어 회로(22)의 전원 공급 전압 VDD에 접속된다. 스위치 SW의 공통 단자는 선택 신호(103)에 접속된다. 선택 신호(103)은 외부 클럭 신호가 사용되지 않을 때 ''0'' 레벨 또는 로우 레벨로 설정되고, 외부 클럭 신호가 사용될 때 ''1'' 레벨 또는 하이 레벨로 설정된다. 선택 신호(103)은 NOR 게이트(26)의 한 입력에 공급된다. 발진 정지 신호 STOP(104)는 NOR 게이트(26)의 다른 입력에 공급된다. 발진 정지 신호는 발진 정지 모드시에 ''1'' 레벨 또는 하이 레벨로 설정되고, 그 밖에는 ''0'' 레벨 또는 로우 레벨로 설정된다. NOR 게이트(26)의 출력은 NMOS 틀랜지스터(25)의 게이트 및 클럭 인버터(23)의 제어 단자에 바로 공급되고, NMOS 트랜지스터(도시되지 않음)는 클럭 인버터(23)을 구성한다. 또한, NOR 게이트(26)의 출력은 인버터(27)을 통해 PMOS 트랜지스터(24)의 반전 게이트 및 클럭 인버터(23)의 반전 제어 단자에 공급되고, PMOS 트랜지스터(도시되지 않음)는 클럭 인버터(23)을 구성한다. 인버터(28)은 발진 정지 신호 STOP(104)에 접속되고, 인버터(28)의 출력은 슈미트 트리거형 NAND 게이트(이하, ''슈미트 트리거 NAND 게이트''라 함) (29)의 한 입력에 공급된다. 슈미트 트리거 NAND 게이트(29)의 다른 입력은 발진 출력 단자(75)에 접속된다.
다음에, 제2실시예에 따른 클럭 신호 제어 회로의 동작에 대해 설명하겠다.
먼저, 통상 모드의 외부 소자 이용 모드시의 클럭 신호 제어 회로(22)의 동작에 대해 설명하겠다. 발진 소자(59)는 발진 입력 단자(74)와 발진 출력 단자(75) 사이에 결합되고, 2개의 캐패시터(60,61)은 제1도에 도시된 바와 같이 접지와 상기 단자들 사이에 각각 접속되므로, 소정의 주파수를 갖는 클럭 신호는 반도체 장치(21)의 내부 회로에 공급된다. 통상 모드의 외부 소자 이용 모드시에, 발진 정지 신호는 로우 레벨로 설정된다. 마스크 옵션(30)의 스위치 SW는 전환되어 공통 단자를 접지에 접속시키므로 로우 레벨의 선택 신호는 NOR 게이트(26)에 공급된다. 이러한 경우의 동작은 제1실시예와 유사하므로, 설명은 생략하겠다. 한편, 외부 클럭 신호가 통상 모드시에 사용되는 경우, 마스크 옵션(30)의 스위치 SW가 전환되어 공통 단자를 전원 공급 전압 VDD에 접속시키므로, 하이 레벨의 선택 신호(103)이 NOR 게이트(26)에 공급된다. 이러한 경우의 동작은 또한 제1실시예에서 발진 출력 단자(73)에 공급된 외부 클럭 신호의 경우와 동일하므로 설명은 생략하겠다. 또한, 발진 정지 모드 시의 클럭 신호 제어 회로(22)의 동작도 제1실시예에서와 같으므로 설명을 생략하겠다.
제2실시예에서는 제1실시예와 달리 외부 클럭 신호가 사용될 것인지를 지정하는 단자(71)이 불필요하다. 그러므로, 반도체 장치(21)의 단자 수가 감소될 수 있고, 또는 제1실시예에서의 단자(71)이 다른 기능 단자로서 사용될 수 있다.
다음에, 본 발명의 제3실시예에 따른 반도체 장치(31)의 클럭 신호 제어 회로(32)에 대해 설명하겠다. 제5도는 본 발명의 제3실시예에 따른 반도체 장치(31)의 클럭 신호 제어 회로(32)의 블럭도이다. 제5도에서, 내부 회로 및 발진 정지 신호 STOP를 발생시키는 부분은 도시되지 않았지만, 이들은 본 분야에서 명백한 것이다. 제5도를 참조하면, 클럭 신호 제어 회로(32)에 있어서, 클럭 인버터(33)은 발진 입력 단자(76)과 발진 출력 단자(77) 사이에 제공된다. PMOS 트랜지스터(34)와 NMOS 트랜지스터(35)는 클럭 인버터(33)과 평행하게 제공된다. 외부 클럭 신호가 사용될 것인지를 지정하기 위해, 1 비트 레지스터(41-1)과 1 비트 레지스터(41-2)로 구성된 레지스터부(41)이 제공된다. 레지스터부(41)은 본 분야에 널리 공지되어 있는 방식으로 데이터로 설정된다. 레지스터(41-1 및 41-2)는 둘다 초기에 ''0'' 또는 로우 레벨로 설정된다. 외부 클럭 신호가 사용되는 경우, ''1'' 또는 하이레벨의 데이터가 레지스터(41-1)에 기입되고, 외부 클럭 신호가 사용되지 않는 경우, 레지스터(41-1)은 ''0'' 상태로 유지된다. 한편, 외부에서 결합된 발진 소자가 사용되는 경우, ''1'' 또는 하이 레벨의 데이터가 레지스터(41-2)에 기입되고, 외부 클럭 신호가 사용되지 않는 경우, 레지스터(41-2)는 ''0'' 상태로 유지된다. 그러므로, 외부 클럭 신호도 외부 발진 소자도 사용되지 않는 경우, 즉 ''0'' 데이터가 레지스터(41-1, 41-2)에 기입된 경우, 후술될 내부 발진기로부터의 클럭 신호가 지정된다.
선택 신호는 레지스터(41-1)로부터 NOR 게이트(36)의 한 입력에 공급되어 외부 클럭 신호가 사용될 것인지를 지정한다. 발진 정지 신호 STOP(105)는 NOR 게이트(36)의 다른 입력에 공급된다. 발진 정지 신호는 발진 정지 모드시에 ''1'' 레벨 또는 하이 레벨로 설정되고, 그 밖에, 즉 통상 모드시에 ''0'' 레벨 또는 로우 레벨로 설정된다. NOR 게이트(36)의 출력은 NMOS 트랜지스터(35)의 게이트 및 클럭 인버터(33)의 제어 단자에 바로 공급되고, NMOS 트랜지스터(도시되지 않음)는 클럭 인버터(33)을 구성한다. 또한, NOR 게이트(36)의 출력은 PMOS 트랜지스터(34)의 반전 게이트 및 클럭 인버터(33)의 반전 제어 단자에 공급되고, PMOS 트랜지스터(도시되지 않음)는 인버터(37)을 통해 클럭 인버터(33)을 구성한다. 인버터(38)은 발진 정지 신호 STOP(105)에 접속되고, 인버터(38)의 출력은 슈미트 트리거형 NAND 게이트(이하, ''슈미트 트리거 NAND 게이트''라 함)(39)의 한 입력에 공급된다. 슈미트 트리거 NAND 게이트(39)의 다른 입력은 발진 출력 단자(77)에 접속된다.
레지스터(41-1 및 41-2)는 NOR 게이트(40)의 2개의 입력에 접속되고, NOR 게이트(40)의 출력은 링 오실레이터(42), AND 게이트(47)의 한 입력, 및 인버터(46)에 공급된다. 링 오실레이터(42), NAND 게이트(43), 및 직렬로 접속된 인버터(44 및 45)로 구성되어, NOR 게이트(40)의 출력이 NAND 게이트(43)의 한 입력에 공급되고, 인버터(45)의 출력이 NAND 게이트(43)의 다른 입력에 피드백된다. 링 오실레이터(42)의 출력, 즉 인버터(45)의 출력은 AND 게이트(47)의 다른 입력에 공급된다. 인버터(46)의 출력은 슈미트 트리거 NAND 게이트(39)의 출력뿐만 아니라 AND 게이트(48)에 공급된다. AND 게이트(47)의 출력 및 AND 게이트(48)의 출력은 NOR 게이트(49)에 공급되고, NOR 게이트(49)의 출력은 반도체 장치(31)의 내부회로에 접속되어 이것에 클럭 신호를 공급한다.
다음에, 제3실시예에 따른 클럭 신호 제어 회로의 동작에 대해 설명하겠다.
먼저, 클럭 신호 제어 회로(32)는 초기 상태, 즉 레지스터부(41)의 레지스터(41-1, 41-2) 내에 ''0'' 데이터가 설정된 상태이다. 이러한 경우에, NOR 게이트(40)의 출력은 ''1'' 또는 하이 레벨로 설정되어 링 오실레이터(42)가 동작을 시작한다. 인버터(45)의 출력은 소정 기간에 ''1'', ''0'', ''1'' 등을 변화시켜 내부 클럭 신호를 발생시키고, NAND 게이트(43)의 입력에 피드백된다. NOR 게이트(40)의 출력이 하이 레벨이기 때문에, 내부 클럭 신호는 AND 게이트(47)을 통해 NOR 게이트(49)에 공급된다. NOR 게이트(40)의 반전된 출력이 인버터(46)에 의해 AND 게이트(48)에 공급되기 때문에, AND 게이트(48)의 출력은, 발진 소자와 캐패시터가 발진 입력 단자(76)과 발진 출력 단자(77) 사이에 접속되고, 외부 클럭 신호가 단자(76,77)에 공급되며, 또는 발진 정지 신호 STOP이 로우 또는 하이레벨인 경우에도 로우 상태를 유지한다. 이러한 방식으로, ''0'' 데이터가 레지스터(41-1, 41-2)에 기입될 때, 내부 클럭 신호는 NOR 게이트(49)를 통해 링 오실레이터(42)에서 반도체 장치(31)의 내부 회로에 공급된다.
발진 소자가 외부에서 클럭 신호 제어 회로(32)에 결합되어 소정 주파수를 갖는 클럭 신호가 반도체 장치(31)의 내부 회로에 공급되는 경우, 발진 소자(59)는 발진 입력 단자(76)과 발진 출력 단자(77) 사이에 결합되고, 2개의 캐패시터(60, 61)은 제1도에 도시된 바와 같이 접지와 상기 단자들 사이에 각각 접속된다. 이 경우에, ''1'' 데이터는 본 분야의 기술자에게 널리 공지된 방식으로 레지스터(41-2)에 기입된다. 레지스터(41-1)은 로우 상태를 유지한다. 통상 모드에 있어서, 발진 정지 신호는 로우 레벨로 설정된다. 또한, 선택 신호로서의 레지스터(41-1)의 출력도 또한 로우 레벨이다. 따라서, NOR 게이트(36)의 출력은 하이 레벨이므로 인버터(37)의 출력은 로우 레벨이다. 그러므로, 클럭 인버터(33), PMOS 트랜지스터(34) 및 NMOS 트랜지스터(35)는 모드 ON 상태로 설정된다. 외부 발진 소자(59) 및 캐패시터(60,61)은 단자(76,77)에 접속되고, 인버터(38)의 출력은 하이 레벨로 설정되며, 소정 주파수를 갖는 클럭 신호는 발생되어 슈미트 트리거 NAND 게이트(39)에 의해 AND 게이트(48)에 공급된다. 레지스터(41-42)의 출력이 하이 레벨이기 때문에, NOR 게이트(40)의 출력은 로우 레벨로 설정된다. 따라서, 링 오실레이터(42)는 작동하지 않고, AND 게이트(47)은 디스에이블 상태로 설정된다. 이와 반대로, AND 게이트(48)은 인에이블 상태로 설정되어, 클럭 신호가 슈미트 트리거 NAND 게이트(48)로부터 반도체 장치(31)의 내부 회로에 공급된다.
소정 주파수를 갖는 클럭 신호가 반도체 장치(31)의 내부 회로에 공급되도록 외부 클럭 신호가 통상 모드시에 사용되는 경우, ''1'' 데이터는 본 분야에 숙련된 기술자에게 널리 공지된 방식으로 레지스터(41-1)에 기입된다. 레지스터(41-2)는 로우 상태를 유지한다. 통상 모드시에, 발진 정지 신호는 로우 레벨로 설정된다. 또한, 선택 신호로서의 레지스터(41-1)의 출력도 하이 레벨이다. 그 결과, NOR 게이트(36)의 출력은 로우 레벨이고, 인버터(37)의 출력은 하이 레벨이다. 따라서, 클럭 인버터(33), PMOS 트랜지스터(34) 및 NMOS 트랜지스터(35)는 모두 OFF 상태로 설정된다. 이러한 상황하에서 외부 클럭 신호가 단자(77)에 공급되면, 외부 클럭 신호는 인버터(38)의 출력이 하이 레벨이기 때문에 슈미트 트리거 NAND 게이트(39)에 의해 AND 게이트(48)에 공급된다. 이 경우, 클럭 인버터(33), PMOS 트랜지스터(34) 및 NMOS 트랜지스터(35)가 모두 OFF 상태로 설정되기 때문에, 단자(77)에 공급된 클럭 신호는 외부 클럭 신호가 단자(76)에 공급되는 경우에도 클럭 인버터(33)의 출력과 결코 불일치하지 않는다. 레지스터(41-1)의 출력이 하이 레벨이기 때문에, NOR 게이트(40)의 출력이 로우 레벨로 설정된다. 따라서, 링 오실레이터(42)는 동작하지 않고, AND 게이트(47)은 디스에이블 상태로 설정된다. 이와 반대로, AND 게이트(48)은 인에이블 상태로 설정되어, 클럭 신호가 NOR 게이트(49)를 통해 슈미트 트리거 NAND 게이트(39)로부터 반도체 장치(31)의 내부 회로로 공급된다.
다음에, 발진 정지 모드시의 클럭 신호 제어 회로(32)의 동작에 대해 설명하겠다. 발진 정지 모드에 있어서, 발진 정지 신호 STOP은 하이 레벨을 갖는다. 그 결과, NOR 게이트(36)의 출력은 로우 레벨로 설정되고, 인버터(37)의 출력은 하이레벨로 설정된다. 따라서, 통상 모드시에 외부 클럭 신호를 사용하는 경우와 달리, 클럭 인버터(33), PMOS 트랜지스터(34) 및 NMOS 트랜지스터(35)는 모두 턴 오프된다. 또한, 인버터(38)의 출력이 로우 레벨로 설정되기 때문에, 슈미트 트리거 NAND 게이트(39)의 출력은 하이 레벨로 고정된다. 외부 발진 소자가 결합되는 경우에, 클럭 신호의 발생이 정지되므로, 반도체 장치(31)의 내부 회로에는 슈미트 트리거 NAND 게이트(39)를 통해 고정된 하이 레벨이 공급된다. 한편, 외부 클럭 신호가 발진 출력 단자(77)에 공급되는 경우에, 클럭 인버터(33)의 출력이 하이 임피던스 상태로 설정되기 때문에, 외부 클럭 신호는 클럭 인버터(33)의 출력과 불일치하지 않게 된다. 외부에서 결합된 발진 소자의 경우와 같이, 고정된 하이 레벨은 슈미트 트리거 NAND 게이트(39), AND 게이트(48) 및 NOR 게이트(49)를 통해 반도체 장치(31)의 내부 회로에 공급된다.
다음에, 제3실시예의 변형에 대해 설명하겠다. 변형예에 있어서, 단자(80)은 반도체 장치(31)에 제공되어 발진 정지 신호 STOP에 접속된다. 즉, 발진 정지 신호는 외부에서 공급될 수 있다. 또한, NMOS(44)는 단자(76)과 접지 사이에 제공되고, NMOS(44)의 게이트는 레지스터(41-1)에 접속된다. 즉, 외부 클럭 신호가 단자에 공급될 때, NMOS(44)는 턴온되어 단자(76)이 플로팅되지 못하게 한다. 발진 소자가 접속될 때, NMOS가 턴오프되기 때문에, 클럭 신호의 발생은 아무런 문제없이 실행된다. 부수적으로, AND 게이트(43)은 AND 게이트(47)과 NOR 게이트(49) 사이에 제공된다. AND 게이트(43)의 한 입력은 AND 게이트(47)의 출력에 접속되고, AND 게이트(43)의 다른 입력은 인버터(38)의 출력에 접속된다. 그 결과, 발진 정지 모드시에 클럭 신호가 링 오실레이터(42)로부터 반도체 장치(31)의 내부 회로에 공급되는 것이 억제된다.
상술된 바와 같이, 본 발명에 있어서, 외부 클럭 신호가 사용될 때 발진 정지 모드가 설정되는 경우라도, 클럭 인버터의 출력이 하이 임피던스 상태로 유지되기 때문에, 클럭 인버터의 출력을 갖는 외부 클럭 신호의 불일치가 방지될 수 있다. 그러므로, 발진 정지 모드는 외부 클럭 신호가 사용될 때라도 신뢰성 있게 보장될 수 있다.
또한, 종래 클럭 신호 제어 회로내의 인버터가 클럭 인버터에 의해 대체되고, 클럭 인버터는 외부 클럭 신호가 사용될 때 OFF 상태로 설정되기 때문에, 외부 클럭 신호가 제기될 때 종래 클럭 신호 제어 신호에서의 인버터를 통해 흐르는 전류가 방지될 수 있으므로 전력 낭비가 제거될 수 있다. 또한, 통과 전류로 인한 노이즈가 감소될 수 있다.
부수적으로, 본 발명에 따르면, 외부 클럭 신호를 발진 출력 단자에 충분히 공급할 수 있다. 그러므로, 종래에 외부 클럭 신호 발생기에 요구된 인버터가 제거될 수 있다.

Claims (12)

  1. 반도체 장치에 있어서, 제1단자 및 제2단자-외부 클럭 신호 모드에서 제1클럭 신호가 상기 제2단자에 외부로부터 공급됨-; 상기 제1단자와 상기 제2단자 사이에 접속되며 상기 외부 클럭 신호 모드에서 OFF 상태로 설정되는 클럭 인버터; P 채널 MOS 트랜지스터와 N 채널 MOS 트랜지스터를 포함하여 상기 외부 클럭 신호 모드에서 상기 OFF 상태로 설정되는 셀프 바이어싱 저항기 - 상기 클럭 인버터 및 셀프 바이어싱 저항기는 상기 제1 및 제2단자 사이에 외부로부터 접속된 소자를 사용하여 클럭 신호 발생 모드에서 제2클럭 신호를 발생함 -; 상기 반도체 장치의 내부 회로에 상기 외부 클럭 신호 모드에서는 상기 제1클럭 신호를 공급하고 상기 클럭 신호 발생 모드에서는 상기 제2클럭 신호를 공급하기 위한 슈미트 트리거형 게이트; 상기 외부 클럭 신호 모드와 상기 클럭 신호 발생 모드 중 하나를 선택 신호에 응답하여 설정하는 모드 지정부; 및 내부 클럭 모드에서 제3클럭 신호를 발생하는 발생부를 포함하고, 상기 모드 지정부는 상기 외부 클럭 신호 모드와 상기 클럭 신호 발생 모드가 설정되어 있지 않다고 나타내는 상기 선택 신호에 기초하여 상기 내부 클럭 모드를 설정하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 외부 클럭 신호 모드가 사용되는지의 여부를 나타내는 데이터를 저장하기 위한 레지스터를 더 포함하고, 상기 모드 지정부는 상기 레지스터에 저장된 데이터를 나타내는 상기 선택 신호에 기초하여 상기 외부 클럭 신호 모드와 상기 클럭 신호 발생 모드 중 하나를 설정하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 외부 클럭 신호 모드가 사용되는지의 여부에 기초하여 선택적으로 스위치되는 스위치를 더 포함하고, 상기 모드 지정부는 상기 스위치의 설정을 나타내는 상기 선택 신호에 기초하여 상기 외부 클럭 신호 모드와 상기 클럭 신호 발생 모드 중 하나를 설정하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 선택 신호가 공급되는 제3단자를 더 포함하고, 상기 모드 지정부는 상기 선택 신호에 기초하여 상기 외부 클럭 신호 모드와 상기 클럭 신호 발생 모드 중 하나를 설정하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 모드 지정부는 상기 반도체 장치의 상기 내부 회로에의 상기 제1 또는 제2클럭 신호의 공급이 정지되는 정지 모드부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 클럭 신호의 발생 및 이 클럭 신호의 반도체 장치의 내부 회로로의 공급을 제어하는 방법에 있어서, 외부 클럭 신호 모드시에 제1클럭 신호를 상기 반도체 장치의 제1단자에 외부로부터 공급하는 단계; 상기 반도체 장치의 상기 제1단자와 제2단자 사이에 외부로부터 소자가 접속되어 있는 외부 소자 이용 모드시에 상기 제1단자 상에 제2클럭 신호를 발생시키는 단계; 외부 클럭 신호 모드 또는 외부 소자 이용 모드시에 상기 반도체 장치의 내부 회로에 상기 제2단자 상의 클럭 신호를 공급하는 단계; 및 외부 클럭 신호 모드시의 제어 신호에 응답하여 제2클럭 신호가 발생되지 않도록 하는 단계를 포함하는 것을 특징으로 하는 클럭 신호 발생 및 공급의 제어 방법.
  7. 제6항에 있어서, 상기 외부 클럭 신호 모드시에 상기 클럭 신호가 상기 제1단자에 공급되었다는 것을 나타내는 선택 신호를 상기 제어 신호로서 제공하는 단계를 더 포함하는 것을 특징으로 하는 클럭 신호 발생 및 공급 제어 방법.
  8. 제7항에 있어서, 상기 반도체 장치의 내부 회로로의 클럭 신호의 공급이 정지되는 것을 나타내는 클럭 정지 신호를 상기 제어 신호로서 제공하는 단계를 더 포함하는 것을 특징으로 하는 클럭 신호 발생 및 공급의 제어 방법.
  9. 제6항에 있어서, 상기 제1클럭 신호가 공급되지 않고 상기 제2클럭 신호가 발생되지 않을 때 제3클럭 신호를 발생시키는 단계; 및 상기 제3클럭 신호를 상기 내부 클럭 신호로서 상기 반도체 장치의 내부 회로에 공급하는 단계를 더 포함하는 것을 특징으로 하는 클럭 신호 발생 및 공급의 제어 방법.
  10. 제9항에 있어서, 제3클럭 신호를 발생시키는 상기 단계는 상기 클럭 신호가 상기 제1단자에 공급된 것을 나타내는 선택 신호를 상기 제어 신호로서 제공하는 단계; 상기 외부 소자 이용 모드시에 상기 외부 소자가 이용된 것을 나타내는 외부 소자 신호를 제공하는 단계; 상기 선택 신호로부터 상기 제1클럭 신호가 공급되지 않은 것을 판별하고, 상기 외부 소자 신호로부터 상기 제2클럭 신호가 발생되지 않은 것을 판별하는 단계; 및 상기 판별 결과에 따라 상기 제3클럭 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 클럭 신호 발생 및 공급의 제어 방법.
  11. 제6항 내지 제10항 중 어느 한 항에 있어서, 상기 반도체 장치의 상기 내부 회로로의 제1 또는 제2클럭 신호의 공급이 정지되는 것을 나타내는 클럭 정지 신호를 상기 제어 신호로서 제공하는 단계를 더 포함하는 것을 특징으로 하는 클럭 신호 발생 및 공급의 제어 방법.
  12. 제6항 내지 제10항 중 어느 한 항에 있어서, 상기 반도체 장치의 내부 회로로의 제1, 제2 또는 제3클럭 신호의 공급이 정지된 것을 나타내는 클럭 정지 신호를 상기 제어 신호로서 제공하는 단계를 더 포함하는 것을 특징으로 하는 클럭 신호 발생 및 공급의 제어 방법.
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