JPH1091270A - クロック制御方法およびその方法を用いた集積回路素子 - Google Patents
クロック制御方法およびその方法を用いた集積回路素子Info
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- JPH1091270A JPH1091270A JP8243885A JP24388596A JPH1091270A JP H1091270 A JPH1091270 A JP H1091270A JP 8243885 A JP8243885 A JP 8243885A JP 24388596 A JP24388596 A JP 24388596A JP H1091270 A JPH1091270 A JP H1091270A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Abstract
(57)【要約】
【課題】 ＩＣ内外で同一クロックを使用するとき、ク
ロックの高速化に伴ってクロックスキューによる誤動作
が増えた。 【解決手段】 ＣＫＩＮから原クロック４０が入力され
る。入出力バッファ２４の出力バッファ２６の戻り経路
は入力バッファ２８に接続され、いったん出力バッファ
２６を出たクロックが再入クロック４２として戻る。再
入クロック４２と原クロック４０の一方を選択してＩＣ
２０の内部で使う。外部回路はＳＹＳＣＫに現れるクロ
ックを使う。ＩＣ２０内部で再入クロック４２を使えば
出力バッファ２６の遅延に相当するクロックスキューを
減らすことができる。
ロックの高速化に伴ってクロックスキューによる誤動作
が増えた。 【解決手段】 ＣＫＩＮから原クロック４０が入力され
る。入出力バッファ２４の出力バッファ２６の戻り経路
は入力バッファ２８に接続され、いったん出力バッファ
２６を出たクロックが再入クロック４２として戻る。再
入クロック４２と原クロック４０の一方を選択してＩＣ
２０の内部で使う。外部回路はＳＹＳＣＫに現れるクロ
ックを使う。ＩＣ２０内部で再入クロック４２を使えば
出力バッファ２６の遅延に相当するクロックスキューを
減らすことができる。
Description
【０００１】
【発明の属する技術分野】この発明はクロック制御方法
および集積回路素子（以下、ＩＣ）に関する。この発明
は特に、自己の内部回路でクロックを利用するようなＩ
Ｃ、およびそのＩＣ内部においてクロックを制御する方
法に関する。
および集積回路素子（以下、ＩＣ）に関する。この発明
は特に、自己の内部回路でクロックを利用するようなＩ
Ｃ、およびそのＩＣ内部においてクロックを制御する方
法に関する。
【０００２】
【従来の技術】回路をＩＣ化することのメリットとし
て、集積度を高めることによる実装面積の低減と部品削
減によるコストダウンが挙げられる。一例として、「日
立シングルチップＲＩＳＣマイコン SH7032、SH7034、H
D6417032、HD6477034、HD6437034ハードウエアマニュア
ル（第３版）」の８９ページに、クロック生成回路を内
蔵するマイクロコンピュータが挙げられている。図２は
そのマイクロコンピュータのクロック関連回路図であ
る。
て、集積度を高めることによる実装面積の低減と部品削
減によるコストダウンが挙げられる。一例として、「日
立シングルチップＲＩＳＣマイコン SH7032、SH7034、H
D6417032、HD6477034、HD6437034ハードウエアマニュア
ル（第３版）」の８９ページに、クロック生成回路を内
蔵するマイクロコンピュータが挙げられている。図２は
そのマイクロコンピュータのクロック関連回路図であ
る。
【０００３】同図のごとくこの回路は、２つの入力端子
ＸＴＡＬ、ＥＸＴＡＬをもち、これらの端子から入力さ
れる信号が発振器６に接続されている。ＸＴＡＬとＥＸ
ＴＡＬには既知の方法で水晶発振子と容量回路が接続さ
れ、発振器６によってクロックが発振する。このクロッ
クはデューティ補正回路８で整形され、これがマイクロ
コンピュータの内部回路および出力端子ＣＫに供給され
る。ＣＫはマイクロコンピュータ外部のシステムにクロ
ックを提供する。
ＸＴＡＬ、ＥＸＴＡＬをもち、これらの端子から入力さ
れる信号が発振器６に接続されている。ＸＴＡＬとＥＸ
ＴＡＬには既知の方法で水晶発振子と容量回路が接続さ
れ、発振器６によってクロックが発振する。このクロッ
クはデューティ補正回路８で整形され、これがマイクロ
コンピュータの内部回路および出力端子ＣＫに供給され
る。ＣＫはマイクロコンピュータ外部のシステムにクロ
ックを提供する。
【０００４】このマイクロコンピュータによれば、発振
器６を内蔵することによって回路の部品点数を減らすと
ともに、自己の内部回路と外部システムで同一のクロッ
クを用いることができる。このため、マイクロコンピュ
ータの内外でタイミングの制御が容易になる。
器６を内蔵することによって回路の部品点数を減らすと
ともに、自己の内部回路と外部システムで同一のクロッ
クを用いることができる。このため、マイクロコンピュ
ータの内外でタイミングの制御が容易になる。
【０００５】
【発明が解決しようとする課題】ＩＣ化の他のメリット
に、回路の高速化がある。一般にＩＣ内部のゲート遅延
は、ディスクリート部品で構成した外部の等価なロジッ
ク回路のそれに比べて小さい。回路の主要部分を単一の
ＩＣに取り込むことにより、装置全体の動作速度が向上
する。
に、回路の高速化がある。一般にＩＣ内部のゲート遅延
は、ディスクリート部品で構成した外部の等価なロジッ
ク回路のそれに比べて小さい。回路の主要部分を単一の
ＩＣに取り込むことにより、装置全体の動作速度が向上
する。
【０００６】動作速度の向上には高速（周波数の高い）
クロックの採用が必要である。高速クロックを用いると
き、クロックスキューの問題が顕在化する。クロックス
キューとは、クロックをゲーティングしたり分周するこ
とにより、本来同一であるべきクロックに生じるタイミ
ングのずれをいう。低速クロックを使う場合、クロック
スキューをなくすために相対的に進でいるクロックに遅
延ゲートを入れる等の措置が可能であるが、例えば５０
ＭＨｚのクロックでは、１サイクルが２０ｎｓしかない
ため、遅延ゲートによる調整には限度がある。設計の現
場では、一箇所を直せば他の箇所にタイミング違反が生
じるという事態が日常的に見られる。回路の高速化を図
るとき、クロックスキューによる誤動作の回避は重要で
ありながら、極めて煩雑かつ忍耐を要する作業になって
いる。
クロックの採用が必要である。高速クロックを用いると
き、クロックスキューの問題が顕在化する。クロックス
キューとは、クロックをゲーティングしたり分周するこ
とにより、本来同一であるべきクロックに生じるタイミ
ングのずれをいう。低速クロックを使う場合、クロック
スキューをなくすために相対的に進でいるクロックに遅
延ゲートを入れる等の措置が可能であるが、例えば５０
ＭＨｚのクロックでは、１サイクルが２０ｎｓしかない
ため、遅延ゲートによる調整には限度がある。設計の現
場では、一箇所を直せば他の箇所にタイミング違反が生
じるという事態が日常的に見られる。回路の高速化を図
るとき、クロックスキューによる誤動作の回避は重要で
ありながら、極めて煩雑かつ忍耐を要する作業になって
いる。
【０００７】上述のマイクロコンピュータの場合、内部
回路で用いるクロックに比べ、外部端子ＣＫに出るクロ
ックは出力バッファの分だけ遅れている。このマイクロ
コンピュータが例えば５０ＭＨｚで動作するようなプロ
セスで製造されている場合、出力バッファの遅延は通常
数ｎｓ程度であり、これが場合により、マイクロコンピ
ュータ内外で致命的なクロックスキューを生む。しか
も、より進んだクロックをマイクロコンピュータ内部で
使っているため、外部の遅延ゲートによるタイミング調
整は一般に不可能である。
回路で用いるクロックに比べ、外部端子ＣＫに出るクロ
ックは出力バッファの分だけ遅れている。このマイクロ
コンピュータが例えば５０ＭＨｚで動作するようなプロ
セスで製造されている場合、出力バッファの遅延は通常
数ｎｓ程度であり、これが場合により、マイクロコンピ
ュータ内外で致命的なクロックスキューを生む。しか
も、より進んだクロックをマイクロコンピュータ内部で
使っているため、外部の遅延ゲートによるタイミング調
整は一般に不可能である。
【０００８】本発明はこうした点に鑑みてなされたもの
であり、その目的は、ＩＣの内外のクロックスキューを
減らすことのできる方法およびその方法を用いたＩＣを
提供することにある。また本発明の目的は、そうしたク
ロック制御を少ない端子数で実現することにある。さら
に本発明の別の目的は、こうしたクロック制御に関する
回路のテスト柔軟性を実現することにある。
であり、その目的は、ＩＣの内外のクロックスキューを
減らすことのできる方法およびその方法を用いたＩＣを
提供することにある。また本発明の目的は、そうしたク
ロック制御を少ない端子数で実現することにある。さら
に本発明の別の目的は、こうしたクロック制御に関する
回路のテスト柔軟性を実現することにある。
【０００９】
（１）クロック制御方法について 本発明は、ＩＣ内部に存在するクロックをいったん入出
力バッファの出力経路から出力し、同じ入出力バッファ
の入力経路を通してＩＣ内部に戻ったクロックをＩＣの
内部回路で用いる。
力バッファの出力経路から出力し、同じ入出力バッファ
の入力経路を通してＩＣ内部に戻ったクロックをＩＣの
内部回路で用いる。
【００１０】このため、ＩＣの内外で用いるクロック
は、ともにいったん入出力バッファのうちの出力バッフ
ァを通る。ＩＣ内部に戻ってくるクロックは入出力バッ
ファのうち入力バッファを経由するが、通常入力バッフ
ァの遅延は出力バッファのそれよりも小さく、他の条件
が同じであれば図２よりもクロックスキューは減る。ま
た図２の場合、外部回路の負荷が大きくなるほどスキュ
ーが増えるが、本発明ではスキューは負荷に依存しな
い。さらに、本発明ではＩＣ内部のクロックのほうが
（入力バッファの分だけ）遅れている状態であり、外部
で遅延調節しやすい点も有利である。
は、ともにいったん入出力バッファのうちの出力バッフ
ァを通る。ＩＣ内部に戻ってくるクロックは入出力バッ
ファのうち入力バッファを経由するが、通常入力バッフ
ァの遅延は出力バッファのそれよりも小さく、他の条件
が同じであれば図２よりもクロックスキューは減る。ま
た図２の場合、外部回路の負荷が大きくなるほどスキュ
ーが増えるが、本発明ではスキューは負荷に依存しな
い。さらに、本発明ではＩＣ内部のクロックのほうが
（入力バッファの分だけ）遅れている状態であり、外部
で遅延調節しやすい点も有利である。
【００１１】この方法の別の利点は、クロックの出力と
再入力に同じ入出力バッファを用いる点にある。ひとつ
の入出力バッファを用いればひとつの端子で済む。した
がって端子を有効に利用することができる。
再入力に同じ入出力バッファを用いる点にある。ひとつ
の入出力バッファを用いればひとつの端子で済む。した
がって端子を有効に利用することができる。
【００１２】（２）クロック制御ＩＣについて 本発明は、自己の内部回路でクロックを用いるＩＣであ
り、クロック生成手段と、生成されたクロックが出力経
路に供給される入出力バッファと、入出力バッファの入
力経路の信号と前記クロックの一方を選択する選択手段
とを含み、選択された信号が内部クロックとして前記内
部回路に供給される。
り、クロック生成手段と、生成されたクロックが出力経
路に供給される入出力バッファと、入出力バッファの入
力経路の信号と前記クロックの一方を選択する選択手段
とを含み、選択された信号が内部クロックとして前記内
部回路に供給される。
【００１３】この構成にて、まずクロック生成手段でク
ロックが生成される。このクロックは入出力バッファの
出力経路、すなわち出力バッファの入力側に与えられ
る。一方、入出力バッファの入力経路、すなわち入力バ
ッファの出力側は選択手段の入力に接続されている。こ
のため、選択手段では、先に生成したクロックと、いっ
たん外部に出て再度入ってきたクロック（以下「再入ク
ロック」とよぶ）のいずれか一方を選択して出力する。
ここで、再入クロックが選択されれば、このクロックが
ＩＣの内部回路に与えられるため、ＩＣ内外のクロック
スキューが減る。
ロックが生成される。このクロックは入出力バッファの
出力経路、すなわち出力バッファの入力側に与えられ
る。一方、入出力バッファの入力経路、すなわち入力バ
ッファの出力側は選択手段の入力に接続されている。こ
のため、選択手段では、先に生成したクロックと、いっ
たん外部に出て再度入ってきたクロック（以下「再入ク
ロック」とよぶ）のいずれか一方を選択して出力する。
ここで、再入クロックが選択されれば、このクロックが
ＩＣの内部回路に与えられるため、ＩＣ内外のクロック
スキューが減る。
【００１４】この構成による他の利点は、再入クロック
でなく、当初生成したクロックも選択できる点にある。
すなわち、内外のクロックスキューではなく、ＩＣ内部
で利用すべきクロックの波形が問題になる場合、再入ク
ロックよりも当初のクロックのほうが好ましい。再入ク
ロックは外部の回路成分によって変形するためである。
でなく、当初生成したクロックも選択できる点にある。
すなわち、内外のクロックスキューではなく、ＩＣ内部
で利用すべきクロックの波形が問題になる場合、再入ク
ロックよりも当初のクロックのほうが好ましい。再入ク
ロックは外部の回路成分によって変形するためである。
【００１５】なお、本発明ではクロックをＩＣ内部で生
成する場合のほか、クロックを入力端子から入力し、こ
のクロックに起因するクロックを入出力バッファの出力
経路に供給してもよい。「起因する」とは、入力された
クロックをそのまま出力バッファに与える場合のほか、
内部で分周などの処理を加えた後に与える場合を含む。
成する場合のほか、クロックを入力端子から入力し、こ
のクロックに起因するクロックを入出力バッファの出力
経路に供給してもよい。「起因する」とは、入力された
クロックをそのまま出力バッファに与える場合のほか、
内部で分周などの処理を加えた後に与える場合を含む。
【００１６】
【発明の実施の形態】本発明の好適な実施形態を適宜図
面を参照しながら説明する。 ［１］回路構成 図１は実施形態に係るＩＣの内部構成のうち、クロック
制御に関連する部分の構成図である。同図のごとくこの
ＩＣ２０は、入力端子としてＣＫＩＮとＴＥＳＴをも
ち、入出力端子としてＳＹＳＣＫをもつ。ＣＫＩＮはＩ
Ｃ２０の内部回路で使用するための原クロック入力であ
る。ＴＥＳＴはハイでテストモードを指定する。ＳＹＳ
ＣＫは、ＩＣ２０の外部で使用するためのシステムクロ
ックを出力する。ただし後述のごとく、必要に応じて、
外部からＳＹＳＣＫの端子を介してＩＣ２０内部にクロ
ックを入力することもできる。
面を参照しながら説明する。 ［１］回路構成 図１は実施形態に係るＩＣの内部構成のうち、クロック
制御に関連する部分の構成図である。同図のごとくこの
ＩＣ２０は、入力端子としてＣＫＩＮとＴＥＳＴをも
ち、入出力端子としてＳＹＳＣＫをもつ。ＣＫＩＮはＩ
Ｃ２０の内部回路で使用するための原クロック入力であ
る。ＴＥＳＴはハイでテストモードを指定する。ＳＹＳ
ＣＫは、ＩＣ２０の外部で使用するためのシステムクロ
ックを出力する。ただし後述のごとく、必要に応じて、
外部からＳＹＳＣＫの端子を介してＩＣ２０内部にクロ
ックを入力することもできる。
【００１７】ＣＫＩＮ、ＴＥＳＴに印加された信号は、
それぞれ通常の入力バッファ２２、プルダウン抵抗付の
入力バッファ３８を経てＩＣ２０に入る。ＴＥＳＴ端子
は通常オープンでよく、テストを実施する場合にハイを
印加する。なお、ＣＫＩＮの入力バッファ２２を通った
クロックを原クロック４０と呼び、ＴＥＳＴの入力バッ
ファ３８を通った信号をテスト４４と呼ぶことにする。
それぞれ通常の入力バッファ２２、プルダウン抵抗付の
入力バッファ３８を経てＩＣ２０に入る。ＴＥＳＴ端子
は通常オープンでよく、テストを実施する場合にハイを
印加する。なお、ＣＫＩＮの入力バッファ２２を通った
クロックを原クロック４０と呼び、ＴＥＳＴの入力バッ
ファ３８を通った信号をテスト４４と呼ぶことにする。
【００１８】ＳＹＳＣＫは入出力バッファ２４に関連す
る。入出力バッファ２４は、出力経路を形成する出力バ
ッファ２６と、入力経路を形成する入力バッファ２８か
らなる。出力バッファ２６には原クロック４０が入力さ
れている。入力バッファ２８の入力側は、ＩＣ２０内部
で出力バッファ２６の出力側に接続されている。したが
って、入力バッファ２８にはいったん出力バッファ２６
から出たクロックが入力され、入力バッファ２８の出力
側に再入クロック４２が現れる。
る。入出力バッファ２４は、出力経路を形成する出力バ
ッファ２６と、入力経路を形成する入力バッファ２８か
らなる。出力バッファ２６には原クロック４０が入力さ
れている。入力バッファ２８の入力側は、ＩＣ２０内部
で出力バッファ２６の出力側に接続されている。したが
って、入力バッファ２８にはいったん出力バッファ２６
から出たクロックが入力され、入力バッファ２８の出力
側に再入クロック４２が現れる。
【００１９】セレクタ３０は２入力１出力タイプで、入
力Ａには再入クロック４２、入力Ｂには原クロック４０
が与えられている。セレクト端子は後述のＮＯＲゲート
３２の出力に接続され、この入力がローのとき再入クロ
ック４２、ハイのとき原クロック４０がセレクトされ、
出力される。セレクタ３０の出力はＩＣ２０の内部回路
に供給される。
力Ａには再入クロック４２、入力Ｂには原クロック４０
が与えられている。セレクト端子は後述のＮＯＲゲート
３２の出力に接続され、この入力がローのとき再入クロ
ック４２、ハイのとき原クロック４０がセレクトされ、
出力される。セレクタ３０の出力はＩＣ２０の内部回路
に供給される。
【００２０】レジスタ３６はクロック制御を担当する。
レジスタ３６のデータ入力Ｄ０、Ｄ１はそれぞれセレク
タ３０の制御、出力バッファ２６の制御に当てられ、こ
れらのデータはライトコマンドＷＲＩＴＥの印加によ
り、それぞれ出力Ｑ０、Ｑ１に現れる。レジスタ３６の
リセット入力にはＩＣ２０全体をリセットする信号＊Ｒ
ＳＴが入力されており、出力Ｑ０、Ｑ１はゼロに初期化
される。出力Ｑ０はインバータ４６で反転される。
レジスタ３６のデータ入力Ｄ０、Ｄ１はそれぞれセレク
タ３０の制御、出力バッファ２６の制御に当てられ、こ
れらのデータはライトコマンドＷＲＩＴＥの印加によ
り、それぞれ出力Ｑ０、Ｑ１に現れる。レジスタ３６の
リセット入力にはＩＣ２０全体をリセットする信号＊Ｒ
ＳＴが入力されており、出力Ｑ０、Ｑ１はゼロに初期化
される。出力Ｑ０はインバータ４６で反転される。
【００２１】セレクタ３０に関連するＮＯＲゲート３２
は２入力タイプで、一方の入力はインバータ４６の出力
に、他方はＴＥＳＴ端子の入力バッファ３８の出力に接
続されている。ＮＯＲゲート３２の出力はセレクタ３０
のセレクト端子に接続されている。
は２入力タイプで、一方の入力はインバータ４６の出力
に、他方はＴＥＳＴ端子の入力バッファ３８の出力に接
続されている。ＮＯＲゲート３２の出力はセレクタ３０
のセレクト端子に接続されている。
【００２２】出力バッファ２６の制御に関連するＮＯＲ
ゲート３４も２入力タイプで、一方の入力はレジスタ３
６の出力Ｑ１に、他方はＴＥＳＴ端子の入力バッファ３
８の出力に接続されている。このＮＯＲゲート３４の出
力は、出力バッファ２６のイネーブル端子に接続されて
いる。出力バッファ２６は、イネーブル信号がハイで出
力イネーブル、ローでディセーブルとする。
ゲート３４も２入力タイプで、一方の入力はレジスタ３
６の出力Ｑ１に、他方はＴＥＳＴ端子の入力バッファ３
８の出力に接続されている。このＮＯＲゲート３４の出
力は、出力バッファ２６のイネーブル端子に接続されて
いる。出力バッファ２６は、イネーブル信号がハイで出
力イネーブル、ローでディセーブルとする。
【００２３】［２］回路動作 （１）初期化後 いま、ＴＥＳＴ端子はオープンであるとする。初期化
後、レジスタ３６の出力Ｑ０、Ｑ１はともにロー、また
テスト４４もローであるから、ＮＯＲゲート３２の出力
はロー、ＮＯＲゲート３４の出力はハイとなる。まずＮ
ＯＲゲート３４のハイ出力を受けて出力バッファ２６が
出力イネーブルになるため、ＳＹＳＣＫにクロックが出
力される。これでＩＣ２０外部のシステムが動作可能に
なる。
後、レジスタ３６の出力Ｑ０、Ｑ１はともにロー、また
テスト４４もローであるから、ＮＯＲゲート３２の出力
はロー、ＮＯＲゲート３４の出力はハイとなる。まずＮ
ＯＲゲート３４のハイ出力を受けて出力バッファ２６が
出力イネーブルになるため、ＳＹＳＣＫにクロックが出
力される。これでＩＣ２０外部のシステムが動作可能に
なる。
【００２４】一方、ＮＯＲゲート３２のロー出力を受
け、セレクタ３０では入力Ａ、すなわち再入クロック４
２が選ばれる。再入クロック４２はＩＣ２０の外部に与
えられるクロック同様出力バッファ２４を経ているた
め、従来に比べてクロックスキューが減る。
け、セレクタ３０では入力Ａ、すなわち再入クロック４
２が選ばれる。再入クロック４２はＩＣ２０の外部に与
えられるクロック同様出力バッファ２４を経ているた
め、従来に比べてクロックスキューが減る。
【００２５】（２）内部回路用クロックの切替 再入クロック４２の代わりに原クロック４０を内部回路
に与えたい場合は、レジスタ３６のデータＤ０に「１」
をライトする。データＤ１は変更しない。Ｄ０へのライ
トによってインバータ４６の出力がローになる。テスト
４４もローであるからＮＯＲゲート３２の出力がハイに
なり、セレクタで入力Ｂが選択される。入力Ｂは原クロ
ック４０であり、目的が達せられる。
に与えたい場合は、レジスタ３６のデータＤ０に「１」
をライトする。データＤ１は変更しない。Ｄ０へのライ
トによってインバータ４６の出力がローになる。テスト
４４もローであるからＮＯＲゲート３２の出力がハイに
なり、セレクタで入力Ｂが選択される。入力Ｂは原クロ
ック４０であり、目的が達せられる。
【００２６】（３）外部用クロックの停止 装置によっては、スタンバイモードなどの省電力モード
をもつことがある。そうしたモードでは通常一部の回路
動作が停止するため、クロックが不要になることも多
い。例えばＩＣ２０以外の素子がクロックを必要としな
い場合、レジスタ３６のデータＤ０、Ｄ１に「１」をラ
イトする。前者により、まず再入クロック４２の代わり
に原クロック４０が内部回路に与えられる。後者によ
り、ＮＯＲゲート３４の出力がローになるため、出力バ
ッファ２６の出力がディセーブルされる。このため、Ｉ
Ｃ２０内部では原クロック４０を用いた動作が可能であ
り、一方ＳＹＳＣＫにはクロックが現れない状態が実現
する。ＣＭＯＳデバイスの場合、セルの消費電力は周波
数に比例する成分が大きく、また出力バッファは内部セ
ルに比べてもともと消費電力が大きい。したがって、外
部でクロックを必要としない限り、出力バッファをディ
セーブルすることの省電力効果は大きい。
をもつことがある。そうしたモードでは通常一部の回路
動作が停止するため、クロックが不要になることも多
い。例えばＩＣ２０以外の素子がクロックを必要としな
い場合、レジスタ３６のデータＤ０、Ｄ１に「１」をラ
イトする。前者により、まず再入クロック４２の代わり
に原クロック４０が内部回路に与えられる。後者によ
り、ＮＯＲゲート３４の出力がローになるため、出力バ
ッファ２６の出力がディセーブルされる。このため、Ｉ
Ｃ２０内部では原クロック４０を用いた動作が可能であ
り、一方ＳＹＳＣＫにはクロックが現れない状態が実現
する。ＣＭＯＳデバイスの場合、セルの消費電力は周波
数に比例する成分が大きく、また出力バッファは内部セ
ルに比べてもともと消費電力が大きい。したがって、外
部でクロックを必要としない限り、出力バッファをディ
セーブルすることの省電力効果は大きい。
【００２７】（４）テストモード ＩＣ２０は（１）の初期化状態にあるとする。ここでＴ
ＥＳＴ端子にハイを印加すると、セレクタ３０に関連す
るＮＯＲゲート３２の出力がローになり、再入クロック
４２が内部回路に与えられる状態になる。一方、出力バ
ッファ２６に関連するＮＯＲゲート３４の出力もローに
なり、出力バッファ２６がディセーブルされる。このた
め、ＳＹＳＣＫはトライステートのオフ状態になる。
ＥＳＴ端子にハイを印加すると、セレクタ３０に関連す
るＮＯＲゲート３２の出力がローになり、再入クロック
４２が内部回路に与えられる状態になる。一方、出力バ
ッファ２６に関連するＮＯＲゲート３４の出力もローに
なり、出力バッファ２６がディセーブルされる。このた
め、ＳＹＳＣＫはトライステートのオフ状態になる。
【００２８】この状態を実現することにより、オンボー
ドでＩＣ２０をテストすることができる。すなわち、Ｓ
ＹＳＣＫに任意のクロックを外部から印加することによ
り、このクロックによって、例えばＩＣ２０の周波数マ
ージンテストなど任意のテストを実行することができ
る。もちろん、この機能はオンボードだけではなく、Ｉ
Ｃ２０単体のテストでも利用できる。
ドでＩＣ２０をテストすることができる。すなわち、Ｓ
ＹＳＣＫに任意のクロックを外部から印加することによ
り、このクロックによって、例えばＩＣ２０の周波数マ
ージンテストなど任意のテストを実行することができ
る。もちろん、この機能はオンボードだけではなく、Ｉ
Ｃ２０単体のテストでも利用できる。
【００２９】［３］変形技術 本実施形態については以下のような変形技術も考えられ
る。
る。
【００３０】（１）ここでは原クロックをＣＫＩＮから
入力した。しかし、例えばＩＣ２０に発振器を内蔵する
場合、ＣＫＩＮの代わりに、図２同様ＸＴＡＬ、ＥＸＴ
ＡＬのような端子を設け、外部のクロック生成回路を削
除することができる。
入力した。しかし、例えばＩＣ２０に発振器を内蔵する
場合、ＣＫＩＮの代わりに、図２同様ＸＴＡＬ、ＥＸＴ
ＡＬのような端子を設け、外部のクロック生成回路を削
除することができる。
【００３１】（２）ＩＣ２０内部に例えばＣＲ回路を設
けて自走クロックを生成する場合、ＣＫＩＮ、ＸＴＡ
Ｌ、ＥＸＴＡＬなどの端子を削除することもできる。
けて自走クロックを生成する場合、ＣＫＩＮ、ＸＴＡ
Ｌ、ＥＸＴＡＬなどの端子を削除することもできる。
【図１】 実施形態に係るＩＣの内部構成のうち、クロ
ック制御に関連する部分の構成図である。
ック制御に関連する部分の構成図である。
【図２】 「日立シングルチップＲＩＳＣマイコン SH7
032、SH7034、HD6417032、HD6477034、HD6437034 ハー
ドウエアマニュアル（第３版）」の８９ページに記載さ
れるマイクロコンピュータのクロック関連回路図であ
る。
032、SH7034、HD6417032、HD6477034、HD6437034 ハー
ドウエアマニュアル（第３版）」の８９ページに記載さ
れるマイクロコンピュータのクロック関連回路図であ
る。
２０ ＩＣ、２２ ＳＹＳＣＫの入力バッファ、２４
入出力バッファ、２６出力バッファ、２８ 入力バッフ
ァ、３０ セレクタ、３２ セレクタに関連するＮＯＲ
ゲート、３４ 出力バッファに関連するＮＯＲゲート、
３６ レジスタ、３８ ＴＥＳＴの入力バッファ、４０
原クロック、４２ 再入クロック、４４ テスト、４
６ インバータ。
入出力バッファ、２６出力バッファ、２８ 入力バッフ
ァ、３０ セレクタ、３２ セレクタに関連するＮＯＲ
ゲート、３４ 出力バッファに関連するＮＯＲゲート、
３６ レジスタ、３８ ＴＥＳＴの入力バッファ、４０
原クロック、４２ 再入クロック、４４ テスト、４
６ インバータ。
Claims (5)
- 【請求項１】 集積回路素子内部に存在するクロックを
いったん入出力バッファの出力経路から出力し、同じ入
出力バッファの入力経路を通して集積回路素子内部に戻
ったクロックを集積回路素子の内部回路で用いることを
特徴とするクロック制御方法。 - 【請求項２】 自己の内部回路でクロックを用いる集積
回路素子であって、 クロック生成手段と、 生成されたクロックが出力経路に供給される入出力バッ
ファと、 その入出力バッファの入力経路の信号と前記クロックの
一方を選択する選択手段と、 を含み、選択された信号が内部クロックとして前記内部
回路に供給されることを特徴とするクロック制御集積回
路素子。 - 【請求項３】 自己の内部回路でクロックを用いる集積
回路素子であって、 クロックを入力する端子と、 入力されたクロックに起因するクロックが出力経路に供
給される入出力バッファと、 その入出力バッファの入力経路の信号と前記入力された
クロックに起因するクロックの一方を選択する選択手段
と、 を含み、選択された信号が内部クロックとして前記内部
回路に供給されることを特徴とするクロック制御集積回
路素子。 - 【請求項４】 前記入出力バッファの出力を制御する出
力許否制御手段をさらに備える請求項２、３のいずれか
に記載のクロック制御集積回路素子。 - 【請求項５】 前記出力許否制御手段は、該集積回路素
子がテストモードにある間、前記入出力バッファの出力
を禁止する請求項４に記載のクロック制御集積回路素
子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8243885A JPH1091270A (ja) | 1996-09-13 | 1996-09-13 | クロック制御方法およびその方法を用いた集積回路素子 |
| US08/925,263 US6281733B1 (en) | 1996-09-13 | 1997-09-08 | Clock control method and integrated circuit element manufactured by using same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8243885A JPH1091270A (ja) | 1996-09-13 | 1996-09-13 | クロック制御方法およびその方法を用いた集積回路素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091270A true JPH1091270A (ja) | 1998-04-10 |
Family
ID=17110442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8243885A Pending JPH1091270A (ja) | 1996-09-13 | 1996-09-13 | クロック制御方法およびその方法を用いた集積回路素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6281733B1 (ja) |
| JP (1) | JPH1091270A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014099704A (ja) * | 2012-11-13 | 2014-05-29 | Kyocera Document Solutions Inc | クロック回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4119017B2 (ja) * | 1998-10-09 | 2008-07-16 | 株式会社ルネサステクノロジ | 半導体装置 |
| TW558871B (en) * | 2001-11-23 | 2003-10-21 | Via Tech Inc | Phase control device of clock signal |
| JP4936315B2 (ja) * | 2005-11-08 | 2012-05-23 | ルネサスエレクトロニクス株式会社 | スイッチング電源装置と半導体集積回路装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229521A (ja) * | 1984-04-27 | 1985-11-14 | Sony Tektronix Corp | デジタル信号遅延回路 |
| US4637018A (en) * | 1984-08-29 | 1987-01-13 | Burroughs Corporation | Automatic signal delay adjustment method |
| US4761567A (en) * | 1987-05-20 | 1988-08-02 | Advanced Micro Devices, Inc. | Clock scheme for VLSI systems |
| US5065042A (en) * | 1990-08-01 | 1991-11-12 | Vlsi Technology, Inc. | Self-configuring clock interface circuit |
| IT1244205B (it) * | 1990-12-19 | 1994-07-08 | Sgs Thomson Microelectronics | Circuito di generazione di un clock di scansione in un dispositivo di analisi operativa di tipo seriale per circuito integrato |
| US5517638A (en) * | 1993-05-13 | 1996-05-14 | Texas Instruments Incorporated | Dynamic clock switching circuitry and method |
| JP2666756B2 (ja) * | 1995-01-30 | 1997-10-22 | 日本電気株式会社 | 半導体装置 |
| US5754069A (en) * | 1996-05-10 | 1998-05-19 | Intel Corporation | Mechanism for automatically enabling and disabling clock signals |
-
1996
- 1996-09-13 JP JP8243885A patent/JPH1091270A/ja active Pending
-
1997
- 1997-09-08 US US08/925,263 patent/US6281733B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014099704A (ja) * | 2012-11-13 | 2014-05-29 | Kyocera Document Solutions Inc | クロック回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6281733B1 (en) | 2001-08-28 |
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