JP2003067324A - インタフェース回路 - Google Patents
インタフェース回路Info
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- JP2003067324A JP2003067324A JP2001259243A JP2001259243A JP2003067324A JP 2003067324 A JP2003067324 A JP 2003067324A JP 2001259243 A JP2001259243 A JP 2001259243A JP 2001259243 A JP2001259243 A JP 2001259243A JP 2003067324 A JP2003067324 A JP 2003067324A
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G11C8/00—Arrangements for selecting an address in a digital store
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Information Transfer Systems (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 分周クロック信号を使用した場合に、読み書
きに必要な待ち時間を短縮するためのインタフェース回
路を提供する。 【解決手段】 書込制御信号／ＷＥが“Ｌ”になると、
クロック信号ＣＫｉの立ち下がりと立ち上がりのタイミ
ングで、レジスタ３３，３４の信号Ｓ３３，Ｓ３４が
“Ｌ”になる。これにより、セレクタ２１，２２でアド
レス信号ＡＤが選択され、選択されたアドレス信号ＡＤ
は、クロック信号ＣＫｉの立ち上がりと立ち下がりでレ
ジスタ２３，２４に保持され、ＯＲ２５を介して被制御
装置に対するアドレス信号ＡＤＸとして出力される。同
様に、セレクタ２７，２８でデータＤＴが選択され、選
択されたデータＤＴは、クロック信号ＣＫｉの立ち上が
りと立ち下がりでレジスタ２９，３０に保持され、ＯＲ
３１を介して被制御装置に対するデータＤＴＸとして出
力される。
きに必要な待ち時間を短縮するためのインタフェース回
路を提供する。 【解決手段】 書込制御信号／ＷＥが“Ｌ”になると、
クロック信号ＣＫｉの立ち下がりと立ち上がりのタイミ
ングで、レジスタ３３，３４の信号Ｓ３３，Ｓ３４が
“Ｌ”になる。これにより、セレクタ２１，２２でアド
レス信号ＡＤが選択され、選択されたアドレス信号ＡＤ
は、クロック信号ＣＫｉの立ち上がりと立ち下がりでレ
ジスタ２３，２４に保持され、ＯＲ２５を介して被制御
装置に対するアドレス信号ＡＤＸとして出力される。同
様に、セレクタ２７，２８でデータＤＴが選択され、選
択されたデータＤＴは、クロック信号ＣＫｉの立ち上が
りと立ち下がりでレジスタ２９，３０に保持され、ＯＲ
３１を介して被制御装置に対するデータＤＴＸとして出
力される。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サ（以下、「ＣＰＵ」という）やディジタル信号プロセ
ッサ（以下、「ＤＳＰ」という）等の制御回路と、これ
に接続されて制御される集積回路（以下、「ＬＳＩ」と
いう）等の被制御回路の間に設けられるインタフェース
回路に関するものである。
サ（以下、「ＣＰＵ」という）やディジタル信号プロセ
ッサ（以下、「ＤＳＰ」という）等の制御回路と、これ
に接続されて制御される集積回路（以下、「ＬＳＩ」と
いう）等の被制御回路の間に設けられるインタフェース
回路に関するものである。
【０００２】
【従来の技術】図２は、従来のシステムの一例を示す概
略の構成図である。このシステムは、ＤＳＰ１、ＬＳＩ
２、及び分周回路３を有している。ＤＳＰ１とＬＳＩ２
の間は、アドレスバス４、データバス５、及び制御バス
６で接続されている。
略の構成図である。このシステムは、ＤＳＰ１、ＬＳＩ
２、及び分周回路３を有している。ＤＳＰ１とＬＳＩ２
の間は、アドレスバス４、データバス５、及び制御バス
６で接続されている。
【０００３】アドレスバス４は、ＤＳＰ１からＬＳＩ２
に対して、アドレス信号ＡＤを転送するものであり、デ
ータバス５は、ＤＳＰ１とＬＳＩ２の間で読み書きされ
るデータＤＴを転送するものである。また、制御バス６
は、ＤＳＰ１からＬＳＩ２に対して、データの書き込み
を指示する書込制御信号／ＷＥ（但し、「／」はレベル
“Ｌ”でアクティブとなる信号を意味する）や、データ
の読み出しを指示する読出制御信号／ＲＥを転送するも
のである。
に対して、アドレス信号ＡＤを転送するものであり、デ
ータバス５は、ＤＳＰ１とＬＳＩ２の間で読み書きされ
るデータＤＴを転送するものである。また、制御バス６
は、ＤＳＰ１からＬＳＩ２に対して、データの書き込み
を指示する書込制御信号／ＷＥ（但し、「／」はレベル
“Ｌ”でアクティブとなる信号を意味する）や、データ
の読み出しを指示する読出制御信号／ＲＥを転送するも
のである。
【０００４】一方、分周回路３は、ＤＳＰ１から出力さ
れるクロック信号ＣＬＫを、１／Ｎに分周して分周クロ
ック信号ＣＫをＬＳＩ２へ与えるためのものである。即
ち、通常、ＤＳＰ１の処理能力は極めて高く、その動作
の基準となるクロック信号ＣＬＫには、数１００ＭＨｚ
を越えるものが使用される。これに対して、ＬＳＩ２の
処理速度は一般的に遅く、ＤＳＰ１と同じクロック信号
ＣＬＫでは動作できないことが多い。このため、分周回
路３によってクロック信号ＣＬＫを分周し、低速の分周
クロック信号ＣＫをＬＳＩ２を与えるようにしている。
れるクロック信号ＣＬＫを、１／Ｎに分周して分周クロ
ック信号ＣＫをＬＳＩ２へ与えるためのものである。即
ち、通常、ＤＳＰ１の処理能力は極めて高く、その動作
の基準となるクロック信号ＣＬＫには、数１００ＭＨｚ
を越えるものが使用される。これに対して、ＬＳＩ２の
処理速度は一般的に遅く、ＤＳＰ１と同じクロック信号
ＣＬＫでは動作できないことが多い。このため、分周回
路３によってクロック信号ＣＬＫを分周し、低速の分周
クロック信号ＣＫをＬＳＩ２を与えるようにしている。
【０００５】図３は、図２のシステムにおける読み書き
の動作を示すタイミングチャートである。ここでは、分
周回路３を４分周回路（即ち、分周比Ｎ＝４）として説
明する。
の動作を示すタイミングチャートである。ここでは、分
周回路３を４分周回路（即ち、分周比Ｎ＝４）として説
明する。
【０００６】ＤＳＰ１から出力されるクロック信号ＣＬ
Ｋは、分周回路３によって１／４に分周されて分周クロ
ック信号ＣＫが生成されるが、タイミングによって位相
が異なる分周クロック信号ＣＫ１，ＣＫ２，ＣＫ３，Ｃ
Ｋ４の内のいずれか１つが出力される。
Ｋは、分周回路３によって１／４に分周されて分周クロ
ック信号ＣＫが生成されるが、タイミングによって位相
が異なる分周クロック信号ＣＫ１，ＣＫ２，ＣＫ３，Ｃ
Ｋ４の内のいずれか１つが出力される。
【０００７】ＤＳＰ１からＬＳＩ２へデータＤＴを書き
込む場合、図３の時刻ｔ１におけるクロック信号ＣＬＫ
の立ち上がりと共に、ＤＳＰ１からアドレスバス４にア
ドレス信号ＡＤが出力される。そして、次のクロック信
号ＣＬＫの立ち上がりである時刻ｔ２に、書き込むため
のデータＤＴがデータバス５に出力されると共に、
“Ｌ”の書込制御信号／ＷＥが制御バス６に出力され
る。
込む場合、図３の時刻ｔ１におけるクロック信号ＣＬＫ
の立ち上がりと共に、ＤＳＰ１からアドレスバス４にア
ドレス信号ＡＤが出力される。そして、次のクロック信
号ＣＬＫの立ち上がりである時刻ｔ２に、書き込むため
のデータＤＴがデータバス５に出力されると共に、
“Ｌ”の書込制御信号／ＷＥが制御バス６に出力され
る。
【０００８】一方、ＬＳＩ２では、ＤＳＰ１から与えら
れる書込制御信号／ＷＥが“Ｌ”になった後、分周回路
３から与えられる分周クロック信号ＣＫの立ち上がりの
タイミングで、データバス５上のデータＤＴが取り込ま
れる。
れる書込制御信号／ＷＥが“Ｌ”になった後、分周回路
３から与えられる分周クロック信号ＣＫの立ち上がりの
タイミングで、データバス５上のデータＤＴが取り込ま
れる。
【０００９】ここで、前述したように、分周回路３で生
成される分周クロック信号ＣＫは、図に示すような４つ
の分周クロック信号ＣＫ１〜ＣＫ４の内の１つとなる
が、実際にＬＳＩ２へ与えられるものがどれになるかは
分からない。従って、データＤＴがＬＳＩ２へ書き込ま
れるタイミングは、時刻ｔ３，ｔ４，ｔ５，ｔ６の４つ
の場合が考えられる。このため、一番遅い場合の時刻ｔ
６において、書込制御信号／ＷＥが“Ｈ”に切り替えら
れる。
成される分周クロック信号ＣＫは、図に示すような４つ
の分周クロック信号ＣＫ１〜ＣＫ４の内の１つとなる
が、実際にＬＳＩ２へ与えられるものがどれになるかは
分からない。従って、データＤＴがＬＳＩ２へ書き込ま
れるタイミングは、時刻ｔ３，ｔ４，ｔ５，ｔ６の４つ
の場合が考えられる。このため、一番遅い場合の時刻ｔ
６において、書込制御信号／ＷＥが“Ｈ”に切り替えら
れる。
【００１０】更に、時刻ｔ７におけるクロック信号ＣＬ
Ｋの立ち上がりで、アドレス信号ＡＤとデータＤＴが停
止される。また、ＤＳＰ１がＬＳＩ２からデータＤＴを
読み出す場合、図３の時刻ｔ１１におけるクロック信号
ＣＬＫの立ち上がりと共に、ＤＳＰ１からアドレスバス
４にアドレス信号ＡＤが出力される。そして、次のクロ
ック信号ＣＬＫの立ち上がりである時刻ｔ１２に、
“Ｌ”の読出制御信号／ＲＥが制御バス６に出力され
る。
Ｋの立ち上がりで、アドレス信号ＡＤとデータＤＴが停
止される。また、ＤＳＰ１がＬＳＩ２からデータＤＴを
読み出す場合、図３の時刻ｔ１１におけるクロック信号
ＣＬＫの立ち上がりと共に、ＤＳＰ１からアドレスバス
４にアドレス信号ＡＤが出力される。そして、次のクロ
ック信号ＣＬＫの立ち上がりである時刻ｔ１２に、
“Ｌ”の読出制御信号／ＲＥが制御バス６に出力され
る。
【００１１】一方、ＬＳＩ２では、ＤＳＰ１から与えら
れる読出制御信号／ＲＥが“Ｌ”になった後、分周回路
３から与えられる分周クロック信号ＣＫの立ち上がりの
タイミングで、アドレス信号ＡＤで指定されたデータＤ
Ｔがデータバス５上に出力される。分周回路３で生成さ
れる分周クロック信号ＣＫは、図に示すような４つの分
周クロック信号ＣＫ１〜ＣＫ４の内の１つとなるが、実
際にＬＳＩ２へ与えられるものがどれになるかは分から
ない。従って、データＤＴがデータバス５へ出力される
タイミングは、時刻ｔ１３，ｔ１４，ｔ１５，ｔ１６の
４つの場合が考えられる。このため、一番遅い場合の時
刻ｔ１６において、読出制御信号／ＲＥが“Ｈ”に切り
替えられる。
れる読出制御信号／ＲＥが“Ｌ”になった後、分周回路
３から与えられる分周クロック信号ＣＫの立ち上がりの
タイミングで、アドレス信号ＡＤで指定されたデータＤ
Ｔがデータバス５上に出力される。分周回路３で生成さ
れる分周クロック信号ＣＫは、図に示すような４つの分
周クロック信号ＣＫ１〜ＣＫ４の内の１つとなるが、実
際にＬＳＩ２へ与えられるものがどれになるかは分から
ない。従って、データＤＴがデータバス５へ出力される
タイミングは、時刻ｔ１３，ｔ１４，ｔ１５，ｔ１６の
４つの場合が考えられる。このため、一番遅い場合の時
刻ｔ１６において、読出制御信号／ＲＥが“Ｈ”に切り
替えられる。
【００１２】更に、時刻ｔ１７におけるクロック信号Ｃ
ＬＫの立ち上がりで、アドレス信号ＡＤが停止される。
ＬＫの立ち上がりで、アドレス信号ＡＤが停止される。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
システムでは、次のような課題があった。分周回路３で
生成される分周クロック信号ＣＫのタイミングには、Ｎ
種類のものがあり、実際に出力されるものがどれである
かをＤＳＰ１側で知ることができない。従って、確実に
データＤＴを読み書きするために、想定される一番遅い
タイミングに合わせて読み書きを行う必要がある。
システムでは、次のような課題があった。分周回路３で
生成される分周クロック信号ＣＫのタイミングには、Ｎ
種類のものがあり、実際に出力されるものがどれである
かをＤＳＰ１側で知ることができない。従って、確実に
データＤＴを読み書きするために、想定される一番遅い
タイミングに合わせて読み書きを行う必要がある。
【００１４】このため、分周比がＮの場合、読み書きの
ためにＮ＋１クロックの時間が必要であり、例えば分周
比Ｎ＝１６の場合、読み書きに必要な時間は１７クロッ
クとなる。これらのタイミングの調整は、ＤＳＰ１にお
いて、書込制御信号／ＷＥや読出制御信号／ＲＥを出力
する時間（即ち、待ち時間）をプログラムで制御するこ
とによって行われている。しかし、一般のＤＳＰでは、
プログラムで制御できる時間の上限が制限されている場
合が多い。このため、分周比Ｎの大きな分周回路３を使
用した場合、データの読み書きができなくなるという課
題があった。
ためにＮ＋１クロックの時間が必要であり、例えば分周
比Ｎ＝１６の場合、読み書きに必要な時間は１７クロッ
クとなる。これらのタイミングの調整は、ＤＳＰ１にお
いて、書込制御信号／ＷＥや読出制御信号／ＲＥを出力
する時間（即ち、待ち時間）をプログラムで制御するこ
とによって行われている。しかし、一般のＤＳＰでは、
プログラムで制御できる時間の上限が制限されている場
合が多い。このため、分周比Ｎの大きな分周回路３を使
用した場合、データの読み書きができなくなるという課
題があった。
【００１５】本発明は、前記従来技術が持っていた課題
を解決し、分周クロック信号を使用した場合に、読み書
きに必要な待ち時間を短縮することができるインタフェ
ース回路を提供するものである。
を解決し、分周クロック信号を使用した場合に、読み書
きに必要な待ち時間を短縮することができるインタフェ
ース回路を提供するものである。
【００１６】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、インタフェース回路に
おいて、制御装置から与えられる書込制御信号をクロッ
ク信号の立ち上がりと立ち下がりのタイミングで保持し
て、第１及び第２の選択信号と被制御装置に対する書込
制御信号を出力する制御信号出力手段と、前記制御装置
から与えられるアドレス信号を前記第１及び第２の選択
信号に従って選択するアドレス選択手段と、前記アドレ
ス選択手段で選択された信号を前記クロック信号の立ち
上がりまたは立ち下がりのタイミングで保持して前記被
制御装置に対するアドレス信号として出力するアドレス
出力手段と、前記制御装置から与えられるデータを前記
第１及び第２の選択信号に従って選択するデータ選択手
段と、前記データ選択手段で選択されたデータを前記ク
ロック信号の立ち上がりまたは立ち下がりのタイミング
で保持して前記被制御装置に対するデータとして出力す
るデータ出力手段とを備えている。
に、本発明の内の第１の発明は、インタフェース回路に
おいて、制御装置から与えられる書込制御信号をクロッ
ク信号の立ち上がりと立ち下がりのタイミングで保持し
て、第１及び第２の選択信号と被制御装置に対する書込
制御信号を出力する制御信号出力手段と、前記制御装置
から与えられるアドレス信号を前記第１及び第２の選択
信号に従って選択するアドレス選択手段と、前記アドレ
ス選択手段で選択された信号を前記クロック信号の立ち
上がりまたは立ち下がりのタイミングで保持して前記被
制御装置に対するアドレス信号として出力するアドレス
出力手段と、前記制御装置から与えられるデータを前記
第１及び第２の選択信号に従って選択するデータ選択手
段と、前記データ選択手段で選択されたデータを前記ク
ロック信号の立ち上がりまたは立ち下がりのタイミング
で保持して前記被制御装置に対するデータとして出力す
るデータ出力手段とを備えている。
【００１７】第２の発明は、インタフェース回路におい
て、制御装置から与えられる書込制御信号をクロック信
号の立ち下がりのタイミングで保持して第１の選択信号
を出力する第１の制御レジスタと、前記書込制御信号を
前記クロック信号の立ち上がりのタイミングで保持して
第２の選択信号を出力する第２の制御レジスタと、前記
第１の選択信号を前記クロック信号の立ち上がりのタイ
ミングで保持する第３の制御レジスタと、前記第２及び
第３の制御レジスタに保持された信号の論理積を被制御
装置に対する書込制御信号として出力する論理積ゲート
（以下、「ＡＮＤ」という）を備えている。
て、制御装置から与えられる書込制御信号をクロック信
号の立ち下がりのタイミングで保持して第１の選択信号
を出力する第１の制御レジスタと、前記書込制御信号を
前記クロック信号の立ち上がりのタイミングで保持して
第２の選択信号を出力する第２の制御レジスタと、前記
第１の選択信号を前記クロック信号の立ち上がりのタイ
ミングで保持する第３の制御レジスタと、前記第２及び
第３の制御レジスタに保持された信号の論理積を被制御
装置に対する書込制御信号として出力する論理積ゲート
（以下、「ＡＮＤ」という）を備えている。
【００１８】また、このインタフェース回路は、前記制
御装置から与えられるアドレス信号とレベル“Ｌ”の信
号のいずれか一方をそれぞれ前記第１及び第２の選択信
号に従って選択する第１及び第２のアドレスセレクタ
と、前記第１のアドレスセレクタで選択された信号を前
記クロック信号の立ち上がりのタイミングで保持する第
１のアドレスレジスタと、前記第２のアドレスセレクタ
で選択された信号を前記クロック信号の立ち下がりのタ
イミングで保持する第２のアドレスレジスタと、前記第
１及び第２のアドレスレジスタで保持された信号の論理
和を前記被制御装置に対するアドレス信号として出力す
る第１の論理和ゲート（以下、「ＯＲ」という）を備え
ている。
御装置から与えられるアドレス信号とレベル“Ｌ”の信
号のいずれか一方をそれぞれ前記第１及び第２の選択信
号に従って選択する第１及び第２のアドレスセレクタ
と、前記第１のアドレスセレクタで選択された信号を前
記クロック信号の立ち上がりのタイミングで保持する第
１のアドレスレジスタと、前記第２のアドレスセレクタ
で選択された信号を前記クロック信号の立ち下がりのタ
イミングで保持する第２のアドレスレジスタと、前記第
１及び第２のアドレスレジスタで保持された信号の論理
和を前記被制御装置に対するアドレス信号として出力す
る第１の論理和ゲート（以下、「ＯＲ」という）を備え
ている。
【００１９】更に、このインタフェース回路は、前記制
御装置から与えられるデータとレベル“Ｌ”のデータの
いずれか一方をそれぞれ前記第１及び第２の選択信号に
従って選択する第１及び第２のデータセレクタと、前記
第１のデータセレクタで選択されたデータを前記クロッ
ク信号の立ち上がりのタイミングで保持する第１のデー
タレジスタと、前記第２のデータセレクタで選択された
データを前記クロック信号の立ち下がりのタイミングで
保持する第２のデータレジスタと、前記第１及び第２の
データレジスタで保持された信号の論理和を前記被制御
装置に対するデータとして出力する第２のＯＲを備えて
いる。
御装置から与えられるデータとレベル“Ｌ”のデータの
いずれか一方をそれぞれ前記第１及び第２の選択信号に
従って選択する第１及び第２のデータセレクタと、前記
第１のデータセレクタで選択されたデータを前記クロッ
ク信号の立ち上がりのタイミングで保持する第１のデー
タレジスタと、前記第２のデータセレクタで選択された
データを前記クロック信号の立ち下がりのタイミングで
保持する第２のデータレジスタと、前記第１及び第２の
データレジスタで保持された信号の論理和を前記被制御
装置に対するデータとして出力する第２のＯＲを備えて
いる。
【００２０】本発明によれば、以上のようにインタフェ
ース回路を構成したので、次のような作用が行われる。
制御装置から与えられる書込制御信号は、クロック信号
の立ち下がりのタイミングで、第１の制御レジスタで保
持されて第１の選択信号として出力される。また、クロ
ック信号の立ち上がりのタイミングで、第２の制御レジ
スタから第２の選択信号が出力される。更に、第１の選
択信号はクロック信号の立ち上がりのタイミングで第３
の制御レジスタに保持され、この第３の制御レジスタと
第２の制御レジスタに保持された信号の論理積が被制御
装置に対する書込制御信号として出力される。
ース回路を構成したので、次のような作用が行われる。
制御装置から与えられる書込制御信号は、クロック信号
の立ち下がりのタイミングで、第１の制御レジスタで保
持されて第１の選択信号として出力される。また、クロ
ック信号の立ち上がりのタイミングで、第２の制御レジ
スタから第２の選択信号が出力される。更に、第１の選
択信号はクロック信号の立ち上がりのタイミングで第３
の制御レジスタに保持され、この第３の制御レジスタと
第２の制御レジスタに保持された信号の論理積が被制御
装置に対する書込制御信号として出力される。
【００２１】また、制御装置から与えられるアドレス信
号は、それぞれ第１及び第２の制御信号に従って第１及
び第２のアドレスセレクタで選択される。第１及び第２
のアドレスセレクタで選択された信号は、それぞれ第１
及び第２のアドレスレジスタにおいて、クロック信号の
立ち上がりと立ち下がりのタイミングで保持される。第
１及び第２のアドレスレジスタに保持された信号は、第
１のＯＲによって論理和がとられ、被制御装置に対する
アドレス信号として出力される。
号は、それぞれ第１及び第２の制御信号に従って第１及
び第２のアドレスセレクタで選択される。第１及び第２
のアドレスセレクタで選択された信号は、それぞれ第１
及び第２のアドレスレジスタにおいて、クロック信号の
立ち上がりと立ち下がりのタイミングで保持される。第
１及び第２のアドレスレジスタに保持された信号は、第
１のＯＲによって論理和がとられ、被制御装置に対する
アドレス信号として出力される。
【００２２】同様に、制御装置から与えられるデータ
は、それぞれ第１及び第２の制御信号に従って第１及び
第２のデータセレクタで選択される。第１及び第２のデ
ータセレクタで選択されたデータは、それぞれ第１及び
第２のデータレジスタにおいて、クロック信号の立ち上
がりと立ち下がりのタイミングで保持される。第１及び
第２のデータレジスタに保持されたデータは、第２のＯ
Ｒによって論理和がとられ、被制御装置に対するデータ
として出力される。
は、それぞれ第１及び第２の制御信号に従って第１及び
第２のデータセレクタで選択される。第１及び第２のデ
ータセレクタで選択されたデータは、それぞれ第１及び
第２のデータレジスタにおいて、クロック信号の立ち上
がりと立ち下がりのタイミングで保持される。第１及び
第２のデータレジスタに保持されたデータは、第２のＯ
Ｒによって論理和がとられ、被制御装置に対するデータ
として出力される。
【００２３】
【発明の実施の形態】図１は、本発明の実施形態を示す
インタフェース回路の回路図である。このインタフェー
ス回路は、各ＣＰＵやＤＳＰ等の制御装置から各種の信
号が与えられる入力端子１１〜１５と、被制御装置であ
るＬＳＩに各種の信号を出力する出力端子１６〜２０を
有している。
インタフェース回路の回路図である。このインタフェー
ス回路は、各ＣＰＵやＤＳＰ等の制御装置から各種の信
号が与えられる入力端子１１〜１５と、被制御装置であ
るＬＳＩに各種の信号を出力する出力端子１６〜２０を
有している。
【００２４】入力端子１１〜１４には、制御装置からそ
れぞれアドレス信号ＡＤ、データＤＴ、書込制御信号／
ＷＥ、及び読出制御信号／ＲＥが与えられ、入力端子１
５には、制御装置のクロック信号ＣＬＫが分周回路で１
／Ｎ（ここでは、Ｎ＝４とする）に分周されて分周クロ
ック信号ＣＫｉ（但し、ｉ＝１〜４）として与えられる
ようになっている。
れぞれアドレス信号ＡＤ、データＤＴ、書込制御信号／
ＷＥ、及び読出制御信号／ＲＥが与えられ、入力端子１
５には、制御装置のクロック信号ＣＬＫが分周回路で１
／Ｎ（ここでは、Ｎ＝４とする）に分周されて分周クロ
ック信号ＣＫｉ（但し、ｉ＝１〜４）として与えられる
ようになっている。
【００２５】入力端子１１は、セレクタ２１，２２の入
力側の端子Ａに接続され、これらのセレクタ２１，２２
の入力側の端子Ｂは、レベル“Ｌ”に固定されている。
セレクタ２１，２２の出力側の端子Ｏから出力される信
号Ｓ２１，Ｓ２２は、それぞれレジスタ２３，２４の入
力側の端子Ｄに与えられるようになっている。
力側の端子Ａに接続され、これらのセレクタ２１，２２
の入力側の端子Ｂは、レベル“Ｌ”に固定されている。
セレクタ２１，２２の出力側の端子Ｏから出力される信
号Ｓ２１，Ｓ２２は、それぞれレジスタ２３，２４の入
力側の端子Ｄに与えられるようになっている。
【００２６】レジスタ２３，２４の出力側の端子Ｑから
それぞれ出力される信号Ｓ２３，Ｓ２４は、２入力のＯ
Ｒ２５の入力側に与えられるようになっている。ＯＲ２
５の出力側はセレクタ２６の端子Ｂに接続され、このセ
レクタ２６の端子Ａは、入力端子１１に接続されてい
る。セレクタ２６の端子Ｏは出力端子１６に接続され、
ここから被制御装置に対するアドレス信号ＡＤＸが出力
されるようになっている。
それぞれ出力される信号Ｓ２３，Ｓ２４は、２入力のＯ
Ｒ２５の入力側に与えられるようになっている。ＯＲ２
５の出力側はセレクタ２６の端子Ｂに接続され、このセ
レクタ２６の端子Ａは、入力端子１１に接続されてい
る。セレクタ２６の端子Ｏは出力端子１６に接続され、
ここから被制御装置に対するアドレス信号ＡＤＸが出力
されるようになっている。
【００２７】入力端子１２は、セレクタ２７，２８の端
子Ａに接続され、これらのセレクタ２７，２８の端子Ｂ
は、“Ｌ”に固定されている。セレクタ２７，２８の端
子Ｏから出力される信号Ｓ２７，Ｓ２８は、それぞれレ
ジスタ２９，３０の端子Ｄに与えられるようになってい
る。
子Ａに接続され、これらのセレクタ２７，２８の端子Ｂ
は、“Ｌ”に固定されている。セレクタ２７，２８の端
子Ｏから出力される信号Ｓ２７，Ｓ２８は、それぞれレ
ジスタ２９，３０の端子Ｄに与えられるようになってい
る。
【００２８】レジスタ２９，３０の端子Ｑからそれぞれ
出力される信号Ｓ２９，Ｓ３０は、２入力のＯＲ３１の
入力側に与えられるようになっている。ＯＲ３１の出力
側はセレクタ３２の端子Ｂに接続され、このセレクタ３
２の端子Ａは、入力端子１２に接続されている。セレク
タ３２の端子Ｏは出力端子１７に接続され、ここから被
制御装置に対するデータＤＴＸが出力されるようになっ
ている。
出力される信号Ｓ２９，Ｓ３０は、２入力のＯＲ３１の
入力側に与えられるようになっている。ＯＲ３１の出力
側はセレクタ３２の端子Ｂに接続され、このセレクタ３
２の端子Ａは、入力端子１２に接続されている。セレク
タ３２の端子Ｏは出力端子１７に接続され、ここから被
制御装置に対するデータＤＴＸが出力されるようになっ
ている。
【００２９】入力端子１３は、レジスタ３３，３４の端
子Ｄに接続されている。レジスタ３３の端子Ｑから出力
される信号Ｓ３３は、レジスタ３５の端子Ｄに与えられ
ると共に、セレクタ２１，２７の制御端子Ｃに与えられ
るようになっている。また、レジスタ３４の端子Ｑから
出力される信号Ｓ３４は、２入力のＡＮＤ３６の一方の
入力側に与えられると共に、セレクタ２２，２８の制御
端子Ｃに与えられるようになっている。
子Ｄに接続されている。レジスタ３３の端子Ｑから出力
される信号Ｓ３３は、レジスタ３５の端子Ｄに与えられ
ると共に、セレクタ２１，２７の制御端子Ｃに与えられ
るようになっている。また、レジスタ３４の端子Ｑから
出力される信号Ｓ３４は、２入力のＡＮＤ３６の一方の
入力側に与えられると共に、セレクタ２２，２８の制御
端子Ｃに与えられるようになっている。
【００３０】レジスタ３５の端子Ｑから出力される信号
Ｓ３５は、ＡＮＤ３６の他方の入力側に与えられ、この
ＡＮＤ３６から出力される信号Ｓ３６が、セレクタ３７
の端子Ｂに与えられるようになっている。セレクタ３７
の端子Ａは、レベル“Ｈ”に固定されている。セレクタ
３７の端子Ｏは出力端子１８に接続され、ここから被制
御装置に対する書込制御信号／ＷＥＸが出力されるよう
になっている。
Ｓ３５は、ＡＮＤ３６の他方の入力側に与えられ、この
ＡＮＤ３６から出力される信号Ｓ３６が、セレクタ３７
の端子Ｂに与えられるようになっている。セレクタ３７
の端子Ａは、レベル“Ｈ”に固定されている。セレクタ
３７の端子Ｏは出力端子１８に接続され、ここから被制
御装置に対する書込制御信号／ＷＥＸが出力されるよう
になっている。
【００３１】入力端子１４は、セレクタ２６，３２，３
７の制御端子Ｃに接続されると共に出力端子１９に接続
され、制御装置からの読出制御信号／ＲＥがそのまま被
制御装置に与えられるようになっている。
７の制御端子Ｃに接続されると共に出力端子１９に接続
され、制御装置からの読出制御信号／ＲＥがそのまま被
制御装置に与えられるようになっている。
【００３２】また、入力端子１５は、レジスタ２３，２
４，２９，３０，３３〜３５のクロック端子ＣＫに接続
されると共に出力端子２０に接続され、分周回路から与
えられた分周クロック信号ＣＫｉがそのまま被制御装置
に出力されるようになっている。
４，２９，３０，３３〜３５のクロック端子ＣＫに接続
されると共に出力端子２０に接続され、分周回路から与
えられた分周クロック信号ＣＫｉがそのまま被制御装置
に出力されるようになっている。
【００３３】ここで、すべてのセレクタ２１，２２，２
６〜２８，３２，３７は、制御端子Ｃに与えられる信号
が“Ｌ”の時に、端子Ａ側が選択されて端子Ｏに接続さ
れ、この制御端子Ｃに与えられる信号が“Ｈ”の時に、
端子Ｂ側が選択されて端子Ｏに接続されるものである。
６〜２８，３２，３７は、制御端子Ｃに与えられる信号
が“Ｌ”の時に、端子Ａ側が選択されて端子Ｏに接続さ
れ、この制御端子Ｃに与えられる信号が“Ｈ”の時に、
端子Ｂ側が選択されて端子Ｏに接続されるものである。
【００３４】また、レジスタ２３，２９，３４，３５
は、クロック端子ＣＫに与えられる分周クロック信号Ｃ
Ｋｉの立ち上がりのタイミングで、端子Ｄの信号を保持
して端子Ｑに出力するものである。一方、レジスタ２
４，３０，３３は、クロック端子ＣＫに与えられる分周
クロック信号ＣＫｉの立ち下がりのタイミングで、端子
Ｄの信号を保持して端子Ｑに出力するものである。
は、クロック端子ＣＫに与えられる分周クロック信号Ｃ
Ｋｉの立ち上がりのタイミングで、端子Ｄの信号を保持
して端子Ｑに出力するものである。一方、レジスタ２
４，３０，３３は、クロック端子ＣＫに与えられる分周
クロック信号ＣＫｉの立ち下がりのタイミングで、端子
Ｄの信号を保持して端子Ｑに出力するものである。
【００３５】なお、図中のアドレス信号ＡＤとデータＤ
Ｔは１本の線で表示されているが、それぞれ複数ビット
の信号で構成されており、これらの信号の経路に存在す
るセレクタ、レジスタ及びＯＲは、すべて複数ビットに
対応したものである。
Ｔは１本の線で表示されているが、それぞれ複数ビット
の信号で構成されており、これらの信号の経路に存在す
るセレクタ、レジスタ及びＯＲは、すべて複数ビットに
対応したものである。
【００３６】図４〜図７は、それぞれ図１の書き込み時
の動作（その１）〜（その４）を示すタイミングチャー
トである。これらの図４〜図７は、図示しない制御装置
のクロック信号ＣＬＫが１／Ｎ（ここではＮ＝４）に分
周されて分周クロック信号ＣＫｉ（ｉ＝１〜４）として
与えられた場合について、位相の異なる分周クロック信
号ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４毎の動作を示してい
る。以下、これらの図４〜図７を参照しつつ、図１の動
作を説明する。
の動作（その１）〜（その４）を示すタイミングチャー
トである。これらの図４〜図７は、図示しない制御装置
のクロック信号ＣＬＫが１／Ｎ（ここではＮ＝４）に分
周されて分周クロック信号ＣＫｉ（ｉ＝１〜４）として
与えられた場合について、位相の異なる分周クロック信
号ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４毎の動作を示してい
る。以下、これらの図４〜図７を参照しつつ、図１の動
作を説明する。
【００３７】図４に示すように、時刻Ｔ１のクロック信
号ＣＬＫの立ち上がりに従って、入力端子１１にアドレ
ス信号ＡＤの“ａｄｄｒ”が与えられる。クロック信号
ＣＬＫの次の立ち上がりである時刻Ｔ２において、入力
端子１２にデータＤＴの“ｄａｔａ”が与えられる。こ
れと同時に、入力端子１３に与えられる書込制御信号／
ＷＥが“Ｌ”となり、書き込みの指示が行われる。
号ＣＬＫの立ち上がりに従って、入力端子１１にアドレ
ス信号ＡＤの“ａｄｄｒ”が与えられる。クロック信号
ＣＬＫの次の立ち上がりである時刻Ｔ２において、入力
端子１２にデータＤＴの“ｄａｔａ”が与えられる。こ
れと同時に、入力端子１３に与えられる書込制御信号／
ＷＥが“Ｌ”となり、書き込みの指示が行われる。
【００３８】時刻Ｔ３，Ｔ４におけるクロック信号ＣＬ
Ｋの立ち上がりでは、アドレス信号ＡＤ、データＤＴ及
び書込制御信号／ＷＥは変化しない。
Ｋの立ち上がりでは、アドレス信号ＡＤ、データＤＴ及
び書込制御信号／ＷＥは変化しない。
【００３９】次の時刻Ｔ５におけるクロック信号ＣＬＫ
の立ち上がりで、書込制御信号／ＷＥが“Ｈ”となり、
書き込みの指示が解除される。更に、１クロック経過し
た時刻Ｔ６におけるクロック信号ＣＬＫの立ち上がり
で、アドレス信号ＡＤとデータＤＴが解除される。なお
この期間中、読出制御信号／ＲＥは“Ｈ”のままで変化
しない。従って、セレクタ２６，３２，３７では、端子
Ｂ側が選択される。
の立ち上がりで、書込制御信号／ＷＥが“Ｈ”となり、
書き込みの指示が解除される。更に、１クロック経過し
た時刻Ｔ６におけるクロック信号ＣＬＫの立ち上がり
で、アドレス信号ＡＤとデータＤＴが解除される。なお
この期間中、読出制御信号／ＲＥは“Ｈ”のままで変化
しない。従って、セレクタ２６，３２，３７では、端子
Ｂ側が選択される。
【００４０】一方、入力端子１５に与えられる分周クロ
ック信号ＣＫ１は、時刻Ｔ１で立ち上がる。この時、書
込制御信号／ＷＥはまだ“Ｈ”であるので、レジスタ３
３，３４，３５の信号Ｓ３３，Ｓ３４，Ｓ３５はすべて
“Ｈ”となっている。また、セレクタ２１，２２，２
７，２８では端子Ｂ側が選択されており、レジスタ２
３，２４，２９，３０に保持された信号Ｓ２３，Ｓ２
４，Ｓ２９，Ｓ３０は、すべて“Ｌ”となっている。従
って、出力端子１６，１７から出力されるアドレス信号
ＡＤＸとデータＤＴＸは“Ｌ”であり、出力端子１８か
ら出力される書込制御信号／ＷＥＸは“Ｈ”である。
ック信号ＣＫ１は、時刻Ｔ１で立ち上がる。この時、書
込制御信号／ＷＥはまだ“Ｈ”であるので、レジスタ３
３，３４，３５の信号Ｓ３３，Ｓ３４，Ｓ３５はすべて
“Ｈ”となっている。また、セレクタ２１，２２，２
７，２８では端子Ｂ側が選択されており、レジスタ２
３，２４，２９，３０に保持された信号Ｓ２３，Ｓ２
４，Ｓ２９，Ｓ３０は、すべて“Ｌ”となっている。従
って、出力端子１６，１７から出力されるアドレス信号
ＡＤＸとデータＤＴＸは“Ｌ”であり、出力端子１８か
ら出力される書込制御信号／ＷＥＸは“Ｈ”である。
【００４１】時刻Ｔ３において分周クロック信号ＣＫ１
が立ち下がるとき、書込制御信号／ＷＥは“Ｌ”となっ
ている。これにより、レジスタ３３の信号Ｓ３３が
“Ｌ”となり、セレクタ２１，２７が端子Ａ側に切り替
えられ、信号Ｓ２１，Ｓ２７としてアドレス信号“ａｄ
ｄｒ”とデータ“ｄａｔａ”が出力される。
が立ち下がるとき、書込制御信号／ＷＥは“Ｌ”となっ
ている。これにより、レジスタ３３の信号Ｓ３３が
“Ｌ”となり、セレクタ２１，２７が端子Ａ側に切り替
えられ、信号Ｓ２１，Ｓ２７としてアドレス信号“ａｄ
ｄｒ”とデータ“ｄａｔａ”が出力される。
【００４２】時刻Ｔ５において分周クロック信号ＣＫ１
が立ち上がると、セレクタ２１，２７の信号Ｓ２１，Ｓ
２７は、それぞれレジスタ２３，２９で保持され、信号
Ｓ２３，Ｓ２９としてアドレス信号“ａｄｄｒ”とデー
タ“ｄａｔａ”が出力される。また、レジスタ３３の信
号Ｓ３３はレジスタ３５で保持され、このレジスタ３５
の信号Ｓ３５は“Ｌ”となる。これにより、出力端子１
６，１７から出力されるアドレス信号ＡＤＸとデータＤ
ＴＸは、それぞれ“ａｄｄｒ”と“ｄａｔａ”になり、
出力端子１８から出力される書込制御信号／ＷＥＸは
“Ｌ”となる。
が立ち上がると、セレクタ２１，２７の信号Ｓ２１，Ｓ
２７は、それぞれレジスタ２３，２９で保持され、信号
Ｓ２３，Ｓ２９としてアドレス信号“ａｄｄｒ”とデー
タ“ｄａｔａ”が出力される。また、レジスタ３３の信
号Ｓ３３はレジスタ３５で保持され、このレジスタ３５
の信号Ｓ３５は“Ｌ”となる。これにより、出力端子１
６，１７から出力されるアドレス信号ＡＤＸとデータＤ
ＴＸは、それぞれ“ａｄｄｒ”と“ｄａｔａ”になり、
出力端子１８から出力される書込制御信号／ＷＥＸは
“Ｌ”となる。
【００４３】時刻Ｔ６においてアドレス信号ＡＤとデー
タＤＴが解除されるが、分周クロック信号ＣＫ１は
“Ｈ”のままであるので、出力端子１６〜１８の信号は
変化しない。
タＤＴが解除されるが、分周クロック信号ＣＫ１は
“Ｈ”のままであるので、出力端子１６〜１８の信号は
変化しない。
【００４４】時刻Ｔ７において分周クロック信号ＣＫ１
が立ち下がるとき、書込制御信号／ＷＥは“Ｈ”となっ
ている。これにより、レジスタ３３の信号Ｓ３３は
“Ｈ”となり、セレクタ２１，２７は端子Ｂ側へ切り替
えられて，信号Ｓ２１，Ｓ２７は“Ｌ”となる。
が立ち下がるとき、書込制御信号／ＷＥは“Ｈ”となっ
ている。これにより、レジスタ３３の信号Ｓ３３は
“Ｈ”となり、セレクタ２１，２７は端子Ｂ側へ切り替
えられて，信号Ｓ２１，Ｓ２７は“Ｌ”となる。
【００４５】時刻Ｔ９において分周クロック信号ＣＫ１
が立ち上がると、セレクタ２１，２７の信号Ｓ２１，Ｓ
２７は、それぞれレジスタ２３，２９で保持され、信号
Ｓ２３，Ｓ２９は“Ｌ”となる。また、レジスタ３３の
信号Ｓ３３はレジスタ３５で保持され、このレジスタ３
５の信号Ｓ３５は“Ｈ”となる。これにより、出力端子
１６，１７から出力されるアドレス信号ＡＤＸとデータ
ＤＴＸは“Ｌ”となり、出力端子１８から出力される書
込制御信号／ＷＥＸは“Ｈ”となる。
が立ち上がると、セレクタ２１，２７の信号Ｓ２１，Ｓ
２７は、それぞれレジスタ２３，２９で保持され、信号
Ｓ２３，Ｓ２９は“Ｌ”となる。また、レジスタ３３の
信号Ｓ３３はレジスタ３５で保持され、このレジスタ３
５の信号Ｓ３５は“Ｈ”となる。これにより、出力端子
１６，１７から出力されるアドレス信号ＡＤＸとデータ
ＤＴＸは“Ｌ”となり、出力端子１８から出力される書
込制御信号／ＷＥＸは“Ｈ”となる。
【００４６】図５は、時刻Ｔ２で立ち上がる分周クロッ
ク信号ＣＫ２に対するタイミングチャートであり、制御
装置から入力端子１１〜１４に与えられる信号のタイミ
ングは図４と同様である。
ク信号ＣＫ２に対するタイミングチャートであり、制御
装置から入力端子１１〜１４に与えられる信号のタイミ
ングは図４と同様である。
【００４７】この図５における分周クロック信号ＣＫ２
の場合、時刻Ｔ４における分周クロック信号ＣＫ２の立
ち下がりにより、レジスタ３３の信号Ｓ３３が“Ｌ”と
なる。これにより、セレクタ２１，２７が端子Ａ側に切
り替えられ、信号Ｓ２１，Ｓ２７としてアドレス信号
“ａｄｄｒ”とデータ“ｄａｔａ”が出力される。
の場合、時刻Ｔ４における分周クロック信号ＣＫ２の立
ち下がりにより、レジスタ３３の信号Ｓ３３が“Ｌ”と
なる。これにより、セレクタ２１，２７が端子Ａ側に切
り替えられ、信号Ｓ２１，Ｓ２７としてアドレス信号
“ａｄｄｒ”とデータ“ｄａｔａ”が出力される。
【００４８】時刻Ｔ６において分周クロック信号ＣＫ２
が立ち上がると、セレクタ２１，２７の信号Ｓ２１，Ｓ
２７は、それぞれレジスタ２３，２９で保持され、信号
Ｓ２３，Ｓ２９としてアドレス信号“ａｄｄｒ”とデー
タ“ｄａｔａ”が出力される。また、レジスタ３３の信
号Ｓ３３はレジスタ３５で保持され、このレジスタ３５
の信号Ｓ３５は“Ｌ”となる。これにより、出力端子１
６，１７から出力されるアドレス信号ＡＤＸとデータＤ
ＴＸは、それぞれ“ａｄｄｒ”と“ｄａｔａ”になり、
出力端子１８から出力される書込制御信号／ＷＥＸは
“Ｌ”となる。
が立ち上がると、セレクタ２１，２７の信号Ｓ２１，Ｓ
２７は、それぞれレジスタ２３，２９で保持され、信号
Ｓ２３，Ｓ２９としてアドレス信号“ａｄｄｒ”とデー
タ“ｄａｔａ”が出力される。また、レジスタ３３の信
号Ｓ３３はレジスタ３５で保持され、このレジスタ３５
の信号Ｓ３５は“Ｌ”となる。これにより、出力端子１
６，１７から出力されるアドレス信号ＡＤＸとデータＤ
ＴＸは、それぞれ“ａｄｄｒ”と“ｄａｔａ”になり、
出力端子１８から出力される書込制御信号／ＷＥＸは
“Ｌ”となる。
【００４９】時刻Ｔ８において分周クロック信号ＣＫ２
が立ち下がると、レジスタ３３の信号Ｓ３３は“Ｈ”と
なり、セレクタ２１，２７は端子Ｂ側へ切り替えられて
信号Ｓ２１，Ｓ２７は“Ｌ”となる。
が立ち下がると、レジスタ３３の信号Ｓ３３は“Ｈ”と
なり、セレクタ２１，２７は端子Ｂ側へ切り替えられて
信号Ｓ２１，Ｓ２７は“Ｌ”となる。
【００５０】時刻Ｔ１０において分周クロック信号ＣＫ
２が立ち上がると、セレクタ２１，２７の信号Ｓ２１，
Ｓ２７は、それぞれレジスタ２３，２９で保持され、信
号Ｓ２３，Ｓ２９は“Ｌ”となる。また、レジスタ３３
の信号Ｓ３３はレジスタ３５で保持され、このレジスタ
３５の信号Ｓ３５は“Ｈ”となる。これにより、出力端
子１６，１７から出力されるアドレス信号ＡＤＸとデー
タＤＴＸは“Ｌ”となり、出力端子１８から出力される
書込制御信号／ＷＥＸは“Ｈ”となる。
２が立ち上がると、セレクタ２１，２７の信号Ｓ２１，
Ｓ２７は、それぞれレジスタ２３，２９で保持され、信
号Ｓ２３，Ｓ２９は“Ｌ”となる。また、レジスタ３３
の信号Ｓ３３はレジスタ３５で保持され、このレジスタ
３５の信号Ｓ３５は“Ｈ”となる。これにより、出力端
子１６，１７から出力されるアドレス信号ＡＤＸとデー
タＤＴＸは“Ｌ”となり、出力端子１８から出力される
書込制御信号／ＷＥＸは“Ｈ”となる。
【００５１】図６は、時刻Ｔ３で立ち上がる分周クロッ
ク信号ＣＫ３に対するタイミングチャートであり、制御
装置から入力端子１１〜１４に与えられる信号のタイミ
ングは図４と同様である。
ク信号ＣＫ３に対するタイミングチャートであり、制御
装置から入力端子１１〜１４に与えられる信号のタイミ
ングは図４と同様である。
【００５２】この図６における分周クロック信号ＣＫ３
の場合、時刻Ｔ３における分周クロック信号ＣＫ３の立
ち上がりにより、レジスタ３４の信号Ｓ３４が“Ｌ”と
なる。これにより、セレクタ２２，２８が端子Ａ側に切
り替えられ、信号Ｓ２２，Ｓ２８としてアドレス信号
“ａｄｄｒ”とデータ“ｄａｔａ”が出力される。ま
た、ＡＮＤ３６の信号Ｓ３６は“Ｌ”となり、出力端子
１８から出力される書込制御信号／ＷＥＸは“Ｌ”とな
る。
の場合、時刻Ｔ３における分周クロック信号ＣＫ３の立
ち上がりにより、レジスタ３４の信号Ｓ３４が“Ｌ”と
なる。これにより、セレクタ２２，２８が端子Ａ側に切
り替えられ、信号Ｓ２２，Ｓ２８としてアドレス信号
“ａｄｄｒ”とデータ“ｄａｔａ”が出力される。ま
た、ＡＮＤ３６の信号Ｓ３６は“Ｌ”となり、出力端子
１８から出力される書込制御信号／ＷＥＸは“Ｌ”とな
る。
【００５３】時刻Ｔ５において分周クロック信号ＣＫ３
が立ち下がると、セレクタ２２，２８の信号Ｓ２２，Ｓ
２８は、それぞれレジスタ２４，３０で保持され、信号
Ｓ２４，Ｓ３０としてアドレス信号“ａｄｄｒ”とデー
タ“ｄａｔａ”が出力される。これにより、出力端子１
６，１７から出力されるアドレス信号ＡＤＸとデータＤ
ＴＸは、それぞれ“ａｄｄｒ”と“ｄａｔａ”になる。
が立ち下がると、セレクタ２２，２８の信号Ｓ２２，Ｓ
２８は、それぞれレジスタ２４，３０で保持され、信号
Ｓ２４，Ｓ３０としてアドレス信号“ａｄｄｒ”とデー
タ“ｄａｔａ”が出力される。これにより、出力端子１
６，１７から出力されるアドレス信号ＡＤＸとデータＤ
ＴＸは、それぞれ“ａｄｄｒ”と“ｄａｔａ”になる。
【００５４】時刻Ｔ７において分周クロック信号ＣＫ３
が立ち上がると、レジスタ３４の信号Ｓ３４は“Ｈ”と
なり、ＡＮＤ３６の信号Ｓ３６は“Ｈ”となって、出力
端子１８から出力される書込制御信号／ＷＥＸは“Ｈ”
となる。また、セレクタ２２，２８は端子Ｂ側へ切り替
えられ、信号Ｓ２２，Ｓ２８は“Ｌ”となる。
が立ち上がると、レジスタ３４の信号Ｓ３４は“Ｈ”と
なり、ＡＮＤ３６の信号Ｓ３６は“Ｈ”となって、出力
端子１８から出力される書込制御信号／ＷＥＸは“Ｈ”
となる。また、セレクタ２２，２８は端子Ｂ側へ切り替
えられ、信号Ｓ２２，Ｓ２８は“Ｌ”となる。
【００５５】時刻Ｔ９において分周クロック信号ＣＫ３
が立ち下がると、セレクタ２２，２８の信号Ｓ２２，Ｓ
２８は、それぞれレジスタ２４，３０で保持され、信号
Ｓ２４，Ｓ３０は“Ｌ”となる。これにより、出力端子
１６，１７から出力されるアドレス信号ＡＤＸとデータ
ＤＴＸは“Ｌ”となる。
が立ち下がると、セレクタ２２，２８の信号Ｓ２２，Ｓ
２８は、それぞれレジスタ２４，３０で保持され、信号
Ｓ２４，Ｓ３０は“Ｌ”となる。これにより、出力端子
１６，１７から出力されるアドレス信号ＡＤＸとデータ
ＤＴＸは“Ｌ”となる。
【００５６】図７は、時刻Ｔ４で立ち上がる分周クロッ
ク信号ＣＫ４に対するタイミングチャートであり、制御
装置から入力端子１１〜１４に与えられる信号のタイミ
ングは図４と同様である。
ク信号ＣＫ４に対するタイミングチャートであり、制御
装置から入力端子１１〜１４に与えられる信号のタイミ
ングは図４と同様である。
【００５７】この図７における分周クロック信号ＣＫ４
の場合、時刻Ｔ４における分周クロック信号ＣＫ４の立
ち上がりにより、レジスタ３４の信号Ｓ３４が“Ｌ”と
なる。これにより、セレクタ２２，２８が端子Ａ側に切
り替えられ、信号Ｓ２２，Ｓ２８としてアドレス信号
“ａｄｄｒ”とデータ“ｄａｔａ”が出力される。ま
た、ＡＮＤ３６の信号Ｓ３６は“Ｌ”となり、出力端子
１８から出力される書込制御信号／ＷＥＸは“Ｌ”とな
る。
の場合、時刻Ｔ４における分周クロック信号ＣＫ４の立
ち上がりにより、レジスタ３４の信号Ｓ３４が“Ｌ”と
なる。これにより、セレクタ２２，２８が端子Ａ側に切
り替えられ、信号Ｓ２２，Ｓ２８としてアドレス信号
“ａｄｄｒ”とデータ“ｄａｔａ”が出力される。ま
た、ＡＮＤ３６の信号Ｓ３６は“Ｌ”となり、出力端子
１８から出力される書込制御信号／ＷＥＸは“Ｌ”とな
る。
【００５８】時刻Ｔ６において分周クロック信号ＣＫ４
が立ち下がると、セレクタ２２，２８の信号Ｓ２２，Ｓ
２８は、それぞれレジスタ２４，３０で保持され、信号
Ｓ２４，Ｓ３０としてアドレス信号“ａｄｄｒ”とデー
タ“ｄａｔａ”が出力される。これにより、出力端子１
６，１７から出力されるアドレス信号ＡＤＸとデータＤ
ＴＸは、それぞれ“ａｄｄｒ”と“ｄａｔａ”になる。
が立ち下がると、セレクタ２２，２８の信号Ｓ２２，Ｓ
２８は、それぞれレジスタ２４，３０で保持され、信号
Ｓ２４，Ｓ３０としてアドレス信号“ａｄｄｒ”とデー
タ“ｄａｔａ”が出力される。これにより、出力端子１
６，１７から出力されるアドレス信号ＡＤＸとデータＤ
ＴＸは、それぞれ“ａｄｄｒ”と“ｄａｔａ”になる。
【００５９】時刻Ｔ８において分周クロック信号ＣＫ４
が立ち上がると、レジスタ３４の信号Ｓ３４は“Ｈ”と
なり、ＡＮＤ３６の信号Ｓ３６は“Ｈ”となって、出力
端子１８から出力される書込制御信号／ＷＥＸは“Ｈ”
となる。また、セレクタ２２，２８は端子Ｂ側へ切り替
えられ、信号Ｓ２２，Ｓ２８は“Ｌ”となる。
が立ち上がると、レジスタ３４の信号Ｓ３４は“Ｈ”と
なり、ＡＮＤ３６の信号Ｓ３６は“Ｈ”となって、出力
端子１８から出力される書込制御信号／ＷＥＸは“Ｈ”
となる。また、セレクタ２２，２８は端子Ｂ側へ切り替
えられ、信号Ｓ２２，Ｓ２８は“Ｌ”となる。
【００６０】時刻Ｔ１０において分周クロック信号ＣＫ
４が立ち下がると、セレクタ２２，２８の信号Ｓ２２，
Ｓ２８は、それぞれレジスタ２４，３０で保持され、信
号Ｓ２４，Ｓ３０は“Ｌ”となる。これにより、出力端
子１６，１７から出力されるアドレス信号ＡＤＸとデー
タＤＴＸは“Ｌ”となる。
４が立ち下がると、セレクタ２２，２８の信号Ｓ２２，
Ｓ２８は、それぞれレジスタ２４，３０で保持され、信
号Ｓ２４，Ｓ３０は“Ｌ”となる。これにより、出力端
子１６，１７から出力されるアドレス信号ＡＤＸとデー
タＤＴＸは“Ｌ”となる。
【００６１】なお、図１の読み出し時の動作では、入力
端子１３に与えられる書込制御信号／ＷＥが“Ｈ”に固
定され、読出制御信号／ＲＥが“Ｌ”となる。これによ
り、セレクタ２６，３２，３７によって端子Ｂ側が選択
され、入力端子１１と出力端子１６が接続され、入力端
子１２と出力端子１７が接続される。また、出力端子１
８には、“Ｈ”の書込制御信号／ＷＥＸが出力される。
端子１３に与えられる書込制御信号／ＷＥが“Ｈ”に固
定され、読出制御信号／ＲＥが“Ｌ”となる。これによ
り、セレクタ２６，３２，３７によって端子Ｂ側が選択
され、入力端子１１と出力端子１６が接続され、入力端
子１２と出力端子１７が接続される。また、出力端子１
８には、“Ｈ”の書込制御信号／ＷＥＸが出力される。
【００６２】このように、本実施形態のインタフェース
回路は、分周クロック信号ＣＫｉの立ち上がりのタイミ
ングでアドレス信号ＡＤとデータＤＴを保持するレジス
タ２３，２９と、立ち下がりのタイミングでアドレス信
号ＡＤとデータＤＴを保持するレジスタ２４，３０を有
している。これにより、分周クロック信号ＣＫｉの分周
比がＮの場合、書込制御信号／ＷＥを“Ｌ”にする期間
（即ち、待ち時間）をＮ−１クロックに短縮することが
できるという利点がある。
回路は、分周クロック信号ＣＫｉの立ち上がりのタイミ
ングでアドレス信号ＡＤとデータＤＴを保持するレジス
タ２３，２９と、立ち下がりのタイミングでアドレス信
号ＡＤとデータＤＴを保持するレジスタ２４，３０を有
している。これにより、分周クロック信号ＣＫｉの分周
比がＮの場合、書込制御信号／ＷＥを“Ｌ”にする期間
（即ち、待ち時間）をＮ−１クロックに短縮することが
できるという利点がある。
【００６３】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） 分周クロック信号ＣＫｉの分周比Ｎを４にした
場合について説明したが、任意の分周比Ｎに対しても同
様に適用可能である。
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） 分周クロック信号ＣＫｉの分周比Ｎを４にした
場合について説明したが、任意の分周比Ｎに対しても同
様に適用可能である。
【００６４】（ｂ） セレクタやレジスタの構成は図示
したものに限定されず、同様の動作が行われるものであ
れば、同様に適用可能である。
したものに限定されず、同様の動作が行われるものであ
れば、同様に適用可能である。
【００６５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、クロック信号の立ち上がりと立ち下がりのタ
イミングで書込制御信号を保持して第１及び第２の選択
信号と被制御装置に対する書込制御信号を出力する制御
信号出力手段、及びこれらの選択信号でアドレス信号と
データを選択するアドレス選択手段とデータ選択手段を
有している。更に、選択されたアドレス信号とデータを
クロック信号の立ち上がりまたは立ち下がりのタイミン
グで保持して被制御装置に対するアドレス信号とデータ
として出力するアドレス出力手段及びデータ出力手段を
有している。これにより、クロック信号の立ち上がり及
び立ち下がりで、書込制御信号とアドレス信号とデータ
を保持することが可能になり、読み書きに必要な待ち時
間を短縮することができるという効果がある。
によれば、クロック信号の立ち上がりと立ち下がりのタ
イミングで書込制御信号を保持して第１及び第２の選択
信号と被制御装置に対する書込制御信号を出力する制御
信号出力手段、及びこれらの選択信号でアドレス信号と
データを選択するアドレス選択手段とデータ選択手段を
有している。更に、選択されたアドレス信号とデータを
クロック信号の立ち上がりまたは立ち下がりのタイミン
グで保持して被制御装置に対するアドレス信号とデータ
として出力するアドレス出力手段及びデータ出力手段を
有している。これにより、クロック信号の立ち上がり及
び立ち下がりで、書込制御信号とアドレス信号とデータ
を保持することが可能になり、読み書きに必要な待ち時
間を短縮することができるという効果がある。
【００６６】第２の発明によれば、クロック信号の立ち
上がりと立ち下がりのタイミングで書込制御信号を保持
して第１と第２の選択信号を出力する制御レジスタ、及
びこれらの選択信号でアドレス信号とデータを選択する
アドレスセレクタとデータセレクタを有している。更
に、選択されたアドレス信号とデータをクロック信号の
立ち上がりと立ち下がりのタイミングで保持するアドレ
スレジスタとデータレジスタの論理和を被制御装置に対
するアドレス信号とデータとして出力する第１及び第２
のＯＲを有している。これにより、クロック信号の立ち
上がり及び立ち下がりで、書込制御信号とアドレス信号
とデータを保持することが可能になり、読み書きに必要
な待ち時間を短縮することができるという効果がある。
上がりと立ち下がりのタイミングで書込制御信号を保持
して第１と第２の選択信号を出力する制御レジスタ、及
びこれらの選択信号でアドレス信号とデータを選択する
アドレスセレクタとデータセレクタを有している。更
に、選択されたアドレス信号とデータをクロック信号の
立ち上がりと立ち下がりのタイミングで保持するアドレ
スレジスタとデータレジスタの論理和を被制御装置に対
するアドレス信号とデータとして出力する第１及び第２
のＯＲを有している。これにより、クロック信号の立ち
上がり及び立ち下がりで、書込制御信号とアドレス信号
とデータを保持することが可能になり、読み書きに必要
な待ち時間を短縮することができるという効果がある。
【図１】本発明の実施形態を示すインタフェース回路の
回路図である。
回路図である。
【図２】従来のシステムの一例を示す概略の構成図であ
る。
る。
【図３】図２のシステムにおける読み書きの動作を示す
タイミングチャートである。
タイミングチャートである。
【図４】図１の書き込み時の動作（その１）を示すタイ
ミングチャートである。
ミングチャートである。
【図５】図１の書き込み時の動作（その２）を示すタイ
ミングチャートである。
ミングチャートである。
【図６】図１の書き込み時の動作（その３）を示すタイ
ミングチャートである。
ミングチャートである。
【図７】図１の書き込み時の動作（その４）を示すタイ
ミングチャートである。
ミングチャートである。
１１〜１５ 入力端子
１６〜２０ 出力端子
２１，２２，２６〜２８，３２，３７ セレクタ
２３，２４，２９，３０，３３〜３５ レジスタ
２５，３１ ＯＲ
３６ ＡＮＤ
Claims (2)
- 【請求項１】 制御装置から与えられる書込制御信号を
クロック信号の立ち上がりと立ち下がりのタイミングで
保持して、第１及び第２の選択信号と被制御装置に対す
る書込制御信号を出力する制御信号出力手段と、 前記制御装置から与えられるアドレス信号を前記第１及
び第２の選択信号に従って選択するアドレス選択手段
と、 前記アドレス選択手段で選択された信号を前記クロック
信号の立ち上がりまたは立ち下がりのタイミングで保持
して前記被制御装置に対するアドレス信号として出力す
るアドレス出力手段と、 前記制御装置から与えられるデータを前記第１及び第２
の選択信号に従って選択するデータ選択手段と、 前記データ選択手段で選択されたデータを前記クロック
信号の立ち上がりまたは立ち下がりのタイミングで保持
して前記被制御装置に対するデータとして出力するデー
タ出力手段とを、 備えたことを特徴とするインタフェース回路。 - 【請求項２】 制御装置から与えられる書込制御信号を
クロック信号の立ち下がりのタイミングで保持して第１
の選択信号を出力する第１の制御レジスタと、 前記書込制御信号を前記クロック信号の立ち上がりのタ
イミングで保持して第２の選択信号を出力する第２の制
御レジスタと、 前記第１の選択信号を前記クロック信号の立ち上がりの
タイミングで保持する第３の制御レジスタと、 前記第２及び第３の制御レジスタに保持された信号の論
理積を被制御装置に対する書込制御信号として出力する
論理積ゲートと、 前記制御装置から与えられるアドレス信号とレベル
“Ｌ”の信号のいずれか一方をそれぞれ前記第１及び第
２の選択信号に従って選択する第１及び第２のアドレス
セレクタと、 前記第１のアドレスセレクタで選択された信号を前記ク
ロック信号の立ち上がりのタイミングで保持する第１の
アドレスレジスタと、 前記第２のアドレスセレクタで選択された信号を前記ク
ロック信号の立ち下がりのタイミングで保持する第２の
アドレスレジスタと、 前記第１及び第２のアドレスレジスタで保持された信号
の論理和を前記被制御装置に対するアドレス信号として
出力する第１の論理和ゲートと、 前記制御装置から与えられるデータとレベル“Ｌ”のデ
ータのいずれか一方をそれぞれ前記第１及び第２の選択
信号に従って選択する第１及び第２のデータセレクタ
と、 前記第１のデータセレクタで選択されたデータを前記ク
ロック信号の立ち上がりのタイミングで保持する第１の
データレジスタと、 前記第２のデータセレクタで選択されたデータを前記ク
ロック信号の立ち下がりのタイミングで保持する第２の
データレジスタと、 前記第１及び第２のデータレジスタで保持された信号の
論理和を前記被制御装置に対するデータとして出力する
第２の論理和ゲートとを、 備えたことを特徴とするインタフェース回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001259243A JP2003067324A (ja) | 2001-08-29 | 2001-08-29 | インタフェース回路 |
| US10/229,173 US7000139B2 (en) | 2001-08-29 | 2002-08-28 | Interface circuit for selectively latching between different sets of address and data registers based on the transitions of a frequency-divided clock |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001259243A JP2003067324A (ja) | 2001-08-29 | 2001-08-29 | インタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003067324A true JP2003067324A (ja) | 2003-03-07 |
Family
ID=19086643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001259243A Pending JP2003067324A (ja) | 2001-08-29 | 2001-08-29 | インタフェース回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7000139B2 (ja) |
| JP (1) | JP2003067324A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7177966B2 (en) | 2004-03-02 | 2007-02-13 | Renesas Technology Corp. | Microcomputer minimizing influence of bus contention |
| US8095309B2 (en) * | 2007-06-05 | 2012-01-10 | GM Global Technology Operations LLC | GPS assisted vehicular longitudinal velocity determination |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3920830B2 (ja) | 2003-09-19 | 2007-05-30 | 三洋電機株式会社 | インターフェース回路、データ処理回路、データ処理システム、集積回路 |
| US20060244196A1 (en) * | 2005-04-29 | 2006-11-02 | Banctec, Inc. | Multiple sheet detection system |
| US8874837B2 (en) * | 2011-11-08 | 2014-10-28 | Xilinx, Inc. | Embedded memory and dedicated processor structure within an integrated circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4298954A (en) * | 1979-04-30 | 1981-11-03 | International Business Machines Corporation | Alternating data buffers when one buffer is empty and another buffer is variably full of data |
| US6801979B1 (en) * | 1995-07-31 | 2004-10-05 | Lexar Media, Inc. | Method and apparatus for memory control circuit |
| US5926475A (en) * | 1996-09-20 | 1999-07-20 | Cisco Technology, Inc. | Method and apparatus for ensuring ATM cell order in multiple cell transmission lane switching system |
| JP2000067577A (ja) * | 1998-06-10 | 2000-03-03 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP2002518729A (ja) * | 1998-06-17 | 2002-06-25 | ノキア ネットワークス オサケ ユキチュア | 異なるクロックレートで動作する装置を接続するインターフェイス装置及びインターフェイスの動作方法 |
-
2001
- 2001-08-29 JP JP2001259243A patent/JP2003067324A/ja active Pending
-
2002
- 2002-08-28 US US10/229,173 patent/US7000139B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7177966B2 (en) | 2004-03-02 | 2007-02-13 | Renesas Technology Corp. | Microcomputer minimizing influence of bus contention |
| US8095309B2 (en) * | 2007-06-05 | 2012-01-10 | GM Global Technology Operations LLC | GPS assisted vehicular longitudinal velocity determination |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030042956A1 (en) | 2003-03-06 |
| US7000139B2 (en) | 2006-02-14 |
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110906 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120207 |