JPS6312049A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPS6312049A JPS6312049A JP62067357A JP6735787A JPS6312049A JP S6312049 A JPS6312049 A JP S6312049A JP 62067357 A JP62067357 A JP 62067357A JP 6735787 A JP6735787 A JP 6735787A JP S6312049 A JPS6312049 A JP S6312049A
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- 239000000758 substrate Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 15
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- 238000004519 manufacturing process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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- Engineering & Computer Science (AREA)
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- Microcomputers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロコンビ二一夕、特に同一半導体基板上
にメモリを内蔵すると共に、外部におかれたメモリ、あ
るいは内蔵メモリと等しいアドレス空間におかれた外部
メモリにアクセス可能なマイクロコンピュータに関する
。
にメモリを内蔵すると共に、外部におかれたメモリ、あ
るいは内蔵メモリと等しいアドレス空間におかれた外部
メモリにアクセス可能なマイクロコンピュータに関する
。
従来の技術
近年半導体装置の製造技術の進歩はめざましく、一つの
半導体基板に搭載できる素子の数、いわゆる集積度は増
加の一途をたどっている。ダイナミックＲＡＭを例にと
れば集積度の増加率は３年に４倍となっている。
半導体基板に搭載できる素子の数、いわゆる集積度は増
加の一途をたどっている。ダイナミックＲＡＭを例にと
れば集積度の増加率は３年に４倍となっている。
この傾向はマイクロコンピュータにおいても例外ではな
く、命令実行のための処理ユニットはそのデータ長が８
ビツトから１６ビツトさらには３２ビツトへと増加し、
複雑さを増してきている。
く、命令実行のための処理ユニットはそのデータ長が８
ビツトから１６ビツトさらには３２ビツトへと増加し、
複雑さを増してきている。
またマイクロコンビ二一夕における集積襄の向上に伴い
命令実行ユニットと同一半導体基板内に搭載されるメモ
リの容量も増加している。 ゛一方半導体製造技術の急
速な進歩のため半導体素子のスピードは高速化されてい
る。従ってメモリとの接続に外部バス、バスバッファ等
を使用しない内蔵メモリは、これらが必要な外部メモリ
に比べてはるかに高速に動作させることができる。
命令実行ユニットと同一半導体基板内に搭載されるメモ
リの容量も増加している。 ゛一方半導体製造技術の急
速な進歩のため半導体素子のスピードは高速化されてい
る。従ってメモリとの接続に外部バス、バスバッファ等
を使用しない内蔵メモリは、これらが必要な外部メモリ
に比べてはるかに高速に動作させることができる。
このためマイクロコンピュータの性能を向上させる手段
として、内蔵メモリを積極的に使用し、内蔵メモリアク
セス時間を、外部においたメモリをアクセスする時のア
クセス時間よりも短い期間になる様リード／ライトサイ
クルを設定するのが通常となってきている。
として、内蔵メモリを積極的に使用し、内蔵メモリアク
セス時間を、外部においたメモリをアクセスする時のア
クセス時間よりも短い期間になる様リード／ライトサイ
クルを設定するのが通常となってきている。
一例としてマイクロコンピュータ内のバスを、外部メモ
リアクセス時にデータ及びアドレス情報を転送するため
のメインバスと内部メモリをアクセスするための特別な
サブバスとに分離した構成とし、内部メモリアクセス時
には特に短時間でメモリアクセスができるようにしたマ
イクロコンピュータがある。
リアクセス時にデータ及びアドレス情報を転送するため
のメインバスと内部メモリをアクセスするための特別な
サブバスとに分離した構成とし、内部メモリアクセス時
には特に短時間でメモリアクセスができるようにしたマ
イクロコンピュータがある。
発明が解決しようとする問題点
ところがコンピュータの命令実行処理においてはメモリ
アクセス時間は命令実行の実時間と密接な関係にあるの
で、上述した従来のマイクロコンピュータでは、同じ処
理内容でも内蔵メモリ上で実行したのか外部メモリ上で
実行したのかで処理時間が異なってしまう。
アクセス時間は命令実行の実時間と密接な関係にあるの
で、上述した従来のマイクロコンピュータでは、同じ処
理内容でも内蔵メモリ上で実行したのか外部メモリ上で
実行したのかで処理時間が異なってしまう。
特に内蔵メモリがマスクプログラマブルなリードオンリ
ーメモリ＜ＲＯＭ）で構成されているマイクロコンピュ
ータでは、このマイクロコンピュータを用いた装置の生
産量が少ない時点ではコスト上あるいは処理プログラム
の不確実さから内蔵メモリは使用せず外部メモリのみを
用いてシステム構成し、装置が大壷に生産される様にな
った後、内蔵メモリ上に処理プログラムを移し、外部Ｒ
ＯＭを削減する事によってコストダウンをはかる事が多
い。
ーメモリ＜ＲＯＭ）で構成されているマイクロコンピュ
ータでは、このマイクロコンピュータを用いた装置の生
産量が少ない時点ではコスト上あるいは処理プログラム
の不確実さから内蔵メモリは使用せず外部メモリのみを
用いてシステム構成し、装置が大壷に生産される様にな
った後、内蔵メモリ上に処理プログラムを移し、外部Ｒ
ＯＭを削減する事によってコストダウンをはかる事が多
い。
上での処理と外部メモリ上での処理とで実行時間が異な
るのは大きな欠点となる。
るのは大きな欠点となる。
特にモータ制御等実時間処理を正確に実行しなければな
らない応用分野においてこの欠点は致命的である。
らない応用分野においてこの欠点は致命的である。
本発明はこの点を解決するためになされたものであり、
その目的とするところは高速な内蔵メモリを有効に使用
し、かつ外部メモリを用いた時との等時間性も確保でき
る高性能なマイクロコンピュータを提供する事にある。
その目的とするところは高速な内蔵メモリを有効に使用
し、かつ外部メモリを用いた時との等時間性も確保でき
る高性能なマイクロコンピュータを提供する事にある。
問題点を解決するための手段
上記問題点を解決するための本発明のマイクロコンビ二
一夕は、命令実行ユニットとメモリユニットを同一半導
体基板上に搭載してなるマイクロコンビ二一夕において
、同一基板上のメモリユニットへの書き込み及び読み出
しに要するメモリアクセスサイクルを外部におかれたメ
モリユニットへの書き込み及び読み出しに要するメモリ
アクセスサイクルよりも短い時間に設定する第１の設定
手段と、外部におかれたメモリユニ、ットへの書き込み
及び読出しに要するメモリアクセスサイクルと同じ時間
に設定する第２の設定手段と、第１、第２の設定手段を
選択的に動作させる選択手段とを存している。
一夕は、命令実行ユニットとメモリユニットを同一半導
体基板上に搭載してなるマイクロコンビ二一夕において
、同一基板上のメモリユニットへの書き込み及び読み出
しに要するメモリアクセスサイクルを外部におかれたメ
モリユニットへの書き込み及び読み出しに要するメモリ
アクセスサイクルよりも短い時間に設定する第１の設定
手段と、外部におかれたメモリユニ、ットへの書き込み
及び読出しに要するメモリアクセスサイクルと同じ時間
に設定する第２の設定手段と、第１、第２の設定手段を
選択的に動作させる選択手段とを存している。
作用
以上の構成のマイクロコンピュータでは、内蔵メモリの
メモリアクセスサイクルを外部メモリのメモリアクセス
サイクルよりも短い時間に設定する手段と、外部メモリ
のメモリアクセスサイクルと同じ時間に設定する手段だ
けでなく、これら二つの手段を選択的に動作させる選択
手段とを備えている。それゆえ、内蔵メモリをアクセス
するときでも、その選択手段を操作することにより、内
蔵メモリのメモリアクセスサイクルを外部メモリのメモ
リアクセスサイクルと同じ時間に設定することができる
。しだかって、外部メモリのアクセスが必要で且つ実時
間処理が必要とされるとき、内蔵メモリをアクセスして
のプログラム実行と、外部メモリ使用時のプログラム実
行との等時性を確保することができる。
メモリアクセスサイクルを外部メモリのメモリアクセス
サイクルよりも短い時間に設定する手段と、外部メモリ
のメモリアクセスサイクルと同じ時間に設定する手段だ
けでなく、これら二つの手段を選択的に動作させる選択
手段とを備えている。それゆえ、内蔵メモリをアクセス
するときでも、その選択手段を操作することにより、内
蔵メモリのメモリアクセスサイクルを外部メモリのメモ
リアクセスサイクルと同じ時間に設定することができる
。しだかって、外部メモリのアクセスが必要で且つ実時
間処理が必要とされるとき、内蔵メモリをアクセスして
のプログラム実行と、外部メモリ使用時のプログラム実
行との等時性を確保することができる。
実施例
以下、添付図面を参照して、本発明によるコンビ二一夕
の好ましい実施例を説明する。しかし、以下に説明しま
た図面に示す実施例は、本発明によるコンビ二一夕を例
示するに止まり、本発明を限定するものではない。
の好ましい実施例を説明する。しかし、以下に説明しま
た図面に示す実施例は、本発明によるコンビ二一夕を例
示するに止まり、本発明を限定するものではない。
実施例１
第１図は本発明によるマイクロコンピュータのメモリア
クセス制御部を示すブロック図である。このマイクロコ
ンピュータがアクセスできるメモリのアドレスを示すア
ドレスポインタ１が内蔵メモリ２を指しているのか外部
メモリを指しているの−かの判別はアドレス空間判別回
路５で行われる。
クセス制御部を示すブロック図である。このマイクロコ
ンピュータがアクセスできるメモリのアドレスを示すア
ドレスポインタ１が内蔵メモリ２を指しているのか外部
メモリを指しているの−かの判別はアドレス空間判別回
路５で行われる。
アドレス空間判別回路５が内蔵メモリ２を指す場合には
、アドレスがアドレスバス１０に読み出されると同時に
、内蔵メモリ２のデータがデータバス１１に読み出され
る。データバス１１上のデータは、レジスタ３に送られ
る。このレジスタ３はメモリからのデータを蓄えるレジ
スタであるが、本実施例ではメモリとして命令の機械語
を記憶するプログラムメモリを想定しているのでレジス
タ３は命令レジスタとなる。命令レジスタ３からの命令
の機械語を受けると制御回路４は、命令実行のための各
種制御信号を発生する。アドレス空間判別回路５、制御
回路４及びモード設定端子からのモード設定信号等の信
号は、タイミング発生回路６に送られ、そのタイミング
発生回路６は、メモリアクセスタイミングを発生する。
、アドレスがアドレスバス１０に読み出されると同時に
、内蔵メモリ２のデータがデータバス１１に読み出され
る。データバス１１上のデータは、レジスタ３に送られ
る。このレジスタ３はメモリからのデータを蓄えるレジ
スタであるが、本実施例ではメモリとして命令の機械語
を記憶するプログラムメモリを想定しているのでレジス
タ３は命令レジスタとなる。命令レジスタ３からの命令
の機械語を受けると制御回路４は、命令実行のための各
種制御信号を発生する。アドレス空間判別回路５、制御
回路４及びモード設定端子からのモード設定信号等の信
号は、タイミング発生回路６に送られ、そのタイミング
発生回路６は、メモリアクセスタイミングを発生する。
アドレス空間判別回路５が外部メモリを指した場合の外
部メモリのアクセスは、アドレスバスポート７、データ
バスポート８、及びタイミング発生回路６からのリード
、ライト信号により行なわれる。
部メモリのアクセスは、アドレスバスポート７、データ
バスポート８、及びタイミング発生回路６からのリード
、ライト信号により行なわれる。
次に第２図、第３図をも参照して本実施例の動−を詳細
に説明する。第２図は第１図におけるタイミング発生回
路６の主要部の論理図である。
に説明する。第２図は第１図におけるタイミング発生回
路６の主要部の論理図である。
第２図に示すタイミング発生回路６は、セットリセット
ラッチ１０１ と、タイミングクロックφで駆動される
データラッチ１０２ と、同様にタイミングロックφで
駆動されて遅延回路として機能するＤタイプフリップフ
ロップ１０３．１０４ と、ＡＮＤゲート１０５．１０
６．１０８ と、ＯＲゲート１０７ とを具備しており
、図示する如く接続されている。
ラッチ１０１ と、タイミングクロックφで駆動される
データラッチ１０２ と、同様にタイミングロックφで
駆動されて遅延回路として機能するＤタイプフリップフ
ロップ１０３．１０４ と、ＡＮＤゲート１０５．１０
６．１０８ と、ＯＲゲート１０７ とを具備しており
、図示する如く接続されている。
アドレス判別信号とモード設定信号はＡＮＤゲート１０
８に入力される。ＡＮＤゲート１０８の出力はＡＮＤゲ
ート１０６に入力されるとともに、反転されてＡＮＤゲ
ート１０５にも人力される。ＡＮＤゲート１０６のもう
一方の人力は、データラッチ１０２のＱ出力に接続され
ている。ＡＮＤゲート１０５のもう一方の入力は、Ｄタ
イプフリップフロップ１０４のＱ出力に接続されている
。ＡＮＤゲート１０５．１０゛６の出力はＯＲゲート１
０７に入力される。ＯＲゲート１０７の出力はセットリ
セットラッチ１０１のリセット端子Ｒに入力される。セ
ットリセットラッチ１０１のセット端子Ｓにはアドレス
出力が入力される。また、このセットリセットラッチ１
０１にはクロック信号φが人力されている。セットリセ
ットラッチ１０１の出力Ｑはデータラッチ１０２の端子
りに入力される。このデークラッチ１０２には、クロッ
ク信号φが入力されている。
８に入力される。ＡＮＤゲート１０８の出力はＡＮＤゲ
ート１０６に入力されるとともに、反転されてＡＮＤゲ
ート１０５にも人力される。ＡＮＤゲート１０６のもう
一方の人力は、データラッチ１０２のＱ出力に接続され
ている。ＡＮＤゲート１０５のもう一方の入力は、Ｄタ
イプフリップフロップ１０４のＱ出力に接続されている
。ＡＮＤゲート１０５．１０゛６の出力はＯＲゲート１
０７に入力される。ＯＲゲート１０７の出力はセットリ
セットラッチ１０１のリセット端子Ｒに入力される。セ
ットリセットラッチ１０１のセット端子Ｓにはアドレス
出力が入力される。また、このセットリセットラッチ１
０１にはクロック信号φが人力されている。セットリセ
ットラッチ１０１の出力Ｑはデータラッチ１０２の端子
りに入力される。このデークラッチ１０２には、クロッ
ク信号φが入力されている。
データラッチ１０２のＱ出力がデータリードライト出力
である。このＱ出力は、上で述べたようにＡＮＤゲート
１０６に送られる。それと同時にＤタイプフリップフロ
ップ１０３の端子りに人力される。
である。このＱ出力は、上で述べたようにＡＮＤゲート
１０６に送られる。それと同時にＤタイプフリップフロ
ップ１０３の端子りに人力される。
このＤタイプフリップフロップ１０３にはクロック信号
φ、φが人力されている。Ｄタイプフリップフロップ１
０３のＱ出力は、同じＤタイプフリップフロップ１０４
の端子りに人力される。上述のように、このＤタイプフ
リップフロップ１０４の端子りに人力される。上述のよ
うに、このＤタイプフリップフロップ１０４のＱ出力は
ＡＮＤゲート１０５に送られる。Ｄタイプフリップフロ
ップ１０４にはＤタイプフリップフロップ１０３と同じ
くクロック信号φ、φが入力されている。
φ、φが人力されている。Ｄタイプフリップフロップ１
０３のＱ出力は、同じＤタイプフリップフロップ１０４
の端子りに人力される。上述のように、このＤタイプフ
リップフロップ１０４の端子りに人力される。上述のよ
うに、このＤタイプフリップフロップ１０４のＱ出力は
ＡＮＤゲート１０５に送られる。Ｄタイプフリップフロ
ップ１０４にはＤタイプフリップフロップ１０３と同じ
くクロック信号φ、φが入力されている。
第３図はメモリアクセスタイミングを示すタイミング図
であり、メモリアクセスタイミングはアドレス出力タイ
ミングＴＡとデータリードライトタイミングＴｏ とで
構成されている。
であり、メモリアクセスタイミングはアドレス出力タイ
ミングＴＡとデータリードライトタイミングＴｏ とで
構成されている。
いま通常状態としてモード設定端子からのモード設定信
号を論理値“１”に設定しておく。このときアドレスポ
インタｌが内蔵メモリ２を示しているならば、アドレス
空間判別回路５からはアドレス判別信号として論理値“
１”が出力される。
号を論理値“１”に設定しておく。このときアドレスポ
インタｌが内蔵メモリ２を示しているならば、アドレス
空間判別回路５からはアドレス判別信号として論理値“
１”が出力される。
するとＡＮＤゲート１０８の出力は“１”となるので、
その信号が反転されて入力されるＡＮＤゲート１０５は
、もう一方の入力の値にかかわらず常に“０”を出力す
る。これに対し、“１”が直接人力されるＡＮＤゲート
１０６は、もう一方の人力であるデークラッチ１０２の
出力値をそのまま出力する。ＡＮＤゲート１０５と１０
６の出力が人力されるＯＲゲート１０７からは従って、
ＡＮＤゲート１０６の出力、すなわちデータラッチ１０
２の出力がそのまま出力されてセットリセットラッチ１
吋の端子Ｒに人力される。このため、メモリアクセスタ
イミングを示すＴＡＳＴｏのうちＴ、は１クロツクサイ
クルのみで終了する。内部リード信号はタイミングＴｏ
の後半に発生される。
その信号が反転されて入力されるＡＮＤゲート１０５は
、もう一方の入力の値にかかわらず常に“０”を出力す
る。これに対し、“１”が直接人力されるＡＮＤゲート
１０６は、もう一方の人力であるデークラッチ１０２の
出力値をそのまま出力する。ＡＮＤゲート１０５と１０
６の出力が人力されるＯＲゲート１０７からは従って、
ＡＮＤゲート１０６の出力、すなわちデータラッチ１０
２の出力がそのまま出力されてセットリセットラッチ１
吋の端子Ｒに人力される。このため、メモリアクセスタ
イミングを示すＴＡＳＴｏのうちＴ、は１クロツクサイ
クルのみで終了する。内部リード信号はタイミングＴｏ
の後半に発生される。
一方アドレスポインタ１が外部メモリを示している時は
アドレス判別信号は論理値“０”となるので、ＡＮＤゲ
ート１０８の出力は“０”である。
アドレス判別信号は論理値“０”となるので、ＡＮＤゲ
ート１０８の出力は“０”である。
この“０”が反転されてＡＮＤゲート１０５に入力され
るから、このＡＮＤゲート１０５からはもう一方の入力
端子に人力される、Ｄタイプフリップフロップ１０３と
１０４を通過して遅延した信号が出力される。ＡＮＤゲ
ート１０６にはＡＮＤゲート１０８の出力“０”が人力
されるため、他方の端子の人力値にかかわらず“０”が
ＡＮＤゲート１０６から出力される。ＯＲゲート１０７
にはＡＮＤゲート１０６からの“０”が一方に入力され
るので、このＯＲゲート１０７からはもう一方の人力値
である遅延信号がそのまま出力される。Ｄタイプフリッ
プフロップが２台用いであるため、Ｔｏは３クロツクサ
イクルに引き伸ばされる。またこのとき他の制御回路（
図示せず）により外部メモリをアクセスするため、アド
レスバスポート７やデータバスポート８及びリードライ
ト信号がアクティブになる。
るから、このＡＮＤゲート１０５からはもう一方の入力
端子に人力される、Ｄタイプフリップフロップ１０３と
１０４を通過して遅延した信号が出力される。ＡＮＤゲ
ート１０６にはＡＮＤゲート１０８の出力“０”が人力
されるため、他方の端子の人力値にかかわらず“０”が
ＡＮＤゲート１０６から出力される。ＯＲゲート１０７
にはＡＮＤゲート１０６からの“０”が一方に入力され
るので、このＯＲゲート１０７からはもう一方の人力値
である遅延信号がそのまま出力される。Ｄタイプフリッ
プフロップが２台用いであるため、Ｔｏは３クロツクサ
イクルに引き伸ばされる。またこのとき他の制御回路（
図示せず）により外部メモリをアクセスするため、アド
レスバスポート７やデータバスポート８及びリードライ
ト信号がアクティブになる。
次にモード設定端子からのモード設定信号を論理値“０
”にする場合を考える。するとＡＮＤゲ−［０８はアド
レス判定信号の論理値、すなわち内蔵メモリを示してい
るのか外部メモリを示しているのかに関係なく論理値“
０”となる。従って、モード設定信号が“１”でアドレ
スポインタ１が外部メモリを示している時と同様に、メ
モリアクセスタイミングＴＤは３クロツクサイクルに引
き伸ばされる。すなわち、モード設定信号によって内蔵
メモリアクセスタイミングが外部メモリのアクセスのそ
れと同じになる。
”にする場合を考える。するとＡＮＤゲ−［０８はアド
レス判定信号の論理値、すなわち内蔵メモリを示してい
るのか外部メモリを示しているのかに関係なく論理値“
０”となる。従って、モード設定信号が“１”でアドレ
スポインタ１が外部メモリを示している時と同様に、メ
モリアクセスタイミングＴＤは３クロツクサイクルに引
き伸ばされる。すなわち、モード設定信号によって内蔵
メモリアクセスタイミングが外部メモリのアクセスのそ
れと同じになる。
なお、本実施例ではモード設定信号を得る手段としてモ
ード設定端子を用いたが、これはマイクロコンピュータ
が設定できるモードレジスタ等の出力信号であっても何
ら支障は無い。
ード設定端子を用いたが、これはマイクロコンピュータ
が設定できるモードレジスタ等の出力信号であっても何
ら支障は無い。
実施例２
第４図は本発明の第二の実施例のマイクロコンピュータ
の構成のブロック図である。プログラムカウンタ（以下
″ＰＣ”と称す）２２は内蔵ＲＯＭ２１のアドレスを指
定する。また、ＰＣ２２はＣＰＬＩ２５の制御により内
容を＋１ずつ更新する。外付ＲＯＭ３３からの命令フェ
ッチ時はＰＣ２２の内容は１６ビツトの内部アドレスバ
ス３０に出力され、外部バスインタフェース２９より外
部アドレスバスを介して外部ＲＯＭ３３のアドレスを指
定する。命令レジスタ２３は、フェッチした命令コード
を記憶するレジスタで内蔵ＲＯＭ２１と内部データバス
３１（外付ＲＯＭ３３からの命令フェッチ時に使用）と
から、外部メモリ空間判別信号ＥＸＡＤＲにより選択的
に命令コードを入力する。ＥＸＡＤＲがＯのときは内蔵
ＲＯＭ２１を選択し、ＥＸＡＤＲ＝ １のときは内部デ
ータバス３１を選択する。命令レジスタ２３はＣＰ Ｕ
２５に入力される。
の構成のブロック図である。プログラムカウンタ（以下
″ＰＣ”と称す）２２は内蔵ＲＯＭ２１のアドレスを指
定する。また、ＰＣ２２はＣＰＬＩ２５の制御により内
容を＋１ずつ更新する。外付ＲＯＭ３３からの命令フェ
ッチ時はＰＣ２２の内容は１６ビツトの内部アドレスバ
ス３０に出力され、外部バスインタフェース２９より外
部アドレスバスを介して外部ＲＯＭ３３のアドレスを指
定する。命令レジスタ２３は、フェッチした命令コード
を記憶するレジスタで内蔵ＲＯＭ２１と内部データバス
３１（外付ＲＯＭ３３からの命令フェッチ時に使用）と
から、外部メモリ空間判別信号ＥＸＡＤＲにより選択的
に命令コードを入力する。ＥＸＡＤＲがＯのときは内蔵
ＲＯＭ２１を選択し、ＥＸＡＤＲ＝ １のときは内部デ
ータバス３１を選択する。命令レジスタ２３はＣＰ Ｕ
２５に入力される。
ＣＰ ［２５は、命令コードを解読し、その解読した命
令コードに従い、内部アドレスバス３０及び８ビツトの
内部データバス３１を用いて、内蔵データメモリ２４の
データ、周辺機能２８のデータ及び外部バスインタフェ
ース２９を介しての外付データメモリ（図示せず）のデ
ータ相互間での演算処理をおこなう。
令コードに従い、内部アドレスバス３０及び８ビツトの
内部データバス３１を用いて、内蔵データメモリ２４の
データ、周辺機能２８のデータ及び外部バスインタフェ
ース２９を介しての外付データメモリ（図示せず）のデ
ータ相互間での演算処理をおこなう。
アドレス判別回路２６は内部アドレスバス３０の内容を
判別し、現在の内部アドレスバス３０のデータが１チツ
プマイコンの外部アドレス空間であると出力のＥＸＡＤ
Ｒ信号を“１”にする。また、ＥＡ端子は内蔵ＲＯＭ２
１を無効にするための入力端子でＥＡ端子が１のときも
Ｅ Ｘ 、Ａ、 Ｄ Ｒ信号が“１”となる。
判別し、現在の内部アドレスバス３０のデータが１チツ
プマイコンの外部アドレス空間であると出力のＥＸＡＤ
Ｒ信号を“１”にする。また、ＥＡ端子は内蔵ＲＯＭ２
１を無効にするための入力端子でＥＡ端子が１のときも
Ｅ Ｘ 、Ａ、 Ｄ Ｒ信号が“１”となる。
タイミング制御回路２７はＥＸＡＤＲ信号が０のときは
内蔵ＲＯＭ２１からの命令フェッチのため、特別な制御
は行わないが、ＥＸＡＤＲ信号が“１″のときはＥＸＦ
ＣＨ信号を１″にすると共に外部ＲＯＭ３３からの命令
フェッチのサイクル（以下“外部フェッチサイクル”と
称す）を発生する動作をおこなう。外部バスインタフェ
ース２９はＥＸＦＣＨ信号が“１”になると外部ＲＯＭ
３３から命令フェッチを行う動作を行う。内部アドレス
バス３０の内容が外部アドレスバスに出力されコントロ
ール信号のうちのリード信号に同期して外付ＲＯＭ３３
から読み出された命令コードは外部データバスを介して
内部データバス３１に人力され命令レジスタ２３に人力
される。
内蔵ＲＯＭ２１からの命令フェッチのため、特別な制御
は行わないが、ＥＸＡＤＲ信号が“１″のときはＥＸＦ
ＣＨ信号を１″にすると共に外部ＲＯＭ３３からの命令
フェッチのサイクル（以下“外部フェッチサイクル”と
称す）を発生する動作をおこなう。外部バスインタフェ
ース２９はＥＸＦＣＨ信号が“１”になると外部ＲＯＭ
３３から命令フェッチを行う動作を行う。内部アドレス
バス３０の内容が外部アドレスバスに出力されコントロ
ール信号のうちのリード信号に同期して外付ＲＯＭ３３
から読み出された命令コードは外部データバスを介して
内部データバス３１に人力され命令レジスタ２３に人力
される。
制御ビット発生回路３２は、タイミング制御回路２７に
作用し、命令フェッチサイクルの制御を行う。
作用し、命令フェッチサイクルの制御を行う。
第５図は、アドレス判別回路２６の詳細図である。
ＯＲ回路２６にはＥＡ端子入力、及び内部アドレスバス
３０の１２．１３．１４．１５ビツトの信号が人力され
ており、出力はＥＸＡＤＲ信号である。
３０の１２．１３．１４．１５ビツトの信号が人力され
ており、出力はＥＸＡＤＲ信号である。
第６図は、制御ビット発生回路３２の詳細図である。制
御ビット発生回路３２は２段ラッチで構成されており、
初期状態では、リセッ） （Ｒ３Ｔ）信号により“１＃
にプリセットされる。制御ビット発生回路３２の内容は
、ＣＰＵにより制御ビットアドレスが選択され、ライト
信号が出力されたクロックサイクルのクロックφ２に同
期して内部データバス３１のビット０のデータを書き込
むことによって変更される。次のクロックφ１の立ち上
がりで制御ビット発生回路３２の出力が変化する。
御ビット発生回路３２は２段ラッチで構成されており、
初期状態では、リセッ） （Ｒ３Ｔ）信号により“１＃
にプリセットされる。制御ビット発生回路３２の内容は
、ＣＰＵにより制御ビットアドレスが選択され、ライト
信号が出力されたクロックサイクルのクロックφ２に同
期して内部データバス３１のビット０のデータを書き込
むことによって変更される。次のクロックφ１の立ち上
がりで制御ビット発生回路３２の出力が変化する。
なお、ラッチ２７５．２７６．２７７．２７８の内容の
初期値を“０”であり、２相のＣＰＵクロックＣＫ１、
ＣＫ２はそれぞれクロックφ１、φ２と同期して動作す
る。従ってＣＰ ０２５は、ＣＫＩ、ＣＫ２に同期して
動作する。
初期値を“０”であり、２相のＣＰＵクロックＣＫ１、
ＣＫ２はそれぞれクロックφ１、φ２と同期して動作す
る。従ってＣＰ ０２５は、ＣＫＩ、ＣＫ２に同期して
動作する。
第７図は、タイミング制御回路の詳細図である。
タイミング制御回路の動作を第８ＴＩ！Ｊのタイミング
チャートを用いて説明する。今、制御ビット発生回路３
２の出力ＦＣＮＴＲが“０”である場合を考える。
チャートを用いて説明する。今、制御ビット発生回路３
２の出力ＦＣＮＴＲが“０”である場合を考える。
タイミングＴ１でＣＰＵより命令フェッチ制御信号ＦＣ
Ｈが“１”となり、ＰＣ２２の内容が＋１され“０ＦＦ
Ｅ、 ”となった場合を考える。な右、“００００．
”〜“０ＦＦＥ、 ”は内蔵ＲＯＭに割当てられ
たアドレスである。ＥＸＡＤＲ信号は０”であるのでＯ
Ｒ回路２７０の出力は“０”、ＡＮＤ回路２７１の出力
は“０”となる。それ故に、ＥＸＦＣＨ信号は０”のま
まである。
Ｈが“１”となり、ＰＣ２２の内容が＋１され“０ＦＦ
Ｅ、 ”となった場合を考える。な右、“００００．
”〜“０ＦＦＥ、 ”は内蔵ＲＯＭに割当てられ
たアドレスである。ＥＸＡＤＲ信号は０”であるのでＯ
Ｒ回路２７０の出力は“０”、ＡＮＤ回路２７１の出力
は“０”となる。それ故に、ＥＸＦＣＨ信号は０”のま
まである。
次にタイミングＴ３でＣＰＵ２５は、制御ビット発生回
路３２の書換え命令を実行する。ＣＰＬＩ２５は内部デ
ータバス３１のビット０に“１″を出力し、内部アドレ
スバス３０が制御ビット発生回路３２のアドレスを出力
すると制御ビット３２が選択され、ＡＮＤゲート３２０
が、クロックφ２の立ち上がりで“１”となり、ラッチ
３２１が“１４となる。次のタイミングＴ４のクロック
φ１の立ち上がりでラッチ３２２の出力ＦＣＮＴＲが“
１”となる。
路３２の書換え命令を実行する。ＣＰＬＩ２５は内部デ
ータバス３１のビット０に“１″を出力し、内部アドレ
スバス３０が制御ビット発生回路３２のアドレスを出力
すると制御ビット３２が選択され、ＡＮＤゲート３２０
が、クロックφ２の立ち上がりで“１”となり、ラッチ
３２１が“１４となる。次のタイミングＴ４のクロック
φ１の立ち上がりでラッチ３２２の出力ＦＣＮＴＲが“
１”となる。
タイミングＴ、でＦＣＨ信号が１”になるとＰＣ２２の
内容が”０ＦＦＦ、’“になる。“’０ＦＦＦｎ“′も
内部ＲＯＭのアドレスである。すると、ＯＲ回路２７０
の出力は“１”、ＡＮＤ回路２７１の出力は“１”とな
る。インバータ２８２の出力は“１”であるのでクロッ
クφ２の立ち上がりでＲＳラッチ２７５の出力は“１”
となる。また、ＯＲ回路２８３の出力が“１”、ＡＮＤ
回路２８４の出力が“０”となるためＡＮＤ回路２７１
の出力が１の間、ＣＫＩ、ＣＫ２はそれぞれ“１”、“
Ｏｎに固定されるためＣＰ Ｕ２５は動作を停止する。
内容が”０ＦＦＦ、’“になる。“’０ＦＦＦｎ“′も
内部ＲＯＭのアドレスである。すると、ＯＲ回路２７０
の出力は“１”、ＡＮＤ回路２７１の出力は“１”とな
る。インバータ２８２の出力は“１”であるのでクロッ
クφ２の立ち上がりでＲＳラッチ２７５の出力は“１”
となる。また、ＯＲ回路２８３の出力が“１”、ＡＮＤ
回路２８４の出力が“０”となるためＡＮＤ回路２７１
の出力が１の間、ＣＫＩ、ＣＫ２はそれぞれ“１”、“
Ｏｎに固定されるためＣＰ Ｕ２５は動作を停止する。
ＡＮＤ回路２８１の出力ＥＸＦＣＨは“０”のままであ
るので、外部バスインタフェース２９は動作しない。
るので、外部バスインタフェース２９は動作しない。
タイミングＴ６のクロックφ１の立ち上がりでラッチ２
７６の出力は１となる。ＮＯＲ回路２８６の出力は１”
であるため、ラッチ２７７はクロックφ２の立ち上がり
で内容が“１”となる。
７６の出力は１となる。ＮＯＲ回路２８６の出力は１”
であるため、ラッチ２７７はクロックφ２の立ち上がり
で内容が“１”となる。
タイミングＴ、のクロックφ、の立ち上がりでラッチ２
７８の内容が“１”となる。更に、タイミングＴ、のク
ロックφ２の立ち上がりで、ＡＮＤ回路２７３、ＯＲ回
路２７４の出力は“１”となるので、ＲＳラッチ２７５
はリセットされ出力が“０”となる。また、ＮＯＲ回路
２８６の出力は“０”となるためＡＮＤ回路２８０の出
力は“０”となり、クロックφ２の立ち上がりでラッチ
２７７の出力は“０”となる。
７８の内容が“１”となる。更に、タイミングＴ、のク
ロックφ２の立ち上がりで、ＡＮＤ回路２７３、ＯＲ回
路２７４の出力は“１”となるので、ＲＳラッチ２７５
はリセットされ出力が“０”となる。また、ＮＯＲ回路
２８６の出力は“０”となるためＡＮＤ回路２８０の出
力は“０”となり、クロックφ２の立ち上がりでラッチ
２７７の出力は“０”となる。
タイミングＴ８のクロックφ１の立ち上がりでラッチ２
７６．２７８の出力は０となる。また、ＦＣＨ信号も“
０”となる。
７６．２７８の出力は０となる。また、ＦＣＨ信号も“
０”となる。
以上のように制御ビット発生回路３２の出力ＦＣＮＴＲ
が“１”のとき、内蔵ＲＯＭからの命令フェッチ時には
ＥＸＦＣＨ信号は出力されないが命令フェッチ動作が３
クロツクサイクルとなり外部フェッチサイクルと同様に
なる。
が“１”のとき、内蔵ＲＯＭからの命令フェッチ時には
ＥＸＦＣＨ信号は出力されないが命令フェッチ動作が３
クロツクサイクルとなり外部フェッチサイクルと同様に
なる。
タイミングＴ、では、ＡＮＤ回路２７１の出力は“０”
となるためＣＫ１、ＣＫ２はクロックφ１゜φ２に同期
して出力されるため、ＣＰ ［２５は正常に動作する。
となるためＣＫ１、ＣＫ２はクロックφ１゜φ２に同期
して出力されるため、ＣＰ ［２５は正常に動作する。
タイミングＴ、のクロックφ、の立ち上がりに同期して
ＦＣＨ信号が１になると、ＰＣ２２が＋１され、内容が
“１０００．”となる。“１０００．”は外付ＲＯＭの
アドレスのためＥＸＡＤＲ信号が“１”となる。すると
ＡＮＤ回路２８１の出力ＥＸＦＣＨ信号が“１”となり
外部フェッチサイクルが起動される。
ＦＣＨ信号が１になると、ＰＣ２２が＋１され、内容が
“１０００．”となる。“１０００．”は外付ＲＯＭの
アドレスのためＥＸＡＤＲ信号が“１”となる。すると
ＡＮＤ回路２８１の出力ＥＸＦＣＨ信号が“１”となり
外部フェッチサイクルが起動される。
タイミングＴ９〜Ｔｌ＋の他の動作はタイミングＴｓ−
Ｔ、の動作と同様であるため説明を省略する。従って、
制御ビット発生回路３２が“１”のときの内蔵ＲＯＭか
らの命令フェッチ動作を外部フェッチサイクルと同様に
することができる。
Ｔ、の動作と同様であるため説明を省略する。従って、
制御ビット発生回路３２が“１”のときの内蔵ＲＯＭか
らの命令フェッチ動作を外部フェッチサイクルと同様に
することができる。
また、ＥＡ端子が“１”のときは、命令フェッチ時の内
部アドレスバス３０に無関係にＥＸＡＤＲ信号が“１”
となりタイミングＴ、〜Ｔ１１と同様の動作となり外部
フェッチサイクルが発生する。
部アドレスバス３０に無関係にＥＸＡＤＲ信号が“１”
となりタイミングＴ、〜Ｔ１１と同様の動作となり外部
フェッチサイクルが発生する。
ＥＡ端子によって内蔵ＲＯＭすべてのアドレスについて
、命令フェッチ動作を外部フェッチサイクルと同様にす
ることができる。
、命令フェッチ動作を外部フェッチサイクルと同様にす
ることができる。
発明の詳細
な説明した様に、本発明は内蔵メモリのメモリアクセス
サイクルを外部メモリのメモリアクセスサイクルよりも
短い時間に設定する手段と、外部メモリのメモリアクセ
スサイクルと同じ時間に設定する手段と、これら二つの
手段を選択的に動作させる選択手段とを備えている。こ
のため、高速な内蔵メモリを有効に使用して高速動作が
出来ると共に、外部メモリ使用時のプログラム実行との
等時性も保てるという高性能なマイクロコンピュータを
本発明により得られる効果がある。
サイクルを外部メモリのメモリアクセスサイクルよりも
短い時間に設定する手段と、外部メモリのメモリアクセ
スサイクルと同じ時間に設定する手段と、これら二つの
手段を選択的に動作させる選択手段とを備えている。こ
のため、高速な内蔵メモリを有効に使用して高速動作が
出来ると共に、外部メモリ使用時のプログラム実行との
等時性も保てるという高性能なマイクロコンピュータを
本発明により得られる効果がある。
第１図は、本発明のメモリアクセス制御部を示すブロッ
ク図、 第２図は、第１図に示したメモリアクセス制御部のタイ
ミング発生回路の主要部の論理図、第３図は、メモリア
クセスタイミングを示すタイミング図、 第４図は、本発明の第２の実施例のマイクロコンピュー
タの構成図、 第５図は、アドレス判別回路の詳細図、第６図は、制御
ビット発生回路の構成の詳細図、第７図は、タイミング
制御回路の詳細図、第８図は、メモリアクセス制御のタ
イミング図である。 （主な参照番号） １・・アドレスポインタ、 ２・・内蔵メモリ、 ３・・命令レジスタ、 ４・・制御回路 ５・・アドレス空間判別回路 ６・・タイミング発生回路 ７・・アドレスバスポート ８・・データバスポート １０・・アドレスバス、 １１・・データバス、 ２１・・内蔵ＲＯＭ。 ２２・・プログラムカウンタ、 ２３・・命令レジスタ、 ２５・・ｃｐｕ。 ２６・・アドレス判別回路、 ２７・・タイミング制御回路、 ２９・・外部ハスインタフェース、 ３０・・内部アドレスバス、 ３１・・内部データバス、 ３２・・制御ビット発生回路、 ３３・・外付ＲＯＭ 特許出願人 日本電気株式会社 代 理 人 弁理士 新居正彦 ｑ 嫉 Ｏつ 綜 綜 区 Ｏ 減
ク図、 第２図は、第１図に示したメモリアクセス制御部のタイ
ミング発生回路の主要部の論理図、第３図は、メモリア
クセスタイミングを示すタイミング図、 第４図は、本発明の第２の実施例のマイクロコンピュー
タの構成図、 第５図は、アドレス判別回路の詳細図、第６図は、制御
ビット発生回路の構成の詳細図、第７図は、タイミング
制御回路の詳細図、第８図は、メモリアクセス制御のタ
イミング図である。 （主な参照番号） １・・アドレスポインタ、 ２・・内蔵メモリ、 ３・・命令レジスタ、 ４・・制御回路 ５・・アドレス空間判別回路 ６・・タイミング発生回路 ７・・アドレスバスポート ８・・データバスポート １０・・アドレスバス、 １１・・データバス、 ２１・・内蔵ＲＯＭ。 ２２・・プログラムカウンタ、 ２３・・命令レジスタ、 ２５・・ｃｐｕ。 ２６・・アドレス判別回路、 ２７・・タイミング制御回路、 ２９・・外部ハスインタフェース、 ３０・・内部アドレスバス、 ３１・・内部データバス、 ３２・・制御ビット発生回路、 ３３・・外付ＲＯＭ 特許出願人 日本電気株式会社 代 理 人 弁理士 新居正彦 ｑ 嫉 Ｏつ 綜 綜 区 Ｏ 減
Claims (1)
- 命令実行ユニットとメモリユニットを同一半導体基板上
に搭載してなるマイクロコンピュータにおいて、前記同
一基板上のメモリユニットへの書込みおよび読み出しに
要するメモリアクセスサイクルを、外部においたメモリ
ユニットへの書込み及び読み出しに要するメモリアクセ
スサイクルよりも短い時間に設定する第１の設定手段と
、前記外部においたメモリユニットへの書込み及び読み
出しに要するメモリアクセスサイクルと同じ時間に設定
する第２の設定手段と、前記第１、第２の設定手段とを
選択的に動作させる選択手段とを備えることを特徴とす
るマイクロコンピュータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61-64348 | 1986-03-20 | ||
| JP6434886 | 1986-03-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6312049A true JPS6312049A (ja) | 1988-01-19 |
| JP2957177B2 JP2957177B2 (ja) | 1999-10-04 |
Family
ID=13255647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62067357A Expired - Lifetime JP2957177B2 (ja) | 1986-03-20 | 1987-03-20 | マイクロコンピユータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4870562A (ja) |
| EP (1) | EP0238090B1 (ja) |
| JP (1) | JP2957177B2 (ja) |
| DE (1) | DE3752017T2 (ja) |
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| JP2014013605A (ja) * | 2013-09-18 | 2014-01-23 | Micro Motion Inc | 外部メモリーへのアクセスを制御する処理システム |
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- 1987-03-20 EP EP87104094A patent/EP0238090B1/en not_active Expired - Lifetime
- 1987-03-20 US US07/028,513 patent/US4870562A/en not_active Expired - Lifetime
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| DE3752017T2 (de) | 1997-08-28 |
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