JPH01116860A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH01116860A JPH01116860A JP62275544A JP27554487A JPH01116860A JP H01116860 A JPH01116860 A JP H01116860A JP 62275544 A JP62275544 A JP 62275544A JP 27554487 A JP27554487 A JP 27554487A JP H01116860 A JPH01116860 A JP H01116860A
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- Japan
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- external terminal
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- control
- peripheral
- microprocessor
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- Granted
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 37
- 230000015654 memory Effects 0.000 claims abstract description 11
- 230000006870 function Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229940124447 delivery agent Drugs 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＰＵ、ペリフェラル、ＲＡＭ、ＲＯＭ等を有
するマイクロプロセッサの構造に係り、特にＣＰＵＭ御
用外部用外部端子フェラル制御用外！端子、および内部
バスに接続された外部端子を有し、マイクロプロセッサ
の内部機能を選択的に使用可能なマイクロプロセッサに
関する。
するマイクロプロセッサの構造に係り、特にＣＰＵＭ御
用外部用外部端子フェラル制御用外！端子、および内部
バスに接続された外部端子を有し、マイクロプロセッサ
の内部機能を選択的に使用可能なマイクロプロセッサに
関する。
第１図は従来のマイクロプロセッサの概略回路構成図、
第２図はマイクロコントローラ（ＭＣＵ）と言われる従
来の他のマイクロプロセッサの概略回路構成図である。
第２図はマイクロコントローラ（ＭＣＵ）と言われる従
来の他のマイクロプロセッサの概略回路構成図である。
なお、本明細書においてマイクロプロセッサ（／４ｔＰ
）なる言葉はＭＣＵを含むこととする。第２図において
、％Ｐ１はＣＰＵ２゜ＲＯＭ３、ＲＡＭ４、コントロー
ラ５、ペリフェラル６、Ｉｌｏ等を一体とした４！！積
回路（ＩＣ）で構成されている。したがって、／４′Ｉ
Ｐ１はその内部にプログラム・ＣＰＵをおおいかくし、
外Ｎ端子９にはべりフェラル６の１３号のみが出力゛さ
れ、内部で使用されるデータバス信号、アドレスバス信
号、 コントロール信号は出力されない構造となってい
る。従来の／ｌＡＰの中には破線で示したようにデータ
バッファ７、アドレスバッファ８を介してこれらに対す
る信号を外部端子１０に出力しているものもある。しか
しながら、殆んどの／ｌＡＰはそのペリフェラルｔＳ号
出力本数をできるだけ多くする為に内部のデータバス信
号、アドレスバス信号を外部端子に出力する事はない。
）なる言葉はＭＣＵを含むこととする。第２図において
、％Ｐ１はＣＰＵ２゜ＲＯＭ３、ＲＡＭ４、コントロー
ラ５、ペリフェラル６、Ｉｌｏ等を一体とした４！！積
回路（ＩＣ）で構成されている。したがって、／４′Ｉ
Ｐ１はその内部にプログラム・ＣＰＵをおおいかくし、
外Ｎ端子９にはべりフェラル６の１３号のみが出力゛さ
れ、内部で使用されるデータバス信号、アドレスバス信
号、 コントロール信号は出力されない構造となってい
る。従来の／ｌＡＰの中には破線で示したようにデータ
バッファ７、アドレスバッファ８を介してこれらに対す
る信号を外部端子１０に出力しているものもある。しか
しながら、殆んどの／ｌＡＰはそのペリフェラルｔＳ号
出力本数をできるだけ多くする為に内部のデータバス信
号、アドレスバス信号を外部端子に出力する事はない。
これらの内部信号を外筒′端子に出力する構造のＰＰで
も、ペリフェラルに対する信号ｔ１１．ＷＩを犠牲にし
てこれら内ｐＨ信号用信号線を出力させている。なお、
ペリフェラル６とは、例えばタイマ、Ａ／Ｄ変換器、パ
ルス幅変調器（ＰＷＭ）などを含むものである。
も、ペリフェラルに対する信号ｔ１１．ＷＩを犠牲にし
てこれら内ｐＨ信号用信号線を出力させている。なお、
ペリフェラル６とは、例えばタイマ、Ａ／Ｄ変換器、パ
ルス幅変調器（ＰＷＭ）などを含むものである。
以上のような従来のマイクロプロセッサでは次のようは
欠点がある。
欠点がある。
まず第１に、内部バス信号が外部端子に出力されていな
いため、エミュレータに使用できない。第２に、ＣＰＵ
、ペリフェラル、ＲＡＭ、ＲＯＭ等が親密に結合してい
るため、これらを独立させて、選択的に使用することが
できない。第３に、かかる親密性のために、 、ＩＡ
Ｐ内のペリフェラルのみを外部から使用することができ
ない、最近のＡＰはＣＰＵの性能向上に限らずペリフェ
ラルの性能も向上しているので、ペリフェラルのみを使
用できないことは大変不効率である。第４に、内部信号
を外ｆｆ１ｉ子に出力する構造の７ｔＡＰはべりフェラ
ルの信号線数を犠牲にしたり、また動作モードによって
外ｆＷ端子の同一端子が内部信号になったり。
いため、エミュレータに使用できない。第２に、ＣＰＵ
、ペリフェラル、ＲＡＭ、ＲＯＭ等が親密に結合してい
るため、これらを独立させて、選択的に使用することが
できない。第３に、かかる親密性のために、 、ＩＡ
Ｐ内のペリフェラルのみを外部から使用することができ
ない、最近のＡＰはＣＰＵの性能向上に限らずペリフェ
ラルの性能も向上しているので、ペリフェラルのみを使
用できないことは大変不効率である。第４に、内部信号
を外ｆｆ１ｉ子に出力する構造の７ｔＡＰはべりフェラ
ルの信号線数を犠牲にしたり、また動作モードによって
外ｆＷ端子の同一端子が内部信号になったり。
ペリフェラル信号になったりし、エミュレータ等の製作
にはべりフェラル部分をＣＰＵとは別のハードウェアで
作る必要性が生ずる。このことはエミュレータの形状を
大きくし、高価となる。また、かかる構造の／ｋＰでも
内部の機能を選択的に使用することはできない。
にはべりフェラル部分をＣＰＵとは別のハードウェアで
作る必要性が生ずる。このことはエミュレータの形状を
大きくし、高価となる。また、かかる構造の／ｋＰでも
内部の機能を選択的に使用することはできない。
本発明は上述した欠点を除去するためになされたもので
、 ｙｉＡ Ｐの構造を新規な構造とし、ＣＰＵ″Ｍ御
用外部端子、ペリフェラル制御用外部端子、および内部
バスに接、ｍｅされた外Ｍ端子を設けることにより、７
″Ｐの内部機能を選択的に使用できるようにすると共に
、エミュレータを実現できるマイクロプロセッサを提供
することである。
、 ｙｉＡ Ｐの構造を新規な構造とし、ＣＰＵ″Ｍ御
用外部端子、ペリフェラル制御用外部端子、および内部
バスに接、ｍｅされた外Ｍ端子を設けることにより、７
″Ｐの内部機能を選択的に使用できるようにすると共に
、エミュレータを実現できるマイクロプロセッサを提供
することである。
〔発明の概要）
本発明の目的は、ＣＰＵ制御用外部端子、ペリフェラ７
１／ ＷＪ 卯月外部端子、ＲＡＭ、ｕｏＭｗ６ｍ用外
部端子、およびＣＰＵ、ペリフェラル、ＲＡＭ、ＲＯＭ
に共通使用される内部バス用外部端子を設けると共に、
ＣＰＵ、ペリフェラル、ＲＡＭ、ＲＯＭを独立に制御で
きるようにすることにより達成される。
１／ ＷＪ 卯月外部端子、ＲＡＭ、ｕｏＭｗ６ｍ用外
部端子、およびＣＰＵ、ペリフェラル、ＲＡＭ、ＲＯＭ
に共通使用される内部バス用外部端子を設けると共に、
ＣＰＵ、ペリフェラル、ＲＡＭ、ＲＯＭを独立に制御で
きるようにすることにより達成される。
第３図は本発明の一実施例によるマイクロプロセッサ３
０の回路ブロック図である。第２図と同一部分には同一
符号を付しである。ＣＰＵ２（ＩＩＩに、これに接続さ
れたＣＰＵデータバッフソフｇ、ｃｐＵアドレスバッフ
ァ１９、ＣＰＵコントロール信号バッファ２０を設け、
またこれらとは独立して、ペリフェラル６１１Ｉｌに、
これに接続されたペリフェラルデータバッファ２１、ペ
リフェラルアドレスバッファ２２．ペリフェラルコント
ロール信号バッファ２３を設ける。また独立してメモリ
２８．２９側に、これに接続されたメモリアドレスバッ
ファ２４、メモリデータバッファ２５を設ける。モして
ＣＰＵ１１１１バッファ群１８．１９．２０に接続され
たＣＰＵＭ御用外部用外部端子ツト）１１、ペリフェラ
ル側バッファ１Ｆ２１．２２．２３に接続されたペリフ
ェラルＭ御用外部端子（ｌビット）１２、メモリ側バッ
ファ群２４．２５に接続されたメモリ制御用外部端子（
１ビツト）１３を設ける。またＣＰＵ側バッファ群、ペ
リフェラル側バッファ群、メモリ側バッファ群の各対応
するバッファに共通接続されたデータバス（例えば８ビ
ツト）３１、アドレスバス〔例えば１６ビツト）３２、
コントロールバス３３に対する内部バズ州外ＭＭａ子１
４を設ける。さらにペリフェラル６の出力１３号（複数
ビット）に対する外部端子１７を設ける。
０の回路ブロック図である。第２図と同一部分には同一
符号を付しである。ＣＰＵ２（ＩＩＩに、これに接続さ
れたＣＰＵデータバッフソフｇ、ｃｐＵアドレスバッフ
ァ１９、ＣＰＵコントロール信号バッファ２０を設け、
またこれらとは独立して、ペリフェラル６１１Ｉｌに、
これに接続されたペリフェラルデータバッファ２１、ペ
リフェラルアドレスバッファ２２．ペリフェラルコント
ロール信号バッファ２３を設ける。また独立してメモリ
２８．２９側に、これに接続されたメモリアドレスバッ
ファ２４、メモリデータバッファ２５を設ける。モして
ＣＰＵ１１１１バッファ群１８．１９．２０に接続され
たＣＰＵＭ御用外部用外部端子ツト）１１、ペリフェラ
ル側バッファ１Ｆ２１．２２．２３に接続されたペリフ
ェラルＭ御用外部端子（ｌビット）１２、メモリ側バッ
ファ群２４．２５に接続されたメモリ制御用外部端子（
１ビツト）１３を設ける。またＣＰＵ側バッファ群、ペ
リフェラル側バッファ群、メモリ側バッファ群の各対応
するバッファに共通接続されたデータバス（例えば８ビ
ツト）３１、アドレスバス〔例えば１６ビツト）３２、
コントロールバス３３に対する内部バズ州外ＭＭａ子１
４を設ける。さらにペリフェラル６の出力１３号（複数
ビット）に対する外部端子１７を設ける。
上記のように構成した／４４Ｐ ３０は次のように動作
する。第４図は動作説明図であり、ＣＰＵ２、ペリフェ
ラル６、メモリ２８．２９に対する切換動作に対し、制
御用外部端子１１．１２．１３が如何に付勢されるかを
示したものである。０印は付勢状態、Ｘ印は非付勢状態
を示している。なお、データバス３１、アドレスバス３
２、コントロールバス３３における信号は各切換状態に
応じて共通に使用される。例えば、ＣＰＵ２のみを動作
させる場合には（イの状態）、ＣＰＵ制御用外部端子１
１は付勢状態、ペリフェラルおよびメモリ制御用外部端
子１２．１３は非付勢状態にされ、ＣＰＵ２は内部バス
３１．３２．３３の信号に従って動作する。また、外部
のＣＰＵがペリフェラル６の状態を処理できるようにす
るためには（口の状態）、ペリフェラル制御用外部端子
１２のみを付勢状態にし、内部バス２１．３２．３３の
信号に従って処理できる。エミュレータとしてこのＰを
使用する場合には〔ハの状態）、ＣＰＵ制御用外部端子
１１およびペリフェラル制御用外部端子１２を付勢し、
メモリ制御州外ＭＨａ子１３を算付勢状態にし、外Ｍ端
子１４に出力された内部バス３１．３２．３３の信号を
用いて回路を構成する。このように各制御用外部端子の
付勢状態により、切換動作を行なうことができる。
する。第４図は動作説明図であり、ＣＰＵ２、ペリフェ
ラル６、メモリ２８．２９に対する切換動作に対し、制
御用外部端子１１．１２．１３が如何に付勢されるかを
示したものである。０印は付勢状態、Ｘ印は非付勢状態
を示している。なお、データバス３１、アドレスバス３
２、コントロールバス３３における信号は各切換状態に
応じて共通に使用される。例えば、ＣＰＵ２のみを動作
させる場合には（イの状態）、ＣＰＵ制御用外部端子１
１は付勢状態、ペリフェラルおよびメモリ制御用外部端
子１２．１３は非付勢状態にされ、ＣＰＵ２は内部バス
３１．３２．３３の信号に従って動作する。また、外部
のＣＰＵがペリフェラル６の状態を処理できるようにす
るためには（口の状態）、ペリフェラル制御用外部端子
１２のみを付勢状態にし、内部バス２１．３２．３３の
信号に従って処理できる。エミュレータとしてこのＰを
使用する場合には〔ハの状態）、ＣＰＵ制御用外部端子
１１およびペリフェラル制御用外部端子１２を付勢し、
メモリ制御州外ＭＨａ子１３を算付勢状態にし、外Ｍ端
子１４に出力された内部バス３１．３２．３３の信号を
用いて回路を構成する。このように各制御用外部端子の
付勢状態により、切換動作を行なうことができる。
以上の説明より明らかなように、本発明によれば、マイ
クロプロセッサの内部機能を選択的に切換えて使用する
ことができるので、マイクロプロセッサの応用範囲を拡
げることができ、またエミュレータを実現することがで
きる。
クロプロセッサの内部機能を選択的に切換えて使用する
ことができるので、マイクロプロセッサの応用範囲を拡
げることができ、またエミュレータを実現することがで
きる。
第１図および第２図は従来のマイクロプロセッサの概略
回路構成図、第３図は本発明の実施例によるマイクロプ
ロセッサの概略回路構成図、第４図は第３図に示したマ
イクロプロセッサの動作説明図である。 出前人 橘河・ヒユーレット・パッカード株式会社代理人 弁理
士 長 谷 川 次 男六
回路構成図、第３図は本発明の実施例によるマイクロプ
ロセッサの概略回路構成図、第４図は第３図に示したマ
イクロプロセッサの動作説明図である。 出前人 橘河・ヒユーレット・パッカード株式会社代理人 弁理
士 長 谷 川 次 男六
Claims (4)
- （１）少なくともＣＰＵおよびペリフェラルを内蔵する
マイクロプロセッサにおいて、ＣＰＵ制御用外部端子と
、ペリフェラル制御用外部端子と、前記ＣＰＵおよびペ
リフェラルに共通接続される内部バス用外部端子とを有
することを特徴とするマイクロプロセッサ。 - （２）前記内部バス用外部端子はデータバス用外部端子
、アドレスバス用外部端子およびコントロールバス用外
部端子を含むことを特徴とする特許請求の範囲第１項記
載のマイクロプロセッサ。 - （３）前記ＣＰＵ制御用外部端子はＣＰＵデータバッフ
ァ、ＣＰＵアドレスバッファおよびＣＰＵコントロール
信号バッファに接続され、前記ペリフェラル制御用外部
端子はペリフェラルデータバッフア、ペリフェラルアド
レスバッフアおよびペリフェラルコントロール信号バッ
ファに接続されている特許請求の範囲第１項記載のマイ
クロプロセッサ。 - （４）ＲＡＭおよびＲＯＭが含まれ、これらは前記デー
タバス用外部端子、前記アドレスバス用外部端子に接続
されると共に、メモリ制御用外部端子を有する特許請求
の範囲第２項記載のマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275544A JPH07113919B2 (ja) | 1987-10-30 | 1987-10-30 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275544A JPH07113919B2 (ja) | 1987-10-30 | 1987-10-30 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01116860A true JPH01116860A (ja) | 1989-05-09 |
| JPH07113919B2 JPH07113919B2 (ja) | 1995-12-06 |
Family
ID=17556929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275544A Expired - Lifetime JPH07113919B2 (ja) | 1987-10-30 | 1987-10-30 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07113919B2 (ja) |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS583054A (ja) * | 1981-06-30 | 1983-01-08 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| JPS5831621A (ja) * | 1981-08-19 | 1983-02-24 | Hitachi Denshi Ltd | スケルチ回路 |
| JPS6043757A (ja) * | 1983-08-22 | 1985-03-08 | Hitachi Ltd | １チツプのマイクロコンピユ−タ |
| JPS60173631A (ja) * | 1984-02-17 | 1985-09-07 | Fujitsu Ltd | 制御プログラム切換え方式 |
| JPS60211561A (ja) * | 1984-04-06 | 1985-10-23 | Hitachi Ltd | マイクロコンピユ−タ |
| JPS6152765A (ja) * | 1984-08-21 | 1986-03-15 | Mitsubishi Electric Corp | ワンチツプマイクロコンピユ−タ |
| JPS6172352A (ja) * | 1984-09-18 | 1986-04-14 | Matsushita Electric Ind Co Ltd | １チツプマイクロプロセツサ |
| JPS62127962A (ja) * | 1985-11-28 | 1987-06-10 | Nec Corp | マイクロコンピユ−タ |
| JPS62154163A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 混成集積回路装置 |
| JPS6312049A (ja) * | 1986-03-20 | 1988-01-19 | Nec Corp | マイクロコンピユ−タ |
-
1987
- 1987-10-30 JP JP62275544A patent/JPH07113919B2/ja not_active Expired - Lifetime
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5498546A (en) * | 1978-01-23 | 1979-08-03 | Nec Corp | Test system for data processor |
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| JPS60173631A (ja) * | 1984-02-17 | 1985-09-07 | Fujitsu Ltd | 制御プログラム切換え方式 |
| JPS60211561A (ja) * | 1984-04-06 | 1985-10-23 | Hitachi Ltd | マイクロコンピユ−タ |
| JPS6152765A (ja) * | 1984-08-21 | 1986-03-15 | Mitsubishi Electric Corp | ワンチツプマイクロコンピユ−タ |
| JPS6172352A (ja) * | 1984-09-18 | 1986-04-14 | Matsushita Electric Ind Co Ltd | １チツプマイクロプロセツサ |
| JPS62127962A (ja) * | 1985-11-28 | 1987-06-10 | Nec Corp | マイクロコンピユ−タ |
| JPS62154163A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 混成集積回路装置 |
| JPS6312049A (ja) * | 1986-03-20 | 1988-01-19 | Nec Corp | マイクロコンピユ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07113919B2 (ja) | 1995-12-06 |
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