JPH01114963A - 入出力回路 - Google Patents
入出力回路Info
- Publication number
- JPH01114963A JPH01114963A JP62273796A JP27379687A JPH01114963A JP H01114963 A JPH01114963 A JP H01114963A JP 62273796 A JP62273796 A JP 62273796A JP 27379687 A JP27379687 A JP 27379687A JP H01114963 A JPH01114963 A JP H01114963A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- buffer
- data
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 35
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
Landscapes
- Bus Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシングルチップ・マイクロコンピュータの入出
力回路に関し、特に入力設定時に、出力ラッチが独立し
たレジスタとして使用できる入出力回路に関する。
力回路に関し、特に入力設定時に、出力ラッチが独立し
たレジスタとして使用できる入出力回路に関する。
従来、この種の入出力回路は、第２図に示すような構成
となっていた。ポートモードレジスタ１５に１を書きこ
むか、０を書きこむかにより、この入出力回路が入力に
なるのか、出力になるのかが設定される。ポートモード
レジスタ１５に１が書きこまれた時に、入出力回路が出
力に設定されるものすると、出力バッファ１４が動作し
、出力ラッチ書き込み信号ｅによって出力う、チにラッ
チされた出力データが、出力バッファ１４を通して、入
出力端子１１に出力される。この場合、入力データ読み
出し信号ｄにより、入出力端子に出力しているデー〉を
、入力バッファ１２を通して内部へ読みとることができ
る。
となっていた。ポートモードレジスタ１５に１を書きこ
むか、０を書きこむかにより、この入出力回路が入力に
なるのか、出力になるのかが設定される。ポートモード
レジスタ１５に１が書きこまれた時に、入出力回路が出
力に設定されるものすると、出力バッファ１４が動作し
、出力ラッチ書き込み信号ｅによって出力う、チにラッ
チされた出力データが、出力バッファ１４を通して、入
出力端子１１に出力される。この場合、入力データ読み
出し信号ｄにより、入出力端子に出力しているデー〉を
、入力バッファ１２を通して内部へ読みとることができ
る。
次に、ポートモードレジスタ１５に０が書き込まれたと
すると、この入出力回路は入力に設定され、出力バッフ
ァ１４は非動作状態となる０人出刃端子１１に外部より
入力されるデータは、入力データ読み出し信号ｄにより
、入力バッファ１２を通して内部へ読みとられる。
すると、この入出力回路は入力に設定され、出力バッフ
ァ１４は非動作状態となる０人出刃端子１１に外部より
入力されるデータは、入力データ読み出し信号ｄにより
、入力バッファ１２を通して内部へ読みとられる。
上述した従来の入出力回路は、入力に設定された時には
、出力ラッチにデータを書きこんでも、このラッチのデ
ータを読み出すことができない回路となっているので、
入力設定時に出力ラッチが無駄になるという欠点がある
。
、出力ラッチにデータを書きこんでも、このラッチのデ
ータを読み出すことができない回路となっているので、
入力設定時に出力ラッチが無駄になるという欠点がある
。
上述した従来の入出力回路に対し、本発明は、入力設定
時にも、出力ラッチをレジスタとして、あるいはデータ
メモリとして利用できるという相違点を有する。
時にも、出力ラッチをレジスタとして、あるいはデータ
メモリとして利用できるという相違点を有する。
本発明の入出力回路は、出力う、チ書き込み信号により
内部バスからのデータを保持する出力ラッチと、出力ラ
ッチのデータを入出力端子へ出力する出力バッファと、
該出力バッファを動作状態か非動作状態かを制御するポ
ートモードレジスタと、前記入出力端子のデータを内部
バスへ入力する第１の入力バッファと、前記出力ラッチ
のデータを内部バスへ入力する第２の入力バッファとを
有している。
内部バスからのデータを保持する出力ラッチと、出力ラ
ッチのデータを入出力端子へ出力する出力バッファと、
該出力バッファを動作状態か非動作状態かを制御するポ
ートモードレジスタと、前記入出力端子のデータを内部
バスへ入力する第１の入力バッファと、前記出力ラッチ
のデータを内部バスへ入力する第２の入力バッファとを
有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の入出力回路のブロック図で
ある。ポートモードレジスタ６に１を書き込むか、０を
書き込むかにより、該入出力回路が入力になるのか、出
力になるのかを設定する。
ある。ポートモードレジスタ６に１を書き込むか、０を
書き込むかにより、該入出力回路が入力になるのか、出
力になるのかを設定する。
ポートモードレジスタ６に１を書き込んだ時、該入出力
回路が出力となるとすると、ポートモードレジスタ６の
出力信号により、出力バッファ５が動作状態となる。出
力ラッチ書き込み信号Ｃにより、出力ラッチ４には、出
力データが書き込まれ、この出力データは出力バッファ
５を通して入出力端子１に出力される。この時、出力ラ
ッチ読み出し信号すにより、出力ラッチ人力バッファ３
を通して出力ラッチのデータを内部バス７へ読み出すこ
とができる。また、入力読み出し信号ａにより、入力バ
ッファ２を通して、入出力端子１のデータを内部バス７
へ読み出すこともできる。
回路が出力となるとすると、ポートモードレジスタ６の
出力信号により、出力バッファ５が動作状態となる。出
力ラッチ書き込み信号Ｃにより、出力ラッチ４には、出
力データが書き込まれ、この出力データは出力バッファ
５を通して入出力端子１に出力される。この時、出力ラ
ッチ読み出し信号すにより、出力ラッチ人力バッファ３
を通して出力ラッチのデータを内部バス７へ読み出すこ
とができる。また、入力読み出し信号ａにより、入力バ
ッファ２を通して、入出力端子１のデータを内部バス７
へ読み出すこともできる。
次に、ポートモードレジスタ６にＯを書き込んだ時、前
記入出力回路が入力となるとすると、ポートモードレジ
スタ６の出力信号により、出力バッファ５が非動作状態
になる。入出力端子１より入力されたデータは、入力読
み出し信号ａにより、入力バッファ２を通して内部バス
７へ読み出される。この状態において、出力ラッチ書き
込み信号Ｃにより、入力データと無関係なデータな出力
ラッチに書き込むことができ、また、出力ラッチ読み出
し信号すにより、出力ラッチのデータを内部バスへ読み
出すことができる。
記入出力回路が入力となるとすると、ポートモードレジ
スタ６の出力信号により、出力バッファ５が非動作状態
になる。入出力端子１より入力されたデータは、入力読
み出し信号ａにより、入力バッファ２を通して内部バス
７へ読み出される。この状態において、出力ラッチ書き
込み信号Ｃにより、入力データと無関係なデータな出力
ラッチに書き込むことができ、また、出力ラッチ読み出
し信号すにより、出力ラッチのデータを内部バスへ読み
出すことができる。
以上説明したように、本発明による入出力回路は、出力
ラッチ読み出しバッファを設は入力バッファ読出し信号
とは独立した読出し信号で制御することにより、出力ラ
ッチをレジスタとして、またはデータメモリとして有効
活用できる効果がある。
ラッチ読み出しバッファを設は入力バッファ読出し信号
とは独立した読出し信号で制御することにより、出力ラ
ッチをレジスタとして、またはデータメモリとして有効
活用できる効果がある。
第１図は本発明の入出力回路のブロック図、第２図は従
来の入出力回路のブロック図である。 １．１１・・・・・・入出力端子、２，１２・旧・・人
出力バッファ、３・・・・・・第２の入力バッファ、４
．１３・・・・・・出力ラッチ、５，１４・・・・・・
出力バッファ、６．１５・・・・・・ポートモードレジ
スタ、７．１６・・・・・・内部バス、ａ、ｄ・・団・
入力読み出し信号、ｂ・・・・・・出力ラッチ読み出し
信号、ｃ、ｅ・・・・・・出力ラッチ書き込み信号。 代理人 弁理士 内 原 晋 茅 １ 図 第 ２１Ｊ
来の入出力回路のブロック図である。 １．１１・・・・・・入出力端子、２，１２・旧・・人
出力バッファ、３・・・・・・第２の入力バッファ、４
．１３・・・・・・出力ラッチ、５，１４・・・・・・
出力バッファ、６．１５・・・・・・ポートモードレジ
スタ、７．１６・・・・・・内部バス、ａ、ｄ・・団・
入力読み出し信号、ｂ・・・・・・出力ラッチ読み出し
信号、ｃ、ｅ・・・・・・出力ラッチ書き込み信号。 代理人 弁理士 内 原 晋 茅 １ 図 第 ２１Ｊ
Claims (1)
- シングルチップマイクロコンピュータにおいて、出力ラ
ッチ書き込み信号により内部バスからのデータを保持す
る出力ラッチと、出力ラッチのデータを入出力端子へ出
力する出力バッファと、該出力バファを動作状態か非動
作状態かを制御するポートモードレジスタと、前記入出
力端子のデータを内部バスへ入力する第１の入力バッフ
ァと、前記出力ラッチのデータを内部バスへ入力する第
２の入力バッファを含むことを特徴とする入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273796A JPH01114963A (ja) | 1987-10-28 | 1987-10-28 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273796A JPH01114963A (ja) | 1987-10-28 | 1987-10-28 | 入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01114963A true JPH01114963A (ja) | 1989-05-08 |
Family
ID=17532701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62273796A Pending JPH01114963A (ja) | 1987-10-28 | 1987-10-28 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01114963A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04101157U (ja) * | 1991-01-31 | 1992-09-01 | 富士通テン株式会社 | ワンチツプマイクロコンピユータの双方向入出力ポート用切換回路 |
-
1987
- 1987-10-28 JP JP62273796A patent/JPH01114963A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04101157U (ja) * | 1991-01-31 | 1992-09-01 | 富士通テン株式会社 | ワンチツプマイクロコンピユータの双方向入出力ポート用切換回路 |
| JP2568744Y2 (ja) * | 1991-01-31 | 1998-04-15 | 富士通テン株式会社 | ワンチップマイクロコンピュータの双方向入出力ポート用切換回路 |
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