JPH0380354A - パラレルインターフェース - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、マイクロプロセッサ等において外部と情報
のやり取りを行うパラレルインターフェースに関する。

［従来の技術］ 従来のパラレルインターフェースでは、外部からデータ
が書かれた時、内部で読み出し可能であることを示すフ
ラグ（ＡＶＡＩＬフラグ）を立て、そして外部から前記
データが読み込まれた時に、内部で書き込みが可能とな
ったことを示すフラグ（ＥＭＰＴＹフラグ）を立てる。

これらのフラグは、プロセッサ内部で参照可能となって
おり、プロセッサはこれらのフラグの状態から外部機器
から能動的に行なわれる外部機器とのデータのやり取り
を参照してプログラムを実行している。

［発明が解決しようとする課題］ ところが外部機器から見た場合、プロセッサがデータを
読み書きしたことの情報は外部機器には知らされない。

外部機器にこのような情報を知らせるためにはプロセッ
サが外部機器に割り込みをかける等の処理が必要で、ソ
フトウェア及びハードウェア上の負担を招いた。

この発明は、上記問題を解決するためになされたもので
あり、プロセッサにおけるデータの読み書きの情報を外
部機器にて参照できるようにしたパラレルインターフェ
ースを提供することを目的とする。

［課題を解決するための手段］ この発明のパラレルインターフェースは、内外部からの
データの書き込み及び読み出し動作の履歴を記憶するフ
リップフロップ回路の出力を所定のリードレジスタ及び
ライトレジスタに書き込んでおき、該レジスタに書き込
んだ情報を内外部から読み出し可能としたことを特徴と
する。

［作用］ 内外部からのデータの書き込み及び読み出し動作を示す
各フラグは、所定のリードレジスタ及びライトレジスタ
に書き込まれ、これらのフラグの情報は、ボートを介し
て読み出し可能としたので、外部機器において、データ
の読み書きを参照可能となる。

［実施例コ 第１図にこの発明のパラレルインターフェースの一実施
例を示している。

パラレルインターフェースはプロセッサ外部から８ビツ
トのデータ入出力のボート及びコントロール信号ｐｏｅ
、　ｐｃｓ、　ｐｗ、　ｐａＯ、ｐａｌで制御される。

ｐａＯ，ｐａｌの信号をデコードすることにより、それ
ぞれ４個の８ビツトのリードレジスタ＃０〜＃３及びラ
イトレジスタ＃′Ｏ〜＃°３に対して読み書きができる
が、第１図ではそのうちの１つのレジスタ＃Ｏ，＃’Ｏ
を示していいる。

書込み信号として、コントロール信号ｐｃｓとｐｗにロ
ーパルスを与え、ノアゲート４を介してり一ドレジスタ
＃０に対してクロックを供給することにより、ボートを
介して外部からのデータがり一ドレジスタ＃０に書き込
まれる。

又、続出し信号として、コントロール信号ｐｃｓとｐｏ
ｅにローパルスを与えたときは、ノアゲート３を介して
ライトレジスタ＃°０の出力ゲート５に出力イネーブル
信号を送出することにより、ライトレジスタ＃゛Ｏの内
容がボートを介して外部に読み出される。

一方、内部での読み書きは、プロセッサの実行するプロ
グラムによって制御される。内部で書かれたデータはラ
イトレジスタ＃°０に入り、外部からのみ読み出し可能
である。逆に外部から書かれたデータはリードレジスタ
＃０に入り、内部においてのみ読み出し可能である。

また前記の書込み／読出しの信号は、同時にパラレルイ
ンターフェースの読み書きの状態を示す各フラグ（内部
ＡＶＡＩ　Ｌ、内部ＥＭＰＴＹ、外部ＡＶＡＩ　Ｌ、外
部（ＥＭＰＴＹ）設定用のフリップフロップ回路６〜９
を、表１に示すようにセットあるいはリセットしている
。

表！ 表２ 又、表２に示したように本例では、ｐａＯ，１）ａｌ信
号のデコードによる各４つのレジスタ＃０〜＃３のうち
３つのレジスタ＃０〜＃３に対しては、第１図のごとく
、ボートを通常のデータ入出力用（通常ボート）とし、
残りの１つのレジスタ＃３に対しては、ボートをフラグ
状態読み出し用（フラグボート）としいる。

レジスタ＃　３　、＃’　３に対するフラグボートは第
２図のように、リードレジスタ＃３は、フリップフロッ
プ回路６．７よりの内部ＡＶＡＩＬ／ＥＭＰＴＹフラグ
を、又、ライトレジスタ＃°３は、フリップフロップ回
路８．９よりの外部ＡＶＡＩＬ／ＥＭＰＴＹフラグをそ
れぞれ入力とし、各レジスタ＃３．＃’３に対するクロ
ック（ＣＫ）を“Ｈ”に固定する。これにより内部で読
んだ場合は、リードレジスタ＃３より内部ＡＶＡ　Ｉ　
Ｌ／ＥＭＰＴＹフラグが、外部から読んだ場合はライト
レジスタ＃′３より外部ＡＶＡＩＬ／ＥＭＰＴＹ７ラグ
が読み出される。表３にフラグボートに対するピッ）　
（ｂｉｔ）の割付を示す。

表３ 以下に本例のフラグボートによるボート制御の一例を示
す。

外部機器がレジスタ＃０を通してデータをプロセッサに
送るとする。外部機器がプロセッサにデータを送るため
には、前のデータがすでにプロセッサ内部で読まれてい
ることが必要である。このためには外部機器はライトレ
ジスタ＃°３の状態を読んでビット＃ｌに割付けられた
＃ＯＥＭＰＴＹが“ｌ”にセットされていることを確認
した後、外部機器よりプロセッサへデータを送ればよい
。

［粂明の効果１ 以上説明したように、この発明は、内外部からのデータ
の書き込み及び読み出しの情報を示すフラグを内外部か
ら読み出し可能としたので、従来必要とした外部機器と
のデータのやり取りのために、プロセッサ内部でのソフ
トウェア上の負担が不要であり、又、出力ピン等のハー
ドウェアの増大も不必要なのでシステムを簡素化できる
。

【図面の簡単な説明】

第１図はこの発明のパラレルインターフェースの一実施
例を示すブロック図、第２図は第１図におけるフリップ
フロップ回路よりの各フラグの接続例を示した図である
。 ＃Ｏ〜＃３・・・リードレジスタ、 ＃°Ｏ〜＃°３・・・ライトレジスタ、３．４・・・ノ
アゲート、５・・・出力ゲート、７〜９・・・フリップ
フロップ回路。

Claims (2)

【特許請求の範囲】
1. （１）内外部からのデータの書き込み及び読み出し動作
   の履歴を記憶するフリップフロップ回路の出力を所定の
   リードレジスタ及びライトレジスタに書き込んでおき、
   該各レジスタに書き込んだ情報を内外部から読み出し可
   能としたことを特徴とするパラレルインターフェース。
2. （２）フリップフロップ回路の出力をパラレルインター
   フェース自身を通して読み出せるようにした請求項（１
   ）記載のパラレルインターフェース。