JPH0363861A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
- Publication number
- JPH0363861A JPH0363861A JP20163389A JP20163389A JPH0363861A JP H0363861 A JPH0363861 A JP H0363861A JP 20163389 A JP20163389 A JP 20163389A JP 20163389 A JP20163389 A JP 20163389A JP H0363861 A JPH0363861 A JP H0363861A
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- JP
- Japan
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- memory
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- 238000010586 diagram Methods 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 4
- 239000000872 buffer Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＤＭＡコントローラの制御方式に関し、特に
メモリ・メモリ転送時の制御方式に関する。
メモリ・メモリ転送時の制御方式に関する。
従来の技術について、図面により説明を行なう。
第３図は一般のメモリシステムの構成を示すブロック図
、ＤＭＡコントローラ２０１とメモリＡ２０２、メモリ
Ｂ２Ｏ３との接続を示す。ＤＭＡコントローラ２０１は
、メモリＡ２０２（あるいはメモリＢ２０３）からデー
タを読取り、メモリＢ２０３（あるいはメモリＡ２０２
）へデータを書込む、アドレスバス２１０は各メモリ２
０２゜２０３のアドレスを設定し、データバス２１１は
ＤＭＡコントローラ２０１と各メモリ間でデータをやり
取りを行う、また、読出し信号線２１２は各メモリから
データを読出し、書込み信号線２１３は各メモリへデー
タを書込みを行い、クロック信号線２１４はＤＭＡコン
トローラ２０１を動作させるクロックを供給する。
、ＤＭＡコントローラ２０１とメモリＡ２０２、メモリ
Ｂ２Ｏ３との接続を示す。ＤＭＡコントローラ２０１は
、メモリＡ２０２（あるいはメモリＢ２０３）からデー
タを読取り、メモリＢ２０３（あるいはメモリＡ２０２
）へデータを書込む、アドレスバス２１０は各メモリ２
０２゜２０３のアドレスを設定し、データバス２１１は
ＤＭＡコントローラ２０１と各メモリ間でデータをやり
取りを行う、また、読出し信号線２１２は各メモリから
データを読出し、書込み信号線２１３は各メモリへデー
タを書込みを行い、クロック信号線２１４はＤＭＡコン
トローラ２０１を動作させるクロックを供給する。
第４図はＤＭＡコントローラ２０Ｉの内部の接続図で、
アドレスカウンタＢ５０１は各メモリなアクセスするア
ドレスを格納し、１回のアクセスが終了する毎にアドレ
スをアップカウントし、データバッファ３０２は各メモ
リからデータを読出した場合−時的に格納しておき、書
込む場合にはデータを出力する。ダウンカウンタ３０３
は各メモリへのアクセス回数をあらかじめ設定でき、１
回のアクセスが終了する毎にダウンカウントし、カウン
ト値がゼロ（つまり、すべての転送が終了）になった時
、“Ｈ”レベルの信号を出力する。
アドレスカウンタＢ５０１は各メモリなアクセスするア
ドレスを格納し、１回のアクセスが終了する毎にアドレ
スをアップカウントし、データバッファ３０２は各メモ
リからデータを読出した場合−時的に格納しておき、書
込む場合にはデータを出力する。ダウンカウンタ３０３
は各メモリへのアクセス回数をあらかじめ設定でき、１
回のアクセスが終了する毎にダウンカウントし、カウン
ト値がゼロ（つまり、すべての転送が終了）になった時
、“Ｈ”レベルの信号を出力する。
アドレスカウンタＡ３０４はアドレスカウンタ３０１同
様に各メモリをアクセスするアドレスを格納し、１回の
アクセスが終了する毎にアドレスをアップカウントでき
、アドレス固定モード信号線３１３からの“Ｈ″レベル
よりカウント動作を止めることができる。モードレジス
タ３０５は各メモリとの転送を始める前にあらかじめＤ
ＭＡコントローラ２０１の制御に関するデータを格納で
き、この場合、アドレス固定モードとメモリ・メモリ転
送を指定できるビットを含むものである。
様に各メモリをアクセスするアドレスを格納し、１回の
アクセスが終了する毎にアドレスをアップカウントでき
、アドレス固定モード信号線３１３からの“Ｈ″レベル
よりカウント動作を止めることができる。モードレジス
タ３０５は各メモリとの転送を始める前にあらかじめＤ
ＭＡコントローラ２０１の制御に関するデータを格納で
き、この場合、アドレス固定モードとメモリ・メモリ転
送を指定できるビットを含むものである。
また、カウント終了信号線３１０はダウンカウンタ３０
３の値がゼロになると“Ｈ”レベルになりカウント終了
を示す、データバス３１１はデータバス２１１と接続さ
れる内部データバス、アドレスバス３１２はアドレスバ
ス２１０と接続される内部アドレスバス、アドレス固定
モード信号線３１３はアドレス固定モードを設定した場
合に“Ｈ”レベルを維持し、メモリ転送信号線３１４は
メモリ・メモリ転送を設定した場合に１クロツク分（ク
ロック信号線２１４）“Ｈ”レベルになる。
３の値がゼロになると“Ｈ”レベルになりカウント終了
を示す、データバス３１１はデータバス２１１と接続さ
れる内部データバス、アドレスバス３１２はアドレスバ
ス２１０と接続される内部アドレスバス、アドレス固定
モード信号線３１３はアドレス固定モードを設定した場
合に“Ｈ”レベルを維持し、メモリ転送信号線３１４は
メモリ・メモリ転送を設定した場合に１クロツク分（ク
ロック信号線２１４）“Ｈ”レベルになる。
第５図はＤＭＡコントローラ２０１内部のブロック図で
、ステータス制御回路１０１はＳ１１′〜Ｓ１４’ 、
３２１’〜Ｓ２４′への“Ｈ”レベル入力により、８１
１〜８１４．Ｓ２１〜８２４にそれぞれ対応して１クロ
、り間“Ｈ″レベル出力する。また、２人力のＮＯＲ回
路１０５，１０６を含み、出力信号線５１０〜５１３は
出力ＳＬｌ〜Ｓ１４から、信号線５１４〜５１７は出力
Ｓ２１〜８２４からの信号線である。
、ステータス制御回路１０１はＳ１１′〜Ｓ１４’ 、
３２１’〜Ｓ２４′への“Ｈ”レベル入力により、８１
１〜８１４．Ｓ２１〜８２４にそれぞれ対応して１クロ
、り間“Ｈ″レベル出力する。また、２人力のＮＯＲ回
路１０５，１０６を含み、出力信号線５１０〜５１３は
出力ＳＬｌ〜Ｓ１４から、信号線５１４〜５１７は出力
Ｓ２１〜８２４からの信号線である。
第６図はアドレス固定モードにおける従来のメそり・メ
モリ転送のタイミング図であり、１０００Ｈ，４０Ｈ等
は１６進数を表わす。
モリ転送のタイミング図であり、１０００Ｈ，４０Ｈ等
は１６進数を表わす。
ＤＭＡコントローラ２０１には、予めアドレスカウンタ
３０４にメモリ２０２のアドレス１０００Ｈ１アドレス
カウンタ３０１にメモリ２０３のアドレス２０００Ｈ，
ダウンカウンタ３０３に総転送数、モードレジスタ３０
５にアドレス固定モード信号線３１３、メモリ・メモリ
転送信号３１４が“Ｈ”レベルになるようデータが格納
されているものとする。
３０４にメモリ２０２のアドレス１０００Ｈ１アドレス
カウンタ３０１にメモリ２０３のアドレス２０００Ｈ，
ダウンカウンタ３０３に総転送数、モードレジスタ３０
５にアドレス固定モード信号線３１３、メモリ・メモリ
転送信号３１４が“Ｈ”レベルになるようデータが格納
されているものとする。
この場合、メモリ・メモリ転送信号線３１４が１クロツ
クの間“Ｈ”レベルになると、２人力ＮＯＲ回路１０６
出力は“Ｌ″レベルなり、カウント終了信号線３１０は
まだ“Ｌ″レベル前述のとおり、すべての転送が終了し
ダウンカウンタ３０３がゼロの時“Ｈ”レベルとなる）
なので２人力ＮＯＲ回路１０５の出力は“Ｈ″レベルな
り、ステータス制御回路１０１は動作を始め、第６図に
示すように８１１の５１０が“Ｈ”レベルとなり、以下
、８１１〜８１４．Ｓ２１〜８２４のステータスを繰り
返す。
クの間“Ｈ”レベルになると、２人力ＮＯＲ回路１０６
出力は“Ｌ″レベルなり、カウント終了信号線３１０は
まだ“Ｌ″レベル前述のとおり、すべての転送が終了し
ダウンカウンタ３０３がゼロの時“Ｈ”レベルとなる）
なので２人力ＮＯＲ回路１０５の出力は“Ｈ″レベルな
り、ステータス制御回路１０１は動作を始め、第６図に
示すように８１１の５１０が“Ｈ”レベルとなり、以下
、８１１〜８１４．Ｓ２１〜８２４のステータスを繰り
返す。
ＤＭＡコントローラ２０１としては、ＳＬ１〜３１４で
読出し信号線２１２が“Ｌ″レベルなることにより、メ
モリ２０２のアドレス１０００Ｈからデータ４０Ｈを読
出し、３２１〜８２４で書込み信号線２１３が“Ｌ”レ
ベルになることにより、メモリ２０３のアドレス２００
０Ｈ，２００１Ｈ・・・ヘダウンカウンタ３０３に格納
されている転送数分だけデータ４０Ｈが書き込まれる。
読出し信号線２１２が“Ｌ″レベルなることにより、メ
モリ２０２のアドレス１０００Ｈからデータ４０Ｈを読
出し、３２１〜８２４で書込み信号線２１３が“Ｌ”レ
ベルになることにより、メモリ２０３のアドレス２００
０Ｈ，２００１Ｈ・・・ヘダウンカウンタ３０３に格納
されている転送数分だけデータ４０Ｈが書き込まれる。
つまり、従来例のアドレス固定モードでは、アドレス固
定モード信号線３１３が“Ｈ”レベルであることにより
アドレスカウンタ３０４の動作を止め、メモリ２０２の
固定されたアドレスのデータをメモリ２０３のアドレス
２０００Ｈから始まる領域に転送している。
定モード信号線３１３が“Ｈ”レベルであることにより
アドレスカウンタ３０４の動作を止め、メモリ２０２の
固定されたアドレスのデータをメモリ２０３のアドレス
２０００Ｈから始まる領域に転送している。
なお、ダウンカウンタ３０３がゼロになるとカウント終
了信号線３１０は“Ｈ″レベルなりＳ２４の信号５１７
が“Ｈ”レベルになっても２人力ＮＯＲ回路は“Ｌ”レ
ベル固定となり８１０の信号５１０は“Ｈ”アクティブ
とはならず、メモリ・メモリ転送は終了する。
了信号線３１０は“Ｈ″レベルなりＳ２４の信号５１７
が“Ｈ”レベルになっても２人力ＮＯＲ回路は“Ｌ”レ
ベル固定となり８１０の信号５１０は“Ｈ”アクティブ
とはならず、メモリ・メモリ転送は終了する。
上述した従来のＤＭＡコントローラでは、アドレス固定
モードを設定した場合、メモリ２０２のデータは固定さ
れた同一アドレスから読出され、２回以降から読み出す
データは同じであるため、１度読出せば２回目以降は不
要であるにもかかわらずメモリ２０３への書込み動作の
前には必ずメモリ２０２からの読出し動作が入っている
ので無駄な時間を費しているという欠点を持つ。
モードを設定した場合、メモリ２０２のデータは固定さ
れた同一アドレスから読出され、２回以降から読み出す
データは同じであるため、１度読出せば２回目以降は不
要であるにもかかわらずメモリ２０３への書込み動作の
前には必ずメモリ２０２からの読出し動作が入っている
ので無駄な時間を費しているという欠点を持つ。
本発明の目的は、メモ！ｊ （Ａ）からの読出しを１度
で済ませられるような制御回路を付加することにより、
無駄な時間をなくしたＤＭＡを提供することにある。
で済ませられるような制御回路を付加することにより、
無駄な時間をなくしたＤＭＡを提供することにある。
本発明の構成は、第１のメモリの固定された１アドレス
領域から同一データを読出す毎にこの読出したデータを
別のメモリ領域である第２のメモリの任意アドレス領域
への書込みを可能とするＤＭＡコントローラにおいて、
前記第１のメモリの固定された１アドレス領域からの１
度目のデータ読出し動作を行なった後、前記第１のメモ
リの固定された前記ｌアドレス領域からの２度目の前記
データの読出し動作を省略する制御回路を含むことを特
徴とする。
領域から同一データを読出す毎にこの読出したデータを
別のメモリ領域である第２のメモリの任意アドレス領域
への書込みを可能とするＤＭＡコントローラにおいて、
前記第１のメモリの固定された１アドレス領域からの１
度目のデータ読出し動作を行なった後、前記第１のメモ
リの固定された前記ｌアドレス領域からの２度目の前記
データの読出し動作を省略する制御回路を含むことを特
徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図を示し、ＤＭＡ
コントローラ２０１内部のステータス制御回路及びその
周辺回路が含まれる。ステータス制御回路１０１は、８
１１′〜８１４’ 、８２１’〜Ｓ２４′の“Ｈ”レベ
ル入力により、８１１〜ＳＬ４，８２１〜８２４にそれ
ぞれ対応してｌクロック間“Ｈ”レベルを出力する。１
０２，１０４゜１０８は２人力ＡＮＤ回路、１０３はＳ
入力が“Ｈ”レベルの時Ｑ出力が“ＨルベルとなりＲ入
力が“Ｈ”レベルの時、Ｑ出力が“Ｌ”レベルとなりＱ
出力の初期状態が“Ｈ”レベルのＲ−８ラッチ回路、１
０５，１０６は２人力ＮＯＲ回路、１０７は２人力ＯＲ
回路、１０９はＮＯＴ回路、１１０〜１１３は出力Ｓ１
１〜Ｓ１４からの信号線、１１４〜１１７は出力８２１
〜８２４からの信号線である。
コントローラ２０１内部のステータス制御回路及びその
周辺回路が含まれる。ステータス制御回路１０１は、８
１１′〜８１４’ 、８２１’〜Ｓ２４′の“Ｈ”レベ
ル入力により、８１１〜ＳＬ４，８２１〜８２４にそれ
ぞれ対応してｌクロック間“Ｈ”レベルを出力する。１
０２，１０４゜１０８は２人力ＡＮＤ回路、１０３はＳ
入力が“Ｈ”レベルの時Ｑ出力が“ＨルベルとなりＲ入
力が“Ｈ”レベルの時、Ｑ出力が“Ｌ”レベルとなりＱ
出力の初期状態が“Ｈ”レベルのＲ−８ラッチ回路、１
０５，１０６は２人力ＮＯＲ回路、１０７は２人力ＯＲ
回路、１０９はＮＯＴ回路、１１０〜１１３は出力Ｓ１
１〜Ｓ１４からの信号線、１１４〜１１７は出力８２１
〜８２４からの信号線である。
第２図は第１図のアドレス固定モードにおけるメモリ・
メモリ転送のタイミング図であり、１０００Ｈ，４０Ｈ
等は１６進数を表わす。
メモリ転送のタイミング図であり、１０００Ｈ，４０Ｈ
等は１６進数を表わす。
本実施例においても、従来例同様に、ＤＭＡコントロー
ラ２０１には、予めアドレスカウンタ３０４にメモリ２
０２のアドレス１００ＯＨ、アドレスカウンタ３０１に
メモリ２０３のアドレス２０００Ｈ，ダウンカウンタ３
０３に総転送数、モードレジスタ３０５にアドレス固定
モード信号線３１３、メモリ・メモリ転送信号線３１４
が“Ｈ”レベルになるようデータが格納されているもの
とする。
ラ２０１には、予めアドレスカウンタ３０４にメモリ２
０２のアドレス１００ＯＨ、アドレスカウンタ３０１に
メモリ２０３のアドレス２０００Ｈ，ダウンカウンタ３
０３に総転送数、モードレジスタ３０５にアドレス固定
モード信号線３１３、メモリ・メモリ転送信号線３１４
が“Ｈ”レベルになるようデータが格納されているもの
とする。
この場合、メモリ・メモリ転送信号線３１４が１クロツ
クの間“Ｈ” レベルになると２人力ＮＯＲ回路１０６
は“Ｌ″レベルなり、カウント終了信号線３１０は“Ｌ
”レベル、Ｒ−Ｓラッチ回路ｌ ０３（７）Ｑ出力は“
Ｈ″レベルので２人力ＡＮＤ回路１０４の出力は“Ｈ″
レベルなり、ステータス制御回路１０１は動作を始める
。第２図に示すように、Ｓ１１・５１０が“Ｈ”レベル
となり、以下８１１〜８１４，８２１〜８２４とステー
タスは進む。この時、１１１・３１２が“Ｈ”レベルに
なり、アドレス固定モード線３１３も“Ｈ″レベルある
ため、２人力ＡＮＤ回路の出力は“Ｈ″レベルＲ−Ｓラ
ッチ回路１０３のＱ出力は“Ｌ″レベルなるため２人力
ＡＮＤ回路１０４は“Ｌ″レベルなる。このためカウン
ト終了信号線３１０が“Ｈ″レベルなるまで、３１１’
入力）は“Ｈ″レベル入力されず、代って２人力ＡＮＤ
回路１０８．２人力ＮＯＲ回路１０７を通じてＳ２４・
工１７の″ＨｎレベルがＳ２１’へ入力され、以下３２
１〜Ｓ２４のステータスをダウンカウンタ３０３がゼロ
になるまで繰り返す。
クの間“Ｈ” レベルになると２人力ＮＯＲ回路１０６
は“Ｌ″レベルなり、カウント終了信号線３１０は“Ｌ
”レベル、Ｒ−Ｓラッチ回路ｌ ０３（７）Ｑ出力は“
Ｈ″レベルので２人力ＡＮＤ回路１０４の出力は“Ｈ″
レベルなり、ステータス制御回路１０１は動作を始める
。第２図に示すように、Ｓ１１・５１０が“Ｈ”レベル
となり、以下８１１〜８１４，８２１〜８２４とステー
タスは進む。この時、１１１・３１２が“Ｈ”レベルに
なり、アドレス固定モード線３１３も“Ｈ″レベルある
ため、２人力ＡＮＤ回路の出力は“Ｈ″レベルＲ−Ｓラ
ッチ回路１０３のＱ出力は“Ｌ″レベルなるため２人力
ＡＮＤ回路１０４は“Ｌ″レベルなる。このためカウン
ト終了信号線３１０が“Ｈ″レベルなるまで、３１１’
入力）は“Ｈ″レベル入力されず、代って２人力ＡＮＤ
回路１０８．２人力ＮＯＲ回路１０７を通じてＳ２４・
工１７の″ＨｎレベルがＳ２１’へ入力され、以下３２
１〜Ｓ２４のステータスをダウンカウンタ３０３がゼロ
になるまで繰り返す。
第３図におけるＤＭＡコントローラ２０１としては、Ｓ
１１〜Ｓ１４でメモリ２０２のアドレス１０００Ｈから
データ４０Ｈを読出し、再度メモリＡ２０２から読出す
ことなく、メモリ２０３のアドレス２０００Ｈ，２００
１Ｈ・・・ヘダウンカウンタ３０３に格納された転送数
分だけ連続してデータ４０Ｈが書き込まれる。
１１〜Ｓ１４でメモリ２０２のアドレス１０００Ｈから
データ４０Ｈを読出し、再度メモリＡ２０２から読出す
ことなく、メモリ２０３のアドレス２０００Ｈ，２００
１Ｈ・・・ヘダウンカウンタ３０３に格納された転送数
分だけ連続してデータ４０Ｈが書き込まれる。
以上説明したように本発明は、メモリＡから１度読出し
を行なえば、メモリＢへの書込み動作は連続して行なえ
るようにすることにより、従来例に比べ総転送回数を約
半分にできる効果がある。
を行なえば、メモリＢへの書込み動作は連続して行なえ
るようにすることにより、従来例に比べ総転送回数を約
半分にできる効果がある。
例えば、メモリＡの１０００Ｈアドレスのデータ４０Ｈ
をメモリＢの２０００Ｈ〜２ＯＦＦＨアドレス領域に書
き込むには、従来例でメモリＡ。
をメモリＢの２０００Ｈ〜２ＯＦＦＨアドレス領域に書
き込むには、従来例でメモリＡ。
メモリＢにそれぞれ２５６回のアクセスが必要であり総
転送数５１２回になるが、本発明の場合、メモリＡには
１回、メモリＢには２５６回のアクセスとなり総転送数
は２５７回となる。
転送数５１２回になるが、本発明の場合、メモリＡには
１回、メモリＢには２５６回のアクセスとなり総転送数
は２５７回となる。
第１図は本発明の一実施例のＤＭＡ：２ントロ一ラ内部
のステータス制御回路及びその周辺回路のブロック図、
第２図は第１図の動作を説明するタイミング図、第３図
は一般のＤＭＡコントローラとメモリの接続図、第４図
は第３図のＤＭＡコントローラ内部の各種カウンタ、レ
ジスタ、バッファの接続図、第５図は従来のステータス
制御回路及びその周辺回路のプロ、り図、第６図は第５
図の動作を示すタイミング図である。 １０１・・・・・・ステータス制御回路、１０２・・・
・・・２人力ＡＮＤ回路、１０３・・・・・・Ｒ−Ｓラ
ッチ回路、１０４・・・・・・２人力ＡＮＤ回路、１０
５・・・・・・２人力ＮＯＲ回路、１０６・・・・・・
２人力ＮＯＲ回路、１０７・・・・・・２人力ＯＲ回路
、１０８・・・・・・２人力ＡＮＤ回路、１０９・・・
・・・ＮＯＴ回路、１１０〜１１７゜５１０〜５１７・
・・・・・３１１〜Ｓ１４．Ｓ２１〜Ｓ２４出力、２０
１・・・・・・ＤＭＡコントローラ、２０２゜２０３・
・・・・・メモリ、２１０・・・・・・アドレスバス、
２１１・・・・・・データバス、２１２・・・・・・読
出し信号線、２１３・・・・・・書込み信号線、３０１
，３０４・・・・・・アドレスカウンタ、３０２・・・
・・・データバッファ、３０３・・・・・・ダウンカウ
ンタ、３０５・・・・・・モードレジスタ、３１０・・
・・・・カウント終了信号線、３１１・・・・・・内部
データバス、３１２・・・・・・内部アドレスバス、３
１３・・・・・・アドレス固定モード信号線、３１４・
・・・・・メモリ・メモリ転送信号線。
のステータス制御回路及びその周辺回路のブロック図、
第２図は第１図の動作を説明するタイミング図、第３図
は一般のＤＭＡコントローラとメモリの接続図、第４図
は第３図のＤＭＡコントローラ内部の各種カウンタ、レ
ジスタ、バッファの接続図、第５図は従来のステータス
制御回路及びその周辺回路のプロ、り図、第６図は第５
図の動作を示すタイミング図である。 １０１・・・・・・ステータス制御回路、１０２・・・
・・・２人力ＡＮＤ回路、１０３・・・・・・Ｒ−Ｓラ
ッチ回路、１０４・・・・・・２人力ＡＮＤ回路、１０
５・・・・・・２人力ＮＯＲ回路、１０６・・・・・・
２人力ＮＯＲ回路、１０７・・・・・・２人力ＯＲ回路
、１０８・・・・・・２人力ＡＮＤ回路、１０９・・・
・・・ＮＯＴ回路、１１０〜１１７゜５１０〜５１７・
・・・・・３１１〜Ｓ１４．Ｓ２１〜Ｓ２４出力、２０
１・・・・・・ＤＭＡコントローラ、２０２゜２０３・
・・・・・メモリ、２１０・・・・・・アドレスバス、
２１１・・・・・・データバス、２１２・・・・・・読
出し信号線、２１３・・・・・・書込み信号線、３０１
，３０４・・・・・・アドレスカウンタ、３０２・・・
・・・データバッファ、３０３・・・・・・ダウンカウ
ンタ、３０５・・・・・・モードレジスタ、３１０・・
・・・・カウント終了信号線、３１１・・・・・・内部
データバス、３１２・・・・・・内部アドレスバス、３
１３・・・・・・アドレス固定モード信号線、３１４・
・・・・・メモリ・メモリ転送信号線。
Claims (1)
- 第１のメモリの固定された１アドレス領域から同一デー
タを読出す毎にこの読出したデータを別のメモリ領域で
ある第２のメモリの任意アドレス領域への書込みを可能
とするＤＭＡコントローラにおいて、前記第１のメモリ
の固定された１アドレス領域からの１度目のデータ読出
し動作を行なった後、前記第１のメモリの固定された前
記１アドレス領域からの２度目の前記データの読出し動
作を省略する制御回路を含むことを特徴とするＤＭＡコ
ントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20163389A JPH0363861A (ja) | 1989-08-02 | 1989-08-02 | Ｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20163389A JPH0363861A (ja) | 1989-08-02 | 1989-08-02 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0363861A true JPH0363861A (ja) | 1991-03-19 |
Family
ID=16444312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20163389A Pending JPH0363861A (ja) | 1989-08-02 | 1989-08-02 | Ｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0363861A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150056A (ja) * | 1984-12-25 | 1986-07-08 | Nec Corp | ダイレクト・メモリ・アクセス・コントロ−ラ |
-
1989
- 1989-08-02 JP JP20163389A patent/JPH0363861A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150056A (ja) * | 1984-12-25 | 1986-07-08 | Nec Corp | ダイレクト・メモリ・アクセス・コントロ−ラ |
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