JPS6398758A - Ｄｍａコントロ−ラ - Google Patents
Ｄｍａコントロ−ラInfo
- Publication number
- JPS6398758A JPS6398758A JP24592486A JP24592486A JPS6398758A JP S6398758 A JPS6398758 A JP S6398758A JP 24592486 A JP24592486 A JP 24592486A JP 24592486 A JP24592486 A JP 24592486A JP S6398758 A JPS6398758 A JP S6398758A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data bus
- address
- supplied
- interface
- Prior art date
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- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 20
- 230000006870 function Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はＤＭＡ （ダイレクト・メモリ・アクセス）コ
ントローラであって、スワップバッフ７回路を設けるこ
とにより、メモリの奇数アドレスが転送開始アドレスで
あっても転送を可能とする。
ントローラであって、スワップバッフ７回路を設けるこ
とにより、メモリの奇数アドレスが転送開始アドレスで
あっても転送を可能とする。
本発明はＤＭＡコントローラに関し、メモリと１／Ｏイ
ンターフエースとの間での直接データ転送の制御を行な
うＤＭＡコントローラに関する。
ンターフエースとの間での直接データ転送の制御を行な
うＤＭＡコントローラに関する。
従来より、コンピュータシステムにおいてメモリとＩ／
Ｏインターフェースとの間でのデータ転送の時間を短縮
するために、ＣＰＵを介さずＤＭＡコントローラのｕ制
御によって直接データを転送するＤＭＡ転送が行なわれ
ている。
Ｏインターフェースとの間でのデータ転送の時間を短縮
するために、ＣＰＵを介さずＤＭＡコントローラのｕ制
御によって直接データを転送するＤＭＡ転送が行なわれ
ている。
第４図は従来のＤＭＡコントローラを用いたシステムの
一例のブロック系統図を示す。同図中、ＣＰＵ／Ｏ、Ｄ
ＭＡコントローラ１１、メモリ１２夫々は１６ビツト構
成で下位データバス１３ａ及び上位データバス１３ｂに
接続され、また８ビツト構成のＩ／Ｏインターフェース
１４は例えば下位データバス１３ａに接続されている。
一例のブロック系統図を示す。同図中、ＣＰＵ／Ｏ、Ｄ
ＭＡコントローラ１１、メモリ１２夫々は１６ビツト構
成で下位データバス１３ａ及び上位データバス１３ｂに
接続され、また８ビツト構成のＩ／Ｏインターフェース
１４は例えば下位データバス１３ａに接続されている。
このようにＩ／Ｏインターフェース１４が下位データバ
ス１３ａにのみ接続されるのは、現在Ｉ／Ｏインターフ
ェースは８ビツト構成のものが主流であるのに対して、
ＣＰＵは１６ビツト構成のものが主流になりつつあるか
らである。
ス１３ａにのみ接続されるのは、現在Ｉ／Ｏインターフ
ェースは８ビツト構成のものが主流であるのに対して、
ＣＰＵは１６ビツト構成のものが主流になりつつあるか
らである。
ＤＭＡコントローラ１１はｃｐｕｉｏよりの転送指示に
従ってメモリ１２とＩ／Ｏインターフェース１４との間
の直接データ転送を制御する。
従ってメモリ１２とＩ／Ｏインターフェース１４との間
の直接データ転送を制御する。
上記従来のシステムでは、Ｉ／Ｏインターフェース１４
は上位データバス１３ｂとは接続されていないため、Ｄ
ＭＡコントローラ１１内に、Ｉ／Ｏインターフェース１
４より供給される８ビツトのバイトデータを１６ビツト
のワードデータに組立てるワードアセンブリ機能、及び
メモリ１２よりのワードデータをバイトデータに分解す
るディスアセンブリ機能を持たせている。
は上位データバス１３ｂとは接続されていないため、Ｄ
ＭＡコントローラ１１内に、Ｉ／Ｏインターフェース１
４より供給される８ビツトのバイトデータを１６ビツト
のワードデータに組立てるワードアセンブリ機能、及び
メモリ１２よりのワードデータをバイトデータに分解す
るディスアセンブリ機能を持たせている。
ここで、メモリ１２はバイト単位でアドレスが付されて
おり、バイト単位のアクセスが可能であると共に、アド
レスの下位１ビツトを無視してワード単位のアクセスが
可能である。しかしワード単位のアクセスは偶数アドレ
スを先頭とする偶数ワードアクセスであり、奇数アドレ
スを転送開始アドレスとする奇数ワードアクセスは不可
能である。
おり、バイト単位のアクセスが可能であると共に、アド
レスの下位１ビツトを無視してワード単位のアクセスが
可能である。しかしワード単位のアクセスは偶数アドレ
スを先頭とする偶数ワードアクセスであり、奇数アドレ
スを転送開始アドレスとする奇数ワードアクセスは不可
能である。
上記ワードアセンブリ機能及びディスアセンブリ機能を
もつＤＭＡコントローラ１１ではメモリ１２のワードア
クセスを行なうので奇数アドレスを転送開始アドレスと
する転送を行なうことができないという問題点があった
。
もつＤＭＡコントローラ１１ではメモリ１２のワードア
クセスを行なうので奇数アドレスを転送開始アドレスと
する転送を行なうことができないという問題点があった
。
従って、奇数アドレスを転送開始アドレスとする場合に
は、ＣＰＵ／Ｏによりソフト的にバイト転送を行なわな
ければならず１．このために転送速度が１＜ＣＰＵ／Ｏ
の処理効率が悪化するという問題点があった。
は、ＣＰＵ／Ｏによりソフト的にバイト転送を行なわな
ければならず１．このために転送速度が１＜ＣＰＵ／Ｏ
の処理効率が悪化するという問題点があった。
本発明は上記の点に鑑みてなされたものであり、メモリ
の奇数アドレスを転送開始アドレスとする転送が可能な
りＭＡコントローラを提供することを目的とする。
の奇数アドレスを転送開始アドレスとする転送が可能な
りＭＡコントローラを提供することを目的とする。
本発明のＤＭＡコントローラは、下位データバス（２１
ａ）又は上位データバス＜２１ｂ）のデータを上位デー
タバス（２１ｂ）又は下位データバス（２１ａ）に供給
するスワップバッファ回路を設けている。
ａ）又は上位データバス＜２１ｂ）のデータを上位デー
タバス（２１ｂ）又は下位データバス（２１ａ）に供給
するスワップバッファ回路を設けている。
（作用）
本発明において、Ｉ／Ｏインターフェース（２４）の接
続された下位データバス（２１ａ）又は上位データバス
（２１ｂ）とは異なる上位データバス（２１ｂ）又は下
位データバス（２１ａ）に接続された上位メモリ部（２
３ｂ）又は下位メモリ部（２３ａ）と、Ｉ／Ｏインター
フェース（２４）との間で、スワップバラフッ回路を通
してデータ転送を行なう。
続された下位データバス（２１ａ）又は上位データバス
（２１ｂ）とは異なる上位データバス（２１ｂ）又は下
位データバス（２１ａ）に接続された上位メモリ部（２
３ｂ）又は下位メモリ部（２３ａ）と、Ｉ／Ｏインター
フェース（２４）との間で、スワップバラフッ回路を通
してデータ転送を行なう。
第１図は本発明になるＤＭＡコントローラを用いたシス
テムの一実施例のブロック系統図を示ず。
テムの一実施例のブロック系統図を示ず。
同図中、２０はシステムを制御するＣＰＵである。この
ＣＰＵ２０には下位データバス（Ｄｏ〜Ｄ７）２１ａ及
び上位データバス（Ｄ８〜ＤＩ５）２１ｂが接続され、
更にアドレスバス（Ａｏ〜／’ｚｓ）２２が接続されて
いる。
ＣＰＵ２０には下位データバス（Ｄｏ〜Ｄ７）２１ａ及
び上位データバス（Ｄ８〜ＤＩ５）２１ｂが接続され、
更にアドレスバス（Ａｏ〜／’ｚｓ）２２が接続されて
いる。
この下位データバス２１ａ、上位データバス２１ｂ夫々
には１６ビツト構成のメモリ２３の偶数アドレスでアク
セスされるメモリ下位部２３ａと奇数アドレスでアクセ
スされるメモリ上位部２３ｂ夫々が接続されており、ま
た下位データバス２１ａには８ビツト構成のＩ／Ｏイン
ターフェ−ス２４が接続されている。
には１６ビツト構成のメモリ２３の偶数アドレスでアク
セスされるメモリ下位部２３ａと奇数アドレスでアクセ
スされるメモリ上位部２３ｂ夫々が接続されており、ま
た下位データバス２１ａには８ビツト構成のＩ／Ｏイン
ターフェ−ス２４が接続されている。
更に下位データバス２１ａ、上位データバス２１ｂ及び
アドレスバス２２夫々はＤＭＡコントローラ２５に接続
されている。
アドレスバス２２夫々はＤＭＡコントローラ２５に接続
されている。
ＤＭＡコントローラ２５は制御部３０、スワップバッフ
ァ３１、ベースアドレスレジスタ３２、カレントアドレ
スレジスタ３３、ベースバイトカウントレジスタ３４、
カレントバイトカウントレジスタ３５より大略構成され
ている。
ァ３１、ベースアドレスレジスタ３２、カレントアドレ
スレジスタ３３、ベースバイトカウントレジスタ３４、
カレントバイトカウントレジスタ３５より大略構成され
ている。
ＤＭＡコントローラ２５はＣＰＵ２０よりアドレス指定
されて転送指示情報をデータバス２１ａ。
されて転送指示情報をデータバス２１ａ。
２１ｂを介して供給される。この転送指示情報のうち、
スワップバッファ機能の選択／非選択の指示信号、メモ
リ２３のリード／ライトの指示信号夫々は端子３６．３
７より制御部３０に供給され、メモリ２３の転送開始ア
ドレスであるベースアドレスは端子３８よりベースアド
レスレジスタ３２に供給されて格納され、更に転送バイ
ト数は端子３９よりべ＝ユバイトカウントレジスタ３４
に供給されて格納される。
スワップバッファ機能の選択／非選択の指示信号、メモ
リ２３のリード／ライトの指示信号夫々は端子３６．３
７より制御部３０に供給され、メモリ２３の転送開始ア
ドレスであるベースアドレスは端子３８よりベースアド
レスレジスタ３２に供給されて格納され、更に転送バイ
ト数は端子３９よりべ＝ユバイトカウントレジスタ３４
に供給されて格納される。
上記ベースアドレスレジスタ３２のベースアドレスはカ
レントアドレスカウンタ３３に供給され、ここで１バイ
ト転送する毎に１だけインクリメントされる。このカレ
ントアドレスカウンタ３３のカウント値はアドレスバス
２２を介してメモリ下位部２３ａ１メモリ上位部２３ｂ
夫々に供給される。
レントアドレスカウンタ３３に供給され、ここで１バイ
ト転送する毎に１だけインクリメントされる。このカレ
ントアドレスカウンタ３３のカウント値はアドレスバス
２２を介してメモリ下位部２３ａ１メモリ上位部２３ｂ
夫々に供給される。
また、ベースバイトカウントレジスタ３４の転送バイト
数はカレントバイトカウンタ３５に供給され、ここで１
バイト転送する毎に１だけディクリメントされる。この
カレントバイトカウンタ３５の値が零となると転送が終
了せしめられる。
数はカレントバイトカウンタ３５に供給され、ここで１
バイト転送する毎に１だけディクリメントされる。この
カレントバイトカウンタ３５の値が零となると転送が終
了せしめられる。
制御部３０は上記カレントアトスレカウンタ３３、カレ
ントバイトカウンタ３５夫々のインクリメント、ディク
リメント等を指示すると共に、端子３６．３７より入来
する信号及びカレントアドレスカウンタ３３の出力アド
レスの最下位ビットの値に応じて２種類のゲート制御信
号を生成してスワップバッファ回路３１に供給し、更に
メモリ２３、Ｉ／Ｏインターフェース２４夫々にり一ド
／ライト制御信号を供給する。
ントバイトカウンタ３５夫々のインクリメント、ディク
リメント等を指示すると共に、端子３６．３７より入来
する信号及びカレントアドレスカウンタ３３の出力アド
レスの最下位ビットの値に応じて２種類のゲート制御信
号を生成してスワップバッファ回路３１に供給し、更に
メモリ２３、Ｉ／Ｏインターフェース２４夫々にり一ド
／ライト制御信号を供給する。
スワップバッファ回路３１は第２図に示す構成である。
図中、端子４１は下位データバス２１ａの各ビットＤｏ
〜Ｄ７に接続され、端子４２は上位データバス２１ｂの
各ビットＤ８〜Ｄ＋ｓに接続されている。バッファ４２
は、制御部３０より端子４３を介して例えばＬレベルの
ゲート制御信号が入来すると上位データバス２１ｂのデ
ータを下位データバス２１ａに供給する。バッファ４４
は、制御部３０より端子４５を介して例えばＬレベルの
ゲート制御信号が入来すると下位データバス２１ａのデ
ータを上位データバス２１ｂに供給する。
〜Ｄ７に接続され、端子４２は上位データバス２１ｂの
各ビットＤ８〜Ｄ＋ｓに接続されている。バッファ４２
は、制御部３０より端子４３を介して例えばＬレベルの
ゲート制御信号が入来すると上位データバス２１ｂのデ
ータを下位データバス２１ａに供給する。バッファ４４
は、制御部３０より端子４５を介して例えばＬレベルの
ゲート制御信号が入来すると下位データバス２１ａのデ
ータを上位データバス２１ｂに供給する。
ここで、カレントアドレスカウンタ３３よりメモリ２３
に第３図（Ａ）に示すアドレスＡＤＲが供給され、これ
と共にメモリ２３．Ｉ／Ｏインターフェース２４夫々に
第３図（Ｂ）、（Ｃ）に示すリードυ１ｕｌｌ信号ＭＥ
ＭＲ，ライト１Ｉ１１１１１信号／ＯＷが供給される。
に第３図（Ａ）に示すアドレスＡＤＲが供給され、これ
と共にメモリ２３．Ｉ／Ｏインターフェース２４夫々に
第３図（Ｂ）、（Ｃ）に示すリードυ１ｕｌｌ信号ＭＥ
ＭＲ，ライト１Ｉ１１１１１信号／ＯＷが供給される。
更に第３図（Ｄ）に示すゲート制御部＠ＳＢＩと常時Ｈ
レベルのゲート制御信号がバッファ４２．４４夫々に供
給される。この場合、偶数アドレスでメモリ下位部２３
ａから読み出された第３図（Ｅ）に示す１バイトのデー
タＤＡＴＡＯは下位データバス２１ａを介してＩ／Ｏイ
ンターノエース２４に供給される。また奇数アドレスで
メモリ上位部２３ａから読み出された第３図（Ｆ）に示
す１バイトのデータＤＡＴＡ１は上位データバス２１ｂ
よりＤＭＡコントローラ２５内のスワップバッファ３１
を通り、下位データバス２１ａを介してＩ／Ｏインター
フェース２４に供給される。
レベルのゲート制御信号がバッファ４２．４４夫々に供
給される。この場合、偶数アドレスでメモリ下位部２３
ａから読み出された第３図（Ｅ）に示す１バイトのデー
タＤＡＴＡＯは下位データバス２１ａを介してＩ／Ｏイ
ンターノエース２４に供給される。また奇数アドレスで
メモリ上位部２３ａから読み出された第３図（Ｆ）に示
す１バイトのデータＤＡＴＡ１は上位データバス２１ｂ
よりＤＭＡコントローラ２５内のスワップバッファ３１
を通り、下位データバス２１ａを介してＩ／Ｏインター
フェース２４に供給される。
また、第３図（Ａ）に示すアドレスに対して、メモリ２
３．Ｉ／Ｏインターフェース２４夫々に第３図（Ｇ）、
（Ｈ）に示すライト制御信号Ｍ Ｅ ＭＷ、リード制御
信号／ＯＲが供給され、更に常時Ｈレベルのゲート制御
信号と第３図（１）に示すゲート制御信号Ｓ８２がバッ
ファ４２゜４４夫々に供給される。この場合、偶数アド
レスの出力時にＩ／Ｏインターフェース２４より供給さ
れる第３図（Ｊ）に示す１バイトのデータＤＡＴＡ２は
下位データバス２１ａを介してメモリ下位部２３ａに供
給されて書ぎ込まれる。また奇数アドレスの出力時にＩ
／Ｏインターフェース２４より供給される１バイトのデ
ータＤＡＴＡ３は下位データバス２１ａよりＤＭＡコン
トローラ２５内のスワップバッファ３１を通り、第３図
（Ｋ）に示す如く上位データバス２１ｂを介してメモリ
上位部２３ｂに供給されて書き込まれる。
３．Ｉ／Ｏインターフェース２４夫々に第３図（Ｇ）、
（Ｈ）に示すライト制御信号Ｍ Ｅ ＭＷ、リード制御
信号／ＯＲが供給され、更に常時Ｈレベルのゲート制御
信号と第３図（１）に示すゲート制御信号Ｓ８２がバッ
ファ４２゜４４夫々に供給される。この場合、偶数アド
レスの出力時にＩ／Ｏインターフェース２４より供給さ
れる第３図（Ｊ）に示す１バイトのデータＤＡＴＡ２は
下位データバス２１ａを介してメモリ下位部２３ａに供
給されて書ぎ込まれる。また奇数アドレスの出力時にＩ
／Ｏインターフェース２４より供給される１バイトのデ
ータＤＡＴＡ３は下位データバス２１ａよりＤＭＡコン
トローラ２５内のスワップバッファ３１を通り、第３図
（Ｋ）に示す如く上位データバス２１ｂを介してメモリ
上位部２３ｂに供給されて書き込まれる。
このようにメモリ２３はバイト単位でアクセスされるた
め、メモリ２３の奇数アドレスを転送開始アドレスとす
る転送を行うことができる。また、ＤＭＡコントローラ
２５はワードアセンブリ機能及びディスアセンブリ機能
を持つ必要がないので回路構成が簡単となり、また転送
開始アドレス及び転送バイト数夫々の奇偶を意識する必
要がないので制御が簡単で済む。
め、メモリ２３の奇数アドレスを転送開始アドレスとす
る転送を行うことができる。また、ＤＭＡコントローラ
２５はワードアセンブリ機能及びディスアセンブリ機能
を持つ必要がないので回路構成が簡単となり、また転送
開始アドレス及び転送バイト数夫々の奇偶を意識する必
要がないので制御が簡単で済む。
なお、Ｉ／Ｏインターフェース２４が上位データバス２
１ｂに接続されている場合には、奇数アドレスの出力時
にスワップバッファ回路３１を通して下位データバス２
１ａと上位データバス２１ｂとを接続して、Ｉ／Ｏイン
ターフェース２４とメモリ下位部２３ａとの間でバイト
データの転送を行なう。
１ｂに接続されている場合には、奇数アドレスの出力時
にスワップバッファ回路３１を通して下位データバス２
１ａと上位データバス２１ｂとを接続して、Ｉ／Ｏイン
ターフェース２４とメモリ下位部２３ａとの間でバイト
データの転送を行なう。
上述の如く、本発明になるＤＭＡコントローラによれば
、メモリの奇数アドレスを転送開始アドレスとする転送
が可能となり、また、ワードアセンブリ機能及びディア
センブリ機能を設ける必要がなく回路構成が簡単となり
、更に転送開始アドレス及び転送バイト数夫々奇偶を意
識する必要がなく制御が簡単となり、実用上きわめて有
用である。
、メモリの奇数アドレスを転送開始アドレスとする転送
が可能となり、また、ワードアセンブリ機能及びディア
センブリ機能を設ける必要がなく回路構成が簡単となり
、更に転送開始アドレス及び転送バイト数夫々奇偶を意
識する必要がなく制御が簡単となり、実用上きわめて有
用である。
第１図は本発明のＤＭＡコントローラを用いたシステム
の一実施例のブロック系統図、第２図は第１図示のスワ
ップバッファ回路の一実施例の回路図、 第３図は第１図示のシステム各部の信号タイムチャート
、 第４図は従来システムの一例のブロック系統図である。 図中において、 ２０はｃｐｕ。 ２１ａは下位データバス、 ２１ｂは上位データバス、 ２２はアドレスバス、 ２３はメモリ、 ２３ａはメモリ下位部、 ２３ｂはメモリ上位部、 ２４はＩ／Ｏインターフェース、 ２５はＤＭＡコントローラ、 ３０は制御部、 ３１はスワップバッファ回路、 ３２はベースアドレスレジスタ、 ３３はカレントアドレスカウンタ、 ３４はベースバイトカウントレジスタ、３５・・・カレ
ントバイトカウンタである。 第２図 従未システムのフ゛ロツフ系ａ図 第４図
の一実施例のブロック系統図、第２図は第１図示のスワ
ップバッファ回路の一実施例の回路図、 第３図は第１図示のシステム各部の信号タイムチャート
、 第４図は従来システムの一例のブロック系統図である。 図中において、 ２０はｃｐｕ。 ２１ａは下位データバス、 ２１ｂは上位データバス、 ２２はアドレスバス、 ２３はメモリ、 ２３ａはメモリ下位部、 ２３ｂはメモリ上位部、 ２４はＩ／Ｏインターフェース、 ２５はＤＭＡコントローラ、 ３０は制御部、 ３１はスワップバッファ回路、 ３２はベースアドレスレジスタ、 ３３はカレントアドレスカウンタ、 ３４はベースバイトカウントレジスタ、３５・・・カレ
ントバイトカウンタである。 第２図 従未システムのフ゛ロツフ系ａ図 第４図
Claims (1)
- 【特許請求の範囲】 下位データバス（２１ａ）、上位データバス（２１ｂ）
夫々に下位メモリ部（２３ａ）、上位メモリ部（２３ｂ
）夫々が接続されたメモリ（２３）と、該下位データバ
ス（２１ａ）又は上位データバス（２１ｂ）に接続され
たＩ／Ｏインターフェース（２４）との間での直接デー
タ転送の制御を行なうＤＭＡコントローラにおいて、該
下位データバス（２１ａ）又は上位データバス（２１ｂ
）のデータを該上位データバス（２１ｂ）又は下位デー
タバス（２１ａ）に供給するスワップバッファ回路を設
け、 該Ｉ／Ｏインターフェース（２４）の接続された下位デ
ータバス（２１ａ）又は上位データバス（２１ｂ）とは
異なる上位データバス（２１ｂ）又は下位データバス（
２１ａ）に接続された上位メモリ部（２３ｂ）又は下位
メモリ部（２３ａ）と、該Ｉ／Ｏインターフェース（２
４）との間で、該スワップバッファ回路を通してデータ
転送を行なうことを特徴とするＤＭＡコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24592486A JPS6398758A (ja) | 1986-10-16 | 1986-10-16 | Ｄｍａコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24592486A JPS6398758A (ja) | 1986-10-16 | 1986-10-16 | Ｄｍａコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6398758A true JPS6398758A (ja) | 1988-04-30 |
Family
ID=17140871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24592486A Pending JPS6398758A (ja) | 1986-10-16 | 1986-10-16 | Ｄｍａコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6398758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020021739A (ko) * | 2000-09-16 | 2002-03-22 | 박종섭 | 디엠에이 제어기 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5990131A (ja) * | 1982-11-12 | 1984-05-24 | Nec Corp | ダイレクトメモリアクセス転送装置 |
-
1986
- 1986-10-16 JP JP24592486A patent/JPS6398758A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5990131A (ja) * | 1982-11-12 | 1984-05-24 | Nec Corp | ダイレクトメモリアクセス転送装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020021739A (ko) * | 2000-09-16 | 2002-03-22 | 박종섭 | 디엠에이 제어기 |
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