JPH01120659A - バスアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、バスアクセス方式に関し、中央処理装置と外
部装置との間のデータの転送に使用されるバスアクセス
の新規な方式に関する。

従来の技術 一般的な中央処理装置と外部装置の間でデータの転送を
行う場合のバスアクセス方式では、データ転送について
の中央処理装置の演算実行時間に対して、中央処理装置
がアドレスで指定する外部装置の入出力応答時間が長い
ため、プログラムで指定されたデータ長の転送が終了す
るまで、一定のクロック数を単位とするバスサイクルを
繰り返す必要があった。

従来、このようなバスサイクルの回数は、中央処理装置
の有するアドレスの出力方法、データバス幅、データ長
により決定されていた。即ち、バスサイクル数が、デー
タバス幅とデータ長とにより決定されるのは、有限なバ
ス幅をもつ中央処理装置に共通の性格であるが、一方、
アドレスの出力方法に関しては中央処理装置によってそ
れぞれ異なっているからである。

アドレスの出力方法を大別すると、以下の２通りの方法
がある。１つの方法は、データバス幅の倍数となるアド
レスだけに限定して出力を実行する方法である。もう１
つの方法は、バイト単位にどんなアドレスでも出力する
という方法である。

前者の方法の場合には、バスサイクル数はデータ長とデ
ータバス幅だけに依存するが、プログラマにとってはア
ドレスの指定に制限があることになり、プログラム作成
上大きな障害となる。一方、後者の方法の場合には、プ
ログラマは自由にアドレスを指定してプログラムを作成
することができるが、指定するアドレスに応じて、デー
タの転送に要するバスサイクル数が異なるため、指定す
るアドレスによっては、転送に要する実行時間が極端に
長くなってしまう欠点がある。

以下に、特に後者の場合について、第２図（ａ）並びに
（ｂ）を参照して具体的に説明する。

第２図（ａ）は、１１ビツトのアドレス端子と１６ビツ
トのデータ端子を備え、バイト単位でアドレスを出力す
る機能を有する中央処理装置と、外部装置として１０２
４ワード×８ビツトのメモリー２個とを接続したシステ
ムの構成を示す図である。また、第２図（社）は、第２
図（ａ）に示すシステムの動作を説明する図である。

第２図（ａ）に示すように、このシステムでは、中央処
理装置１０１のアドレス端子１０２は、第２図ら）′の
ＡＯを除＜１０ビツトを、２個のメモリー、ＭＥＭ　０
１０８およびＭＥＭ１１０９のアドレス端子１１２にア
ドレスバス１０５を介して共通に接続されている。また
、中央処理装置１０１の上位バイトデータ端子１０３お
よび下位バイトデータ端子１０４は、ＭＥＭＩのデータ
端子１１３およびＭＥＭＯのデータ端子１１４にそれぞ
れ双方向のデータバス１０６並びに１０７を介して接続
されている。ＭＥＭｌおよびＭＥＭＯの０１１５．１１
０には、中央処理装置Ｌｏｔの出力信号群１１７とＡＯ
を用いて生成したコントロール信号１１ｇ　、１１９と
がそれぞれ接続されている。即ち、このような構成をと
ることにより、バイト単位にアドレスを指定して、可変
長バイトのデータの転送を可能にしている。

上述のような構成のシステムで、例えば、１バイトのデ
ータのリードの場合、ＡＯが０か１かに応じて、それぞ
れＭＥＭＯのｎ　１０１またはＭＥＭｌの１１１５をア
クティブにすることによって、Ｍ　Ｅ　Ｍ　０１０８と
ＭＥＭ１１０９とのどちらか１つを選択し、アドレスバ
ス１０５の示すアドレスから中央処理装置のデータ端子
１０４または１０３に１回のバスサイクルでデータを人
力する。２バイトのリードでは、ＡＯが０の場合には、
ＭＥＭＯｌＭＥＭｌの両方のＴ：″Ｆ：１１０．１１５
がアクティブとなり、ＭＥＭＯｌＭＥＭＩの両方のメモ
リーが選択されてアドレスバス１０５の示すアドレスか
ら２バイトのデータが１回のバスサイクルで中央処理装
置１０１に人力される。

一方、ＡＯが１の場合には、まずＭＥＭｌのてＴ１１５
だけをアクティブとし、ＭＥＭ１１０９を選択し、アド
レスバス１０５の示すアドレスから１バイトデータを中
央処理装置１０１の上位バイトデータ端子１０３に人力
し、そこで中央処理装置のアドレス端子１０２を更新し
た後、ＭＥＭＯのでＴ１１０をアクティブにしてＭＥＭ
Ｏを選択し、更新されたアドレスから更に１バイトのデ
ータを下位バイトデータ端子１０４に人力するため、２
回のバスサイクルを実行しなければならない。

上述のような動作は、メモリーに対するライト動作につ
いても同様である。

考案が解決しようとする問題点 上述した従来のバイト単位にアドレスを指定できるバス
構成例では複数のメモリーが共通のアドレスを参照する
ために、２バイト以上のデータを転送する場合には、奇
数アドレスか、偶数アドレスかによってバスサイクル数
が変化し、奇数アドレスの場合には、偶数アドレスの場
合と比べて、バスサイクル数が多くなるという欠点があ
る。

上述したような問題点は、一般に、更にデータバス幅が
大きくなった場合にもあてはまる。

（工、Ｌ、Ｍ、Ｎは自然数、Ｍ＞Ｉ、Ｌ≧２と定義する
）。データバス幅をＭバイトとし、複数のメモリーがア
ドレスのＬＳＢから１ビツトを除いた共通のアドレスを
参照するバス構成をとった場合、データ長がＬバイトの
データを転送するには、下式を満足するＮ回のバスサイ
クルを駆動する。

上式■を満足するＮは、ＭとＬを固定した場合、下Ｉビ
ットのアドレスによって変化するため、同じバイト長の
バス幅で、同じバイト長のデータを転送しても、下■ビ
ットのアドレスに依存して、バスサイクル数が異なり、
アドレスに応じて、１回多くのバスサイクルを必要とす
る場合が生じる欠点がある。

問題点を解決するための手段 そこで、本発明に従い、中央処理装置と第１の外部装置
を含む少なくとも２以上の外部装置とをバスラインで結
合してなるシステムのバスアクセス方式において、前記
第１の外部装置を除く外部装置が、アドレスを更新する
ための演算回路と、中央処理装置から出力されるアドレ
ス情報と該演算回路によって更新されたアドレスとを選
択するマルチプレクサとを介してバスラインに結合され
、前記中央処理装置が、すべての外部装置に対するデー
タの転送において、駆動すべきバスサイクル数を、デー
タバス幅と転送すべきデータ長とによってのみ決定し、
バイト単位でアドレスを指定する機能を有することを特
徴とするバスアクセス方式が提供される。

作用 本発明によるバスアクセス方式は、外部装置に対するデ
ータの転送において、駆動すべきバスサイクル数を、デ
ータバス幅と転送すべきデータ長だけで決定し、バイト
単位でアドレスを指定する機能をもつ中央処理装置と、
少なくとも１つの外部装置に対して、アドレスを更新す
るための演算回路とミ中央処理装置から出力されるアド
レス情報と演算回路によって更新されたアドレスとを選
択するためのマルチプレクサを有していることをその主
要な特徴としている。

以下に図面を参照して本発明をより具体的に詳述するが
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定するものではない。

・実施例 第１図は、本発明によるバスアクセス方式に対応したシ
ステムの構成を説明する図である。

また、第１図に示すアドレス端子１０２の構成は、既に
従来技術について説明した第２図ら）に示したものを参
照して説明する。

本実施例に係るシステムは、１１ビツトのアドレス端子
と１６ビツトのデータ端子とを有し、２ＸＮバイトのデ
ータを転送する時、Ｎ回のバスサイクルを駆動し、バス
サイクルごとにバイト単位のアドレスを指定する中央処
理装置と、１０２４ワード×８ビツトのメモリーを２個
から構成されている。

第１図および第２囲い）に示すように、このシステムで
は、中央処理装置２０１のアドレス端子１０２が、ＡＯ
を除＜１０ビツトがＭＥＭ１１０９のアドレス端子１１
２に、マルチプレクサ２０７の片方の入力が演算器２０
６の入力に接続されている。また、演算器の出力２１０
はマルチプレクサ２０７のもう一方の人力に接続され、
マルチプレクサ２０７の出力はＭＥＭＯ１０８のアドレ
ス端子２０９に接続されている。中央処理装置の上位バ
イトデータ端子１０３と下位バイトデータ端子１０４と
は、ＭＥＭｌのデータ端子１１３とＭＥＭＯのデータ端
子１１４とにそれぞれ接続されている。

ここで、マルチプレクサ２０７は、ＡＯが００場合には
アドレスバス２０５の情報を、ＡＯが１の場合には演算
器によって更新されたアドレスとなる演算器出力２１０
を選択してアドレス端子２０９に出力するように構成さ
れている。

また、演算器２０６は、アドレスバス２０５が更１され
る毎に演算した値をマルチプレクサに人力し続ける。

制御回路２０２で生成したコントロール信号２０３．２
０４は、中央処理装置の出力信号により生成され、１バ
イト転送において、ＡＯが０ならばＭＥＭＯのτＴｌ１
Ｑを、ＡＯが１ならばＭＥＭｌのＣＴＴ　１５をアクテ
ィブとする。２バイト以上のデータの転送については、
両方のメモリーの１をアクティブとするよう制御する。

次に、上述のようなシステムのバスアクセス動作につい
て説明する。

データ長が１バイトの場合は、第２図ら）に示した従来
のバスアクセス方式と同様の動作を行う。

データ長が２バイト以上の場合は、ＡＯが０の場合には
、マルチプレクサ２０７によって選択されたアドレスバ
ス２０５の情報がＭＥＭＯのアドレス端子１１２に人力
されるので、ＭＥＭＯ１０８とＭＥＭ１１０９の両方が
共通のアドレス２０５によって１回のバスサイクルでア
クセスされる。

また、データ長が２バイト以上でＡＯが１の場合には、
ＭＥＭＯのアドレス端子１１２には、マルチプレクサ２
０７によって選択された演算器出力２１０が入力され、
ＭＥＭ１１０９が中央処理装置の現在出力しているアド
レスバス２０５の情報でアクセスされると同時にＭＥＭ
０１０８は更新された次のアドレス情報でアクセスされ
るために、１回のバスサイクルでアクセスが完了する。

これらの動作は、中央処理装置のデータバス幅が変化し
ても、あるいはバスにバスラインを介して結合されるメ
モリーや入出力装置等の外部装置の個数が増えても、同
様の機能を維持することができる。

発明の詳細 な説明したように、本発明によれば、アドレスバスの情
報を更新するための演算回路と、更新されたアドレスと
現在のアドレスバスの情報のいずれかを選択するための
マルチプレクサと、それらを制御するための制御回路を
有するバス構成をとると共に、駆動するバスサイクル数
をアドレスに関係なく、データ長とバス幅だけで決定し
、バイト単位でアドレスを指定する機能を持つ中央処理
装置を有することにより、データの転送に必要なバスサ
イクル数は、アドレスに依存しない。

このことによって、アドレスに依存する場合に比べて、
バイト単位でアドレスを出力する機能は保ちながらも、
データの転送に要するバスサイクル数を少なくできる効
果がある。

【図面の簡単な説明】

第１図は、本発明によるバスアクセス方式の実施例を説
明するための回路図であり、 第２図（ａ）は、従来例を説明するために、従来のバス
アクセス方式に対応したシステムの構成を示した回路図
であり、 第２図ら）は、アドレス端子１０２の構成を詳細に示し
て、各システムの動作を説明するための図である。 〔主な参照番号〕 １０１　　・・・従来の中央処理装置、１０２　、ＡＩ
Ｏ〜ＡＯ・・・アドレス端子、１０３　　・・・上位バ
イトデータ端子、１０４　　・・・下位バイトデータ端
子、１０５　　・・・アドレスバス（１０ビツト）、１
０６　　・・・８ビツトデータバス、１０７　　・・・
８ビツトデータバス、１０８　　・・・ＭＥＭＯ（外部
装置としてのメモリ）、１０９　　・・・ＭＥＭＩ　　
（外部装置としてのメモリ）、１１０　　・・・′０′
（チップ、セレクト）、１１１　　・・・ＷＥ＝（ライ
ト、イネーブル）、１１２　　・・・メモリーのアドレ
ス端子、１１３　　・・・メモリーのデータ端子、１１
４　　・・・メモリーのデータ端子、１１５　　・・・
ｉ（チップ、セレクト）、１１６　　・・・制御回路、 １１７　　・・・中央処理装置の出力する信号群、１１
８　　・・・ＭＥＭｌの１のコントロール信号、１１９
　　・・・ＭＥＭＯのてＴのコントロール信号１２０　
　・・・アドレスのＬＳＢ　（ＡＯ）、２０１　　・・
・本発明の中央処理装置、２０２　　・・・制御回路、 ２０３　　・・・ＭＥＭｌのてＴのコントロール信号、
２０４　　・・・ＭＥＭＯのｎのコントロール信号、２
０５　　・・・アドレスバス、 ２０６　　・・・演算器、 ２０７　　・・・マルチプレクサ、 ２０８　　・・・デコーダ、

Claims (1)

1. 【特許請求の範囲】 中央処理装置と第１の外部装置を含む少なくとも２以上
   の外部装置とをバスラインで結合してなるシステムのバ
   スアクセス方式において、 前記第１の外部装置を除く外部装置が、アドレスを更新
   するための演算回路と、中央処理装置から出力されるア
   ドレス情報と該演算回路によって更新されたアドレスと
   を選択するマルチプレクサとを介してバスラインに結合
   され、 前記中央処理装置が、すべての外部装置に対するデータ
   の転送において、駆動すべきバスサイクル数を、データ
   バス幅と転送すべきデータ長とによってのみ決定し、バ
   イト単位でアドレスを指定する機能を有することを特徴
   とするバスアクセス方式。