JP2659886B2

JP2659886B2 - プロセッサシステム

Info

Publication number: JP2659886B2
Application number: JP4109770A
Authority: JP
Inventors: 高宮森
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-04-28
Filing date: 1992-04-28
Publication date: 1997-09-30
Anticipated expiration: 2012-09-30
Also published as: JPH0628310A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセッサシステムに
関する。特に、内部に限られた機能の演算装置しか持た
ないプロセッサと、バス上に接続された拡張機能の演算
装置及びメモリを持つプロセッサシステムに関する。

【０００２】

【従来の技術】プロセッサシステムの性能を向上させる
ため、プロセッサのバス上に専用の演算器を置く場合が
ある。例えば、プロセッサが乗算器を内蔵していないと
き、プロセッサのバス上に乗算器を置き、乗算を高速に
実行する場合がある。乗算器を内蔵していないプロセッ
サでは、乗算を加算の繰り返しで行っている。１６ビッ
トの乗算のためには、最高１６回の加算が必要となる。
１ビットの加算に１クロック掛かるとすると乗算の実行
に１６クロック掛かってしまう。組込み制御用など、応
用によっては、乗算の頻度が高いものがあり、乗算の高
速化が要求されている。

【０００３】［図９］に、従来の外付けの演算回路を持
つシステムの例を示す。演算器が乗算器の例であり、プ
ロセッサ１０、バスコントローラ１１、乗算器１２、ソ
ースレジスタ１３、ソースレジスタ１４、バッファ１５
から成っている。プロセッサ１０は、基本クロックＢＣ
ＬＫ、２倍周波数クロックＣＬＫに同期して動作してい
る。以下で単にクロックと記述したときは、基本クロッ
クＢＣＬＫの１周期を表わすものとする。乗算器１２へ
の入力データはソースレジスタ１３、ソースレジスタ１
４から与えられる。乗算結果はバッファ１５を介して、
データバスへ出力される。

【０００４】従来例では、プロセッサのライトバスサイ
クルによりソースレジスタ１３とソースレジスタ１４に
乗算のソースデータが書き込まれ、リードバスサイクル
により乗算結果をプロセッサが読み込む。ソースレジス
タ１３、ソースレジスタ１４、バッファ１５はそれぞれ
アドレスが割り振られており、バスコントローラ１１は
プロセッサのバスサイクルでアドレスバス上に出力され
たアドレスが、それぞれのアドレスと一致したときに制
御信号ＳＷ１、ＳＷ２、ＭＯＥを出力する。ソースレジ
スタ１３、１４はそれぞれ制御信号ＳＷ１、ＳＷ１の立
ち上がりエッジでデータバス上のデータを内部にラッチ
し、乗算器へ与える。また、バッファ１５は制御信号Ｍ
ＯＥがアクティブ（Ｌｏｗレベル）のとき、乗算器から
出力されている乗算結果をデータバス上に出力する。

【０００５】［図１０］に、従来例の乗算のタイミング
を示す。クロック１のライトバスサイクルでプロセッサ
はソースレジスタ１３のアドレスをアドレスバスに出力
し、ソースレジスタ１３に設定するデータをデータバス
上に出力する。バスコントローラ１１は適当なタイミン
グで制御信号ＳＷ１に立ち上がりエッジを出力する。立
ち上がりエッジでソースレジスタ１３はデータバス上の
データを内部にラッチし、乗算器へ出力する。クロック
２では、同様にソースレジスタ１４に乗算のもう一方の
データを設定する。クロック３のリードバスサイクルで
は、プロセッサはバッファ１５のアドレスをアドレスバ
スに出力する。バスコントローラ１１は制御信号ＭＯＥ
をアクティブにする。バッファ１５は乗算器の出力をデ
ータバス上に出力し、この値をプロセッサが内部にリー
ドする。ソースレジスタにデータが設定されてから、乗
算結果をプロセッサが読み込むまでの時間は１クロック
分あるので、この間に乗算器１２は乗算を終了すればよ
い。このように従来例では、１回の乗算を実行するため
に最小でも３クロックの時間を要した。実際のプログラ
ムで乗算処理を書くと、以下のような３命令となり、さ
らに多くのクロックが１回の乗算に必要である。ｍｏｖｒ１，＠ｓｒｃ１３＿ａｄｒ・・・（１）ｍｏｖｒ２，＠ｓｒｃ１４＿ａｄｒ・・・（２）ｍｏｖ＠ｍｕｌ＿ａｄｒ，ｒ３・・・（３）

【０００６】ｍｏｖ命令は第１オペランドをソース、第
２オペランドをデスティネーションとして、データを転
送する命令である。ｒ１、ｒ２、ｒ３はプロセッサの内
部レジスタである。＠ｓｒｃ１３＿ａｄｒ，＠ｓｒｃ１
４＿ａｄｒ、＠ｍｕｌ＿ａｄｒはそれぞれソースレジス
タ１３、ソースレジスタ１４、バッファ１５のアドレス
へのアクセスを示す。

【０００７】命令（１）は、プロセッサの内部レジスタ
ｒ１の値をソースレジスタ１３にライトする。命令
（２）は、内部レジスタｒ２の値をソースレジスタ１４
にライトする。命令（３）は、乗算結果を内部レジスタ
ｒ３にリードする。これら３命令でｒ１とｒ２の積をｒ
３に格納している。

【０００８】ライトバスサイクルを実行する命令
（１）、（２）の実行クロック数を２、リードバスサイ
クルを含む命令（３）を４とすると、これら３命令の実
行に８クロックを要する。

【０００９】このように、乗算器の乗算スピードは１ク
ロックと高速であるにもかかわらず、データの設定と乗
算結果の読みだしのための命令が別になり、この処理時
間が長いので、１回の乗算に８クロックもの時間が必要
であった。

【００１０】

【発明が解決しようとする課題】上記したように、従来
のプロセッサシステムではプロセッサから演算器へのデ
ータ設定と、演算器からプロセッサへの演算結果の読み
だしというオーバーヘッドが大きく、処理の高速化を図
れないという欠点があった。

【００１１】本発明は、上記欠点を除去し、メモリ読み
だしたデータをデータバスを介さず演算器に与えること
により、プロセッサと演算器とのデータ転送に掛かるオ
ーバーヘッドを最小にすること、また、少ない命令で演
算を実現することによって、命令の実行時間の短縮によ
る性能向上と、プログラムのコードザイズの削減による
メモリ容量の削減を図ることを目的とする。

【００１２】

【課題を解決する手段】上記目的を達成するために、本
発明では、アドレス信号と制御信号を出力しデータバス
上のデータを内部レジスタに読み込むプロセッサと、前
記プロセッサの出力する前記アドレス信号により指定さ
れたデータを前記プロセッサの前記制御信号に従って出
力するメモリ回路と、前記メモリ回路の出力データを入
力として演算を行いその演算結果を出力する演算回路
と、前記メモリ回路の出力データを前記演算回路に入力
するための専用線と、前記プロセッサの前記アドレス信
号と前記制御信号に従って前記演算回路から前記演算結
果を前記データバスに出力するか否かを制御する第１の
バッファ回路とを具備することを特徴とするプロセッサ
システムを提供する。

【００１３】また、前記メモリ回路が、前記プロセッサ
の前記アドレス信号のうち２つ以上の独立した信号群を
入力とし、その信号群によって指定される独立した２つ
以上のデータを出力することを特徴とするプロセッサシ
ステムを提供する。

【００１４】また、前記プロセッサの前記アドレス信号
と前記制御信号により、前記メモリ回路の出力信号と前
記データバスとを接続するか否かを制御する第２のバッ
ファ回路を有し、前記第１のバッファ回路と前記第２の
バッファ回路は、どちらか一方がデータバスへデータを
出力しているときに他方が出力を行わず、前記演算回路
の出力と前記メモリの出力データとの両方を前記プロセ
ッサが読み込むことができることを特徴とするプロセッ
サシステムを提供する。

【００１５】また、前記プロセッサの前記アドレス信号
と前記制御信号とにより、前記メモリ回路の出力信号と
前記データバスを接続するか否かを制御する第２のバッ
ファ回路と、前記プロセッサのアドレス信号と制御信号
により、前記プロセッサが前記演算回路からの出力を読
み込むと判断した場合は、前記プロセッサのアドレス信
号のうち２つ以上の独立した信号群を前記メモリ回路に
出力するバスコントロール回路とを有し、前記第１のバ
ッファ回路と前記第２のバッファ回路は、どちらか一方
がデータバスへデータを出力しているときに他方が出力
を行わず、前記演算回路の出力と前記メモリのデータと
を前記プロセッサが読み込むことができることを特徴と
するプロセッサシステムを提供する。また、これらの演
算器が乗算器であることを特徴とするプロセッサシステ
ムを提供する。

【００１６】

【作用】本発明で提供する手段を用いれば、専用線を介
して演算器の入力データをメモリ回路から同時に演算器
へ与えることができるので、データ転送のオーバーヘッ
ドを従来と比較して削減できる。この結果、命令の実効
時間が短縮され、プロセッサシステム全体としての性能
向上が図れる。

【００１７】また、演算器に入力するオペランドをいっ
たんプロセッサに読込む必要がないため、命令の実効時
間が短縮され、さらにプログラムのコードサイズをその
分だけ削減することが出来る。

【００１８】

【実施例】以下に図面を用いてこの発明の実施例を示
す。

【００１９】［図１］に、本発明のプロセッサシステム
の第１の実施例を示す。プロセッサシステムは、プロセ
ッサ３１、バスコントローラ３２、上位ＲＡＭ３３、下
位ＲＡＭ３４、乗算器３５、ソースレジスタ３６、ソー
スレジスタ３７、バッファ３８、３９、４０、ゲート４
１、４２を有する。

【００２０】プロセッサ３１は、基本クロックＢＣＬ
Ｋ、２倍周波数クロックＣＬＫに同期して動作する。プ
ロセッサの信号は、アドレスバス、データバス、コント
ロールバスに接続されている。

【００２１】アドレス信号Ａ００〜Ａ２９は、プロセッ
サによってバスサイクル実行時にアクセスするアドレス
が出力される信号である。Ａ００〜Ａ２９は、アドレス
バスに接続されている。

【００２２】データ信号Ｄ００〜Ｄ３１は、データのリ
ード、ライトの為に使用され、データバスに接続されて
いる。リードバスサイクルではプロセッサは、Ｄ００〜
Ｄ３１上のデータを内部に読み込む。ライトバスサイク
ルではプロセッサは、Ｄ００〜Ｄ３１へデータを出力す
る

【００２３】バイトコントロール信号ＢＣ０〜ＢＣ３
は、プロセッサによってバスサイクル実行時にアクセス
するバイト位置に対応してアクティブ（０：Ｌｏｗレベ
ル）にされる信号である。ＢＣ０、ＢＣ１、ＢＣ２、Ｂ
Ｃ３がアクティブのとき、それぞれデータ信号Ｄ００〜
Ｄ０７、Ｄ０８〜Ｄ１５、Ｄ１６〜Ｄ２３、Ｄ２４〜Ｄ
３１がアクセスされることを示している。

【００２４】リード／ライト信号ＲＷは、バスサイクル
がリードかライトかを示す信号である。プロセッサは、
リードバスサイクルのときＲＷ信号を１（Ｈｉｇｈレベ
ル）に、ライトバスサイクルの時０（Ｌｏｗレベル）に
する。アドレスストローブ信号ＡＳは、プロセッサによ
ってバスサイクル中でアクティブ（０：Ｌｏｗレベル）
にされる信号である。

【００２５】データ転送終了信号ＤＣは、バスサイクル
の終了を制御する信号である。外部回路がＤＣ信号をア
クティブ（０：Ｌｏｗレベル）にするとプロセッサはそ
のクロックでバスサイクルを終了する。

【００２６】バイトコントロール信号ＢＣ０〜ＢＣ３、
リード／ライト信号ＲＷ、アドレスストローブ信号Ａ
Ｓ、データ転送終了信号ＤＣはコントロールバスに接続
されている。

【００２７】バスコントローラ３２は、上位ＲＡＭ３３
と下位ＲＡＭ３３へのアクセス、ソースレジスタ３６と
ソースレジスタ３７へのデータ書き込みを制御する回路
である。バスコントローラ３２は、プロセッサが出力し
たアドレス信号Ａ００〜Ａ２９、バイトコントロール信
号ＢＣ０〜ＢＣ３、リード／ライト信号ＲＷ、ＡＳ信号
をアドレスバス、コントロールバスを介して入力する。
上位ＲＡＭ３３へアドレス信号ＲＡＤＲＨ０〜ＲＡＤＲ
Ｈ７とイネーブル信号ＣＥ０、ＣＥ１、下位ＲＡＭへア
ドレス信号ＲＡＤＲＬ０〜ＲＡＤＲＬ７とイネーブル信
号ＣＥ２、ＣＥ３、共通にリード／ライト信号ＲＲＷを
出力する。また、乗算器のソースレジスタ３６、ソース
レジスタ３７のデータラッチのタイミングを示すＳＣＬ
Ｋ信号を出力する。

【００２８】上位ＲＡＭ３３と下位ＲＡＭ３４は、デー
タやプログラムを格納しているメモリであり、上位ＲＡ
Ｍ３３は専用線を介してソースレジスタ３６に接続さ
れ、バッファ３８を介してデータバスＤ００〜Ｄ１５に
接続されている。下位ＲＡＭは専用線を介してソースレ
ジスタ３７に接続され、バッファ３９を介してデータバ
スＤ１６〜Ｄ３１に接続されている。ＲＡＭの各ワード
は、アドレス信号ＲＡＤＲＨ０〜７、ＲＡＤＲＬ０〜７
によって選択される。本実施例では、アドレスは８本で
あるので、各ＲＡＭのサイズは５１２バイトである。ま
た、イネーブル信号ＣＥ０〜ＣＥ３により、バイト単位
でアクセスが可能である。ＣＥ０〜ＣＥ３がアクティブ
（０：Ｌｏｗレベル）になったときに、ＲＡＭからのデ
ータ読みだし、ＲＡＭへのデータ書き込みが行われる。
リードライト信号ＲＲＷが１（Ｈｉｇｈレベル）のとき
はリードアクセスであり、ＲＡＭはデータを出力する。
リードライト信号ＰＲＷが０（Ｌｏｗレベル）のときは
ライトアクセスであり、ＲＡＭはデータの書き込みを行
う。

【００２９】乗算器３５は、１６ビットデータＩＸ０〜
ＩＸ１５とＩＹ０〜ＩＹ１５を入力とし、３２ビットの
乗算結果ＩＰ０〜ＩＰ３１を出力する。ＩＸＭ，ＩＹＭ
は、それぞれＩＸ０〜ＩＸ１５、ＩＹ０〜ＩＹ１５が符
号付き整数（ＩＸＭ、ＩＹＭ＝１）か、符号なし整数
（ＩＸＭ、ＩＹＭ＝０）かを示している。符号付き整数
は２の補数表現を採っている。２つの入力データＩＸ０
〜ＩＸ１５、ＩＹ０〜ＩＹ１５がともに符号なし整数
（ＩＸＭ＝ＩＹＭ＝０）の場合、乗算結果は符号なしと
なり、どちらか一方でも符号付き整数の場合は、乗算結
果も符号付きとなる。ＩＲＮＤは、乗算器結果の上位１
６ビットを丸めるかを指定する信号である。ＩＲＮＤが
１のときのみ下位１６ビットの最上位ビット（ＩＰ１
５）に１を加える。このような乗算器の例として東芝ス
タンダードセルＴＣ２５ＳＣシリーズのハードマクロセ
ルＭＰ１６がある。［図２］にこの乗算器の回路構成図
を示す。次に、［図１］のプロセッサシステムの動作に
ついて説明していく。プロセッサシステムの動作は、Ｒ
ＡＭアクセス動作と乗算動作に分けられる。（１）ＲＡＭアクセス動作

【００３０】ＲＡＭアクセス動作では、上位ＲＡＭと下
位ＲＡＭは通常の３２ビット幅のＲＡＭとしてアクセス
される。上位ＲＡＭ３３、下位ＲＡＭ３４の同一のアド
レスのワードがアクセスされる。

【００３１】アドレスフォーマットの例を［図３］に示
す。ＲＡＤＲフィールドＡ２２〜Ａ２９が上位ＲＡＭ３
３と下位ＲＡＭ３４のＲＡＭアドレス（ＲＡＤＲＨ０〜
７、ＲＡＤＲＬ０〜７）として共通に使用される。ま
た、［図３］の例では、上位アドレスＡ００〜Ａ２１は
全て０である。

【００３２】ＲＡＭアクセス動作ではバスコントローラ
３２は、ＢＣ０〜３に対応したＣＥ０〜ＣＥ３をアクテ
ィブにし、バイト単位で上位ＲＡＭ３３と下位ＲＡＭ３
４をアクセスする。ＲＷ信号が１でリードバスサイクル
のときはＲＲＷ信号を１にしてメモリからデータを読み
出す。ＲＷ信号が０でライトバスサイクルのときはＲＲ
Ｗ信号を０にしてバス上のデータを上位ＲＡＭ３３と下
位ＲＡＭ３４にデータを書き込む。バスコントローラ３
２は、Ａ２２〜Ａ２９をＲＡＤＲＨ０〜ＲＡＤＲＨ７と
ＲＡＤＲＬ０〜７に出力し、上位ＲＡＭ３３と下位ＲＡ
Ｍ３４の同一のワードをアクセスする。

【００３３】ＲＡＭアクセス状態では、双方向バッファ
３８、３９は、Ａ００信号によってイネーブル状態であ
り、また方向はＲＷ信号によって制御されている。ＲＷ
信号が１でリードバスサイクルのときは、ＲＡＭの出力
がデータバスに出力される。ＲＷ信号が０でライトバス
サイクルのときは、データバス上にプロセッサから出力
されたデータがＲＡＭに入力されている。また、ゲート
４０はＡ００、ＲＷ、ＡＳ信号によりディスエーブルと
なっており、乗算器の出力がデータバスへ出力されな
い。このように、ＲＡＭアクセス動作では上位ＲＡＭ３
３と下位ＲＡＭ３４を３２ビットのＲＡＭとしてアクセ
スする。（２）乗算動作

【００３４】乗算動作では、上位ＲＡＭから読みだされ
てたデータがソースレジスタ３６に、下位ＲＡＭから読
みだされてたデータがソースレジスタ３７にデータバス
を介すことなく専用線を用いて直接格納され、乗算結果
ＩＰ０〜３１がデータバスに出力される。次のクロック
でこの乗算結果をプロセッサが読み込む。

【００３５】乗算動作は、プロセッサが出力するアドレ
ス信号とＲＷ信号で判断する。アドレスＡ００が１かつ
Ａ０４〜Ａ１３が全て０かつＲＷが１（リードバスサイ
クル）のとき乗算動作となる。

【００３６】乗算動作では、バスサイクルで出力される
アドレスの内、独立したフィールドを上位ＲＡＭ３３と
下位ＲＡＭ３４のＲＡＭアドレス（ＲＡＤＲＨ０〜７、
ＲＡＤＲＬ０〜７）とする。これにより、上位ＲＡＭと
下位ＲＡＭから独立したワードデータをリードし、乗算
のソースデータとして使用できる。

【００３７】乗算動作時のアドレスフォーマットの例を
［図４］に示す。Ａ００が１かつＡ０４〜Ａ１３が全て
０であり、乗算動作であることを示している。Ａ０１、
Ａ０２，Ａ０３はそれぞれＩＲＮＤ、ＩＸＭ、ＩＹＭに
接続され、乗算のモードを指定する。Ａ１４〜Ａ２１は
上位ＲＡＭへのアドレスＲＡＤＲＨであり、このフィー
ルドで指定された上位ＲＡＭのワードが読みだされる。
Ａ２２〜Ａ２９は下位ＲＡＭへのアドレスＲＡＤＲＬで
あり、このフィールドで指定された下位ＲＡＭのワード
が読みだされる。

【００３８】乗算動作ではバスコントローラ３２は、Ｃ
Ｅ０〜ＣＥ３をアクティブにし、ＲＲＷを１にしてメモ
リからデータを読みだす。バスコントローラ３２は、Ａ
１４〜Ａ２１をＲＡＤＲＨ０〜ＲＡＤＲＨ７へ、Ａ２２
〜Ａ２９をＲＡＤＲＬ０〜ＲＡＤＲＬ７に出力し、上位
ＲＡＭ、下位ＲＡＭの独立したワードを読み出す。上位
ＲＡＭから読みだされたデータは専用線を介してソース
レジスタ３６へ、下位ＲＡＭから読みだされたデータは
専用線を介してソースレジスタ３７に格納され、乗算器
３５へ出力される。このとき、双方向バッファ３８、３
９はＡ００信号によってディスエーブル状態であり、Ｒ
ＡＭの出力はデータバスには出力されない。ゲート４０
はＡ００、ＲＷ、ＡＳ信号によりイネーブルとなってお
り、乗算器の出力がデータバスへ出力される。したがっ
て、プロセッサは、１回のリードバスサイクルで１６ビ
ットの乗算を実行できる。

【００３９】上記、ＲＡＭアクセス動作、乗算動作を実
現するため、バスコントローラ３２は［図５］のような
構成になっている。ＲＡＭに対するリードライト信号Ｒ
ＲＷは、ゲート６５によりライトバスサイクルでＡＳが
アクティブ（０：Ｌｏｗレベル）の間だけ０（Ｌｏｗレ
ベル）となる。Ａ００〜Ａ２１が全て０（Ｌｏｗレベ
ル）のときはＲＡＭアクセスであり、ＲＭ信号がアクテ
ィブ（０：Ｌｏｗレベル）となる。Ａ００が１かつＡ０
４〜Ａ１３が全て０かつＲＷが１のときは乗算動作であ
り、ＭＭ信号がアクティブ（０：Ｌｏｗレベル）とな
る。ＣＥ０〜ＣＥ３は、ＲＡＭアクセス動作と乗算動作
でＡＳがアクティブの間アクティブ（０：Ｌｏｗレベ
ル）になる。ＭＭ信号がアクティブで乗算動作のとき、
セレクタ６１によりＡ１４〜１がＲＡＤＲＨ０〜ＲＡＤ
ＲＨ７に出力される。それ以外はＡ２２〜Ａ２９がＲＡ
ＤＲＨ０〜ＲＡＤＲＨ７へ出力される。ＲＡＤＲＬ０〜
７にはＡ２２〜Ａ２９が出力される。ＲＡＭアクセスの
場合、バスサイクル開始のクロックでプロセッサへデー
タ転送終了信号ＤＣを返す。したがって、ＲＡＭアクセ
スを１クロックで実行する。乗算動作では、バスコント
ローラはフリップフロップ６２により、１クロック遅れ
てプロセッサにデータ転送終了信号ＤＣを返す。乗算動
作は２クロックで完了する。乗算動作のときＳＣＬＫに
たち下がりエッジを出力する。

【００４０】［図６］に、乗算動作のタイミングを示
す。クロック１ではプロセッサ３１は、第５図に相当す
るアドレスを出力する。ここで、ＩＲＮＤ＝ＩＸＭ＝Ｉ
ＹＭ＝０、ＲＡＤＲＨフィールド＝Ａ、ＲＡＤＲＬフィ
ールド＝Ｂとする。バスコントローラは、乗算動作のア
ドレスを認識して、ＣＥ０〜３をアクティブ（０：Ｌｏ
ｗレベル）にする。贈位ＲＡＭ３３にはＡが、下位ＲＡ
Ｍ３４にはＢが与えられ、それぞれのＲＡＭの内容が専
用線を介してソースレジスタ３６、３７へ出力される。
バスコントローラ３２からのＳＣＬＫの立ち上がりエッ
ジでＲＡＭからの出力をソースレジスタ３６、３７にラ
ッチする。ラッチされたデータにより乗算が計算され
る。クロック２では、バスコントローラはデータ転送終
了信号ＤＣをアクティブにする。プロセッサ３１は、バ
ッファ４０を介してデータバス上に出力されている乗算
結果をリードする。ソースレジスタに値が設定されてか
ら、乗算結果が読まれるまでは、従来例と同じ１クロッ
クの時間がある。従って同一のスピードで乗算器を使用
可能である。本実施例では１回の乗算を１回のリードバ
スサイクルで行うので２クロックサイクルで実効可能で
ある。

【００４１】次に、本発明のプロセッサシステムで乗算
を行う場合のプログラミング例を示す。乗算は１回のリ
ードバスサイクルで実行されるので、ｍｏｖ＠ｍｅ
ｍ，ｒｅｇといったメモリからレジスタへの転送命令な
どを使用する。ここで第１オペランドはメモリリードア
クセスを示しており、ｍｅｍを第５図に示す乗算動作の
ためのアドレス値にしておけば、乗算結果を内部レジス
タｒｅｇに格納できる。

【００４２】例えば、アドレスｈ’１０（ｈ’は１６進
数を示す）の符号なしワード（１６ビット）データＡと
アドレスｈ’Ｃ２の符号なしワードデータＢの乗算を行
い、その３２ビットの乗算結果をプロセッサの内部レジ
スタｒ０に格納する命令を考える。

【００４３】データＡは上位ＲＡＭに格納されており、
そのＲＡＭのワードアドレスはｈ’０４である。また、
データＢは下位ＲＡＭに格納されており、そのＲＡＭの
ワードアドレスはｈ’３０である。したがって、［図
４］に示す乗算動作のアドレスは、Ａ００＝１、ＩＲＮ
Ｄ＝ＩＸＭ＝ＩＹＭ＝０よりＡ０１＝Ａ０２＝Ａ０３＝
０、Ａ０４〜Ａ１３＝０〜０、Ａ１４〜Ａ２１＝ｈ’０
４、Ａ２２〜Ａ２９＝ｈ’３０となり、まとめるとアド
レスｈ’８０００１０ｃ０となる。従ってｍｏｖ＠ｈ’８０００１０ｃ０，ｒ０により、データＡとＢの積を求め、内部レジスタｒ０に
格納することができる。

【００４４】上位１６ビットをまるめた結果のみをｒ０
に格納するのであれば、ＩＲＮＤ＝１よりＡ０１＝１の
アドレスから、１６ビット幅でリードすればよい。この
命令は以下のようになる。ｍｏｖ＠ｈ’ｃ０００１０ｃ０．ｈ，ｒ０．ｈオペランドの後の”．ｈ”は１６ビット幅のデータ転送
であることを示している。また、データが符号付き整数
ならば、ＩＸＭ、ＩＹＭを１にしたアドレスからリード
すればよい。プログラムの次の例として、データＡとＢ
の積を内部レジスタｒ０に加える内積演算を考える。こ
れは以下の加算命令で実現できる。ａｄｄ＠ｈ’８０００１０ｃ０，ｒ０

【００４５】加算命令ａｄｄは、第１オペランドの値を
第２オペランドに加える。従って、上記命令では、アド
レスｈ’８０００１０ｃ０から読みだしたデータＡとＢ
の積をｒ０に加えることになる。内積演算は、信号処理
などの応用に高い頻度で出現する演算であり、本プロセ
ッサシステムでは加算命令で容易にこの演算を実現でき
る。

【００４６】次に本発明の第２の実施例を［図７］に示
す。第１の実施例では乗算はソースデータの１つは上位
ＲＡＭ、もう１つは下位ＲＡＭに格納されていなければ
ならなかった。第２の実施例ではＲＡＭを２ポートＲＡ
Ｍで構成することにより、このような制約をなくしたも
のである。第２の実施例のプロセッサシステムは、プロ
セッサ８１、バスコントローラ８２、２ポートＲＡＭ８
３、乗算器８５、ソースレジスタ８６、ソースレジスタ
８７、バッファ８８、８９、９０、ゲート９１、９２か
ら構成されている。バスコントローラ８２と２ポートＲ
ＡＭ８３以外は、第１の実施例と同じである。

【００４７】バスコントローラ８２は、２ポートＲＡＭ
８３へのアクセス、ソースレジスタ８６とソースレジス
タ８７へのデータ書き込みを制御する回路である。バス
コントローラ８２は、プロセッサが出力したアドレス信
号Ａ００〜Ａ２９、バイトコントロール信号ＢＣ０〜Ｂ
Ｃ３、リード／ライト信号ＲＷ、ＡＳ信号をアドレスバ
ス、コントロールバスを介して入力する。２ポートＲＡ
Ｍ８３の上位ポートＰＯＲＴＨへアドレス信号ＲＡＤＲ
Ｈ０〜ＲＡＤＲＨ８とイネーブル信号ＣＥ０、ＣＥ１、
下位ポートＰＯＲＴＬアドレス信号ＲＡＤＲＬ０〜ＲＡ
ＤＲＬ８とイネーブル信号ＣＥ２、ＣＥ３、共通にリー
ド／ライト信号ＲＲＷを出力する。また、乗算器のソー
スレジスタ３６、ソースレジスタ３７のデータラッチの
タイミングを示すＳＣＬＫ信号を出力する。

【００４８】第１の実施例と同様に、Ａ００〜Ａ２８が
全て０のバスサイクルのときＲＡＭアクセス動作とな
る。このとき、バスコントローラ８２は、ＲＡＤＲＨ０
＝０、ＲＡＤＲＨ１〜ＲＡＤＲＨ８＝Ａ２２〜Ａ２９、
ＲＡＤＲＬ＝１、ＲＡＤＲＬ１〜ＲＡＤＲＬ８＝Ａ２２
〜Ａ２９を出力する。

【００４９】Ａ００＝１かつＡ０４〜Ａ１３＝０〜０か
つＲＷ＝１（リードアクセス）のとき、乗算動作とな
る。このとき、バスコントローラ８２は、ＣＥ０〜ＣＥ
３をアクティブにし、ＲＡＤＲＨ０〜８にＡ１２〜Ａ２
０を、ＲＡＤＲＬ０〜ＲＡＤＲＬ８にＡ２１〜Ａ２９を
出力する。このときのアドレスのフォーマットを［図
８］に示す。

【００５０】２ポートＲＡＭ８３は、データやプログラ
ムを格納しているメモリであり、上位ポートＰＯＲＴＨ
は専用線を介してソースレジスタ８６に接続され、バッ
ファ８８を介してデータバスＤ００〜Ｄ１５に接続され
ている。下位ポートＰＯＲＴＬは専用線を介してソース
レジスタ８７に接続され、バッファ８９を介してデータ
バスＤ１６〜Ｄ３１に接続されている。２ポートＲＡＭ
の各ワードは、アドレス信号ＲＡＤＲＨ０〜８、ＲＡＤ
ＲＬ０〜８によって同時に２ワードをアクセスすること
ができる。本実施例では、アドレスは９本であるので、
２ポートＲＡＭのサイズは１Ｋバイトである。

【００５１】このように第２の実施例では、ＲＡＭを２
ポートＲＡＭにすることにより、任意の２つのデータを
同時にリードすることができ、それを乗算器のソースデ
ータとして使用することができる。

【００５２】発明の内容はこれに限定されるものではな
い。例えば、３２ビット幅のＲＡＭにも同等に適用でき
る。また、乗算器も入力１６ビット、出力３２ビットの
ものを述べてきたが、これに限定されるものではなく、
入力３２ビット、出力３２ビットなどの乗算器にも適用
できる。

【００５３】実施例では、ＲＡＭのサイズが合計１Ｋバ
イトの場合のものを述べてきたが、本発明はこれに限定
されるものではなく、５１２バイトあるいは２Ｋバイト
などのサイズのＲＡＭでも適用できる。実施例では、メ
モリとしてＲＡＭを使用した場合を説明したが、本発明
はこれに限定されるものではなくＲＯＭを使用してもよ
い。

【００５４】また、実施例では乗算器の例を説明した
が、データを外部から入力し、それに対する演算結果を
出力するような演算回路一般に、本発明の手法が適用で
きる。例えば、浮動小数点演算回路に対して本発明の手
法を適用できる。

【００５５】実施例では、２つのソースデータを同時に
演算器に入力した場合を説明したが、本発明はこれに限
定されるものではなく１つあるいは３つ以上のデータを
同時に演算器に入力してもよい。

【００５６】本発明では、演算器のソースデータをメモ
リから専用線を介して同時に演算器へ与えることができ
るので、データの転送のヘッドを削減できる。例えば演
算器として１クロックで乗算可能な乗算器を使用した場
合、従来のシステムでは最少３クロック掛かっていた乗
算が、本実施例では最少２クロックで実効可能となる。

【００５７】また、本発明では、１回のリードオペレー
ションで乗算が行えるので、１つのデータ転送命令で乗
算が可能である。従来例では２回のライトバスサイクル
と１回のリードバスサイクルを実行しなければならなか
ったので３つの命令が必要であった。リードオペレーシ
ョンを行う命令の実行クロック数を４クロック、ライト
バスサイクルを実行する命令の実行クロック数を２クロ
ックとすると、従来例では８クロック掛かった乗算を本
発明では４クロックで実行可能である。このように、従
来例に比べ乗算を高速に処理できる。また、同時に本発
明ではプログラムのコードサイズを削減することができ
る。

【００５８】さらに、本発明では１つのａｄｄ命令で高
速に、内積演算を実現できる。内積演算は信号処理など
に高い頻度で出現する演算であり、このような応用で本
発明のプロセッサシステムは高い性能を発揮できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を表した回路構成図。

【図２】本発明の第１の実施例を表した回路構成図。

【図３】本発明の第１の実施例で用いるアドレスフォー
マット。

【図４】本発明の第１の実施例で用いるアドレスフォー
マット。

【図５】本発明の第１の実施例を表した回路構成図。

【図６】本発明の第１の実施例を表したタイミングチャ
ート。

【図７】本発明の第２の実施例を表した回路構成図。

【図８】本発明の第２の実施例で用いるアドレスフォー
マット。

【図９】従来例を表した回路構成図。

【図１０】従来例の動作時のタイミングチャート。

【符号の説明】

３１プロセッサ３２バスコントローラ３３上位ＲＡＭ３４下位ＲＡＭ３５乗算器３６、３７ソースレジスタ３８、３９、４０バッファ４１、４２ゲート

Claims

(57)【特許請求の範囲】

【請求項１】アドレス信号と制御信号を出力しデータバ
ス上のデータを内部レジスタに読み込むプロセッサと、前記プロセッサの出力する前記アドレス信号により指定
されたデータを前記プロセッサの前記制御信号に従って
出力するメモリ回路と、前記メモリ回路の出力データを入力として演算を行いそ
の演算結果を出力する算回路と、前記メモリ回路の出力データを前記演算回路に入力する
ための専用線と、前記プロセッサの前記アドレス信号と前記制御信号に従
って前記演算回路から前記演算結果を前記データバスに
出力するか否かを制御する第１のバッファ回路とを有し
前記メモリ回路が、前記プロセッサの前記アドレス信号
のうち２つ以上の独立した信号群を入力とし、この信号
群によって指定される独立した２つ以上のデータを同時
に出力することを特徴とするプロセッサシステム。
【請求項２】前記プロセッサの前記アドレス信号と前記
制御信号により、前記メモリ回路の出力信号と前記デー
タバスとを接続するか否かを制御する第２のバッファ回
路を有し、前記第１のバッファ回路と前記第２のバッファ回路は、
どちらか一方がデータバスへデータを出力しているとき
に他方が出力を行わないことを特徴とする請求項１記載
のプロセッサシステム。
【請求項３】前記プロセッサの前記アドレス信号と前記
制御信号とにより、前記メモリ回路の出力信号と前記デ
ータバスを接続するか否かを制御する第２のバッファ回
路と、前記プロセッサの前記アドレス信号と前記制御信号によ
り、前記プロセッサが前記演算回路からの出力を読み込
むと判断した場合は、前記プロセッサの前記アドレス信
号のうち２つ以上の独立した信号群を前記メモリ回路に
出力するバスコントロール回路とを有し、前記第１のバッファ回路と前記第２のバッファ回路は、
どちらか一方が前記データバスへデータを出力している
ときに他方が出力を行わないことを特徴とする請求項１
記載のプロセッサシステム。
【請求項４】前記演算回路が乗算回路であることを特徴
とする請求項１から請求項３までのいづれか１の請求項
記載のプロセッサシステム。