JPS6246353A - メモリ読出し方式 - Google Patents
メモリ読出し方式Info
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- JPS6246353A JPS6246353A JP18534385A JP18534385A JPS6246353A JP S6246353 A JPS6246353 A JP S6246353A JP 18534385 A JP18534385 A JP 18534385A JP 18534385 A JP18534385 A JP 18534385A JP S6246353 A JPS6246353 A JP S6246353A
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- JP
- Japan
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- read
- odd
- memory
- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕ト
プロセッサとメモリ装置とを含むデータ処理シ 【
:ステムにおいて、メモリ装置に偶数アドレスメモ
t“すと奇数アドレスメモリとの2つのメモリを設け
、 1読出しに際し、偶数アドレスでアクセスされた
とき、偶数アドレスメモリから対応するデータを読出し
て読出し処理を実行する一方奇数アドレスメ t;
モリから上記偶数アドレスに連続する−(すなわち
[←1の)奇数アドレスに対応するデータを読出し
1.。
:ステムにおいて、メモリ装置に偶数アドレスメモ
t“すと奇数アドレスメモリとの2つのメモリを設け
、 1読出しに際し、偶数アドレスでアクセスされた
とき、偶数アドレスメモリから対応するデータを読出し
て読出し処理を実行する一方奇数アドレスメ t;
モリから上記偶数アドレスに連続する−(すなわち
[←1の)奇数アドレスに対応するデータを読出し
1.。
てトランスペアレントラップに格納しておき、次1′の
続出しサイクルにおいて上記の連続する奇数アドレスで
アクセスされた場合は、上記のトランスペアレントラッ
チに格納されているデータを読出して続出し処理を実行
し、そのアクセスタイムラ短縮する。アクセスタイムの
小さい高価なメモリや、データバスの幅を広げることを
く経済的にアクセスタイムを小さくしようとするもので
ある。
続出しサイクルにおいて上記の連続する奇数アドレスで
アクセスされた場合は、上記のトランスペアレントラッ
チに格納されているデータを読出して続出し処理を実行
し、そのアクセスタイムラ短縮する。アクセスタイムの
小さい高価なメモリや、データバスの幅を広げることを
く経済的にアクセスタイムを小さくしようとするもので
ある。
〔産業上の利用分野〕 。
本発明はメモリ読出し方式、さらに詳しく云えば、アク
セスタイムを小さくしたメモリ読出し方式に関する。
セスタイムを小さくしたメモリ読出し方式に関する。
従来のメモリ読出し方式によnは、一つのアドレスをア
クセスしてメモリ続出を行なう場合、アドレスに無関係
に同様なアクセス方式をとるため、アドレス毎に一定の
アクセスタイムが必要であった。
クセスしてメモリ続出を行なう場合、アドレスに無関係
に同様なアクセス方式をとるため、アドレス毎に一定の
アクセスタイムが必要であった。
〔発明が解決しようとする問題点〕
データ処理システムにおいてプロセッサ(CPU)の処
程能力を向上させるためには、プログラムの7エツテを
高速化する必要がある。このためには次のようなアブa
−テが考えられる。
程能力を向上させるためには、プログラムの7エツテを
高速化する必要がある。このためには次のようなアブa
−テが考えられる。
(1) アクセスタイムの小さいメモリを使い、プロ
セッサの待ち時間を少くする。
セッサの待ち時間を少くする。
(11) 同時に転送できるデータの量を多くする。
つまり、データバスの巾を広(デる。
しかし、上記の(1)および(11)を実現す゛るには
いづれも費用の上昇を招くという問題がある。
いづれも費用の上昇を招くという問題がある。
本発明は、データ処理システムにおいて、一般的に使用
さ九ている通常のアクセスタイムの高価でないメモリを
用い、かつデータバスの巾を広げることをく、上記の問
題点を解決し、プログラム・7エツtに要する時間を経
済的に短縮する方式を提供しようとするものである。
さ九ている通常のアクセスタイムの高価でないメモリを
用い、かつデータバスの巾を広げることをく、上記の問
題点を解決し、プログラム・7エツtに要する時間を経
済的に短縮する方式を提供しようとするものである。
本発明によルば、上記の問題点は、プaセッ?
Illとメモリ装置とを含むデータ処理システムにお
いて、上記メモリ装置は、偶数アドレスに対応するデー
タを格納する偶数アドレスメモリと、奇数アドレスに対
応するデータを格納する奇数アドレスメモリと、該奇数
アドレスメモリの出力データをラッチするトランスペア
レントラッチと、ある読み出しサイクルにおいて入力し
た奇数アドレスが前回の読出しサイクルにおいて入力し
た偶数アドレスに連続する奇数アドレスか否かを識別す
る連続アドレス識別回路とを具備し、メモリの読出しに
際し、偶数アドレスを以てアクセスされた場合は、上記
偶数アドレスメモリから上記偶数アドレスに対応するデ
ータを読出して読出し処理を実行するとともに、他方で
は上記奇数アドレスメモリから上記偶数アドレスに連続
する奇数アドレスに対応するデータを読出して上記トラ
ンスペアレントラッチに格納しておき、次の読出しサイ
クルにおいて上記偶数アドレスに連続する奇数アドレス
を以てアクセスされた場合は、連続アドレス識別回路の
出力する連続アドレス識別信号により上記トランスペア
レントラッチに格納されているデー ′::りを
読出して読出し処理を実行することにより解&8n6・
:::′:1 〔実施例〕′:: ;:: J!T*Q”0Xta%1(liKQl、”C,Ja吋
8・ :1□@ t 7td*Q”0007°’/1
5A1ff)”)”C・ 11□図にゝパて1はプ°
0す(CPU)・2はパり装 1.1置、3(dア
ドレスバス、4はデータバス、5はコ 111ン
トロールバス(その制御線5−1はリードストa−プキ
信号用、制御線5−2はデータレディ信号用)であI)
5.4.5等でシステム・バスインタフェースを構成し
、6は偶数アドレスメモリ、7は奇数アドレスメモリで
偶数アドレスに対するデータは偶数アドレスメモリ6に
格、納さn1奇数アドレスに対するデータは奇数アドレ
スメモリ7に格納さfl、 8はトランスペアレントラ
ップ、9.10はセレクタ、11は遅延回路、12は小
遅延回路、13はアンドゲートであQ、また15は連続
アドレス識別回路であって、16はクロック入力CLK
の立下りでデータなa−ドするレジスタ、17は比較回
路、19はアンドゲート、20は連続アドレス識別回路
15の出力線であり、ある読出しサイクルで偶数アドレ
スが入力した後、次の読出しサイクルにおいて前回入力
した偶数アドレスに1を加えて得られるときは@0#を
送出する。
Illとメモリ装置とを含むデータ処理システムにお
いて、上記メモリ装置は、偶数アドレスに対応するデー
タを格納する偶数アドレスメモリと、奇数アドレスに対
応するデータを格納する奇数アドレスメモリと、該奇数
アドレスメモリの出力データをラッチするトランスペア
レントラッチと、ある読み出しサイクルにおいて入力し
た奇数アドレスが前回の読出しサイクルにおいて入力し
た偶数アドレスに連続する奇数アドレスか否かを識別す
る連続アドレス識別回路とを具備し、メモリの読出しに
際し、偶数アドレスを以てアクセスされた場合は、上記
偶数アドレスメモリから上記偶数アドレスに対応するデ
ータを読出して読出し処理を実行するとともに、他方で
は上記奇数アドレスメモリから上記偶数アドレスに連続
する奇数アドレスに対応するデータを読出して上記トラ
ンスペアレントラッチに格納しておき、次の読出しサイ
クルにおいて上記偶数アドレスに連続する奇数アドレス
を以てアクセスされた場合は、連続アドレス識別回路の
出力する連続アドレス識別信号により上記トランスペア
レントラッチに格納されているデー ′::りを
読出して読出し処理を実行することにより解&8n6・
:::′:1 〔実施例〕′:: ;:: J!T*Q”0Xta%1(liKQl、”C,Ja吋
8・ :1□@ t 7td*Q”0007°’/1
5A1ff)”)”C・ 11□図にゝパて1はプ°
0す(CPU)・2はパり装 1.1置、3(dア
ドレスバス、4はデータバス、5はコ 111ン
トロールバス(その制御線5−1はリードストa−プキ
信号用、制御線5−2はデータレディ信号用)であI)
5.4.5等でシステム・バスインタフェースを構成し
、6は偶数アドレスメモリ、7は奇数アドレスメモリで
偶数アドレスに対するデータは偶数アドレスメモリ6に
格、納さn1奇数アドレスに対するデータは奇数アドレ
スメモリ7に格納さfl、 8はトランスペアレントラ
ップ、9.10はセレクタ、11は遅延回路、12は小
遅延回路、13はアンドゲートであQ、また15は連続
アドレス識別回路であって、16はクロック入力CLK
の立下りでデータなa−ドするレジスタ、17は比較回
路、19はアンドゲート、20は連続アドレス識別回路
15の出力線であり、ある読出しサイクルで偶数アドレ
スが入力した後、次の読出しサイクルにおいて前回入力
した偶数アドレスに1を加えて得られるときは@0#を
送出する。
いま、プロセッサ1がメモリ装置2のあるアドレスをア
クセスする場合は、アドレスバス3にアドレスとしてA
6−Anの111個のビットよりなるアドレスデータが
送出される。Aoは最下位ビットであり、偶数の場合は
″″0#0#奇数は“1”であり、奇数の方が偶数より
1だけ多い場合はA1〜Anのビットで表わされる数値
は、両者ともに全く同一である。
クセスする場合は、アドレスバス3にアドレスとしてA
6−Anの111個のビットよりなるアドレスデータが
送出される。Aoは最下位ビットであり、偶数の場合は
″″0#0#奇数は“1”であり、奇数の方が偶数より
1だけ多い場合はA1〜Anのビットで表わされる数値
は、両者ともに全く同一である。
ここで、レジスタ 16には現在のアドレスデータA、
〜Anとは異る内容、例えば以前のサイクルのA、−A
、がセットされているとしよう。プロセッサ1がメモリ
装置6をアクセスした場合、偶数アドレスメモリ6と奇
数アドレスメモリ7の同一 ・1のアドレス(二
人1〜An)からそれぞれデータが読出さnる。奇数ア
ドレスメモリ7から読み出さn itたデータは
、制御線5−I Kアドレス情報(As−An)と同期
的に送られるリードストa−ブ信号がアンドゲート16
の一方の入力端子にへカし、このと lき該アンド
ゲート16の他方の入力端子には比較 1回路17
の出力“0”(前記の仮定により10#であす る)の否定の1が入力しているので、アンドグー
11ト 、3は、1ツードツト。−ブ信号が−1,・、
)間・1・ ニj′を出力し、トランスペアレント
ラッチ80G端子カ、6,22ケ6(1)−’eオ、ア
fvxJ−el)7゜よ、2゜ i」アドレス(AH
−An)から読出したデータをトラン 型スベアレ
ントラッチ8にラッチする。
〜Anとは異る内容、例えば以前のサイクルのA、−A
、がセットされているとしよう。プロセッサ1がメモリ
装置6をアクセスした場合、偶数アドレスメモリ6と奇
数アドレスメモリ7の同一 ・1のアドレス(二
人1〜An)からそれぞれデータが読出さnる。奇数ア
ドレスメモリ7から読み出さn itたデータは
、制御線5−I Kアドレス情報(As−An)と同期
的に送られるリードストa−ブ信号がアンドゲート16
の一方の入力端子にへカし、このと lき該アンド
ゲート16の他方の入力端子には比較 1回路17
の出力“0”(前記の仮定により10#であす る)の否定の1が入力しているので、アンドグー
11ト 、3は、1ツードツト。−ブ信号が−1,・、
)間・1・ ニj′を出力し、トランスペアレント
ラッチ80G端子カ、6,22ケ6(1)−’eオ、ア
fvxJ−el)7゜よ、2゜ i」アドレス(AH
−An)から読出したデータをトラン 型スベアレ
ントラッチ8にラッチする。
ここにトランスベアレントラツ−IF−8は、端子G
リ11′ に“1”が入力されている間にデータがへカすると
(,1既、先行デー5がッッ、あ。工いうか否ヵ1.
関係 i′なく、遅滞なくこの新しく入力したデー
タを出力] し、その後端子Gに“0″が入力されると、該デー
12゜7ケあ。。。つ7カ、ヶ、ア。7、−1−VC
il[( なるまで継続する。
リ11′ に“1”が入力されている間にデータがへカすると
(,1既、先行デー5がッッ、あ。工いうか否ヵ1.
関係 i′なく、遅滞なくこの新しく入力したデー
タを出力] し、その後端子Gに“0″が入力されると、該デー
12゜7ケあ。。。つ7カ、ヶ、ア。7、−1−VC
il[( なるまで継続する。
このときのアドレスデータの最下位ビットAoハ“0″
であるからセレクタ9において、A、=O側が選択、す
なわち偶数アドレスメモリ6から読み出されたデータが
選択さルデータバス4を通りプロセッサ1に送ら几るこ
ととをる。このときA、は0”であるので、アンドゲー
ト19の出力は@01とをり、すなわち連続アドレス識
別回路15の出力20には信号”0”が送られる。従っ
てセレクタ10において“0″側すなわち遅延回路11
側が選択さ几る。プロセッサ1からアドレスバス3に送
出さnるアドレス情報と同期的に制御線5−1に送出さ
nるリードストローブ信号は遅延回路11において、偶
数アドレスメモリ6のアクセスタイム、換言すれば一般
的のメモリの本来のアクセスタイムに応じた比較的大き
い遅延を受けてデータレディ信号が発生され、読み出さ
れデータ信号と同期をとって制御線5−2を経てプロセ
ッサ1に送り出さnる。このようにデータ信号と制御信
号であるデータレディ信号とを同期をとって送出するこ
とによO一つの読出し処理の実行が完了する。
11このとき、連続アドレス識別回路15において
:1は、制御線5−1のリードストローブ信号が”
0#とをると、レジスタ16はそのとき入力しているア
ドレス情報の最下位ビットを除くビット情報(AI
薯〜An)を格納する。比較回路17においてレジ
メ ;jリ タ16の内容とアドレスバス3から入力するアト
“レス情報よりその最下位ビットA6を除いたビット自
情報(Al〜An)とを比較し一致すれば“1・を、不
1□、I 一致ならば“0”を、出力する。この場合のように、
□]1 偶数アドレスを受けたときはビットA0は”0″でア
1ンドゲート19は非導通であるから連続アドレス
″識別出力20は0である。
であるからセレクタ9において、A、=O側が選択、す
なわち偶数アドレスメモリ6から読み出されたデータが
選択さルデータバス4を通りプロセッサ1に送ら几るこ
ととをる。このときA、は0”であるので、アンドゲー
ト19の出力は@01とをり、すなわち連続アドレス識
別回路15の出力20には信号”0”が送られる。従っ
てセレクタ10において“0″側すなわち遅延回路11
側が選択さ几る。プロセッサ1からアドレスバス3に送
出さnるアドレス情報と同期的に制御線5−1に送出さ
nるリードストローブ信号は遅延回路11において、偶
数アドレスメモリ6のアクセスタイム、換言すれば一般
的のメモリの本来のアクセスタイムに応じた比較的大き
い遅延を受けてデータレディ信号が発生され、読み出さ
れデータ信号と同期をとって制御線5−2を経てプロセ
ッサ1に送り出さnる。このようにデータ信号と制御信
号であるデータレディ信号とを同期をとって送出するこ
とによO一つの読出し処理の実行が完了する。
11このとき、連続アドレス識別回路15において
:1は、制御線5−1のリードストローブ信号が”
0#とをると、レジスタ16はそのとき入力しているア
ドレス情報の最下位ビットを除くビット情報(AI
薯〜An)を格納する。比較回路17においてレジ
メ ;jリ タ16の内容とアドレスバス3から入力するアト
“レス情報よりその最下位ビットA6を除いたビット自
情報(Al〜An)とを比較し一致すれば“1・を、不
1□、I 一致ならば“0”を、出力する。この場合のように、
□]1 偶数アドレスを受けたときはビットA0は”0″でア
1ンドゲート19は非導通であるから連続アドレス
″識別出力20は0である。
以上のようにある偶数アドレスに対するデータの続出し
サイクル終了後、上記偶数アドレスに1を加えた奇数ア
ドレスをアクセスする場合は、七 ′1のアドレス
情報は、その最下位ピッ)Aoが0より1とをるがAI
−Anは不変である。Aσ=1であるので、セレクタ9
においてトランスベアレントラツf8の内容が選択され
てデータバス4を経てプロセツサ1に送り出さnること
とをる。
サイクル終了後、上記偶数アドレスに1を加えた奇数ア
ドレスをアクセスする場合は、七 ′1のアドレス
情報は、その最下位ピッ)Aoが0より1とをるがAI
−Anは不変である。Aσ=1であるので、セレクタ9
においてトランスベアレントラツf8の内容が選択され
てデータバス4を経てプロセツサ1に送り出さnること
とをる。
この際連続アドレス識別回路15にオイテハレジスタ1
6の内容と入力するアドレス情報のA、〜Anとが・一
致するから比較回路17は11”を出力してアンドゲー
ト19の一方の入力端子に入力し、またA。=1が他方
の入力端子に入力し、従ってアンドゲート19の出力す
なわち連続アドレス識別回路15の出力線20上の信号
は連続アドレスであることを示す”1″とをる。なおこ
のとき、レジスタ16にA、〜Anがセットされるが、
これは前回の読出しサイクルのものと同一であるから実
際にはレジスタ16の内容は変化しない。
6の内容と入力するアドレス情報のA、〜Anとが・一
致するから比較回路17は11”を出力してアンドゲー
ト19の一方の入力端子に入力し、またA。=1が他方
の入力端子に入力し、従ってアンドゲート19の出力す
なわち連続アドレス識別回路15の出力線20上の信号
は連続アドレスであることを示す”1″とをる。なおこ
のとき、レジスタ16にA、〜Anがセットされるが、
これは前回の読出しサイクルのものと同一であるから実
際にはレジスタ16の内容は変化しない。
セレクタ10は、このとき、連続アドレス識別回路15
の出力線20上の連続アドレス識別信号11“を制御入
力として受けるので、小遅延回路12を選択する。小遅
延回路12は遅延回路11工りも、偶数アドレスメモリ
6あるいは奇数アドレスメモリ7の読出し時におけるア
クセス;タイム、すなわちメモリ読出し時における本来
のアクセスタイム程度小い遅延時間を与える。
の出力線20上の連続アドレス識別信号11“を制御入
力として受けるので、小遅延回路12を選択する。小遅
延回路12は遅延回路11工りも、偶数アドレスメモリ
6あるいは奇数アドレスメモリ7の読出し時におけるア
クセス;タイム、すなわちメモリ読出し時における本来
のアクセスタイム程度小い遅延時間を与える。
この場合与えられた奇数アドレスに対応するデ □
−タは既に涜田さγしてトランスペアレントラッチ8に
格納さルているので、A0=1によりセレクタ “
9は直ちにトランスペアレントラッチ8の内容を
1選択してデータバス4に送Q出すとともに、制御線5
−1からアドレス情報と同期的に送られるジー:1ニド
ストローブ信号は小遅延回路12において小さい遅延を
受けてデータレディ信号とをり制御線5 ′□−2
を介して上記データバス4VC送ら几るデータと同期し
てプロセッサ1に送られ、ここに読出し処理の実行を終
rする。
−タは既に涜田さγしてトランスペアレントラッチ8に
格納さルているので、A0=1によりセレクタ “
9は直ちにトランスペアレントラッチ8の内容を
1選択してデータバス4に送Q出すとともに、制御線5
−1からアドレス情報と同期的に送られるジー:1ニド
ストローブ信号は小遅延回路12において小さい遅延を
受けてデータレディ信号とをり制御線5 ′□−2
を介して上記データバス4VC送ら几るデータと同期し
てプロセッサ1に送られ、ここに読出し処理の実行を終
rする。
この種のデータ処理システムにおいては、プログラムは
通常連続したアドレスに格納される。従 ′つて本
発明のメモリ読出し方式によりプログラムを読み出して
フェッテする場合、偶数アドレスを □読出し次に
上記偶数アドレスに連続する(すなわち+1した)奇数
アドレスをアクセスする場合ア □クセスタイムを
従来の方式に比して小さくすることができる。連続アド
レスからプログラムをフエ □ツテする場合、その
効果が著しくなる。
通常連続したアドレスに格納される。従 ′つて本
発明のメモリ読出し方式によりプログラムを読み出して
フェッテする場合、偶数アドレスを □読出し次に
上記偶数アドレスに連続する(すなわち+1した)奇数
アドレスをアクセスする場合ア □クセスタイムを
従来の方式に比して小さくすることができる。連続アド
レスからプログラムをフエ □ツテする場合、その
効果が著しくなる。
第2図は、第1図の実施例の要部の信号のタイミングを
示す図である。
示す図である。
図において、Aはアドレスバス3上のアドレス信号中の
A、〜Anビット信号を、には同じくアドレスバス5上
のアドレス信号中のA、ビット信号を、Bは制御線5−
1上のリードストローブ信号を、Cは制御線5−2上の
データレディ信号を、Dはデータバス4上のデータ信号
を、Eはレジスタ16の内容を、Fは比較回路17の出
力信号を、Gは連続アドレス識別回路15の出力1IA
20上の信号(偶数アドレスに連続する奇数アドレスが
入力したとき“1″、然らざるとき′″0“うな、Hは
トランスペアレントラッチ8の端子Gへ入力する信号を
、■はトランスペアレントラッチ8の内容を、それぞれ
示す。
A、〜Anビット信号を、には同じくアドレスバス5上
のアドレス信号中のA、ビット信号を、Bは制御線5−
1上のリードストローブ信号を、Cは制御線5−2上の
データレディ信号を、Dはデータバス4上のデータ信号
を、Eはレジスタ16の内容を、Fは比較回路17の出
力信号を、Gは連続アドレス識別回路15の出力1IA
20上の信号(偶数アドレスに連続する奇数アドレスが
入力したとき“1″、然らざるとき′″0“うな、Hは
トランスペアレントラッチ8の端子Gへ入力する信号を
、■はトランスペアレントラッチ8の内容を、それぞれ
示す。
なお図におけるNは偶数アドレスを、N13はNに続く
奇数アドレスを、N+2はNト1に続く偶数アドレス、
・・・等を表わす。
奇数アドレスを、N+2はNト1に続く偶数アドレス、
・・・等を表わす。
偶数アドレスに続いてこの偶数アドレスに連続しない奇
数アドレスが送出された場合は、連続アドレス識別回路
15において比較回路17の二つの入力が不一致とをる
ので、比較回路17は0を出力し、従って連続アドレス
識別回路15の出力線 □20上の連続アドレスバ
ス3上は不一致を示す0 ′とをる。従って、セレ
クタ10は0側の遅延回路 □1゛・ 11を選択し、リードストローブ信号に大きい遅延
i:□ f″′・“lJJ*oy、z−t′′′n ’F; ”
4 )・延を与えて、新しく奇数アドレスメモリ
7から読 1「 出さnるデータとデータレディ信号との同期を確
1保する。
[1: 〔発明の効果〕
■・。
数アドレスが送出された場合は、連続アドレス識別回路
15において比較回路17の二つの入力が不一致とをる
ので、比較回路17は0を出力し、従って連続アドレス
識別回路15の出力線 □20上の連続アドレスバ
ス3上は不一致を示す0 ′とをる。従って、セレ
クタ10は0側の遅延回路 □1゛・ 11を選択し、リードストローブ信号に大きい遅延
i:□ f″′・“lJJ*oy、z−t′′′n ’F; ”
4 )・延を与えて、新しく奇数アドレスメモリ
7から読 1「 出さnるデータとデータレディ信号との同期を確
1保する。
[1: 〔発明の効果〕
■・。
本発明は上記のように構成されているので、メ −
1′ モリ続出し方式において、今回の読出しサイクル
暫におけるアドレスが、前回の読出しサイクルにお
1いて使用された偶数アドレスに続く奇数アドレス
1の場合、アクセスタイムを実質的に小さくする
こ (とが可能とを01連続したアドレスよ一す
ブロダラ −ムあるいはデータを読み出すとき全
体の読み出1゜時間を短縮することができ、プロセッサ
の効率を向上させ得る効果がある。
1′ モリ続出し方式において、今回の読出しサイクル
暫におけるアドレスが、前回の読出しサイクルにお
1いて使用された偶数アドレスに続く奇数アドレス
1の場合、アクセスタイムを実質的に小さくする
こ (とが可能とを01連続したアドレスよ一す
ブロダラ −ムあるいはデータを読み出すとき全
体の読み出1゜時間を短縮することができ、プロセッサ
の効率を向上させ得る効果がある。
第1図は本発明の実施例のブロック図、第2図は、第1
図の実施例の要部における信号のタイミングを示す図で
ある。 1・・・プロセッサ 2・・・メモリ装置 3・・・アドレスバス 4・・・データバス 5・・・制御パス 5−1 、5−2・・・制御線 6・・・偶数アドレスメモリ 7・・・奇数アドレスメモリ 8・・・トランスペアレントラッチ 9.10・・・セレクタ 11・・・遅延回路 12・・・小遅延回路 13 、19・・・アンドゲート 15・・・連続アドレス識別回路
:16・・・レジスタ 17・・・比較回路
::20・・・連続アドレス識別回路15の出力線
□ □ :: 、、おi、、い 7アカ7□工、 :代 理 人
弁理士玉蟲久五部 1:1 ′1 .11 □ ′1 □ □ □ □ □
図の実施例の要部における信号のタイミングを示す図で
ある。 1・・・プロセッサ 2・・・メモリ装置 3・・・アドレスバス 4・・・データバス 5・・・制御パス 5−1 、5−2・・・制御線 6・・・偶数アドレスメモリ 7・・・奇数アドレスメモリ 8・・・トランスペアレントラッチ 9.10・・・セレクタ 11・・・遅延回路 12・・・小遅延回路 13 、19・・・アンドゲート 15・・・連続アドレス識別回路
:16・・・レジスタ 17・・・比較回路
::20・・・連続アドレス識別回路15の出力線
□ □ :: 、、おi、、い 7アカ7□工、 :代 理 人
弁理士玉蟲久五部 1:1 ′1 .11 □ ′1 □ □ □ □ □
Claims (1)
- プロセッサとメモリ装置とを含むデータ処理システム
において、上記メモリ装置は、偶数アドレスに対応する
データを格納する偶数アドレスメモリと、奇数アドレス
に対応するデータを格納する奇数アドレスメモリと、該
奇数アドレスメモリの出力データをラッチするトランス
ペアレントラッチと、ある読み出しサイクルにおいて入
力した奇数アドレスが前回の読出しサイクルにおいて入
力した偶数アドレスに連続する奇数アドレスか否かを識
別する連続アドレス識別回路とを具備し、メモリの読出
しに際し、偶数アドレスを以てアクセスされた場合は、
上記偶数アドレスメモリから上記偶数アドレスに対応す
るデータを読出して読出し処理を実行するとともに、他
方では上記奇数アドレスメモリから上記偶数アドレスに
連続する奇数アドレスに対応するデータを読出して上記
トランスペアレントラッチに格納しておき、次の読出し
サイクルにおいて上記偶数アドレスに連続する奇数アド
レスを以てアクセスされた場合は、連続アドレス識別回
路の出力する連続アドレス識別信号により上記トランス
ペアレントラッチに格納されているデータを読出して読
出し処理を実行することを特徴とするメモリ読出し方式
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18534385A JPS6246353A (ja) | 1985-08-23 | 1985-08-23 | メモリ読出し方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18534385A JPS6246353A (ja) | 1985-08-23 | 1985-08-23 | メモリ読出し方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6246353A true JPS6246353A (ja) | 1987-02-28 |
Family
ID=16169128
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18534385A Pending JPS6246353A (ja) | 1985-08-23 | 1985-08-23 | メモリ読出し方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6246353A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02121041A (ja) * | 1988-10-31 | 1990-05-08 | Toshiba Corp | メモリ制御装置および画像情報処理装置 |
-
1985
- 1985-08-23 JP JP18534385A patent/JPS6246353A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02121041A (ja) * | 1988-10-31 | 1990-05-08 | Toshiba Corp | メモリ制御装置および画像情報処理装置 |
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