JPS6246353A - メモリ読出し方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕ト プロセッサとメモリ装置とを含むデータ処理シ　　　【
：ステムにおいて、メモリ装置に偶数アドレスメモ　　
　ｔ“すと奇数アドレスメモリとの２つのメモリを設け
、　　１読出しに際し、偶数アドレスでアクセスされた
とき、偶数アドレスメモリから対応するデータを読出し
て読出し処理を実行する一方奇数アドレスメ　　　ｔ；
モリから上記偶数アドレスに連続する−（すなわち　　
　［←１の）奇数アドレスに対応するデータを読出し　
　　１．。

てトランスペアレントラップに格納しておき、次１′の
続出しサイクルにおいて上記の連続する奇数アドレスで
アクセスされた場合は、上記のトランスペアレントラッ
チに格納されているデータを読出して続出し処理を実行
し、そのアクセスタイムラ短縮する。アクセスタイムの
小さい高価なメモリや、データバスの幅を広げることを
く経済的にアクセスタイムを小さくしようとするもので
ある。

〔産業上の利用分野〕　　　　。

本発明はメモリ読出し方式、さらに詳しく云えば、アク
セスタイムを小さくしたメモリ読出し方式に関する。

〔従来の技術〕

従来のメモリ読出し方式によｎは、一つのアドレスをア
クセスしてメモリ続出を行なう場合、アドレスに無関係
に同様なアクセス方式をとるため、アドレス毎に一定の
アクセスタイムが必要であった。

〔発明が解決しようとする問題点〕 データ処理システムにおいてプロセッサ（ＣＰＵ）の処
程能力を向上させるためには、プログラムの７エツテを
高速化する必要がある。このためには次のようなアブａ
−テが考えられる。

（１）　　アクセスタイムの小さいメモリを使い、プロ
セッサの待ち時間を少くする。

（１１）　　同時に転送できるデータの量を多くする。

つまり、データバスの巾を広（デる。

しかし、上記の（１）および（１１）を実現す゛るには
いづれも費用の上昇を招くという問題がある。

本発明は、データ処理システムにおいて、一般的に使用
さ九ている通常のアクセスタイムの高価でないメモリを
用い、かつデータバスの巾を広げることをく、上記の問
題点を解決し、プログラム・７エツｔに要する時間を経
済的に短縮する方式を提供しようとするものである。

〔問題点を解決するための手段〕

本発明によルば、上記の問題点は、プａセッ？　　　　
　Ｉｌｌとメモリ装置とを含むデータ処理システムにお
いて、上記メモリ装置は、偶数アドレスに対応するデー
タを格納する偶数アドレスメモリと、奇数アドレスに対
応するデータを格納する奇数アドレスメモリと、該奇数
アドレスメモリの出力データをラッチするトランスペア
レントラッチと、ある読み出しサイクルにおいて入力し
た奇数アドレスが前回の読出しサイクルにおいて入力し
た偶数アドレスに連続する奇数アドレスか否かを識別す
る連続アドレス識別回路とを具備し、メモリの読出しに
際し、偶数アドレスを以てアクセスされた場合は、上記
偶数アドレスメモリから上記偶数アドレスに対応するデ
ータを読出して読出し処理を実行するとともに、他方で
は上記奇数アドレスメモリから上記偶数アドレスに連続
する奇数アドレスに対応するデータを読出して上記トラ
ンスペアレントラッチに格納しておき、次の読出しサイ
クルにおいて上記偶数アドレスに連続する奇数アドレス
を以てアクセスされた場合は、連続アドレス識別回路の
出力する連続アドレス識別信号により上記トランスペア
レントラッチに格納されているデー　　　　′：：りを
読出して読出し処理を実行することにより解＆８ｎ６・
　　　　　　　　　　　　　　　　：：：′：１ 〔実施例〕′：： ；：： Ｊ！Ｔ＊Ｑ”０Ｘｔａ％１（ｌｉＫＱｌ、”Ｃ，Ｊａ吋
８・　　：１□＠　ｔ　７ｔｄ＊Ｑ”０００７°’／１
５Ａ１ｆｆ）”）”Ｃ・　　１１□図にゝパて１はプ°
０す（ＣＰＵ）・２はパり装　　　１．１置、３（ｄア
ドレスバス、４はデータバス、５はコ　　　　１１１ン
トロールバス（その制御線５−１はリードストａ−プキ
信号用、制御線５−２はデータレディ信号用）であＩ）
５．４．５等でシステム・バスインタフェースを構成し
、６は偶数アドレスメモリ、７は奇数アドレスメモリで
偶数アドレスに対するデータは偶数アドレスメモリ６に
格、納さｎ１奇数アドレスに対するデータは奇数アドレ
スメモリ７に格納さｆｌ、　８はトランスペアレントラ
ップ、９．１０はセレクタ、１１は遅延回路、１２は小
遅延回路、１３はアンドゲートであＱ、また１５は連続
アドレス識別回路であって、１６はクロック入力ＣＬＫ
の立下りでデータなａ−ドするレジスタ、１７は比較回
路、１９はアンドゲート、２０は連続アドレス識別回路
１５の出力線であり、ある読出しサイクルで偶数アドレ
スが入力した後、次の読出しサイクルにおいて前回入力
した偶数アドレスに１を加えて得られるときは＠０＃を
送出する。

いま、プロセッサ１がメモリ装置２のあるアドレスをア
クセスする場合は、アドレスバス３にアドレスとしてＡ
６−Ａｎの１１１個のビットよりなるアドレスデータが
送出される。Ａｏは最下位ビットであり、偶数の場合は
″″０＃０＃奇数は“１”であり、奇数の方が偶数より
１だけ多い場合はＡ１〜Ａｎのビットで表わされる数値
は、両者ともに全く同一である。

ここで、レジスタ　１６には現在のアドレスデータＡ、
〜Ａｎとは異る内容、例えば以前のサイクルのＡ、−Ａ
、がセットされているとしよう。プロセッサ１がメモリ
装置６をアクセスした場合、偶数アドレスメモリ６と奇
数アドレスメモリ７の同一　　　　・１のアドレス（二
人１〜Ａｎ）からそれぞれデータが読出さｎる。奇数ア
ドレスメモリ７から読み出さｎ　　　　ｉｔたデータは
、制御線５−Ｉ　Ｋアドレス情報（Ａｓ−Ａｎ）と同期
的に送られるリードストａ−ブ信号がアンドゲート１６
の一方の入力端子にへカし、このと　　　ｌき該アンド
ゲート１６の他方の入力端子には比較　　　１回路１７
の出力“０”（前記の仮定により１０＃であす る）の否定の１が入力しているので、アンドグー　　　
１１ト　、３は、１ツードツト。−ブ信号が−１，・、
）間・１・　　　ニｊ′を出力し、トランスペアレント
ラッチ８０Ｇ端子カ、６，２２ケ６（１）−’ｅオ、ア
ｆｖｘＪ−ｅｌ）７゜よ、２゜　　ｉ」アドレス（ＡＨ
−Ａｎ）から読出したデータをトラン　　　型スベアレ
ントラッチ８にラッチする。

ここにトランスベアレントラツ−ＩＦ−８は、端子Ｇ　
　　リ１１′ に“１”が入力されている間にデータがへカすると　　
　（，１既、先行デー５がッッ、あ。工いうか否ヵ１．
関係　　　ｉ′なく、遅滞なくこの新しく入力したデー
タを出力］ し、その後端子Ｇに“０″が入力されると、該デー　　
　１２゜７ケあ。。。つ７カ、ヶ、ア。７、−１−ＶＣ
ｉｌ［（ なるまで継続する。

このときのアドレスデータの最下位ビットＡｏハ“０″
であるからセレクタ９において、Ａ、＝Ｏ側が選択、す
なわち偶数アドレスメモリ６から読み出されたデータが
選択さルデータバス４を通りプロセッサ１に送ら几るこ
ととをる。このときＡ、は０”であるので、アンドゲー
ト１９の出力は＠０１とをり、すなわち連続アドレス識
別回路１５の出力２０には信号”０”が送られる。従っ
てセレクタ１０において“０″側すなわち遅延回路１１
側が選択さ几る。プロセッサ１からアドレスバス３に送
出さｎるアドレス情報と同期的に制御線５−１に送出さ
ｎるリードストローブ信号は遅延回路１１において、偶
数アドレスメモリ６のアクセスタイム、換言すれば一般
的のメモリの本来のアクセスタイムに応じた比較的大き
い遅延を受けてデータレディ信号が発生され、読み出さ
れデータ信号と同期をとって制御線５−２を経てプロセ
ッサ１に送り出さｎる。このようにデータ信号と制御信
号であるデータレディ信号とを同期をとって送出するこ
とによＯ一つの読出し処理の実行が完了する。　　　　
　１１このとき、連続アドレス識別回路１５において　
　　：１は、制御線５−１のリードストローブ信号が”
０＃とをると、レジスタ１６はそのとき入力しているア
ドレス情報の最下位ビットを除くビット情報（ＡＩ　　
　　薯〜Ａｎ）を格納する。比較回路１７においてレジ
メ　　　；ｊリ タ１６の内容とアドレスバス３から入力するアト　　　
“レス情報よりその最下位ビットＡ６を除いたビット自
情報（Ａｌ〜Ａｎ）とを比較し一致すれば“１・を、不
　　　１□、Ｉ 一致ならば“０”を、出力する。この場合のように、　
　　□］１ 偶数アドレスを受けたときはビットＡ０は”０″でア　
　　１ンドゲート１９は非導通であるから連続アドレス
　　　″識別出力２０は０である。

以上のようにある偶数アドレスに対するデータの続出し
サイクル終了後、上記偶数アドレスに１を加えた奇数ア
ドレスをアクセスする場合は、七　　　′１のアドレス
情報は、その最下位ピッ）Ａｏが０より１とをるがＡＩ
−Ａｎは不変である。Ａσ＝１であるので、セレクタ９
においてトランスベアレントラツｆ８の内容が選択され
てデータバス４を経てプロセツサ１に送り出さｎること
とをる。

この際連続アドレス識別回路１５にオイテハレジスタ１
６の内容と入力するアドレス情報のＡ、〜Ａｎとが・一
致するから比較回路１７は１１”を出力してアンドゲー
ト１９の一方の入力端子に入力し、またＡ。＝１が他方
の入力端子に入力し、従ってアンドゲート１９の出力す
なわち連続アドレス識別回路１５の出力線２０上の信号
は連続アドレスであることを示す”１″とをる。なおこ
のとき、レジスタ１６にＡ、〜Ａｎがセットされるが、
これは前回の読出しサイクルのものと同一であるから実
際にはレジスタ１６の内容は変化しない。

セレクタ１０は、このとき、連続アドレス識別回路１５
の出力線２０上の連続アドレス識別信号１１“を制御入
力として受けるので、小遅延回路１２を選択する。小遅
延回路１２は遅延回路１１工りも、偶数アドレスメモリ
６あるいは奇数アドレスメモリ７の読出し時におけるア
クセス；タイム、すなわちメモリ読出し時における本来
のアクセスタイム程度小い遅延時間を与える。

この場合与えられた奇数アドレスに対応するデ　　　□
−タは既に涜田さγしてトランスペアレントラッチ８に
格納さルているので、Ａ０＝１によりセレクタ　　　“
９は直ちにトランスペアレントラッチ８の内容を　　　
１選択してデータバス４に送Ｑ出すとともに、制御線５
−１からアドレス情報と同期的に送られるジー：１ニド
ストローブ信号は小遅延回路１２において小さい遅延を
受けてデータレディ信号とをり制御線５　　　′□−２
を介して上記データバス４ＶＣ送ら几るデータと同期し
てプロセッサ１に送られ、ここに読出し処理の実行を終
ｒする。

この種のデータ処理システムにおいては、プログラムは
通常連続したアドレスに格納される。従　　　′つて本
発明のメモリ読出し方式によりプログラムを読み出して
フェッテする場合、偶数アドレスを　　　□読出し次に
上記偶数アドレスに連続する（すなわち＋１した）奇数
アドレスをアクセスする場合ア　　　□クセスタイムを
従来の方式に比して小さくすることができる。連続アド
レスからプログラムをフエ　　　□ツテする場合、その
効果が著しくなる。

第２図は、第１図の実施例の要部の信号のタイミングを
示す図である。

図において、Ａはアドレスバス３上のアドレス信号中の
Ａ、〜Ａｎビット信号を、には同じくアドレスバス５上
のアドレス信号中のＡ、ビット信号を、Ｂは制御線５−
１上のリードストローブ信号を、Ｃは制御線５−２上の
データレディ信号を、Ｄはデータバス４上のデータ信号
を、Ｅはレジスタ１６の内容を、Ｆは比較回路１７の出
力信号を、Ｇは連続アドレス識別回路１５の出力１ＩＡ
２０上の信号（偶数アドレスに連続する奇数アドレスが
入力したとき“１″、然らざるとき′″０“うな、Ｈは
トランスペアレントラッチ８の端子Ｇへ入力する信号を
、■はトランスペアレントラッチ８の内容を、それぞれ
示す。

なお図におけるＮは偶数アドレスを、Ｎ１３はＮに続く
奇数アドレスを、Ｎ＋２はＮト１に続く偶数アドレス、
・・・等を表わす。

偶数アドレスに続いてこの偶数アドレスに連続しない奇
数アドレスが送出された場合は、連続アドレス識別回路
１５において比較回路１７の二つの入力が不一致とをる
ので、比較回路１７は０を出力し、従って連続アドレス
識別回路１５の出力線　　　□２０上の連続アドレスバ
ス３上は不一致を示す０　　　′とをる。従って、セレ
クタ１０は０側の遅延回路　　　□１゛・ １１を選択し、リードストローブ信号に大きい遅延　　
　ｉ：□ ｆ″′・“ｌＪＪ＊ｏｙ、ｚ−ｔ′′′ｎ　’Ｆ；　”
　４　　　）・延を与えて、新しく奇数アドレスメモリ
７から読　　　１「 出さｎるデータとデータレディ信号との同期を確　　　
１保する。　　　　　　　　　　　　　　　　　　　　
　　［１： 〔発明の効果〕　　　　　　　　　　　　　　　　　　
　■・。

本発明は上記のように構成されているので、メ　　　−
１′ モリ続出し方式において、今回の読出しサイクル　　　
暫におけるアドレスが、前回の読出しサイクルにお　　
　１いて使用された偶数アドレスに続く奇数アドレス　
　　　１の場合、アクセスタイムを実質的に小さくする
こ　　　　（とが可能とを０１連続したアドレスよ一す
ブロダラ　　　　−ムあるいはデータを読み出すとき全
体の読み出１゜時間を短縮することができ、プロセッサ
の効率を向上させ得る効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は、第１
図の実施例の要部における信号のタイミングを示す図で
ある。 １・・・プロセッサ ２・・・メモリ装置 ３・・・アドレスバス ４・・・データバス ５・・・制御パス ５−１　、５−２・・・制御線 ６・・・偶数アドレスメモリ ７・・・奇数アドレスメモリ ８・・・トランスペアレントラッチ ９．１０・・・セレクタ １１・・・遅延回路 １２・・・小遅延回路 １３　、１９・・・アンドゲート １５・・・連続アドレス識別回路　　　　　　　　　　
　：１６・・・レジスタ １７・・・比較回路　　　　　　　　　　　　　　　　
　　：：２０・・・連続アドレス識別回路１５の出力線
□ □ ：： 、、おｉ、、い　７アカ７□工、　　　：代　理　人　
弁理士玉蟲久五部　　　　１：１ ′１ ．１１ □ ′１ □ □ □ □ □

Claims (1)

【特許請求の範囲】
1. 　プロセッサとメモリ装置とを含むデータ処理システム
   において、上記メモリ装置は、偶数アドレスに対応する
   データを格納する偶数アドレスメモリと、奇数アドレス
   に対応するデータを格納する奇数アドレスメモリと、該
   奇数アドレスメモリの出力データをラッチするトランス
   ペアレントラッチと、ある読み出しサイクルにおいて入
   力した奇数アドレスが前回の読出しサイクルにおいて入
   力した偶数アドレスに連続する奇数アドレスか否かを識
   別する連続アドレス識別回路とを具備し、メモリの読出
   しに際し、偶数アドレスを以てアクセスされた場合は、
   上記偶数アドレスメモリから上記偶数アドレスに対応す
   るデータを読出して読出し処理を実行するとともに、他
   方では上記奇数アドレスメモリから上記偶数アドレスに
   連続する奇数アドレスに対応するデータを読出して上記
   トランスペアレントラッチに格納しておき、次の読出し
   サイクルにおいて上記偶数アドレスに連続する奇数アド
   レスを以てアクセスされた場合は、連続アドレス識別回
   路の出力する連続アドレス識別信号により上記トランス
   ペアレントラッチに格納されているデータを読出して読
   出し処理を実行することを特徴とするメモリ読出し方式
   。