JPH05282203A - キャッシュ・コントローラ - Google Patents
キャッシュ・コントローラInfo
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- JPH05282203A JPH05282203A JP5029685A JP2968593A JPH05282203A JP H05282203 A JPH05282203 A JP H05282203A JP 5029685 A JP5029685 A JP 5029685A JP 2968593 A JP2968593 A JP 2968593A JP H05282203 A JPH05282203 A JP H05282203A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G—PHYSICS
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】データ・メモリ内の所定のアドレス位置が同時
にアクセスされたときの衝突を効率的に処理する。 【構成】キャッシュ・コントローラはキャッシュ制御論
理回路３４と、タグ・ユニット３６からなる。タグ・ユ
ニット３６では検索タグ・キャッシュとデータ・タグ・
キャッシュとがそれぞ各々、被検索値または被アクセス
・データ値がデータ・キャシュ・ユニット２６内に記憶
されているか否かを表す。ステータス・ビット・アレイ
は検索およびデータ・タグ・キャッシュのステータス情
報を記憶するように構成し、衝突が起こるとステータス
情報は両タグ・キャッシュ間で「順送り」される。さら
に、それぞれのアクセスのタイミングを変更し、ステー
タス情報をより簡単に「順送り」させる。
にアクセスされたときの衝突を効率的に処理する。 【構成】キャッシュ・コントローラはキャッシュ制御論
理回路３４と、タグ・ユニット３６からなる。タグ・ユ
ニット３６では検索タグ・キャッシュとデータ・タグ・
キャッシュとがそれぞ各々、被検索値または被アクセス
・データ値がデータ・キャシュ・ユニット２６内に記憶
されているか否かを表す。ステータス・ビット・アレイ
は検索およびデータ・タグ・キャッシュのステータス情
報を記憶するように構成し、衝突が起こるとステータス
情報は両タグ・キャッシュ間で「順送り」される。さら
に、それぞれのアクセスのタイミングを変更し、ステー
タス情報をより簡単に「順送り」させる。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に、キャッシュ
・メモリ・システムに関する。さらに詳しくは、キャッ
シュ・メモリ・システム内のキャッシュ・コントローラ
に関する。
・メモリ・システムに関する。さらに詳しくは、キャッ
シュ・メモリ・システム内のキャッシュ・コントローラ
に関する。
【０００２】
【従来の技術】電子産業においては、多重処理システム
が開発されて、システムのユーザは、より迅速により効
率的に情報の操作および処理ができるようになった。多
重処理システムは、通常、システム・インターフェース
・バスにより、共用されるメモリ・アレイに接続されて
いる２台以上のデータ・プロセッサを備えている。それ
ぞれのデータ・プロセッサには、データ・キャッシュが
あり、多重処理システムの各コンポーネント間で転送さ
れるデータの量を減らし、データ・プロセッサからメモ
リ・アレイに対するアクセス時間を改善している。一般
に、データ・キャッシュには、キャッシュ・コントロー
ラと、データ・タグ・キャッシュと、検索タグ・キャッ
シュ（snoop tag cache ）とが含まれている。データ・
タグ・キャッシュ・ユニットは、データ・プロセッサの
実行ユニットからの内部メモリ・リクエストを処理し
て、情報値がデータ・キャッシュ内に現在記憶されてい
るか否かの判定を行う。データ・タグ・キャッシュは、
データ・キャッシュに記憶されている情報値が有効であ
るか否かを表すことも行う。検索タグ・キャッシュ・ユ
ニットは、システム・インターフェース・バス上のトラ
ンザクションを監視すなわち「検索（snoop ）」して、
多重処理システムの各要素間のデータ可干渉性(coheren
cy)を維持する。外部プロセッサにより修正された各情
報値を検索して、多重処理システム全体のデータ可干渉
性を維持しなければならない。さらに、キャッシュ・コ
ントローラはデータ・キャッシュの動作の制御を行う。
が開発されて、システムのユーザは、より迅速により効
率的に情報の操作および処理ができるようになった。多
重処理システムは、通常、システム・インターフェース
・バスにより、共用されるメモリ・アレイに接続されて
いる２台以上のデータ・プロセッサを備えている。それ
ぞれのデータ・プロセッサには、データ・キャッシュが
あり、多重処理システムの各コンポーネント間で転送さ
れるデータの量を減らし、データ・プロセッサからメモ
リ・アレイに対するアクセス時間を改善している。一般
に、データ・キャッシュには、キャッシュ・コントロー
ラと、データ・タグ・キャッシュと、検索タグ・キャッ
シュ（snoop tag cache ）とが含まれている。データ・
タグ・キャッシュ・ユニットは、データ・プロセッサの
実行ユニットからの内部メモリ・リクエストを処理し
て、情報値がデータ・キャッシュ内に現在記憶されてい
るか否かの判定を行う。データ・タグ・キャッシュは、
データ・キャッシュに記憶されている情報値が有効であ
るか否かを表すことも行う。検索タグ・キャッシュ・ユ
ニットは、システム・インターフェース・バス上のトラ
ンザクションを監視すなわち「検索（snoop ）」して、
多重処理システムの各要素間のデータ可干渉性(coheren
cy)を維持する。外部プロセッサにより修正された各情
報値を検索して、多重処理システム全体のデータ可干渉
性を維持しなければならない。さらに、キャッシュ・コ
ントローラはデータ・キャッシュの動作の制御を行う。
【０００３】多重処理システムにおいては、データ・タ
グ・キャッシュと検索タグ・キャッシュとを用いる読み
込みおよび書き込みの動作中にコンフリクトが起こる。
第１の例では、第１データ・プロセッサが現在データ・
キャッシュ内にあるデータを読もうとしており、第２デ
ータ・プロセッサは同時にそのデータを変更しようとし
ているとする。第１データ・プロセッサがデータを読み
込むと、そのデータ・キャッシュ・タグ内の所定のアド
レスがアクセスされて、データ・キャッシュ内のそのデ
ータのアドレス位置を表す、すなわち「指し示す（poin
t to）」。同様に、第２データ・プロセッサがそのデー
タを変更しようとすると、検索タグ・キャッシュもデー
タ・キャッシュ内のそのアドレス位置を指し示す。デー
タ・タグ・キャッシュと検索タグ・キャッシュとによっ
て同一のアドレス位置が同時にアクセスされると、エラ
ーの可能性すなわち「衝突」が起こる。この場合、第１
データ・プロセッサは、データ・キャッシュ・タグ内の
所定のアドレスに記憶されたデータを読み込もうとし、
一方、第２データ・プロセッサは、そのアドレスに書き
込もうとして、「読み込み／書き込み」の衝突が起こ
る。
グ・キャッシュと検索タグ・キャッシュとを用いる読み
込みおよび書き込みの動作中にコンフリクトが起こる。
第１の例では、第１データ・プロセッサが現在データ・
キャッシュ内にあるデータを読もうとしており、第２デ
ータ・プロセッサは同時にそのデータを変更しようとし
ているとする。第１データ・プロセッサがデータを読み
込むと、そのデータ・キャッシュ・タグ内の所定のアド
レスがアクセスされて、データ・キャッシュ内のそのデ
ータのアドレス位置を表す、すなわち「指し示す（poin
t to）」。同様に、第２データ・プロセッサがそのデー
タを変更しようとすると、検索タグ・キャッシュもデー
タ・キャッシュ内のそのアドレス位置を指し示す。デー
タ・タグ・キャッシュと検索タグ・キャッシュとによっ
て同一のアドレス位置が同時にアクセスされると、エラ
ーの可能性すなわち「衝突」が起こる。この場合、第１
データ・プロセッサは、データ・キャッシュ・タグ内の
所定のアドレスに記憶されたデータを読み込もうとし、
一方、第２データ・プロセッサは、そのアドレスに書き
込もうとして、「読み込み／書き込み」の衝突が起こ
る。
【０００４】「二重書き込み衝突」と呼ばれるコンフリ
クトの第２の例は、両方のデータ・プロセッサが同じデ
ータを同時に修正しようとすると起こる。両方のデータ
・プロセッサが同じデータを読み込もうとする「二重読
み込み衝突」が起こることもある。しかし、読み込み動
作は、通常は、データ・キャッシュの内容を修正するこ
とはないので、エラーは起こらない。状況によっては、
読み込み動作によりデータに対応する状態情報が修正さ
れることもある。
クトの第２の例は、両方のデータ・プロセッサが同じデ
ータを同時に修正しようとすると起こる。両方のデータ
・プロセッサが同じデータを読み込もうとする「二重読
み込み衝突」が起こることもある。しかし、読み込み動
作は、通常は、データ・キャッシュの内容を修正するこ
とはないので、エラーは起こらない。状況によっては、
読み込み動作によりデータに対応する状態情報が修正さ
れることもある。
【０００５】読み込み／書き込みおよび二重書き込み衝
突は、多重処理システムの動作と性能とに悪影響を及ぼ
す。衝突が起こると、キャッシュ・コントローラは、通
常その衝突をエラーとして処理する。そのために、多重
処理システムのユーザにより指定された機能を実行せず
に、キャッシュ・コントローラは、データ・プロセッサ
がエラーに対応して、その後で不確定な応答をユーザに
与えるようにしなければならなくなる。また、読み込み
／書き込みおよび二重書き込み衝突は、多重処理システ
ム内では予測することが難しく、そのために簡単に予期
したり修正することができない。多重処理システムにお
いて衝突の制御に用いられる技術の詳細に関しては、１
９８６年のIEEE Transactions on Computersの４２４ペ
ージないし４３３ページに発表された、「Multiprocess
or Cache Synchronization-Issues, Innovations, Evol
ution 」と題された記事を参照されたい。本記事は、Ph
illip Bitar とAlvin M. Despainにより著された。また
Third International Conference on Architectural Su
pport for Programming Languages and OperatingSyste
mの予敲集の６４ページないし７５ページに発表され
た、「Effcient Synchronization Primitives for Larg
e-Scale Cache-Coherent Multiprocessors」と題された
技術論文を参照されたい。本論文は、James R. Goodma
n, Mary K. VernonおよびPhillip J. Woestにより著さ
れた。
突は、多重処理システムの動作と性能とに悪影響を及ぼ
す。衝突が起こると、キャッシュ・コントローラは、通
常その衝突をエラーとして処理する。そのために、多重
処理システムのユーザにより指定された機能を実行せず
に、キャッシュ・コントローラは、データ・プロセッサ
がエラーに対応して、その後で不確定な応答をユーザに
与えるようにしなければならなくなる。また、読み込み
／書き込みおよび二重書き込み衝突は、多重処理システ
ム内では予測することが難しく、そのために簡単に予期
したり修正することができない。多重処理システムにお
いて衝突の制御に用いられる技術の詳細に関しては、１
９８６年のIEEE Transactions on Computersの４２４ペ
ージないし４３３ページに発表された、「Multiprocess
or Cache Synchronization-Issues, Innovations, Evol
ution 」と題された記事を参照されたい。本記事は、Ph
illip Bitar とAlvin M. Despainにより著された。また
Third International Conference on Architectural Su
pport for Programming Languages and OperatingSyste
mの予敲集の６４ページないし７５ページに発表され
た、「Effcient Synchronization Primitives for Larg
e-Scale Cache-Coherent Multiprocessors」と題された
技術論文を参照されたい。本論文は、James R. Goodma
n, Mary K. VernonおよびPhillip J. Woestにより著さ
れた。
【０００６】
【発明が解決しようとする課題】そのため、読み込み／
書き込みおよび二重書き込み衝突を迅速に効率的に解決
することのできるキャッシュ・コントローラに対する必
要性が生まれる。本キャッシュ・コントローラは、衝突
の間に指定された各種の動作も充分に実行することがで
きなければならない。たとえば、読み込み／書き込み衝
突では読み込みおよび書き込みの両動作を実行して正確
な結果を出さなければならない。
書き込みおよび二重書き込み衝突を迅速に効率的に解決
することのできるキャッシュ・コントローラに対する必
要性が生まれる。本キャッシュ・コントローラは、衝突
の間に指定された各種の動作も充分に実行することがで
きなければならない。たとえば、読み込み／書き込み衝
突では読み込みおよび書き込みの両動作を実行して正確
な結果を出さなければならない。
【０００７】
【課題を解決するための手段】上述の必要性は、本発明
により達成される。従って、ある形態のキャッシュ・コ
ントローラが提供される。本キャッシュ・コントローラ
には、キャッシュ・コントローラを第１バスに結合する
第１バス・インターフェースと、キャッシュ・コントロ
ーラを第２バスに結合する第２バス・インターフェース
とが含まれる。第１キャッシュ・タグ・メモリ・アレイ
は、第１バス・インターフェースに結合される。第１キ
ャッシュ・タグ・メモリ・アレイは、所定の数のエント
リを有し、このエントリのそれぞれが、キャッシュ・コ
ントローラに外付けされているデータ・メモリ・アレイ
内の独自のエントリに対応する。第２キャッシュ・タグ
・メモリ・アレイは、第２バス・インターフェース手段
に結合される。第２キャッシュ・タグ・メモリ・アレイ
には、所定の数のエントリが含まれ、そのそれぞれがデ
ータ・メモリ・アレイ内の独自のエントリに対応する。
ステータス・メモリ・アレイは、第１および第２キャッ
シュ・タグ・メモリ・アレイの両方に結合される。ステ
ータス・メモリ・アレイは、所定の数のエントリによっ
て構成され、このエントリのそれぞれが第１キャッシュ
・タグ・メモリ・アレイ内の独自のエントリと、第２キ
ャッシュ・タグ・メモリ・アレイ内の独自のエントリと
に対応する。
により達成される。従って、ある形態のキャッシュ・コ
ントローラが提供される。本キャッシュ・コントローラ
には、キャッシュ・コントローラを第１バスに結合する
第１バス・インターフェースと、キャッシュ・コントロ
ーラを第２バスに結合する第２バス・インターフェース
とが含まれる。第１キャッシュ・タグ・メモリ・アレイ
は、第１バス・インターフェースに結合される。第１キ
ャッシュ・タグ・メモリ・アレイは、所定の数のエント
リを有し、このエントリのそれぞれが、キャッシュ・コ
ントローラに外付けされているデータ・メモリ・アレイ
内の独自のエントリに対応する。第２キャッシュ・タグ
・メモリ・アレイは、第２バス・インターフェース手段
に結合される。第２キャッシュ・タグ・メモリ・アレイ
には、所定の数のエントリが含まれ、そのそれぞれがデ
ータ・メモリ・アレイ内の独自のエントリに対応する。
ステータス・メモリ・アレイは、第１および第２キャッ
シュ・タグ・メモリ・アレイの両方に結合される。ステ
ータス・メモリ・アレイは、所定の数のエントリによっ
て構成され、このエントリのそれぞれが第１キャッシュ
・タグ・メモリ・アレイ内の独自のエントリと、第２キ
ャッシュ・タグ・メモリ・アレイ内の独自のエントリと
に対応する。
【０００８】これらとその他の特徴および利点は、以下
の詳細な説明と、添付の図面とによりさらに明確に理解
されるだろう。図面は、本発明の唯一の形態を表すもの
ではない点に留意されたい。
の詳細な説明と、添付の図面とによりさらに明確に理解
されるだろう。図面は、本発明の唯一の形態を表すもの
ではない点に留意されたい。
【０００９】
【実施例】本発明は、多重処理システムのためのキャッ
シュ・コントローラを提供する。ここで説明される本発
明の実行例においては、データ・キャッシュ・メモリ・
アレイ内の特定のアドレス位置が、複数のデータ・プロ
セッサにより同時にアクセスされるときに起こる「衝
突」を、キャッシュ・コントローラが効率的に解決す
る。「資源パイプライン処理(resource pipelining) 」
と呼ばれる第１の技術と、「ステータス順送り処理(sta
tus forwarding) 」と呼ばれる第２の技術とがそれぞれ
用いられ、キャッシュ・コントローラはこのような衝突
状態を効率的に解決することができる。いずれの技術
も、以下に詳細に説明される。また、パイプライン化さ
れたバスを別々のアドレスおよびデータ支配期間（tenu
re）に分割して、それぞれを別の支配期間として認識す
ることにより、より多くの情報を処理することができ
る。同様に特定のキャッシュの検索動作が、同一のキャ
ッシュに対する書き込み動作により失われたりあるいは
遅れることなく実行される。キャッシュ・コントローラ
はまた、多重処理システム内でデータ・キャッシュ・メ
モリ・アレイとその他のメモリ・アレイとのデータの可
干渉性を維持する。
シュ・コントローラを提供する。ここで説明される本発
明の実行例においては、データ・キャッシュ・メモリ・
アレイ内の特定のアドレス位置が、複数のデータ・プロ
セッサにより同時にアクセスされるときに起こる「衝
突」を、キャッシュ・コントローラが効率的に解決す
る。「資源パイプライン処理(resource pipelining) 」
と呼ばれる第１の技術と、「ステータス順送り処理(sta
tus forwarding) 」と呼ばれる第２の技術とがそれぞれ
用いられ、キャッシュ・コントローラはこのような衝突
状態を効率的に解決することができる。いずれの技術
も、以下に詳細に説明される。また、パイプライン化さ
れたバスを別々のアドレスおよびデータ支配期間（tenu
re）に分割して、それぞれを別の支配期間として認識す
ることにより、より多くの情報を処理することができ
る。同様に特定のキャッシュの検索動作が、同一のキャ
ッシュに対する書き込み動作により失われたりあるいは
遅れることなく実行される。キャッシュ・コントローラ
はまた、多重処理システム内でデータ・キャッシュ・メ
モリ・アレイとその他のメモリ・アレイとのデータの可
干渉性を維持する。
【００１０】図１は、ここで説明される、請求の範囲に
記載されている発明の実行例を提供する多重処理システ
ム１０を示す。もちろん多重処理システム１０は、例と
して示されたに過ぎず、本発明の唯一の実行例を表すも
のではない。多重処理システム１０は、一般的に、メモ
リ・システム１２と、プロセッサＡ２０とプロセッサＢ
２１とを備える。ある実施例においては、プロセッサＡ
２０とプロセッサＢ２１はいずれも、モトローラ社（テ
キサス州オースティン）から販売されているMC88110 な
どの単独の集積回路として実現することができる。MC88
110 は、プロセッサが１台の環境でも、複数台ある環境
でも機能することができる。以下に説明されるように、
MC88110 はまた、搭載データ・キャッシュ内のアドレス
位置が２台以上のデータ・プロセッサにより同時にアク
セスされる多重処理状態においても、効率的にキャッシ
ュのアクセスを実行するシステムを提供する。
記載されている発明の実行例を提供する多重処理システ
ム１０を示す。もちろん多重処理システム１０は、例と
して示されたに過ぎず、本発明の唯一の実行例を表すも
のではない。多重処理システム１０は、一般的に、メモ
リ・システム１２と、プロセッサＡ２０とプロセッサＢ
２１とを備える。ある実施例においては、プロセッサＡ
２０とプロセッサＢ２１はいずれも、モトローラ社（テ
キサス州オースティン）から販売されているMC88110 な
どの単独の集積回路として実現することができる。MC88
110 は、プロセッサが１台の環境でも、複数台ある環境
でも機能することができる。以下に説明されるように、
MC88110 はまた、搭載データ・キャッシュ内のアドレス
位置が２台以上のデータ・プロセッサにより同時にアク
セスされる多重処理状態においても、効率的にキャッシ
ュのアクセスを実行するシステムを提供する。
【００１１】プロセッサＡ２０およびプロセッサＢ２１
はいずれも、本発明のこの実施例においてはMC88110 RI
SCプロセッサとして実現されるが、プロセッサＢ２１だ
けを詳細に図示する。プロセッサＢ２１は、一般的に、
クロック論理回路２２と、バス・インターフェース・ユ
ニット２３と、実行ユニット２４と、データ・キャッシ
ュ・ユニット２６と、命令キャッシュ・ユニット２８
と、シーケンサ３０と、ロード／記憶ユニット３２とを
備える。
はいずれも、本発明のこの実施例においてはMC88110 RI
SCプロセッサとして実現されるが、プロセッサＢ２１だ
けを詳細に図示する。プロセッサＢ２１は、一般的に、
クロック論理回路２２と、バス・インターフェース・ユ
ニット２３と、実行ユニット２４と、データ・キャッシ
ュ・ユニット２６と、命令キャッシュ・ユニット２８
と、シーケンサ３０と、ロード／記憶ユニット３２とを
備える。
【００１２】動作中は、アドレス・バス１４は、メモリ
・システム１２，プロセッサＡ２０およびプロセッサＢ
２１のそれぞれのアドレス入力に接続され、「外部アド
レス(External Address)」とラベルを付けられた信号を
送る。外部アドレス信号は、ｎが整数である通常ｎビッ
ト幅の外部アドレスを転送する。ここで説明される例で
は、外部アドレスは３２ビット幅で、そのためｎも３２
に等しい。同様にデータ・バス１６は、メモリ・システ
ム１２，プロセッサＡ２０およびプロセッサＢ２１のそ
れぞれのデータ入力に接続され「外部データ(External
Data) 」信号を送る。外部データ信号は、ｍが整数であ
る通常ｍビット幅の外部データ値を転送する。ここで説
明されるように外部データ値は６４ビット幅であるの
で、ｍも６４に等しくなる。また、制御バス１８は、複
数の制御値を、メモリシステム１２，プロセッサＡ２０
およびプロセッサＢ２１のそれぞれの第１入力に送る。
この複数の制御値は、メモリ・システム１２，プロセッ
サＡ２０およびプロセッサＢ２１のそれぞれが共に正確
に機能するために必要なものである。制御バス１８は、
複数の制御値の第１部分と第２部分とを、メモリ・シス
テム１２とプロセッサＡ２０とにそれぞれ送る。同様に
制御バス１８は、複数の制御値の第３部分を、「外部制
御(External Control)」とラベルを付けられた信号を介
してプロセッサＢ２１に送る。
・システム１２，プロセッサＡ２０およびプロセッサＢ
２１のそれぞれのアドレス入力に接続され、「外部アド
レス(External Address)」とラベルを付けられた信号を
送る。外部アドレス信号は、ｎが整数である通常ｎビッ
ト幅の外部アドレスを転送する。ここで説明される例で
は、外部アドレスは３２ビット幅で、そのためｎも３２
に等しい。同様にデータ・バス１６は、メモリ・システ
ム１２，プロセッサＡ２０およびプロセッサＢ２１のそ
れぞれのデータ入力に接続され「外部データ(External
Data) 」信号を送る。外部データ信号は、ｍが整数であ
る通常ｍビット幅の外部データ値を転送する。ここで説
明されるように外部データ値は６４ビット幅であるの
で、ｍも６４に等しくなる。また、制御バス１８は、複
数の制御値を、メモリシステム１２，プロセッサＡ２０
およびプロセッサＢ２１のそれぞれの第１入力に送る。
この複数の制御値は、メモリ・システム１２，プロセッ
サＡ２０およびプロセッサＢ２１のそれぞれが共に正確
に機能するために必要なものである。制御バス１８は、
複数の制御値の第１部分と第２部分とを、メモリ・シス
テム１２とプロセッサＡ２０とにそれぞれ送る。同様に
制御バス１８は、複数の制御値の第３部分を、「外部制
御(External Control)」とラベルを付けられた信号を介
してプロセッサＢ２１に送る。
【００１３】プロセッサＢ２１においては、外部アドレ
ス値が、データ・キャッシュ・ユニット２６およびバス
・インターフェース・ユニット２３の両方の第１群のア
ドレス入力に送られる。データ・キャッシュ・ユニット
２６のこの複数の入力のそれぞれは、外部アドレス値の
所定ビットを受け取り、それぞれにラベルが付けられ
る。たとえば複数のアドレス入力のうち第１のものには
「ＥＡ０」とラベルが付けられ、外部アドレスのビット
０を受け取る。同様に、複数のアドレス入力の最後のも
のは、「ＥＡ３１」とラベルが付けられ、外部アドレス
のビット３１を専門に受け取る。さらに、データ・バス
１６を介して転送される外部データ値は、バス・インタ
ーフェース・ユニット２３の双方向データ端子に送られ
る。外部制御信号もまた、バス・インターフェース・ユ
ニット２３に送られる。
ス値が、データ・キャッシュ・ユニット２６およびバス
・インターフェース・ユニット２３の両方の第１群のア
ドレス入力に送られる。データ・キャッシュ・ユニット
２６のこの複数の入力のそれぞれは、外部アドレス値の
所定ビットを受け取り、それぞれにラベルが付けられ
る。たとえば複数のアドレス入力のうち第１のものには
「ＥＡ０」とラベルが付けられ、外部アドレスのビット
０を受け取る。同様に、複数のアドレス入力の最後のも
のは、「ＥＡ３１」とラベルが付けられ、外部アドレス
のビット３１を専門に受け取る。さらに、データ・バス
１６を介して転送される外部データ値は、バス・インタ
ーフェース・ユニット２３の双方向データ端子に送られ
る。外部制御信号もまた、バス・インターフェース・ユ
ニット２３に送られる。
【００１４】バス・インターフェース・ユニット２３
は、プロセッサＢ２１と多重処理システム１０の残りの
コンポーネントとの間のインターフェースとして働く。
バス・インターフェース・ユニット２３は、データ・キ
ャッシュ・ユニット２６に結合され、外部アドレス値を
送り、外部データ値を受け取る。外部アドレス値は、デ
ータ・キャッシュ・アドレス・バスを介して送られ、外
部データ値はデータ・キャッシュ・データ・バスを介し
て受け取られる。同様にバス・インターフェース・ユニ
ット２３は、命令キャッシュ・ユニット２８に結合さ
れ、命令キャッシュ・アドレス・バスを介して外部アド
レス値を、また命令キャッシュ・データ・バスを介して
外部データ値を送る。外部制御信号により、バス・イン
ターフェース・ユニット２３は、適切な時点でアドレス
情報またはデータ情報のいずれかを伝えることができ
る。
は、プロセッサＢ２１と多重処理システム１０の残りの
コンポーネントとの間のインターフェースとして働く。
バス・インターフェース・ユニット２３は、データ・キ
ャッシュ・ユニット２６に結合され、外部アドレス値を
送り、外部データ値を受け取る。外部アドレス値は、デ
ータ・キャッシュ・アドレス・バスを介して送られ、外
部データ値はデータ・キャッシュ・データ・バスを介し
て受け取られる。同様にバス・インターフェース・ユニ
ット２３は、命令キャッシュ・ユニット２８に結合さ
れ、命令キャッシュ・アドレス・バスを介して外部アド
レス値を、また命令キャッシュ・データ・バスを介して
外部データ値を送る。外部制御信号により、バス・イン
ターフェース・ユニット２３は、適切な時点でアドレス
情報またはデータ情報のいずれかを伝えることができ
る。
【００１５】また、制御バス１８を介して転送される
「クロック(Clock) 」信号が、クロック論理回路２２に
送られる。クロック論理回路２２は、それぞれ「Ｔ
１」，「Ｔ２」，「Ｔ３」および「Ｔ４」とラベルの付
けられた複数のクロック信号を送る。この複数のクロッ
ク信号はそれぞれ、４位相クロック周期のうちの１つの
位相を表し、プロセッサＢ２１の各コンポーネントのそ
れぞれに送られる。各クロック信号の経路は図１には詳
細に図示されてはいないが、この経路はよく知られてお
り、当業者には容易に理解されよう。
「クロック(Clock) 」信号が、クロック論理回路２２に
送られる。クロック論理回路２２は、それぞれ「Ｔ
１」，「Ｔ２」，「Ｔ３」および「Ｔ４」とラベルの付
けられた複数のクロック信号を送る。この複数のクロッ
ク信号はそれぞれ、４位相クロック周期のうちの１つの
位相を表し、プロセッサＢ２１の各コンポーネントのそ
れぞれに送られる。各クロック信号の経路は図１には詳
細に図示されてはいないが、この経路はよく知られてお
り、当業者には容易に理解されよう。
【００１６】実行ユニット２４は、ｎビット幅の内部デ
ータ値および複数の制御信号の両方を、双方向内部デー
タ・バス２５と、双方向内部制御バス２７とにそれぞれ
伝える。内部データ・バス２５は、ロード／記憶ユニッ
ト３２およびシーケンサ３０の両方の第１データ入力に
接続され、内部データ値を実行ユニット２４とやり取り
する。同様に内部制御バス２６は、ロード／記憶ユニッ
ト３２およびシーケンサ３０の両方の複数の制御入力に
接続され、複数の内部制御信号を実行ユニット２４とや
り取りする。
ータ値および複数の制御信号の両方を、双方向内部デー
タ・バス２５と、双方向内部制御バス２７とにそれぞれ
伝える。内部データ・バス２５は、ロード／記憶ユニッ
ト３２およびシーケンサ３０の両方の第１データ入力に
接続され、内部データ値を実行ユニット２４とやり取り
する。同様に内部制御バス２６は、ロード／記憶ユニッ
ト３２およびシーケンサ３０の両方の複数の制御入力に
接続され、複数の内部制御信号を実行ユニット２４とや
り取りする。
【００１７】シーケンサ３０は、命令キャッシュ・ユニ
ット２８の複数のアドレス入力に接続され、「内部命令
アドレス（Internal Instruction Address) 」とラベル
の付けられたｎビット幅の信号を送る。本発明のこの実
行例においては、内部命令アドレス信号は外部アドレス
値と同じ幅であるが、内部命令アドレス信号は、外部ア
ドレス値とは異なるビット幅であってもよい。シーケン
サ３０もまた、命令キャッシュ・ユニット２８の第２群
の双方向データ入力に接続され、「内部命令キャッシュ
・データ(Internal Instruction Cache Data) 」とラベ
ルの付けられた信号を送る。内部命令キャッシュ・デー
タ信号は、シーケンサ３０と命令キャッシュ・ユニット
２８との間で内部データを伝える。また、シーケンサ３
０は命令キャッシュ・ユニット２８の複数の双方向制御
入力に接続され、「命令キャッシュ制御(Instruction C
ache Control) 」と集合的にラベルを付けられた複数の
信号を送る。
ット２８の複数のアドレス入力に接続され、「内部命令
アドレス（Internal Instruction Address) 」とラベル
の付けられたｎビット幅の信号を送る。本発明のこの実
行例においては、内部命令アドレス信号は外部アドレス
値と同じ幅であるが、内部命令アドレス信号は、外部ア
ドレス値とは異なるビット幅であってもよい。シーケン
サ３０もまた、命令キャッシュ・ユニット２８の第２群
の双方向データ入力に接続され、「内部命令キャッシュ
・データ(Internal Instruction Cache Data) 」とラベ
ルの付けられた信号を送る。内部命令キャッシュ・デー
タ信号は、シーケンサ３０と命令キャッシュ・ユニット
２８との間で内部データを伝える。また、シーケンサ３
０は命令キャッシュ・ユニット２８の複数の双方向制御
入力に接続され、「命令キャッシュ制御(Instruction C
ache Control) 」と集合的にラベルを付けられた複数の
信号を送る。
【００１８】命令キャッシュ・ユニット２８は、ソフト
ウェア・ルーチンの実行中にアクセスされ、迅速に命令
を送り、命令を受け取るのに通常必要な処理時間の量を
減ずる。実行ユニット２４により与えられた内部データ
および制御信号に応答して、シーケンサ３０は内部命令
アドレス信号を介して、命令キャッシュ・ユニット２８
内の所定のアドレス位置にアクセスして、次に実行ユニ
ット２４により処理される命令が送られる。所定のアド
レス位置に記憶されている命令が有効で、正確にアクセ
スされると、命令キャッシュ・ユニット２８は、アクセ
スされた命令と、次の命令の両方を内部命令キャッシュ
・データ信号を介してシーケンサ３０に送る。シーケン
サ３０は次に、２つの命令を実行ユニット２４に送り、
命令は処理される。命令が命令キャッシュ・ユニット２
８に記憶されていないと、実行ユニット２４は他のソー
ス（ここでは図示せず）から命令にアクセスしなければ
ならなくなる。
ウェア・ルーチンの実行中にアクセスされ、迅速に命令
を送り、命令を受け取るのに通常必要な処理時間の量を
減ずる。実行ユニット２４により与えられた内部データ
および制御信号に応答して、シーケンサ３０は内部命令
アドレス信号を介して、命令キャッシュ・ユニット２８
内の所定のアドレス位置にアクセスして、次に実行ユニ
ット２４により処理される命令が送られる。所定のアド
レス位置に記憶されている命令が有効で、正確にアクセ
スされると、命令キャッシュ・ユニット２８は、アクセ
スされた命令と、次の命令の両方を内部命令キャッシュ
・データ信号を介してシーケンサ３０に送る。シーケン
サ３０は次に、２つの命令を実行ユニット２４に送り、
命令は処理される。命令が命令キャッシュ・ユニット２
８に記憶されていないと、実行ユニット２４は他のソー
ス（ここでは図示せず）から命令にアクセスしなければ
ならなくなる。
【００１９】ロード／記憶ユニット３２は、データ・キ
ャッシュ・ユニット２６の第２群のアドレス入力に接続
され、内部データ・アドレス信号を送る。ロード／記憶
ユニット３２は、データ・キャッシュ・ユニット２６の
第２群の双方向データ入力にも接続され、「内部データ
・キャッシュ・データ(Internal Data Cache Data)」と
ラベルの付けられたｍビット幅の信号を送る。ここで
も、本発明のこの実行例においては、内部データ・キャ
ッシュ・データ信号は、外部データ値と同じ幅である
が、内部データ・キャッシュ・データ信号は、外部デー
タ値とは異なるビット幅であってもよい。また、ロード
／記憶ユニット３２は、データ・キャッシュ・ユニット
２６の第２群の双方向制御端子に接続され、集合的に
「データ・キャッシュ制御(Data Cache Control)」とラ
ベルの付けられた内部制御情報を伝える。ロード／記憶
ユニット３２は、制御，アドレスおよびデータ情報を所
定の時に送り、タグ・ユニット３６に対するアクセス中
にエラーが起こらないようにする。標準論理回路構成を
用いて、多重処理システム１０のユーザにより決定され
た方法で、ロード／記憶ユニット３２を実現することが
できる。
ャッシュ・ユニット２６の第２群のアドレス入力に接続
され、内部データ・アドレス信号を送る。ロード／記憶
ユニット３２は、データ・キャッシュ・ユニット２６の
第２群の双方向データ入力にも接続され、「内部データ
・キャッシュ・データ(Internal Data Cache Data)」と
ラベルの付けられたｍビット幅の信号を送る。ここで
も、本発明のこの実行例においては、内部データ・キャ
ッシュ・データ信号は、外部データ値と同じ幅である
が、内部データ・キャッシュ・データ信号は、外部デー
タ値とは異なるビット幅であってもよい。また、ロード
／記憶ユニット３２は、データ・キャッシュ・ユニット
２６の第２群の双方向制御端子に接続され、集合的に
「データ・キャッシュ制御(Data Cache Control)」とラ
ベルの付けられた内部制御情報を伝える。ロード／記憶
ユニット３２は、制御，アドレスおよびデータ情報を所
定の時に送り、タグ・ユニット３６に対するアクセス中
にエラーが起こらないようにする。標準論理回路構成を
用いて、多重処理システム１０のユーザにより決定され
た方法で、ロード／記憶ユニット３２を実現することが
できる。
【００２０】図２には、データ・キャッシュ・ユニット
２６がより詳細に図示されている。データ・キャッシュ
・ユニット２６は、一般的に、キャッシュ制御論理回路
３４と、タグ・ユニット３６と、データ・メモリ３７と
を備える。キャッシュ制御論理３４とタグ・ユニット３
６とが、データ・キャッシュ・ユニット２６の動作を制
御するキャッシュ・コントローラを形成し、プロセッサ
Ｂ２１とプロセッサＡ２０などの外部のデータ・プロセ
ッサとの間で、データ可干渉性を維持する。データ・メ
モリ３７は、データ・キャッシュ・ユニット２６から最
後にアクセスされたデータを記憶するメモリ・アレイで
ある。データ・キャッシュ・アドレス・バスは、データ
・メモリ３７と、バス・インターフェース・ユニット２
３との間で外部アドレス値を送る。外部アドレス値は、
データ・メモリ３７内の独自の位置に対応する。同様に
データ・キャッシュ・データ・バスは、データ・メモリ
３７とバス・インターフェース・ユニット２３との間
で、外部データ値を伝える。外部データ値は、データ・
メモリ３７内に記憶されているデータ値に対応する。デ
ータ・キャッシュ・ユニット２６内では、データ・キャ
ッシュ制御，内部アドレスおよび内部データ・キャッシ
ュ・データ信号のそれぞれが、キャッシュ制御論理回路
３２のそれぞれの入力に送られる。内部データ・キャッ
シュ・データ信号は、データ・メモリ３７の第１双方向
データ入力にも送られる。また、キャッシュ制御論理回
路３２は、「データ・メモリ・アドレス(Data Memory A
ddress)」とラベルの付けられた信号をロード／記憶ユ
ニット３２に送る。
２６がより詳細に図示されている。データ・キャッシュ
・ユニット２６は、一般的に、キャッシュ制御論理回路
３４と、タグ・ユニット３６と、データ・メモリ３７と
を備える。キャッシュ制御論理３４とタグ・ユニット３
６とが、データ・キャッシュ・ユニット２６の動作を制
御するキャッシュ・コントローラを形成し、プロセッサ
Ｂ２１とプロセッサＡ２０などの外部のデータ・プロセ
ッサとの間で、データ可干渉性を維持する。データ・メ
モリ３７は、データ・キャッシュ・ユニット２６から最
後にアクセスされたデータを記憶するメモリ・アレイで
ある。データ・キャッシュ・アドレス・バスは、データ
・メモリ３７と、バス・インターフェース・ユニット２
３との間で外部アドレス値を送る。外部アドレス値は、
データ・メモリ３７内の独自の位置に対応する。同様に
データ・キャッシュ・データ・バスは、データ・メモリ
３７とバス・インターフェース・ユニット２３との間
で、外部データ値を伝える。外部データ値は、データ・
メモリ３７内に記憶されているデータ値に対応する。デ
ータ・キャッシュ・ユニット２６内では、データ・キャ
ッシュ制御，内部アドレスおよび内部データ・キャッシ
ュ・データ信号のそれぞれが、キャッシュ制御論理回路
３２のそれぞれの入力に送られる。内部データ・キャッ
シュ・データ信号は、データ・メモリ３７の第１双方向
データ入力にも送られる。また、キャッシュ制御論理回
路３２は、「データ・メモリ・アドレス(Data Memory A
ddress)」とラベルの付けられた信号をロード／記憶ユ
ニット３２に送る。
【００２１】キャッシュ制御論理回路３４は、タグ・ユ
ニット３６に接続され、それぞれが「検索ヒット(Snoop
Hit) 」，「検索ステータス(Snoop Status)」，「デー
タ・ステータス(Data Status) 」および「データ・ヒッ
ト(Data Hit)」とラベルの付けられた複数の信号を送
る。これらの信号のそれぞれの機能は、後で詳述され
る。また、タグ・ユニット３６は、上述の複数の信号に
応答して、データ・タグ値と検索タグ値の両方をキャッ
シュ制御論理３４に送る。
ニット３６に接続され、それぞれが「検索ヒット(Snoop
Hit) 」，「検索ステータス(Snoop Status)」，「デー
タ・ステータス(Data Status) 」および「データ・ヒッ
ト(Data Hit)」とラベルの付けられた複数の信号を送
る。これらの信号のそれぞれの機能は、後で詳述され
る。また、タグ・ユニット３６は、上述の複数の信号に
応答して、データ・タグ値と検索タグ値の両方をキャッ
シュ制御論理３４に送る。
【００２２】キャッシュ制御論理３４は、タグ・ユニッ
ト３６とデータ・メモリ３７の両方の複数の入力にも接
続され、内部アドレス信号を送る。複数の入力のそれぞ
れは、内部アドレス信号の所定のビットに対応する。た
とえば、内部アドレス信号のビット０は、「ＩＡ０」と
ラベルの付けられた第１入力に送られる。同様に内部ア
ドレス信号の最終ビットは、「ＩＡ３１」とラベルの付
けられた最終入力に送られる。
ト３６とデータ・メモリ３７の両方の複数の入力にも接
続され、内部アドレス信号を送る。複数の入力のそれぞ
れは、内部アドレス信号の所定のビットに対応する。た
とえば、内部アドレス信号のビット０は、「ＩＡ０」と
ラベルの付けられた第１入力に送られる。同様に内部ア
ドレス信号の最終ビットは、「ＩＡ３１」とラベルの付
けられた最終入力に送られる。
【００２３】外部アドレス信号は、複数のビットＥＡ０
ないしＥＡ３１を、タグ・ユニット３６とキャッシュ制
御論理３４の両方の複数の外部アドレス入力に送る。キ
ャッシュ制御論理３４は、標準の論理回路を用いて実現
され、以下に説明されるような所定の動作を実行する。
図３は、タグ・ユニット３６をより詳細に図示する。図
３では、タグ・ユニット３６は、一般的に、検索解読器
３８と、検索比較器３９と、検索タグ・キャッシュ４０
と、ステータス・アレイ４１と、データ・タグ・キャッ
シュ４２と、データ比較器４３と、データ解読器４４と
を備える。ステータス・アレイ４１は、複数のステータ
ス・ビット・セルを有し、ここではステータス・ビット
の各行により検索タグ・キャッシュ４０とデータ・タグ
・キャッシュ４２の両方の単独のタグ値のステータス情
報値が与えられる。たとえば、検索タグ・キャッシュ４
０とデータ・タグ・キャッシュ４２の両方の第１タグ値
は、両タグ・キャッシュの１６進数アドレス＄０におい
てアクセスされる。そのため、第１タグ値に相当するス
テータス・ビット・セルには、それぞれ「Ａ０ステータ
ス・ビット０」から「Ａ０ステータス・ビットＸ」まで
のラベルが付けられる。ただしＸは整数である。同様
に、本発明のこの実施例における検索タグ・キャッシュ
４０とデータ・タグ・キャッシュ４２の両方の最終タグ
値に関しても、対応する複数のステータス・ビット・セ
ルにはそれぞれ、「Ａ１２７ステータス・ビット０」か
ら「Ａ１２７ステータス・ビットＸ」とラベルが付けら
れている。
ないしＥＡ３１を、タグ・ユニット３６とキャッシュ制
御論理３４の両方の複数の外部アドレス入力に送る。キ
ャッシュ制御論理３４は、標準の論理回路を用いて実現
され、以下に説明されるような所定の動作を実行する。
図３は、タグ・ユニット３６をより詳細に図示する。図
３では、タグ・ユニット３６は、一般的に、検索解読器
３８と、検索比較器３９と、検索タグ・キャッシュ４０
と、ステータス・アレイ４１と、データ・タグ・キャッ
シュ４２と、データ比較器４３と、データ解読器４４と
を備える。ステータス・アレイ４１は、複数のステータ
ス・ビット・セルを有し、ここではステータス・ビット
の各行により検索タグ・キャッシュ４０とデータ・タグ
・キャッシュ４２の両方の単独のタグ値のステータス情
報値が与えられる。たとえば、検索タグ・キャッシュ４
０とデータ・タグ・キャッシュ４２の両方の第１タグ値
は、両タグ・キャッシュの１６進数アドレス＄０におい
てアクセスされる。そのため、第１タグ値に相当するス
テータス・ビット・セルには、それぞれ「Ａ０ステータ
ス・ビット０」から「Ａ０ステータス・ビットＸ」まで
のラベルが付けられる。ただしＸは整数である。同様
に、本発明のこの実施例における検索タグ・キャッシュ
４０とデータ・タグ・キャッシュ４２の両方の最終タグ
値に関しても、対応する複数のステータス・ビット・セ
ルにはそれぞれ、「Ａ１２７ステータス・ビット０」か
ら「Ａ１２７ステータス・ビットＸ」とラベルが付けら
れている。
【００２４】タグ・ユニット３６の動作をよりよく理解
するために、プロセッサＡ２０がメモリ・システム１２
内の所定のアドレスに記憶されているデータ値を修正す
ることにする。データ可干渉性を維持するには、プロセ
ッサＢ２１がアドレス値を検索して、データ値がその内
部メモリであるデータ・メモリ３７内に記憶されている
か否かを判定する。プロセッサＢ２１は、データ・メモ
リ３７を試験してそのデータ値がそこに記憶されている
か否かを判定するのではなく、データ値に対応する内部
アドレスを、タグ・ユニット３６内の検索タグ・キャッ
シュ４０に送る。検索タグ・キャッシュ４０は、複数の
検索タグ値を記憶しており、そのそれぞれが、データ・
キャッシュ２６内の所定のアドレス位置に対応する。次
に、検索タグ値はプロセッサＢ２１により検索されたア
ドレスの部分と比較され、そのデータ値がデータ・メモ
リ３７内に記憶されているか否かが判定される。
するために、プロセッサＡ２０がメモリ・システム１２
内の所定のアドレスに記憶されているデータ値を修正す
ることにする。データ可干渉性を維持するには、プロセ
ッサＢ２１がアドレス値を検索して、データ値がその内
部メモリであるデータ・メモリ３７内に記憶されている
か否かを判定する。プロセッサＢ２１は、データ・メモ
リ３７を試験してそのデータ値がそこに記憶されている
か否かを判定するのではなく、データ値に対応する内部
アドレスを、タグ・ユニット３６内の検索タグ・キャッ
シュ４０に送る。検索タグ・キャッシュ４０は、複数の
検索タグ値を記憶しており、そのそれぞれが、データ・
キャッシュ２６内の所定のアドレス位置に対応する。次
に、検索タグ値はプロセッサＢ２１により検索されたア
ドレスの部分と比較され、そのデータ値がデータ・メモ
リ３７内に記憶されているか否かが判定される。
【００２５】タグ・ユニット３６内では、外部アドレス
信号のビット５ないし１１が、検索解読器３８により解
読されて、対応する検索タグ値が検索タグ・キャッシュ
４０内で記憶されている所定の１６進数アドレスを特定
する。検索タグ・キャッシュ４０の１６進数アドレスが
特定され、アサートされると、検索タグ値が検索比較器
３９の第１入力とキャッシュ制御論理回路３４の両方に
送られる。次に比較器３９は、検索タグ値と、外部アド
レス信号の所定部分とを比較する。ここで説明されてい
る例では、外部アドレスのビット１２ないし３１が検索
比較器３９の第２入力に送られる。検索ヒット信号は、
検索比較器３９により出力されて、アクセスされた値
が、検索タグ・キャッシュ４０内に記憶されているか否
かを表す。次に検索タグ値は、キャッシュ制御ユニット
３４に送られ、検索ヒット信号の値に応じて処理され
る。
信号のビット５ないし１１が、検索解読器３８により解
読されて、対応する検索タグ値が検索タグ・キャッシュ
４０内で記憶されている所定の１６進数アドレスを特定
する。検索タグ・キャッシュ４０の１６進数アドレスが
特定され、アサートされると、検索タグ値が検索比較器
３９の第１入力とキャッシュ制御論理回路３４の両方に
送られる。次に比較器３９は、検索タグ値と、外部アド
レス信号の所定部分とを比較する。ここで説明されてい
る例では、外部アドレスのビット１２ないし３１が検索
比較器３９の第２入力に送られる。検索ヒット信号は、
検索比較器３９により出力されて、アクセスされた値
が、検索タグ・キャッシュ４０内に記憶されているか否
かを表す。次に検索タグ値は、キャッシュ制御ユニット
３４に送られ、検索ヒット信号の値に応じて処理され
る。
【００２６】また、ステータス制御ビットは、アクセス
されたアドレスに対応する複数のステータス・ビット・
セルのそれぞれに対して平行(concurrently)して送られ
る。たとえば、外部アドレス信号のビット５ないし１１
が解読され、１６進数アドレス＄０がアクセスされるこ
とが特定されると、Ａ０検索ステータス制御信号がアサ
ートされる。次に、Ａ０ステータス・ビット０ ４６な
いしＡ０ステータス・ビットＸ ４８がイネーブルにな
り、アクセスされたアドレスのデータ値に対応するステ
ータス情報が修正される。同様に外部アドレス信号のビ
ット５ないし１１が解読され、１６進数アドレス＄１２
７がアクセスされることが特定されると、Ａ１２７検索
ステータス制御信号がアサートされ、Ａ１２７ステータ
ス・ビット０ ５０ないしＡ１２７ステータス・ビット
Ｘ ５２がイネーブルになる。
されたアドレスに対応する複数のステータス・ビット・
セルのそれぞれに対して平行(concurrently)して送られ
る。たとえば、外部アドレス信号のビット５ないし１１
が解読され、１６進数アドレス＄０がアクセスされるこ
とが特定されると、Ａ０検索ステータス制御信号がアサ
ートされる。次に、Ａ０ステータス・ビット０ ４６な
いしＡ０ステータス・ビットＸ ４８がイネーブルにな
り、アクセスされたアドレスのデータ値に対応するステ
ータス情報が修正される。同様に外部アドレス信号のビ
ット５ないし１１が解読され、１６進数アドレス＄１２
７がアクセスされることが特定されると、Ａ１２７検索
ステータス制御信号がアサートされ、Ａ１２７ステータ
ス・ビット０ ５０ないしＡ１２７ステータス・ビット
Ｘ ５２がイネーブルになる。
【００２７】同様に、プロセッサＢ２１がデータ・メモ
リ３７の所定のアドレス位置に記憶されているデータ値
を修正することにする。データ・メモリ３７内のデータ
値を修正するには、ロード／記憶ユニット３２が所定の
アドレスをキャッシュ制御論理３４に送る。データ・タ
グ・キャッシュ４２は、複数のデータ・タグ値を記憶し
ており、それらのそれぞれが、データ・キャッシュ２６
の所定のアドレス位置に対応する。次にデータ・タグ値
は、内部アドレス信号により与えられたアドレスの部分
と比較され、データ値がデータ・キャッシュ２６内に記
憶されているか否かが判定される。さらに、データ・タ
グ値は、キャッシュ制御論理回路３４にも送られ、ここ
で、その後、データ・メモリ・アドレス信号を介してロ
ード／記憶ユニット３２に送られる。
リ３７の所定のアドレス位置に記憶されているデータ値
を修正することにする。データ・メモリ３７内のデータ
値を修正するには、ロード／記憶ユニット３２が所定の
アドレスをキャッシュ制御論理３４に送る。データ・タ
グ・キャッシュ４２は、複数のデータ・タグ値を記憶し
ており、それらのそれぞれが、データ・キャッシュ２６
の所定のアドレス位置に対応する。次にデータ・タグ値
は、内部アドレス信号により与えられたアドレスの部分
と比較され、データ値がデータ・キャッシュ２６内に記
憶されているか否かが判定される。さらに、データ・タ
グ値は、キャッシュ制御論理回路３４にも送られ、ここ
で、その後、データ・メモリ・アドレス信号を介してロ
ード／記憶ユニット３２に送られる。
【００２８】タグ・ユニット３６においては、内部アド
レス信号のビット５ないし１１がデータ解読器４４によ
り解読され、データ・タグ・キャッシュ４２内で対応す
るデータ・タグ値が記憶されている所定の１６進数アド
レスを特定する。データ・タグ・キャッシュ４２の１６
進数アドレスがアサートされると、データ・タグ値はデ
ータ比較器４３の第１入力に送られる。また、複数のス
テータス制御ビットが、アクセスされたアドレスに対応
する複数のステータス・ビット・セルに同時に送られ
る。たとえば、内部データ・アドレス信号のビット５な
いし１１が解読され、１６進数アドレス＄０がアクセス
されることが特定されると、Ａ０データ・ステータス信
号がＡ０ステータス・ビット０ ４６ないしＡ０ステー
タス・ビットＸ ４８に送られる。同様に、内部アドレ
ス信号のビット５ないし１１が解読され、１６進数アド
レス＄１２７がアクセスされることが特定されると、Ａ
１２７データ・ステータス制御信号が、Ａ１２７ステー
タス・ビット０ ５０ないしＡ１２７ステータス・ビッ
トＸ ５２に対して送られる。
レス信号のビット５ないし１１がデータ解読器４４によ
り解読され、データ・タグ・キャッシュ４２内で対応す
るデータ・タグ値が記憶されている所定の１６進数アド
レスを特定する。データ・タグ・キャッシュ４２の１６
進数アドレスがアサートされると、データ・タグ値はデ
ータ比較器４３の第１入力に送られる。また、複数のス
テータス制御ビットが、アクセスされたアドレスに対応
する複数のステータス・ビット・セルに同時に送られ
る。たとえば、内部データ・アドレス信号のビット５な
いし１１が解読され、１６進数アドレス＄０がアクセス
されることが特定されると、Ａ０データ・ステータス信
号がＡ０ステータス・ビット０ ４６ないしＡ０ステー
タス・ビットＸ ４８に送られる。同様に、内部アドレ
ス信号のビット５ないし１１が解読され、１６進数アド
レス＄１２７がアクセスされることが特定されると、Ａ
１２７データ・ステータス制御信号が、Ａ１２７ステー
タス・ビット０ ５０ないしＡ１２７ステータス・ビッ
トＸ ５２に対して送られる。
【００２９】複数のステータス・ビットのそれぞれの制
御は、データ・ステータス信号と検索ステータス信号と
を介して、キャッシュ制御論理３４により行われる。た
とえば、キャッシュ制御論理３４は、「データ０ステー
タス(Data 0 Status) 」とラベルを付けられた信号と、
「検索０ステータス(Snoop 0 Status)」とラベルを付け
られた信号の両方を、Ａ０ステータス・ビット０ ４６
ないしＡ１２７ステータス・ビット０ ５０に送る。同
様に、キャッシュ制御論理３４は、「データＸステータ
ス(Data X Status) 」とラベルを付けられた信号と、
「検索Ｘステータス(Snoop X Status)」とラベルを付け
られた信号の両方を、Ａ０ステータス・ビットＸ ４８
ないしＡ１２７ステータス・ビットＸ ５２に送る。
御は、データ・ステータス信号と検索ステータス信号と
を介して、キャッシュ制御論理３４により行われる。た
とえば、キャッシュ制御論理３４は、「データ０ステー
タス(Data 0 Status) 」とラベルを付けられた信号と、
「検索０ステータス(Snoop 0 Status)」とラベルを付け
られた信号の両方を、Ａ０ステータス・ビット０ ４６
ないしＡ１２７ステータス・ビット０ ５０に送る。同
様に、キャッシュ制御論理３４は、「データＸステータ
ス(Data X Status) 」とラベルを付けられた信号と、
「検索Ｘステータス(Snoop X Status)」とラベルを付け
られた信号の両方を、Ａ０ステータス・ビットＸ ４８
ないしＡ１２７ステータス・ビットＸ ５２に送る。
【００３０】複数のステータス・ビットのそれぞれが、
検索タグ・キャッシュ４０とデータ・タグ・キャッシュ
４２との間で共用されているので、データ可干渉性が確
保される。検索タグ・キャッシュ４０内の検索タグ値が
修正されると、ステータス・アレイ４１内の対応するス
テータス・ビットも修正される。対応するステータス・
ビットもまた、データ・タグ・キャッシュ４２により共
用されているので、ステータス・ビットに対する修正は
すべて対応するデータ・タグ値に反映される。同様に、
データ・タグ・キャッシュ４２内のデータ・タグ値に対
する修正もすべて、検索タグ・キャッシュ４０内で反映
される。データ・タグ値と検索タグ値との両方の間でス
テータス・ビットを共用することにより、ステータス・
ビットに対する修正はすべて、データ・タグ・キャッシ
ュ４２と検索タグ・キャッシュ４０との中でそれぞれ平
行して反映される。
検索タグ・キャッシュ４０とデータ・タグ・キャッシュ
４２との間で共用されているので、データ可干渉性が確
保される。検索タグ・キャッシュ４０内の検索タグ値が
修正されると、ステータス・アレイ４１内の対応するス
テータス・ビットも修正される。対応するステータス・
ビットもまた、データ・タグ・キャッシュ４２により共
用されているので、ステータス・ビットに対する修正は
すべて対応するデータ・タグ値に反映される。同様に、
データ・タグ・キャッシュ４２内のデータ・タグ値に対
する修正もすべて、検索タグ・キャッシュ４０内で反映
される。データ・タグ値と検索タグ値との両方の間でス
テータス・ビットを共用することにより、ステータス・
ビットに対する修正はすべて、データ・タグ・キャッシ
ュ４２と検索タグ・キャッシュ４０との中でそれぞれ平
行して反映される。
【００３１】ここで説明した本発明の実行例において
は、Ｘは３に等しく、被アクセス値の可能な状態を決定
するステータス・ビット・セルは３つある。この３つの
ステータス・ビットが、アクセスされたデータ値が有効
であるか否か、メモリ１２などの外部メモリに関してそ
の値が修正されたか否か、また、値が単独のプロセッサ
により「専有」されているのか、他のプロセッサと共用
されているのかを決定する。被アクセス値が、単独のプ
ロセッサにより専有されている場合は、他のプロセッサ
は、まずその値の所有権(ownership) を得なければ、そ
の値を修正することはできない。
は、Ｘは３に等しく、被アクセス値の可能な状態を決定
するステータス・ビット・セルは３つある。この３つの
ステータス・ビットが、アクセスされたデータ値が有効
であるか否か、メモリ１２などの外部メモリに関してそ
の値が修正されたか否か、また、値が単独のプロセッサ
により「専有」されているのか、他のプロセッサと共用
されているのかを決定する。被アクセス値が、単独のプ
ロセッサにより専有されている場合は、他のプロセッサ
は、まずその値の所有権(ownership) を得なければ、そ
の値を修正することはできない。
【００３２】また、任意の被アクセス値に対して、合計
４つの状態が可能である。第１状態においては、３個の
ステータス・ビット・セルが無効状態を定義する。被ア
クセス値が無効状態にあると、その被アクセス値は古
い、すなわち、データの最も新しいコピーではないの
で、使うべきではない。第２状態においては、３個のス
テータス・ビット・セルが、共用−未修正状態を定義す
る。被アクセス値が共用−未修正状態にあると、その被
アクセス値は、複数のプロセッサ間で共用され、そのた
めに他のキャッシュにもこの値のコピーがあることもあ
る。しかしその被アクセス値は、外部メモリに関しては
未修正状態である。第３状態は専有未修正状態(Exclusi
ve Unmodified state)として定義される。専有未修正状
態においては、１台のプロセッサしか、そのデータ・キ
ャッシュ内に被アクセス値のコピーをもっていない。ま
た、その被アクセス値は、外部メモリに関しては未修正
状態である。第４の状態は、３個のステータス・ビット
が、専有修正状態を定義する。専有修正状態において
は、１台のプロセッサしか、そのデータ・キャッシュ内
に、被アクセス値のコピーを持っていない。さらに、そ
の被アクセス値は、「汚い(dirty) 」すなわち外部メモ
リに関して修正されている。データ・キャッシュ・アク
セスの間、被アクセス値の状態は、アクセスの種類とア
クセスの結果（たとえばアクセス結果がヒットであった
か、ミスであったかなど）により状態が変化する。
４つの状態が可能である。第１状態においては、３個の
ステータス・ビット・セルが無効状態を定義する。被ア
クセス値が無効状態にあると、その被アクセス値は古
い、すなわち、データの最も新しいコピーではないの
で、使うべきではない。第２状態においては、３個のス
テータス・ビット・セルが、共用−未修正状態を定義す
る。被アクセス値が共用−未修正状態にあると、その被
アクセス値は、複数のプロセッサ間で共用され、そのた
めに他のキャッシュにもこの値のコピーがあることもあ
る。しかしその被アクセス値は、外部メモリに関しては
未修正状態である。第３状態は専有未修正状態(Exclusi
ve Unmodified state)として定義される。専有未修正状
態においては、１台のプロセッサしか、そのデータ・キ
ャッシュ内に被アクセス値のコピーをもっていない。ま
た、その被アクセス値は、外部メモリに関しては未修正
状態である。第４の状態は、３個のステータス・ビット
が、専有修正状態を定義する。専有修正状態において
は、１台のプロセッサしか、そのデータ・キャッシュ内
に、被アクセス値のコピーを持っていない。さらに、そ
の被アクセス値は、「汚い(dirty) 」すなわち外部メモ
リに関して修正されている。データ・キャッシュ・アク
セスの間、被アクセス値の状態は、アクセスの種類とア
クセスの結果（たとえばアクセス結果がヒットであった
か、ミスであったかなど）により状態が変化する。
【００３３】被アクセス値の状態を反映するように実行
されると、複数のステータス・ビット・セルのそれぞれ
が同一の論理回路構成を用いる。そのため、図４には、
図示の目的で、Ａ０ステータス・ビット０ ４６が示さ
れている。Ａ０ステータス・ビット０ ４６は、通常、
ドライバ５４と、ドライバ５６と、感度増幅器５８と、
トランジスタ６０と、トランジスタ６２と、ステータス
・ビット・セル６４と、トランジスタ６６と、感度増幅
器６８と、トランジスタ７０と、ドライバ７２と、ドラ
イバ７４とを備える。
されると、複数のステータス・ビット・セルのそれぞれ
が同一の論理回路構成を用いる。そのため、図４には、
図示の目的で、Ａ０ステータス・ビット０ ４６が示さ
れている。Ａ０ステータス・ビット０ ４６は、通常、
ドライバ５４と、ドライバ５６と、感度増幅器５８と、
トランジスタ６０と、トランジスタ６２と、ステータス
・ビット・セル６４と、トランジスタ６６と、感度増幅
器６８と、トランジスタ７０と、ドライバ７２と、ドラ
イバ７４とを備える。
【００３４】データ０ステータス信号は、ドライバ５４
およびドライバ５６の両方のデータ入力に接続されて、
「データ・ステータス入力(Data Status In)」とラベル
の付けられた信号を送る。複数のＡ０データ・ステータ
ス制御信号は、トランジスタ６２の制御端子に接続され
て、データ・ワード・ライン制御信号を送る。書き込み
動作中は、内部アドレス信号が解読されて、データ・タ
グ・キャッシュ４２の１６進数アドレス＄０が選択され
たことが示されると、データ・ワード・ライン制御信号
がアサートされる。さらに、複数のＡ０データ・ステー
タス制御信号は、トランジスタ６０の制御電極に接続さ
れて、データ列制御信号を送る。データ列制御信号と、
データ・ワード制御信号とは、集合的に修正されるべき
ステータス・ビット・セルを表す。また、複数のＡ０デ
ータ・ステータス制御信号が、ドライバ５６の制御電極
に接続されてデータ衝突信号を送り、またドライバ５４
の制御電極にも接続されてデータ更新信号を送る。デー
タ衝突信号は、衝突が起こったのか否か、また同じメモ
リ位置が同時にアクセスされたか否かを表す。データ更
新信号は、データ・タグ・キャッシュ内のデータ・タグ
値を修正すべきか否かを表す。
およびドライバ５６の両方のデータ入力に接続されて、
「データ・ステータス入力(Data Status In)」とラベル
の付けられた信号を送る。複数のＡ０データ・ステータ
ス制御信号は、トランジスタ６２の制御端子に接続され
て、データ・ワード・ライン制御信号を送る。書き込み
動作中は、内部アドレス信号が解読されて、データ・タ
グ・キャッシュ４２の１６進数アドレス＄０が選択され
たことが示されると、データ・ワード・ライン制御信号
がアサートされる。さらに、複数のＡ０データ・ステー
タス制御信号は、トランジスタ６０の制御電極に接続さ
れて、データ列制御信号を送る。データ列制御信号と、
データ・ワード制御信号とは、集合的に修正されるべき
ステータス・ビット・セルを表す。また、複数のＡ０デ
ータ・ステータス制御信号が、ドライバ５６の制御電極
に接続されてデータ衝突信号を送り、またドライバ５４
の制御電極にも接続されてデータ更新信号を送る。デー
タ衝突信号は、衝突が起こったのか否か、また同じメモ
リ位置が同時にアクセスされたか否かを表す。データ更
新信号は、データ・タグ・キャッシュ内のデータ・タグ
値を修正すべきか否かを表す。
【００３５】検索０ステータス信号は、ドライバ７４お
よびドライバ７２の両方のデータ入力に接続され、「検
索ステータス入力(Snoop Status In) 」とラベルの付け
られた信号を送る。複数のＡ０検索ステータス制御信号
は、トランジスタ６６の制御端子に接続されて、検索ワ
ード・ライン制御信号を送る。検索動作中は、外部アド
レス信号が解読されて検索タグ・キャッシュ４０の１６
進数アドレス＄０が選択されたことが示されると、検索
ワード・ライン制御信号がアサートされる。また、複数
のＡ０検索ステータス制御信号がトランジスタ７０の制
御電極に接続されて、検索列制御信号を送る。検索列制
御信号と検索ワード制御信号とは、集合的に、修正され
るべきステータス・ビット・セルを表す。また、複数の
Ａ０検索ステータス制御信号が、ドライバ７２の制御電
極に接続されて検索衝突信号を送り、またドライバ７４
の制御電極にも接続されて検索更新信号を送る。検索更
新信号は、検索タグ・キャッシュ内の検索タグ値を修正
すべきか否かを表す。
よびドライバ７２の両方のデータ入力に接続され、「検
索ステータス入力(Snoop Status In) 」とラベルの付け
られた信号を送る。複数のＡ０検索ステータス制御信号
は、トランジスタ６６の制御端子に接続されて、検索ワ
ード・ライン制御信号を送る。検索動作中は、外部アド
レス信号が解読されて検索タグ・キャッシュ４０の１６
進数アドレス＄０が選択されたことが示されると、検索
ワード・ライン制御信号がアサートされる。また、複数
のＡ０検索ステータス制御信号がトランジスタ７０の制
御電極に接続されて、検索列制御信号を送る。検索列制
御信号と検索ワード制御信号とは、集合的に、修正され
るべきステータス・ビット・セルを表す。また、複数の
Ａ０検索ステータス制御信号が、ドライバ７２の制御電
極に接続されて検索衝突信号を送り、またドライバ７４
の制御電極にも接続されて検索更新信号を送る。検索更
新信号は、検索タグ・キャッシュ内の検索タグ値を修正
すべきか否かを表す。
【００３６】ドライバ５４の出力と、ドライバ７２の出
力とは、いずれもトランジスタ６０の第１電流電極に接
続される。トランジスタ６０の第２電流電極は、トラン
ジスタ６２の第１電流電極に接続される。トランジスタ
６２の第２電流電極は、ステータス・ビット・セル６４
の第１双方向端子に接続される。ドライバ５６の出力
と、ドライバ７４の出力とは、いずれもトランジスタ７
０の第１電流電極に接続される。トランジスタの第２電
流電極は、トランジスタ６６の第１電流電極に接続され
る。トランジスタ６６の第２電流電極は、ステータス・
ビット・セル６４の第２双方向端子に接続される。さら
に、ドライバ５６の出力は、感度増幅器６８にも接続さ
れる。感度増幅器の出力は、検索０ステータス信号に結
合されて、「検索ステータス出力(Snoop Status Out)」
とラベルの付けられた信号をキャッシュ制御論理３４に
送る。ドライバ７２の出力は、感度増幅器５８の入力に
も結合される。感度増幅器５８の出力は、データ０ステ
ータス信号に送られ、「データ・ステータス出力(Data
Status Out) 」とラベルの付けられた信号をキャッシュ
制御論理３４に送る。動作中は、キャッシュ制御論理３
４は、検索ステータス出力およびデータ・ステータス出
力信号をそれぞれ受け取って処理して、同一のアドレス
位置に対する２回のアクセスが、いずれも効率的に正確
に処理されることを可能にする。
力とは、いずれもトランジスタ６０の第１電流電極に接
続される。トランジスタ６０の第２電流電極は、トラン
ジスタ６２の第１電流電極に接続される。トランジスタ
６２の第２電流電極は、ステータス・ビット・セル６４
の第１双方向端子に接続される。ドライバ５６の出力
と、ドライバ７４の出力とは、いずれもトランジスタ７
０の第１電流電極に接続される。トランジスタの第２電
流電極は、トランジスタ６６の第１電流電極に接続され
る。トランジスタ６６の第２電流電極は、ステータス・
ビット・セル６４の第２双方向端子に接続される。さら
に、ドライバ５６の出力は、感度増幅器６８にも接続さ
れる。感度増幅器の出力は、検索０ステータス信号に結
合されて、「検索ステータス出力(Snoop Status Out)」
とラベルの付けられた信号をキャッシュ制御論理３４に
送る。ドライバ７２の出力は、感度増幅器５８の入力に
も結合される。感度増幅器５８の出力は、データ０ステ
ータス信号に送られ、「データ・ステータス出力(Data
Status Out) 」とラベルの付けられた信号をキャッシュ
制御論理３４に送る。動作中は、キャッシュ制御論理３
４は、検索ステータス出力およびデータ・ステータス出
力信号をそれぞれ受け取って処理して、同一のアドレス
位置に対する２回のアクセスが、いずれも効率的に正確
に処理されることを可能にする。
【００３７】一例として、プロセッサＡ２０およびプロ
セッサＢ２１の両方が、データ・キャッシュ２６内の所
定のアドレス位置に記憶されているデータ値を平行して
修正することにする。前述のように、情報値がデータ・
タグ・キャッシュ４２または検索タグ・キャッシュ４０
のいずれかでアクセスされると、情報値の状態が修正さ
れる。そのために、ステータス・ビットの値は、「順送
り(forward) 」されて、同時アクセス中に行われた修正
を正確に反映する。
セッサＢ２１の両方が、データ・キャッシュ２６内の所
定のアドレス位置に記憶されているデータ値を平行して
修正することにする。前述のように、情報値がデータ・
タグ・キャッシュ４２または検索タグ・キャッシュ４０
のいずれかでアクセスされると、情報値の状態が修正さ
れる。そのために、ステータス・ビットの値は、「順送
り(forward) 」されて、同時アクセス中に行われた修正
を正確に反映する。
【００３８】たとえば、１６進数アドレス＄０がデータ
・タグ・キャッシュ４２内に書き込まれるのと、検索タ
グ・キャッシュ４０内で読み込まれるのが平行に行われ
るとする。１６進数アドレス＄０がアクセスされるの
で、データ・ワード・ライン信号と検索ワード・ライン
信号の両方がアサートされる。データ列信号と検索列信
号もアサートされる。書き込み動作中は、データ更新信
号がアサートされて、ドライバ５４は、データ・ステー
タス入力信号を介して、修正されたステータス・ビット
を受け取ることができる。またデータ衝突がアサートさ
れて、「衝突」が起きたこと、同一アドレスが２台の異
なるプロセッサにより平行にアクセスされていることを
示す。検索タグ・キャッシュ４０内の検索タグ値にはア
クセスされないので、検索更新信号も検索衝突信号もア
サートされない。
・タグ・キャッシュ４２内に書き込まれるのと、検索タ
グ・キャッシュ４０内で読み込まれるのが平行に行われ
るとする。１６進数アドレス＄０がアクセスされるの
で、データ・ワード・ライン信号と検索ワード・ライン
信号の両方がアサートされる。データ列信号と検索列信
号もアサートされる。書き込み動作中は、データ更新信
号がアサートされて、ドライバ５４は、データ・ステー
タス入力信号を介して、修正されたステータス・ビット
を受け取ることができる。またデータ衝突がアサートさ
れて、「衝突」が起きたこと、同一アドレスが２台の異
なるプロセッサにより平行にアクセスされていることを
示す。検索タグ・キャッシュ４０内の検索タグ値にはア
クセスされないので、検索更新信号も検索衝突信号もア
サートされない。
【００３９】それぞれの信号が適切にアサートされる
と、修正されたステータス・ビットは、ステータス・ビ
ット・セル６４に送られて、次の使用に備えて記憶され
る。また、ドライバ５６は、修正されたステータス・ビ
ットを感度増幅器６８に送り、そこでは、ステータス・
ビット・セル６４に以前記憶されていたステータス・ビ
ットではなく、修正されたステータス・ビットがキャッ
シュ制御論理３４に送られる。
と、修正されたステータス・ビットは、ステータス・ビ
ット・セル６４に送られて、次の使用に備えて記憶され
る。また、ドライバ５６は、修正されたステータス・ビ
ットを感度増幅器６８に送り、そこでは、ステータス・
ビット・セル６４に以前記憶されていたステータス・ビ
ットではなく、修正されたステータス・ビットがキャッ
シュ制御論理３４に送られる。
【００４０】同様に、１６進数アドレス＄０が、検索タ
グ・キャッシュ４０内で書き込まれるのと、データ・タ
グ・キャッシュ４２内に読み込まれるのが平行して行わ
れるとする。この場合も、データ・ワード・ライン，検
索ワード・ライン，データ列および検索列信号がすべて
アサートされる。新しい検索タグ値が書き込まれるの
で、検索更新信号がアサートされて、ドライバ７４は、
検索ステータス入力信号を介して修正されたステータス
・ビットを受け取ることができる。さらに検索衝突がア
サートされて、「読み込み／書き込み」衝突が起こった
こと、同一のアドレスが、２台の異なるプロセッサによ
り平行してアクセスされたことを表す。データ・タグ・
キャッシュ４２内のデータ・タグ値は修正されないの
で、データ更新信号もデータ衝突信号もアサートされな
い。
グ・キャッシュ４０内で書き込まれるのと、データ・タ
グ・キャッシュ４２内に読み込まれるのが平行して行わ
れるとする。この場合も、データ・ワード・ライン，検
索ワード・ライン，データ列および検索列信号がすべて
アサートされる。新しい検索タグ値が書き込まれるの
で、検索更新信号がアサートされて、ドライバ７４は、
検索ステータス入力信号を介して修正されたステータス
・ビットを受け取ることができる。さらに検索衝突がア
サートされて、「読み込み／書き込み」衝突が起こった
こと、同一のアドレスが、２台の異なるプロセッサによ
り平行してアクセスされたことを表す。データ・タグ・
キャッシュ４２内のデータ・タグ値は修正されないの
で、データ更新信号もデータ衝突信号もアサートされな
い。
【００４１】各信号が適切にアサートされると、この場
合も、修正されたステータス・ビットは、ステータス・
ビット・セル６４に送られて、次の使用に備えて記憶さ
れる。また、ドライバ７２は修正されたステータス・ビ
ットを感度増幅器５８に送り、そこではステータス・ビ
ット・セル６４内に以前記憶されていたステータス・ビ
ットではなく、修正されたステータス・ビットがキャッ
シュ制御論理３４に送られる。
合も、修正されたステータス・ビットは、ステータス・
ビット・セル６４に送られて、次の使用に備えて記憶さ
れる。また、ドライバ７２は修正されたステータス・ビ
ットを感度増幅器５８に送り、そこではステータス・ビ
ット・セル６４内に以前記憶されていたステータス・ビ
ットではなく、修正されたステータス・ビットがキャッ
シュ制御論理３４に送られる。
【００４２】動作中は、多重処理システム１０は、機能
性も性能も損なうことなく、検索および読み込みまたは
書き込み動作を効率的に行うことができる。ステータス
・ビット・セルの構造と、それぞれ「資源パイプライン
処理(resource pipelining)」および「分割バス支配期
間(spilt bus tenures) 」と呼ばれる２つの技術によ
り、多重処理システム１０は、衝突中も効率的に動作す
ることができる。たとえば、プロセッサＢ２１がデータ
・メモリ３７の第１メモリ記憶位置に新しい値を書き込
む動作を始め、同時に、プロセッサＡ２０も第２メモリ
位置に記憶されているデータ値を修正するとする。その
ため、プロセッサＢ２１は、プロセッサＡ２０により修
正されたデータ値の検索も行い、その値がデータ・メモ
リ３７内に記憶されているか否かを判定する。データ値
がデータ・メモリ３７内に記憶されていれば、そのデー
タ値も修正してデータ可干渉性を維持するようにしなけ
ればならない。多重処理システムのためのキャッシュ・
コントローラの他の実行例においては、同一のメモリ記
憶位置に対する書き込み動作と検索動作の両方は、平行
に処理することができないのが普通である。通常、キャ
ッシュ・コントローラは、いずれの動作に関しても不確
定な応答を行う。
性も性能も損なうことなく、検索および読み込みまたは
書き込み動作を効率的に行うことができる。ステータス
・ビット・セルの構造と、それぞれ「資源パイプライン
処理(resource pipelining)」および「分割バス支配期
間(spilt bus tenures) 」と呼ばれる２つの技術によ
り、多重処理システム１０は、衝突中も効率的に動作す
ることができる。たとえば、プロセッサＢ２１がデータ
・メモリ３７の第１メモリ記憶位置に新しい値を書き込
む動作を始め、同時に、プロセッサＡ２０も第２メモリ
位置に記憶されているデータ値を修正するとする。その
ため、プロセッサＢ２１は、プロセッサＡ２０により修
正されたデータ値の検索も行い、その値がデータ・メモ
リ３７内に記憶されているか否かを判定する。データ値
がデータ・メモリ３７内に記憶されていれば、そのデー
タ値も修正してデータ可干渉性を維持するようにしなけ
ればならない。多重処理システムのためのキャッシュ・
コントローラの他の実行例においては、同一のメモリ記
憶位置に対する書き込み動作と検索動作の両方は、平行
に処理することができないのが普通である。通常、キャ
ッシュ・コントローラは、いずれの動作に関しても不確
定な応答を行う。
【００４３】しかし、ここで説明される本発明の実行例
においては、プロセッサＢ２１は、分割バス支配期間を
用いて、性能を損なわずに検索動作と書き込み動作の両
方を同時に処理する。分割バス支配期間を示すタイミン
グ図を図５に示す。
においては、プロセッサＢ２１は、分割バス支配期間を
用いて、性能を損なわずに検索動作と書き込み動作の両
方を同時に処理する。分割バス支配期間を示すタイミン
グ図を図５に示す。
【００４４】図５には、タイミング図の最上部に時間が
一連のクロック周期として示されている。図５では、プ
ロセッサＢ２１がアドレス・バス１４の所有権を持って
おり、メモリ回路１２から情報値にアクセスするものと
する。次にプロセッサＢ２１は、アドレス支配期間の１
周期中に、アドレス・バス１４に対してアドレスＸ値を
送る。図５に示されたタイミング図では、アドレス支配
期間は、クロック周期の開始点で始まり、同一のクロッ
ク位相における２クロック周期後に終了する。別のデー
タ支配期間では、メモリ回路１２は、アドレスＸにより
アクセスされた複数のデータ値をデータ・バス１６に送
る。データ値にはそれぞれ「データＡ」，「データ
Ｂ」，「データＣ」および「データＤ」とラベルが付け
られる。ここで説明される例においては、データ支配期
間は、アドレス支配期間が開始された１クロック周期後
に始まり、終了するまでに１クロック周期毎に複数のデ
ータ値のうち１つを転送する。
一連のクロック周期として示されている。図５では、プ
ロセッサＢ２１がアドレス・バス１４の所有権を持って
おり、メモリ回路１２から情報値にアクセスするものと
する。次にプロセッサＢ２１は、アドレス支配期間の１
周期中に、アドレス・バス１４に対してアドレスＸ値を
送る。図５に示されたタイミング図では、アドレス支配
期間は、クロック周期の開始点で始まり、同一のクロッ
ク位相における２クロック周期後に終了する。別のデー
タ支配期間では、メモリ回路１２は、アドレスＸにより
アクセスされた複数のデータ値をデータ・バス１６に送
る。データ値にはそれぞれ「データＡ」，「データ
Ｂ」，「データＣ」および「データＤ」とラベルが付け
られる。ここで説明される例においては、データ支配期
間は、アドレス支配期間が開始された１クロック周期後
に始まり、終了するまでに１クロック周期毎に複数のデ
ータ値のうち１つを転送する。
【００４５】プロセッサＢ２１がアドレス・バス１４の
所有権を持つときのアドレス支配期間中は、その他のプ
ロセッサはメモリ・システム１２内のデータ値を修正す
ることはできない。プロセッサＢ２１がアドレス・バス
１４の所有権を有しているので、多重処理システム１０
内の他のプロセッサは、検索アクセスを行うこともでき
ない。そのために、アドレス支配期間中は、プロセッサ
Ｂ２１は外部トランザクションを検索する必要はなく、
外部ソースからの競合なしに、検索タグ・キャッシュ内
の検索値を修正することができる。
所有権を持つときのアドレス支配期間中は、その他のプ
ロセッサはメモリ・システム１２内のデータ値を修正す
ることはできない。プロセッサＢ２１がアドレス・バス
１４の所有権を有しているので、多重処理システム１０
内の他のプロセッサは、検索アクセスを行うこともでき
ない。そのために、アドレス支配期間中は、プロセッサ
Ｂ２１は外部トランザクションを検索する必要はなく、
外部ソースからの競合なしに、検索タグ・キャッシュ内
の検索値を修正することができる。
【００４６】同様に、データ所有期間中は、プロセッサ
Ｂ２１がデータ・バス１６の所有権を持っていれば、デ
ータ・タグ値をタグ・ユニット３６のデータ・タグ・キ
ャッシュ４２内で修正することができる。プロセッサＢ
２１内のキャッシュ制御論理３４により、データ・タグ
値に対する変更が完全に実行されるまでは、そのデータ
・タグ値はリクエストされない。このトランザクション
の効率をさらに向上するためには、プロセッサＢ２１が
データ支配期間を終了しないうちに、プロセッサＡ２０
がメモリ回路１２からアドレスＹにアクセスするとよ
い。アドレス支配期間とデータ支配期間とを重ねること
により、さらに多くの機能を平行して処理することがで
きる。また、プロセッサＢ２１がデータ・バス１６の所
有権を持たないときのデータ所有期間中は、プロセッサ
Ｂ２１は多重処理システム１０から「離れる(decoupl
e)」ことができる。プロセッサＢ２１は、離れると、外
部のトランザクションを監視せずに機能を実行すること
ができる。たとえば、プロセッサＢ２１の実行ユニット
２４が、データ・メモリ３７に記憶されていないデータ
値をリクエストすると、「ミス」が起こる。ミスが起こ
ると、そのデータ値はメモリ・システム１２からアクセ
スされる。データ値がメモリ・システム１２からアクセ
スされている間、プロセッサＢ２１は多重処理システム
１０から離れており、他の内部リクエストを処理するこ
とができる。
Ｂ２１がデータ・バス１６の所有権を持っていれば、デ
ータ・タグ値をタグ・ユニット３６のデータ・タグ・キ
ャッシュ４２内で修正することができる。プロセッサＢ
２１内のキャッシュ制御論理３４により、データ・タグ
値に対する変更が完全に実行されるまでは、そのデータ
・タグ値はリクエストされない。このトランザクション
の効率をさらに向上するためには、プロセッサＢ２１が
データ支配期間を終了しないうちに、プロセッサＡ２０
がメモリ回路１２からアドレスＹにアクセスするとよ
い。アドレス支配期間とデータ支配期間とを重ねること
により、さらに多くの機能を平行して処理することがで
きる。また、プロセッサＢ２１がデータ・バス１６の所
有権を持たないときのデータ所有期間中は、プロセッサ
Ｂ２１は多重処理システム１０から「離れる(decoupl
e)」ことができる。プロセッサＢ２１は、離れると、外
部のトランザクションを監視せずに機能を実行すること
ができる。たとえば、プロセッサＢ２１の実行ユニット
２４が、データ・メモリ３７に記憶されていないデータ
値をリクエストすると、「ミス」が起こる。ミスが起こ
ると、そのデータ値はメモリ・システム１２からアクセ
スされる。データ値がメモリ・システム１２からアクセ
スされている間、プロセッサＢ２１は多重処理システム
１０から離れており、他の内部リクエストを処理するこ
とができる。
【００４７】さらに、「資源パイプライン実行(Resourc
e Pipeline Execution) 」と呼ばれる方法を用いて、
「ロック・ステップ・パイプライン実行(Lock Step Pip
elineExecution)」などの通常のパイプライン・データ
転送方法を改変して、キャッシュ・コントローラの性能
を高めることもできる。ロック・ステップ・パイプライ
ン化と資源パイプライン化との差を示したタイミング図
を図６に示す。
e Pipeline Execution) 」と呼ばれる方法を用いて、
「ロック・ステップ・パイプライン実行(Lock Step Pip
elineExecution)」などの通常のパイプライン・データ
転送方法を改変して、キャッシュ・コントローラの性能
を高めることもできる。ロック・ステップ・パイプライ
ン化と資源パイプライン化との差を示したタイミング図
を図６に示す。
【００４８】図６の最上部にはクロック信号が描かれて
いる。クロックの各周期は、４つの位相に分割され、そ
れぞれに「Ｔ１」，「Ｔ２」，「Ｔ３」および「Ｔ４」
とラベルが付けられている。検索タグ・キャッシュ４０
またはデータ・タグ・キャッシュ４２のいずれかにおけ
るタグ値への各アクセスは、１クロック周期内で終了す
る。ロック・ステップ・パイプライン実行方法では、２
台のデータ・プロセッサが１つの情報値に同時にアクセ
スすると、衝突（陰影が付いた部分で示される）が起こ
る。プロセッサＡとプロセッサＢの両方が、クロック位
相Ｔ１，Ｔ２の間に情報値を読み込むと、その情報値の
状態は修正されず、そのため、情報は競合なしに２台の
プロセッサの両方によって読み込まれる。しかし、クロ
ック位相Ｔ３，Ｔ４中にプロセッサＡが第１データ値で
アクセスされた値を修正しようとしており、平行して、
プロセッサＢが第２データ値で同一の被アクセス値を修
正しようとすると、両方のプロセッサが被アクセス値の
状態を修正しようとしていることになり、競合が起こ
る。競合が起こると、誤った結果が出ることもある。同
様に、プロセッサＡが被アクセス値に対して第３データ
値を書き込もうとしており、同時にプロセッサＢが被ア
クセス値を読み込もうとすると、ここでも競合が起こ
り、被アクセス値の状態は不確定のものとなる。
いる。クロックの各周期は、４つの位相に分割され、そ
れぞれに「Ｔ１」，「Ｔ２」，「Ｔ３」および「Ｔ４」
とラベルが付けられている。検索タグ・キャッシュ４０
またはデータ・タグ・キャッシュ４２のいずれかにおけ
るタグ値への各アクセスは、１クロック周期内で終了す
る。ロック・ステップ・パイプライン実行方法では、２
台のデータ・プロセッサが１つの情報値に同時にアクセ
スすると、衝突（陰影が付いた部分で示される）が起こ
る。プロセッサＡとプロセッサＢの両方が、クロック位
相Ｔ１，Ｔ２の間に情報値を読み込むと、その情報値の
状態は修正されず、そのため、情報は競合なしに２台の
プロセッサの両方によって読み込まれる。しかし、クロ
ック位相Ｔ３，Ｔ４中にプロセッサＡが第１データ値で
アクセスされた値を修正しようとしており、平行して、
プロセッサＢが第２データ値で同一の被アクセス値を修
正しようとすると、両方のプロセッサが被アクセス値の
状態を修正しようとしていることになり、競合が起こ
る。競合が起こると、誤った結果が出ることもある。同
様に、プロセッサＡが被アクセス値に対して第３データ
値を書き込もうとしており、同時にプロセッサＢが被ア
クセス値を読み込もうとすると、ここでも競合が起こ
り、被アクセス値の状態は不確定のものとなる。
【００４９】しかし、資源パイプライン実行方法を用い
ることにより、衝突が回避され、アドレス値には２台以
上のプロセッサにより平行してアクセスすることができ
る。資源パイプライン実行方法では、プロセッサＢクロ
ックの１位相がプロセッサＡクロックの位相より、所定
の時間だけずらされる。ここで説明する例では、プロセ
ッサＡは、「Ｔ１」と呼ばれる第１の所定の時点で読み
込みアクセスを実行し、プロセッサＢは、「Ｔ２」と呼
ばれる第２の所定の時点に読み込みアクセスを実行す
る。ここで説明される本発明の実施例においては、プロ
セッサＢ２１のキャッシュ制御論理３４は、プロセッサ
Ｂクロックの位相をずらして、プロセッサＢ２１は、後
で読み込みアクセスを行うことができるようになってい
る。そのために、プロセッサＡが第１データ値を修正す
ると、前述された複数のステータス・ビット・セルが修
正された情報値を順送りして、プロセッサＢは、古い情
報値ではなく、修正された情報値を読み込む。同様に、
第１プロセッサが読み込み動作を行うのと同時に（Ｔ
３）、第２プロセッサが書き込み動作を行うと、修正さ
れた情報値のステータス・ビットが順送りされて、プロ
セッサＡは修正された情報値を読み込むことになる。
ることにより、衝突が回避され、アドレス値には２台以
上のプロセッサにより平行してアクセスすることができ
る。資源パイプライン実行方法では、プロセッサＢクロ
ックの１位相がプロセッサＡクロックの位相より、所定
の時間だけずらされる。ここで説明する例では、プロセ
ッサＡは、「Ｔ１」と呼ばれる第１の所定の時点で読み
込みアクセスを実行し、プロセッサＢは、「Ｔ２」と呼
ばれる第２の所定の時点に読み込みアクセスを実行す
る。ここで説明される本発明の実施例においては、プロ
セッサＢ２１のキャッシュ制御論理３４は、プロセッサ
Ｂクロックの位相をずらして、プロセッサＢ２１は、後
で読み込みアクセスを行うことができるようになってい
る。そのために、プロセッサＡが第１データ値を修正す
ると、前述された複数のステータス・ビット・セルが修
正された情報値を順送りして、プロセッサＢは、古い情
報値ではなく、修正された情報値を読み込む。同様に、
第１プロセッサが読み込み動作を行うのと同時に（Ｔ
３）、第２プロセッサが書き込み動作を行うと、修正さ
れた情報値のステータス・ビットが順送りされて、プロ
セッサＡは修正された情報値を読み込むことになる。
【００５０】これらのそれぞれの例において、資源パイ
プライン処理，分割バス支配期間およびステータス・ビ
ット・セルの構造により、タグ・ユニット３６は、有効
な機能性を損なうことなく同一のメモリ位置の少なくと
も２回のアクセスに対応することができる。
プライン処理，分割バス支配期間およびステータス・ビ
ット・セルの構造により、タグ・ユニット３６は、有効
な機能性を損なうことなく同一のメモリ位置の少なくと
も２回のアクセスに対応することができる。
【００５１】図７および図８は、それぞれの種類の衝突
条件におけるタグ・ユニット３６の機能をまとめたもの
である。図７では、新しいデータ・タグ値がデータ・タ
グ・キャッシュ４２のアドレスＡ０に書き込まれ、アド
レスＡ０の検索タグ値が検索タグ・キャッシュ４０から
読み込まれるときに、「書き込み／読み込み」衝突が起
こる。ここでも、両方の動作がアドレスＡ０に対応する
ステータス・ビットを修正しようとすると、衝突が起こ
る。衝突が起こると、書き込み動作に応答して修正され
たステータス・ビットが、検索ステータス読み込みに対
応するステータス・ビットとして送られる。そのため、
データ・タグ書き込み動作により決定された専有修正状
態が、検索タグ読み込み動作の状態に順送りされる。ま
た、ステータス・ビットを順送りした後で、データ・ヒ
ットがアサートされて、アドレスＡ０によりアクセスさ
れた値はデータ・タグ・キャッシュ４２内に記憶されて
いることを示す。この場合も、ステータス・ビットは修
正されて専有未修正状態を反映する。専有修正状態は、
検索読み込み動作中に反映されるので、キャッシュ制御
論理３４によりタグ・ユニット３６は、正しい検索タグ
値を検索タグ・キャッシュ４０から送ることができる。
古いステータス・ビットが読み込まれた場合は、誤った
検索タグ値が引き出される。
条件におけるタグ・ユニット３６の機能をまとめたもの
である。図７では、新しいデータ・タグ値がデータ・タ
グ・キャッシュ４２のアドレスＡ０に書き込まれ、アド
レスＡ０の検索タグ値が検索タグ・キャッシュ４０から
読み込まれるときに、「書き込み／読み込み」衝突が起
こる。ここでも、両方の動作がアドレスＡ０に対応する
ステータス・ビットを修正しようとすると、衝突が起こ
る。衝突が起こると、書き込み動作に応答して修正され
たステータス・ビットが、検索ステータス読み込みに対
応するステータス・ビットとして送られる。そのため、
データ・タグ書き込み動作により決定された専有修正状
態が、検索タグ読み込み動作の状態に順送りされる。ま
た、ステータス・ビットを順送りした後で、データ・ヒ
ットがアサートされて、アドレスＡ０によりアクセスさ
れた値はデータ・タグ・キャッシュ４２内に記憶されて
いることを示す。この場合も、ステータス・ビットは修
正されて専有未修正状態を反映する。専有修正状態は、
検索読み込み動作中に反映されるので、キャッシュ制御
論理３４によりタグ・ユニット３６は、正しい検索タグ
値を検索タグ・キャッシュ４０から送ることができる。
古いステータス・ビットが読み込まれた場合は、誤った
検索タグ値が引き出される。
【００５２】また、図７は、新しい検索タグ値が検索タ
グ・キャッシュ４０のアドレスＡ０に書き込まれ、平行
してアドレスＡ０のデータ・タグ値がデータ・タグ・キ
ャッシュ４２から読み込まれるときに起こる「読み込み
／書き込み」衝突も示している。新しい検索タグ値を検
索タグ・キャッシュ４０に書き込む第１段階の間は、対
応するステータス・ビットにより、古い検索タグ値は無
効状態にあることが示される。次に無効状態が順送りさ
れて、データ・タグ値の読み込み中に、誤ったデータ・
タグ値は読み込まれないようになる。
グ・キャッシュ４０のアドレスＡ０に書き込まれ、平行
してアドレスＡ０のデータ・タグ値がデータ・タグ・キ
ャッシュ４２から読み込まれるときに起こる「読み込み
／書き込み」衝突も示している。新しい検索タグ値を検
索タグ・キャッシュ４０に書き込む第１段階の間は、対
応するステータス・ビットにより、古い検索タグ値は無
効状態にあることが示される。次に無効状態が順送りさ
れて、データ・タグ値の読み込み中に、誤ったデータ・
タグ値は読み込まれないようになる。
【００５３】図８では、新しいデータ・タグ値と新しい
検索タグ値の両方がアドレスＡ０に書き込まれると、
「書き込み／書き込み」衝突が起こる。この例では、ス
テータス・ビットが修正されて、データ・タグ値に加え
られた修正を反映する。この場合も、ステータス・ビッ
トが順送りされて、アクセスされた検索タグ値は、無効
状態ではなく、専有修正状態になる。
検索タグ値の両方がアドレスＡ０に書き込まれると、
「書き込み／書き込み」衝突が起こる。この例では、ス
テータス・ビットが修正されて、データ・タグ値に加え
られた修正を反映する。この場合も、ステータス・ビッ
トが順送りされて、アクセスされた検索タグ値は、無効
状態ではなく、専有修正状態になる。
【００５４】図８はまた、「読み込み／読み込み」衝突
に関するタイミング図をも示している。しかし、ステー
タス・ビットは読み込み動作中には修正されないので、
状態は修正されず、ステータス・ビットを修正する必要
はない。
に関するタイミング図をも示している。しかし、ステー
タス・ビットは読み込み動作中には修正されないので、
状態は修正されず、ステータス・ビットを修正する必要
はない。
【００５５】前述のように、キャッシュ制御論理ユニッ
ト３４は、タグ・ユニット３６の動作を制御して、衝突
が効率的に処理されるようになっている。図９は、キャ
ッシュ制御論理回路３４が、タグ・ユニット３６内の検
索タグ４０に対して書き込み動作を行うときに実行する
一連の段階を示す状態図である。状態図の各動作は、キ
ャッシュ制御論理回路３４内の回路構成により実行され
る。動作中は、キャッシュ制御論理回路３４はアイドル
（IDLE）状態７６にあり、これは多重処理システム１０
のユーザによりリセット信号がアサートされるか、ある
いはプロセッサＢ２１がアドレス・バス１４の所有権を
リクエストするまで続く。アドレス・バス１４の所有権
をリクエストするためには、プロセッサＢ２１は制御バ
ス１８に対して「外部アドレス・バス・リクエスト(Ext
ernal Address Bus Request)」とラベルを付けられた信
号を送らなければならない。外部アドレス・バス・リク
エスト信号がアサートされると、キャッシュ制御論理回
路３４は、検索タグ値を書き込むべか否かを判定する処
理を開始する。データ支配期間がプロセッサＢ２１によ
り現在実行されていない場合は、キャッシュ制御論理回
路３４はデータ支配期間が始まるまで、開始状態７８で
待機しなければならない。「データ使用中(Data Busy)
」とラベルの付けられた信号は、そのデータ支配期間
が現在実行されているか否かを示す。また、キャッシュ
制御論理回路３４は、書き込まれているデータ値のステ
ータスが決定されるまでは、状態７８に留まらねばなら
ない。データ値のステータスは、「ステータス保留(Sta
tus Pending)」とラベルの付けられた信号により示され
る。ステータス保留信号がアサートされると、キャッシ
ュ制御論理回路３４は、データ値のステータスが決定し
て、ステータス・レジスタ（図示せず）のような適切な
ステータス記憶位置に書き込まれるまで、保留状態８２
で待機しなければならない。「ステータス書き込み(Sta
tus Write)」とラベルの付けられた信号は、データ値の
ステータスが適切な記憶位置に書き込まれた否かを表
す。ステータス保留がアサートされても、ステータス書
き込みがアサートされない場合は、キャッシュ制御論理
回路３４はアイドル状態７６に戻る。
ト３４は、タグ・ユニット３６の動作を制御して、衝突
が効率的に処理されるようになっている。図９は、キャ
ッシュ制御論理回路３４が、タグ・ユニット３６内の検
索タグ４０に対して書き込み動作を行うときに実行する
一連の段階を示す状態図である。状態図の各動作は、キ
ャッシュ制御論理回路３４内の回路構成により実行され
る。動作中は、キャッシュ制御論理回路３４はアイドル
（IDLE）状態７６にあり、これは多重処理システム１０
のユーザによりリセット信号がアサートされるか、ある
いはプロセッサＢ２１がアドレス・バス１４の所有権を
リクエストするまで続く。アドレス・バス１４の所有権
をリクエストするためには、プロセッサＢ２１は制御バ
ス１８に対して「外部アドレス・バス・リクエスト(Ext
ernal Address Bus Request)」とラベルを付けられた信
号を送らなければならない。外部アドレス・バス・リク
エスト信号がアサートされると、キャッシュ制御論理回
路３４は、検索タグ値を書き込むべか否かを判定する処
理を開始する。データ支配期間がプロセッサＢ２１によ
り現在実行されていない場合は、キャッシュ制御論理回
路３４はデータ支配期間が始まるまで、開始状態７８で
待機しなければならない。「データ使用中(Data Busy)
」とラベルの付けられた信号は、そのデータ支配期間
が現在実行されているか否かを示す。また、キャッシュ
制御論理回路３４は、書き込まれているデータ値のステ
ータスが決定されるまでは、状態７８に留まらねばなら
ない。データ値のステータスは、「ステータス保留(Sta
tus Pending)」とラベルの付けられた信号により示され
る。ステータス保留信号がアサートされると、キャッシ
ュ制御論理回路３４は、データ値のステータスが決定し
て、ステータス・レジスタ（図示せず）のような適切な
ステータス記憶位置に書き込まれるまで、保留状態８２
で待機しなければならない。「ステータス書き込み(Sta
tus Write)」とラベルの付けられた信号は、データ値の
ステータスが適切な記憶位置に書き込まれた否かを表
す。ステータス保留がアサートされても、ステータス書
き込みがアサートされない場合は、キャッシュ制御論理
回路３４はアイドル状態７６に戻る。
【００５６】しかし、ステータス保留信号がアサートさ
れなくても、データ使用中信号およびステータス書き込
み信号の両方がアサートされると、キャッシュ制御論理
回路３４は、第１待機０状態８０に入り、次に第２待機
１ ８４状態に入る。状態８４の間に、ステータス保留
信号およびステータス書き込み信号は、キャッシュ制御
論理回路３４により再試験される。ステータス保留信号
またはステータス書き込み信号のいずれかがアサートさ
れると、キャッシュ制御論理３４は再びアイドル状態７
６に進む。しかし、ステータス保留信号もステータス書
き込み信号もアサートされず、再試行(Retry) 信号がア
サートされないと、キャッシュ制御論理回路３４は適切
な制御信号を送って、キャッシュ・コントローラ３６内
で、検索タグ値の検索タグ・キャッシュへの書き込みを
イネーブルにする。また、ここで再試行信号がアサート
されると、キャッシュ制御論理回路３４はアイドル状態
７６に進む。検索タグ・キャッシュへの書き込みを実行
した後で、キャッシュ制御論理回路３４は、アイドル状
態７６に進んで次の外部バス・リクエスト信号を待つ
か、あるいは、外部バス・リクエスト信号が検索タグ・
キャッシュへの書き込み直後に受け取られた場合は、開
始状態７６に進む。
れなくても、データ使用中信号およびステータス書き込
み信号の両方がアサートされると、キャッシュ制御論理
回路３４は、第１待機０状態８０に入り、次に第２待機
１ ８４状態に入る。状態８４の間に、ステータス保留
信号およびステータス書き込み信号は、キャッシュ制御
論理回路３４により再試験される。ステータス保留信号
またはステータス書き込み信号のいずれかがアサートさ
れると、キャッシュ制御論理３４は再びアイドル状態７
６に進む。しかし、ステータス保留信号もステータス書
き込み信号もアサートされず、再試行(Retry) 信号がア
サートされないと、キャッシュ制御論理回路３４は適切
な制御信号を送って、キャッシュ・コントローラ３６内
で、検索タグ値の検索タグ・キャッシュへの書き込みを
イネーブルにする。また、ここで再試行信号がアサート
されると、キャッシュ制御論理回路３４はアイドル状態
７６に進む。検索タグ・キャッシュへの書き込みを実行
した後で、キャッシュ制御論理回路３４は、アイドル状
態７６に進んで次の外部バス・リクエスト信号を待つ
か、あるいは、外部バス・リクエスト信号が検索タグ・
キャッシュへの書き込み直後に受け取られた場合は、開
始状態７６に進む。
【００５７】図９に図示される検索タグ状態装置によ
り、外部プロセッサとのコンフリクトを起こさずに、検
索タグ値をデータ・キャッシュ・ユニット２６のタグ・
キャッシュ３６に書き込むことができる。さらに、試験
によってデータ値が現在書き込まれているか否かを判定
すると、検索タグ・キャッシュには有効な検索タグ値の
みが書き込まれることになる。
り、外部プロセッサとのコンフリクトを起こさずに、検
索タグ値をデータ・キャッシュ・ユニット２６のタグ・
キャッシュ３６に書き込むことができる。さらに、試験
によってデータ値が現在書き込まれているか否かを判定
すると、検索タグ・キャッシュには有効な検索タグ値の
みが書き込まれることになる。
【００５８】検索動作と書き込み動作の両方を平行して
実行するだけでなく、プロセッサＡ２０およびプロセッ
サＢ２１はいずれも、それぞれの各データ・キャッシュ
内の同一のメモリ記憶位置にアクセスする複数の動作を
処理することができる。たとえば、データ・メモリ３７
内に記憶されているデータ値が検索され、しかも書き込
まれるか読み込まれるかされても、それぞれのアクセス
を効率も機能性も損なわずに実行することができる。プ
ロセッサＢ２１のタグ・ユニット３６は、複数のステー
タス・ビットを送り、これが動的に制御されて、処理速
度を落とさずに両方のアクセスに関して正確な結果をも
たらす。
実行するだけでなく、プロセッサＡ２０およびプロセッ
サＢ２１はいずれも、それぞれの各データ・キャッシュ
内の同一のメモリ記憶位置にアクセスする複数の動作を
処理することができる。たとえば、データ・メモリ３７
内に記憶されているデータ値が検索され、しかも書き込
まれるか読み込まれるかされても、それぞれのアクセス
を効率も機能性も損なわずに実行することができる。プ
ロセッサＢ２１のタグ・ユニット３６は、複数のステー
タス・ビットを送り、これが動的に制御されて、処理速
度を落とさずに両方のアクセスに関して正確な結果をも
たらす。
【００５９】ここで説明されたキャッシュ・コントロー
ラは、検索タグ・キャッシュにおいてもデータ・タグ・
キャッシュにおいても、効率的に、機能性を損なわずに
所定のアドレス位置の同時アクセスを処理することがで
きる。資源パイプライン処理とステータス・ビット順送
り技術の両方を用いることにより、それぞれのアクセス
が正確に実行され、正しい結果をもたらすことができ
る。さらに、アドレス支配期間とデータ支配期間を別個
に認識することにより、データ・プロセッサは、外部メ
モリ回路と、その内部のデータ・キャッシュとから平行
して、１つの情報値にアクセスすることができる。アド
レス支配期間とデータ支配期間とを別個にすることで、
データ・プロセッサは、外部データ・プロセッサからの
アクセス動作を処理して、同時に自身のアクセス動作も
行うことができる。
ラは、検索タグ・キャッシュにおいてもデータ・タグ・
キャッシュにおいても、効率的に、機能性を損なわずに
所定のアドレス位置の同時アクセスを処理することがで
きる。資源パイプライン処理とステータス・ビット順送
り技術の両方を用いることにより、それぞれのアクセス
が正確に実行され、正しい結果をもたらすことができ
る。さらに、アドレス支配期間とデータ支配期間を別個
に認識することにより、データ・プロセッサは、外部メ
モリ回路と、その内部のデータ・キャッシュとから平行
して、１つの情報値にアクセスすることができる。アド
レス支配期間とデータ支配期間とを別個にすることで、
データ・プロセッサは、外部データ・プロセッサからの
アクセス動作を処理して、同時に自身のアクセス動作も
行うことができる。
【００６０】ここで説明された実行例は、単に例として
提供されたに過ぎない。しかし、ここで説明された機能
を実行する実行例は他にも多くある。たとえば、多重処
理システム１０は、３台以上のプロセッサを備えていて
も、あるいは１台のデータ・プロセッサだけを有しても
よい。また、すべての関連の制御およびインターフェー
ス機能は図には特に示されていないが、プロセッサＢ２
１に含まれることを理解されたい。キャッシュ制御論理
３４は、論理回路構成として実現して、多重処理システ
ム１０内で検索タグ・キャッシュに対して書き込みを実
行する状態装置の実行に必要な制御を提供することもで
きる。当業者であれば、状態装置内に解説されたそれぞ
れの機能を実行するために必要な論理回路構成を実現す
ることができるだろう。また、ステータス・ビット順送
り技術は、ここで図示されたように２個のキャッシュ・
タグ・アレイを用いなくとも、単独の多重ポート・キャ
ッシュ・タグ・アレイを用いても実現することができ
る。
提供されたに過ぎない。しかし、ここで説明された機能
を実行する実行例は他にも多くある。たとえば、多重処
理システム１０は、３台以上のプロセッサを備えていて
も、あるいは１台のデータ・プロセッサだけを有しても
よい。また、すべての関連の制御およびインターフェー
ス機能は図には特に示されていないが、プロセッサＢ２
１に含まれることを理解されたい。キャッシュ制御論理
３４は、論理回路構成として実現して、多重処理システ
ム１０内で検索タグ・キャッシュに対して書き込みを実
行する状態装置の実行に必要な制御を提供することもで
きる。当業者であれば、状態装置内に解説されたそれぞ
れの機能を実行するために必要な論理回路構成を実現す
ることができるだろう。また、ステータス・ビット順送
り技術は、ここで図示されたように２個のキャッシュ・
タグ・アレイを用いなくとも、単独の多重ポート・キャ
ッシュ・タグ・アレイを用いても実現することができ
る。
【００６１】以上本発明の原理を説明してきたが、本説
明は単に例としてなされたに過ぎず、本発明の範囲を制
限するものでないことは、当業者には明確に理解いただ
けよう。従って、添付の請求項により、本発明の精神と
範囲とに入るすべての修正を包括するものとする。
明は単に例としてなされたに過ぎず、本発明の範囲を制
限するものでないことは、当業者には明確に理解いただ
けよう。従って、添付の請求項により、本発明の精神と
範囲とに入るすべての修正を包括するものとする。
【図１】本発明によるデータ・キャッシュ・ユニットを
有する多重処理システムのブロック図である。
有する多重処理システムのブロック図である。
【図２】図１のデータ・キャッシュ・ユニットのブロッ
ク図である。
ク図である。
【図３】本発明による図２のタグ・ユニットのブロック
図である。
図である。
【図４】図３のステータス・アレイ・ビット・セル回路
の部分論理図である。
の部分論理図である。
【図５】本発明によるキャッシュ・タグ書き込み動作中
のアドレスおよびデータ・バスの行動をタイミング図に
示したものである。
のアドレスおよびデータ・バスの行動をタイミング図に
示したものである。
【図６】本発明による通常のパイプライン化された命令
の流れと、資源パイプライン化された命令の流れの両方
をタイミング図に示したものである。
の流れと、資源パイプライン化された命令の流れの両方
をタイミング図に示したものである。
【図７】本発明による書き込み／読み込み衝突動作およ
び読み込み／書き込み衝突動作の両方のステータスの流
れをタイミング図に示したものである。
び読み込み／書き込み衝突動作の両方のステータスの流
れをタイミング図に示したものである。
【図８】本発明による二重書き込み衝突動作および二重
読み込み衝突動作の両方のステータスの流れをタイミン
グ図に示したものである。
読み込み衝突動作の両方のステータスの流れをタイミン
グ図に示したものである。
【図９】本発明による検索キャッシュ・タグ書き込み動
作を実行する状態装置の状態図である。
作を実行する状態装置の状態図である。
１２ メモリ・システム １４ アドレス・バス １６ データ・バス １８ 制御バス ２０，２１ プロセッサ ２２ クロック論理 ２３ バス・インターフェース・ユニット ２４ 実行ユニット ２５ 内部データ ２６ データ・キャッシュ・ユニット ２７ 内部制御 ２８ 命令キャッシュ・ユニット ３０ シーケンサ ３２ ロード／記憶ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームス・エス・ゴラブ アメリカ合衆国テキサス州オースチン、ク ラーノ・ドライブ4501 (72)発明者 ウィリアム・シー・モイヤー アメリカ合衆国テキサス州ドリッピング・ スプリングス、ピヤー・ブランチ・ロード 1005
Claims (5)
- 【請求項１】 キャッシュ・コントローラ（３６）であ
って：前記キャッシュ・コントローラを第１バスに結合
する第１バス・インターフェース手段（３４，３８）；
前記キャッシュ・コントローラを第２バスに結合する第
２バス・インターフェース手段（３４，４４）；前記第
１バス・インターフェース手段に結合された第１キャッ
シュ・タグ・メモリ・アレイ（４０）であって、前記第
１キャッシュ・タグ・メモリ・アレイは所定の数のエン
トリによって構成され、各エントリが前記キャッシュ・
コントローラに外付けされているデータ・メモリ・アレ
イ内の独自のエントリに対応する第１キャッシュ・タグ
・メモリ・アレイ（４０）；前記第２バス・インターフ
ェース手段に結合された第２キャッシュ・タグ・メモリ
・アレイ（４２）であって、前記第２キャッシュ・タグ
・メモリ・アレイは所定の数のエントリによって構成さ
れ、各エントリが前記データ・メモリ・アレイ内の独自
のエントリに対応する第２キャッシュ・タグ・メモリ・
アレイ（４２）；および前記の第１および第２キャッシ
ュ・タグ・メモリ・アレイに結合されたステータス・メ
モリ・アレイ（４１）であって、前記ステータス・メモ
リ・アレイは所定の数のエントリによって構成され、各
エントリが前記第１キャッシュ・タグ・メモリ・アレイ
内の独自のエントリと、前記第２キャッシュ・タグ・メ
モリ・アレイ内の独自のエントリとに対応するステータ
ス・メモリ・アレイ（４１）；によって構成されること
を特徴とするキャッシュ・コントローラ（３６）。 - 【請求項２】 第１データ・プロセッサ（２１）と、第
２データ・プロセッサ（２０）と、外部メモリ・アレイ
（１２）と、前記の第１データ・プロセッサ，第２デー
タ・プロセッサおよび外部メモリ・アレイにそれぞれ結
合された外部情報バス（１４，１６，１８）とを備えた
多重処理システム（１０）であって、前記第１データ・
プロセッサは、さらにキャッシュ・メモリ（３７）と、
キャッシュ・コントローラ（３６）とを備えており、前
記キャッシュ・コントローラがさらに：前記キャッシュ
・コントローラを前記外部情報バスに結合する第１バス
・インターフェース手段（３４，３８）；前記キャッシ
ュ・コントローラを内部情報バスに結合する第２バス・
インターフェース手段（３４，４４）；前記第１バス・
インターフェース手段に結合された第１キャッシュ・タ
グ・メモリ・アレイ（４０）であって、前記第１キャッ
シュ・タグ・メモリ・アレイは所定の数のエントリによ
って構成され、各エントリが前記外部メモリ・アレイ内
の独自のエントリに対応する第１キャッシュ・タグ・メ
モリ・アレイ（４０）；前記第２バス・インターフェー
ス手段に結合された第２キャッシュ・タグ・メモリ・ア
レイ（４２）であって、前記第２キャッシュ・タグ・メ
モリ・アレイは所定の数のエントリによって構成され、
各エントリが前記外部メモリ・アレイ内の独自のエント
リに対応する第２キャッシュ・タグ・メモリ・アレイ
（４２）；および前記の第１および第２キャッシュ・タ
グ・メモリ・アレイの両方に結合されたステータス・メ
モリ・アレイ（４１）であって、前記ステータス・メモ
リ・アレイは所定の数のエントリによって構成され、各
エントリが前記第１キャッシュ・タグ・メモリ・アレイ
内の独自のエントリと、前記第２キャッシュ・タグ・メ
モリ・アレイ内の独自のエントリとに対応するステータ
ス・メモリ・アレイ（４１）；によって構成されること
を特徴とする多重処理システム（１０）。 - 【請求項３】 多重処理システムにおいてキャッシュ・
コントローラ（３６）を提供する方法であって： 前記キャッシュ・コントローラを第１バスに結合する段
階； 前記キャッシュ・コントローラを第２バスに結合する段
階； 第１キャッシュ・タグ・メモリ・アレイ（４０）を前記
第１バスに結合する段階であって、前記第１キャッシュ
・タグ・メモリ・アレイは所定の数のエントリによって
構成され、各エントリが前記キャッシュ・コントローラ
に外付けされているデータ・メモリ・アレイ内の独自の
エントリに対応する第１キャッシュ・タグ・メモリ・ア
レイを結合する段階；第２キャッシュ・タグ・メモリ・
アレイ（４２）を前記第２バスに結合する段階であっ
て、前記第２キャッシュ・タグ・メモリ・アレイは所定
の数のエントリによって構成され、各エントリが前記デ
ータ・メモリ・アレイ内の独自のエントリに対応する第
２キャッシュ・タグ・メモリ・アレイを結合する段階；
およびステータス・メモリ・アレイ（４１）を前記の第
１および第２キャッシュ・タグ・メモリ・アレイの両方
に結合する段階であって、前記ステータス・メモリ・ア
レイは所定の数のエントリによって構成され、各エント
リが前記第１キャッシュ・タグ・メモリ・アレイ内の独
自のエントリと、前記第２キャッシュ・タグ・メモリ・
アレイ内の独自のエントリとに対応するステータス・メ
モリ・アレイを結合する段階；によって構成されること
を特徴とする方法。 - 【請求項４】 キャッシュ・コントローラ（３６）であ
って：前記キャッシュ・コントローラを第１バスに結合
する第１バス・インターフェース手段（３４，３８）；
前記キャッシュ・コントローラを第２バスに結合する第
２バス・インターフェース手段（３４，４４）；前記第
１バス・インターフェース手段に結合された第１群の入
力と、前記第２バス・インターフェース手段に結合され
た第２群の入力とを有する多重ポート・キャッシュ・タ
グ・メモリ・アレイ（４０，４４）であって、前記キャ
ッシュ・タグ・メモリ・アレイは、所定の数のエントリ
によって構成され、各エントリが、前記キャッシュ・コ
ントローラに外付けされたデータ・メモリ・アレイ内の
独自のエントリに対応する多重ポート・キャッシュ・タ
グ・メモリ・アレイ（４０，４４）；および前記キャッ
シュ・タグ・メモリ・アレイに結合されたステータス・
メモリ・アレイ（４１）であって、前記ステータス・メ
モリ・アレイは所定の数のエントリによって構成され、
各エントリが前記キャッシュ・タグ・メモリ・アレイ内
の独自のエントリに対応するステータス・メモリ・アレ
イ（４１）；によって構成されることを特徴とするキャ
ッシュ・コントローラ（３６）。 - 【請求項５】 第１データ・プロセッサ（２１）と、第
２データ・プロセッサ（２０）と、メイン・メモリ（１
２）と、前記第１データ・プロセッサ，前記第２データ
・プロセッサおよび前記メイン・メモリにそれぞれ結合
されたシステム・バス（１４，１６，１８）とを備えた
多重処理システム（１０）において、前記第１データ・
プロセッサが、さらにキャッシュ・コントローラ（３
６）と、第１キャッシュ・タグ・メモリ（４０）と、第
２キャッシュ・タグ・メモリ（４２）と、ステータス情
報メモリ・アレイ（４１）と、内部バスとを備えている
多重処理システム（１０）において、前記キャッシュ・
コントローラを動作させる方法であって：前記システム
・バスにより提供されたアドレスの部分を用いて、前記
第１キャッシュ・タグ・メモリ・アレイ内の第１位置に
アクセスする段階；前記第１キャッシュ・タグ・メモリ
・アレイ内の前記第１位置と関連性をもつ第１ステータ
ス情報値に、前記第１キャッシュ・タグ・メモリ・アレ
イ内の前記第１位置と独自に関連性を持つ前記ステータ
ス情報メモリ・アレイ内の第１位置から平行にアクセス
する段階；前記内部バスにより提供されたアドレスの部
分を用いて、前記第２キャッシュ・タグ・メモリ・アレ
イ内の第２位置に平行してアクセスする段階；および前
記第２キャッシュ・タグ・メモリ・アレイ内の前記第２
位置に関連性をもつ第２ステータス情報値に平行にアク
セスする段階であって、この第２位置は前記第１キャッ
シュ・タグ・メモリ・アレイ内の前記第２位置と独自の
関連性を持ち、前記システム・バスにより提供されたア
ドレスの前記部分が、前記内部バスにより提供されたア
ドレスの前記部分と同じであれば、前記ステータス情報
メモリ・アレイ内の前記第１および第２位置は等しくな
る、平行にアクセスする段階；によって構成されること
を特徴とする方法。
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