JPH0410102B2 - - Google Patents
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- JPH0410102B2 JPH0410102B2 JP60241799A JP24179985A JPH0410102B2 JP H0410102 B2 JPH0410102 B2 JP H0410102B2 JP 60241799 A JP60241799 A JP 60241799A JP 24179985 A JP24179985 A JP 24179985A JP H0410102 B2 JPH0410102 B2 JP H0410102B2
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- JP
- Japan
- Prior art keywords
- data
- request
- buffer memory
- priority selection
- move
- Prior art date
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- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000004064 recycling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔概要〕
先行するアクセスがブロツク・フエツチにな
り、バイパス要求に対する優先選択サイクルの終
了時刻から最初のムーブインに対する優先選択サ
イクルの終了時刻までの間、次のリクエストを受
け付けないようにしたものである。
り、バイパス要求に対する優先選択サイクルの終
了時刻から最初のムーブインに対する優先選択サ
イクルの終了時刻までの間、次のリクエストを受
け付けないようにしたものである。
本発明は、バツフア・メモリ制御方式に関する
ものである。
ものである。
第４図はバツフア・メモリを説明するための図
である。第４図において、CPUは中央処理装置、
MSは主記憶装置、MCUは記憶制御装置、BSは
バツフア・メモリ、IUは命令処理ユニツト、EU
は演算ユニツトをそれぞれ示している。バツフ
ア・メモリBSは、例えば演算ユニツトEUからデ
ータのフエツチ要求を受け付けると、該当するデ
ータが自分の中に存在するか否かを調べ、存在す
る場合には該当データを演算ユニツトEUに送り、
ない場合には要求データを含む１ブロツクのデー
タを主記憶装置MSに要求する。そしてバツフ
ア・メモリBSは、要求データが記憶制御装置
MCUを介して主記憶装置MSから送られて来る
と要求データを演算ユニツトEUに送り、次いで
当該データ及び続いて送られて来るデータを自分
の中に格納する。なお、バツフア・メモリBS、
命令処理ユニツトIU及び演算ユニツトEUは、中
央処理装置CPU内に存在するものである。
である。第４図において、CPUは中央処理装置、
MSは主記憶装置、MCUは記憶制御装置、BSは
バツフア・メモリ、IUは命令処理ユニツト、EU
は演算ユニツトをそれぞれ示している。バツフ
ア・メモリBSは、例えば演算ユニツトEUからデ
ータのフエツチ要求を受け付けると、該当するデ
ータが自分の中に存在するか否かを調べ、存在す
る場合には該当データを演算ユニツトEUに送り、
ない場合には要求データを含む１ブロツクのデー
タを主記憶装置MSに要求する。そしてバツフ
ア・メモリBSは、要求データが記憶制御装置
MCUを介して主記憶装置MSから送られて来る
と要求データを演算ユニツトEUに送り、次いで
当該データ及び続いて送られて来るデータを自分
の中に格納する。なお、バツフア・メモリBS、
命令処理ユニツトIU及び演算ユニツトEUは、中
央処理装置CPU内に存在するものである。
バツフア・メモリBSはバイパス（BYPASS）
動作が終了すれば次のアクセスを受付け得るが、
最初のムーブ・イン（MOVE IN）が終了して
いないと、バイパス時のアクセス・アドレスと次
のアクセスのアドレスが連続している場合、必ず
次のアクセスはミス・ヒツトとなり、リサイク
ル・シーケンスに入つてしまう。
動作が終了すれば次のアクセスを受付け得るが、
最初のムーブ・イン（MOVE IN）が終了して
いないと、バイパス時のアクセス・アドレスと次
のアクセスのアドレスが連続している場合、必ず
次のアクセスはミス・ヒツトとなり、リサイク
ル・シーケンスに入つてしまう。
本発明は、上記の考察に基づくものであつて、
リサイクル・シーケンスに入ることを防止し、こ
れによりデータ処理装置の性能を向上できるよう
にすることを目的としている。
リサイクル・シーケンスに入ることを防止し、こ
れによりデータ処理装置の性能を向上できるよう
にすることを目的としている。
そしてそのため本発明のバツフア・メモリ制御
方式は、 主記憶装置と、記憶制御装置と、主記憶装置の
内容の一部の写しを保持するバツフア・メモリと
を有し、主記憶装置よりバツフア・メモリにブロ
ツク転送するとき、処理に必要な要求データはバ
イパス動作により演算ユニツト又は命令処理ユニ
ツトへ直接転送され、且つ転送されて来たデータ
をバツフア・メモリに書き込み、１ブロツクの全
てのデータがバツフア・メモリに書き込まれてい
なくても、そのブロツクの書き込まれている部分
だけをバツフア・メモリから読み出すことが出来
る計算機システムにおけるバツフア・メモリ制御
方式であつて、 バツフア・メモリは、 バイパス要求、ムーブイン要求、演算ユニツト
又は命令処理ユニツトからのフエツチ要求、その
他の要求が入力され、優先選択インヒビツト信号
がオンの場合にはバイパス要求、ムーブイン要求
以外の要求を受け付けない優先選択回路と、 最初にバイパス要求を出し、その後でムーブイ
ン要求を出し、バイパス要求に対する優先選択サ
イクルの終了時刻から第１回目のムーブイン要求
に対する優先選択サイクルの終了時刻までの間、
優先選択インヒビツト信号をオンする制御回路
と、 データを格納するデータ部と、 データ部に格納されるデータに対応するアドレ
ス情報や各種制御情報を格納するタグ部と、 記憶制御装置から送られて来たデータがセツト
されるムーブイン・レジスタと、 データ部から出力されたデータおよびムーブイ
ン・レジスタからバイパス線を介して送られてき
たデータがセツトされるワード・レジスタと を有する ことを特徴とするものである。
方式は、 主記憶装置と、記憶制御装置と、主記憶装置の
内容の一部の写しを保持するバツフア・メモリと
を有し、主記憶装置よりバツフア・メモリにブロ
ツク転送するとき、処理に必要な要求データはバ
イパス動作により演算ユニツト又は命令処理ユニ
ツトへ直接転送され、且つ転送されて来たデータ
をバツフア・メモリに書き込み、１ブロツクの全
てのデータがバツフア・メモリに書き込まれてい
なくても、そのブロツクの書き込まれている部分
だけをバツフア・メモリから読み出すことが出来
る計算機システムにおけるバツフア・メモリ制御
方式であつて、 バツフア・メモリは、 バイパス要求、ムーブイン要求、演算ユニツト
又は命令処理ユニツトからのフエツチ要求、その
他の要求が入力され、優先選択インヒビツト信号
がオンの場合にはバイパス要求、ムーブイン要求
以外の要求を受け付けない優先選択回路と、 最初にバイパス要求を出し、その後でムーブイ
ン要求を出し、バイパス要求に対する優先選択サ
イクルの終了時刻から第１回目のムーブイン要求
に対する優先選択サイクルの終了時刻までの間、
優先選択インヒビツト信号をオンする制御回路
と、 データを格納するデータ部と、 データ部に格納されるデータに対応するアドレ
ス情報や各種制御情報を格納するタグ部と、 記憶制御装置から送られて来たデータがセツト
されるムーブイン・レジスタと、 データ部から出力されたデータおよびムーブイ
ン・レジスタからバイパス線を介して送られてき
たデータがセツトされるワード・レジスタと を有する ことを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。第
１図はブロツク・データの構成を示す図である。
１ブロツクは例えば64バイトである。ブロツク・
フエツチを要求した場合、１ブロツクのデータは
８バイト長の単位データに分割されて順番に転送
されて来る。その際、要求データが一番最初に送
られて来る。例えば、要求データがブロツクの第
３番目のものであると仮定すると、最初に第３番
目の単位データが転送され、次に第４番目の単位
データが転送され、以下、５、６、７、０、１、
２の順序で転送される。
１図はブロツク・データの構成を示す図である。
１ブロツクは例えば64バイトである。ブロツク・
フエツチを要求した場合、１ブロツクのデータは
８バイト長の単位データに分割されて順番に転送
されて来る。その際、要求データが一番最初に送
られて来る。例えば、要求データがブロツクの第
３番目のものであると仮定すると、最初に第３番
目の単位データが転送され、次に第４番目の単位
データが転送され、以下、５、６、７、０、１、
２の順序で転送される。
第２図はバツフア・メモリの構成の１例を示す
図である。第２図において、１−０と１−１はム
ーブイン・レジスタ、２は優先選択回路、３はア
ドレス・レジスタ、４はタグ部、５もアドレス・
レジスタ、６はデータ部、７はゲート、８はワー
ド・レジスタ、９と１０はセレクタ、１１は
MCUインタフエース制御回路はそれぞれ示して
いる。ムーブイン・レジスタ１−０と１−１には
主記憶装置MSから送られてくる単位データがセ
ツトされる。優先選択回路２は、優先順位に従つ
て複数の要求の中から１個の要求を選択するもの
である。そして、優先選択インヒビツト信号がオ
ンになると、バイパス要求及びムーブ・イン要求
以外の要求は受け付けない。アドレス・レジスタ
３はタグ部４に対するものである。タグ部４に
は、データ部６に格納されるデータに対応するア
ドレス情報や各種の制御情報が格納される。アド
レス・レジスタ５はデータ部６に対するものであ
る。データ部６にはデータ（命令も含む）が格納
される。ゲート７は、タグ部４が一致を出力した
時に開き、データ部６から読み出されたデータを
ワード・レジスタ８に送るものである。ワード・
レジスタ８には命令処理ユニツトIUや演算ユニ
ツトEU等の要求元に転送すべきデータがセツト
される。MCUインタフエース制御回路１１は、
記憶制御装置MCUからの情報を受取り、バイパ
ス要求やムーブ・イン要求、優先選択インヒビツ
ト信号を出力する。なお、本発明のバツフア・メ
モリは、１ブロツクの全てのデータがバツフア・
メモリに書込まれていなくとも、そのブロツクの
書込まれている部分だけを読出すことが出来るも
のである。
図である。第２図において、１−０と１−１はム
ーブイン・レジスタ、２は優先選択回路、３はア
ドレス・レジスタ、４はタグ部、５もアドレス・
レジスタ、６はデータ部、７はゲート、８はワー
ド・レジスタ、９と１０はセレクタ、１１は
MCUインタフエース制御回路はそれぞれ示して
いる。ムーブイン・レジスタ１−０と１−１には
主記憶装置MSから送られてくる単位データがセ
ツトされる。優先選択回路２は、優先順位に従つ
て複数の要求の中から１個の要求を選択するもの
である。そして、優先選択インヒビツト信号がオ
ンになると、バイパス要求及びムーブ・イン要求
以外の要求は受け付けない。アドレス・レジスタ
３はタグ部４に対するものである。タグ部４に
は、データ部６に格納されるデータに対応するア
ドレス情報や各種の制御情報が格納される。アド
レス・レジスタ５はデータ部６に対するものであ
る。データ部６にはデータ（命令も含む）が格納
される。ゲート７は、タグ部４が一致を出力した
時に開き、データ部６から読み出されたデータを
ワード・レジスタ８に送るものである。ワード・
レジスタ８には命令処理ユニツトIUや演算ユニ
ツトEU等の要求元に転送すべきデータがセツト
される。MCUインタフエース制御回路１１は、
記憶制御装置MCUからの情報を受取り、バイパ
ス要求やムーブ・イン要求、優先選択インヒビツ
ト信号を出力する。なお、本発明のバツフア・メ
モリは、１ブロツクの全てのデータがバツフア・
メモリに書込まれていなくとも、そのブロツクの
書込まれている部分だけを読出すことが出来るも
のである。
第３図はバツフア・メモリのブロツク・フエツ
チ時の動作を説明するためのタイミング・チヤー
トである。記憶制御装置MCUは単位データを転
送する場合、予め信号DOW（Dataout
Warnning）を出力する。最初の単位データＡが
送られて来ると、この単位データＡはムーブイ
ン・レジスタ１−０にセツトされ、次の単位デー
タＢはムーブイン・レジスタ１−１にセツトされ
る。第１番目の信号DOWが送られてくると、バ
イパス要求が生成され、優先選択回路２に入力さ
れる。PBYPは優先選択サイクルでバイパス要求が
選択されたことを示している。また、PMiは優先
選択サイクルでムーブイン要求が選択されたこと
を示している。Ｔはタグ＆TLBサーチ・サイク
ルを示し、Ｂはバツフア・サイクルを示し、Ｒは
結果サイクルを示し、Ｗはタグ＆TLBライト・
サイクルを示し、Ｓはデータ書込みサイクルを示
している。バイパス要求が選択されると、ムーブ
イン・レジスタ１−０のデータはワード・レジス
タ８に転送される。ムーブイン・レジスタ１−０
と１−１にデータがセツトされると、ムーブイン
要求が生成され、ムーブイン要求が選択される
と、制御情報（例えばムーブイン・レジスタ１−
０と１−１のデータに関連する部分バリツド等
の）がタグ部４に書き込まれ、次にムーブイン・
レジスタ１−０と１−１のデータがバツフア書込
レジスタ（LBS−WRITE−REG）を介してデー
タ部６に書き込まれる。なお、ムーブインの場
合、バツフア・メモリに対するデータの書き込み
は16バイト単位で行われる。
チ時の動作を説明するためのタイミング・チヤー
トである。記憶制御装置MCUは単位データを転
送する場合、予め信号DOW（Dataout
Warnning）を出力する。最初の単位データＡが
送られて来ると、この単位データＡはムーブイ
ン・レジスタ１−０にセツトされ、次の単位デー
タＢはムーブイン・レジスタ１−１にセツトされ
る。第１番目の信号DOWが送られてくると、バ
イパス要求が生成され、優先選択回路２に入力さ
れる。PBYPは優先選択サイクルでバイパス要求が
選択されたことを示している。また、PMiは優先
選択サイクルでムーブイン要求が選択されたこと
を示している。Ｔはタグ＆TLBサーチ・サイク
ルを示し、Ｂはバツフア・サイクルを示し、Ｒは
結果サイクルを示し、Ｗはタグ＆TLBライト・
サイクルを示し、Ｓはデータ書込みサイクルを示
している。バイパス要求が選択されると、ムーブ
イン・レジスタ１−０のデータはワード・レジス
タ８に転送される。ムーブイン・レジスタ１−０
と１−１にデータがセツトされると、ムーブイン
要求が生成され、ムーブイン要求が選択される
と、制御情報（例えばムーブイン・レジスタ１−
０と１−１のデータに関連する部分バリツド等
の）がタグ部４に書き込まれ、次にムーブイン・
レジスタ１−０と１−１のデータがバツフア書込
レジスタ（LBS−WRITE−REG）を介してデー
タ部６に書き込まれる。なお、ムーブインの場
合、バツフア・メモリに対するデータの書き込み
は16バイト単位で行われる。
第３図から判るように、バイパス要求を選択し
た優先選択サイクルPBYPと第１回目のムーブイン
要求を選択した優先選択サイクルPMiの間に1τの
空きサイクルがある。ケースはこの空きサイク
ルで要求元からのフエツチ要求が選択された場合
の処理を示している。なお、この要求はデータＡ
の次のデータＢを要求しているものとする。PFCH
はこの要求を選択した優先選択サイクルを示して
いる。この要求は、Ｔ、Ｂ、Ｒと順次パイプライ
ン処理されていくが、Ｔサイクルでは未だデータ
Ｂのタグ情報がタグ部４に書込まれていないの
で、信号LMD（Line Missing Detect）が出力さ
れ、この要求がリサイクルされる。そして10サイ
クル目にデータＢがワード・レジスタ８にセツト
される。なお、信号STV（Status Valid）は要求
されたデータが有効になつたことを示す信号であ
る。上述のケースは従来方式の処理を示すもの
であるが、ケースは本発明による処理を示すも
のである。本発明においては、優先選択サイクル
PBYPが終了する時刻から第１回目の優先選択サイ
クルPMiが終了（1st−MI−END信号がオンにな
る）する時刻までの間、信号INH−Ｐ（優先選択
インヒビツト信号）をオンとし、要求元からの要
求をパイプラインに入力しないようにしたもので
ある。本発明によれば、データＢは８サイクル目
にワード・レジスタ８にセツトすることが出来、
ケースの場合に比して２サイクル早くデータを
要求元に送ることが出来る。なお、優先選択され
たバイパス要求のデータと未だ優先選択されない
要求のデータが連続（例えば１番地のデータと２
番地のデータのように）する場合にのみ優先選択
サイクルPBYPが終了する時刻から第１回目の優先
選択サイクルPMiが終了する時刻までの間、信号
INH−Ｐをオンとするようにしても良いし、優
先選択サイクルPBYPがあつた場合にデータが連続
しているか否かに関係なく、優先選択サイクル
PBYPが終了する時刻から第１回目の優先選択サイ
クルPMiが終了する時刻までの間、信号INH−Ｐ
をオンとするようにしても良い。
た優先選択サイクルPBYPと第１回目のムーブイン
要求を選択した優先選択サイクルPMiの間に1τの
空きサイクルがある。ケースはこの空きサイク
ルで要求元からのフエツチ要求が選択された場合
の処理を示している。なお、この要求はデータＡ
の次のデータＢを要求しているものとする。PFCH
はこの要求を選択した優先選択サイクルを示して
いる。この要求は、Ｔ、Ｂ、Ｒと順次パイプライ
ン処理されていくが、Ｔサイクルでは未だデータ
Ｂのタグ情報がタグ部４に書込まれていないの
で、信号LMD（Line Missing Detect）が出力さ
れ、この要求がリサイクルされる。そして10サイ
クル目にデータＢがワード・レジスタ８にセツト
される。なお、信号STV（Status Valid）は要求
されたデータが有効になつたことを示す信号であ
る。上述のケースは従来方式の処理を示すもの
であるが、ケースは本発明による処理を示すも
のである。本発明においては、優先選択サイクル
PBYPが終了する時刻から第１回目の優先選択サイ
クルPMiが終了（1st−MI−END信号がオンにな
る）する時刻までの間、信号INH−Ｐ（優先選択
インヒビツト信号）をオンとし、要求元からの要
求をパイプラインに入力しないようにしたもので
ある。本発明によれば、データＢは８サイクル目
にワード・レジスタ８にセツトすることが出来、
ケースの場合に比して２サイクル早くデータを
要求元に送ることが出来る。なお、優先選択され
たバイパス要求のデータと未だ優先選択されない
要求のデータが連続（例えば１番地のデータと２
番地のデータのように）する場合にのみ優先選択
サイクルPBYPが終了する時刻から第１回目の優先
選択サイクルPMiが終了する時刻までの間、信号
INH−Ｐをオンとするようにしても良いし、優
先選択サイクルPBYPがあつた場合にデータが連続
しているか否かに関係なく、優先選択サイクル
PBYPが終了する時刻から第１回目の優先選択サイ
クルPMiが終了する時刻までの間、信号INH−Ｐ
をオンとするようにしても良い。
以上の説明から明らかなように、本発明によれ
ば、従来技術に比してリサイクル・シーケンスに
入る回数を減少することが出来、延いてはデータ
処理装置の性能を向上させることが出来る。
ば、従来技術に比してリサイクル・シーケンスに
入る回数を減少することが出来、延いてはデータ
処理装置の性能を向上させることが出来る。
第１図はブロツク・データの構成を示す図、第
２図はバツフア・メモリの構成の１例を示す図、
第３図はバツフア・メモリのブロツク・フエツチ
時の動作を説明するためのタイミング・チヤー
ト、第４図はバツフア・メモリを説明するための
図である。 １−０と１−１……ムーブイン・レジスタ、２
……優先選択回路、３……アドレス・レジスタ、
４……タグ部、５……アドレス・レジスタ、６…
…データ部、７……ゲート、８……ワード・レジ
スタ、９と１０……セレクタ、１１……MCUイ
ンタフエース制御回路、CPU……中央処理装置、
MS……主記憶装置、MCU……記憶制御装置、
BS……バツフア・メモリ、IU……命令処理ユニ
ツト、EU……演算ユニツト。
２図はバツフア・メモリの構成の１例を示す図、
第３図はバツフア・メモリのブロツク・フエツチ
時の動作を説明するためのタイミング・チヤー
ト、第４図はバツフア・メモリを説明するための
図である。 １−０と１−１……ムーブイン・レジスタ、２
……優先選択回路、３……アドレス・レジスタ、
４……タグ部、５……アドレス・レジスタ、６…
…データ部、７……ゲート、８……ワード・レジ
スタ、９と１０……セレクタ、１１……MCUイ
ンタフエース制御回路、CPU……中央処理装置、
MS……主記憶装置、MCU……記憶制御装置、
BS……バツフア・メモリ、IU……命令処理ユニ
ツト、EU……演算ユニツト。
Claims (1)
- 【特許請求の範囲】 １ 主記憶装置と、記憶制御装置と、主記憶装置
の内容の一部の写しを保持するバツフア・メモリ
とを有し、主記憶装置よりバツフア・メモリにブ
ロツク転送するとき、処理に必要な要求データは
バイパス動作により演算ユニツト又は命令処理ユ
ニツトへ直接転送され、且つ転送されて来たデー
タをバツフア・メモリに書き込み、１ブロツクの
全てのデータがバツフア・メモリに書き込まれて
いなくても、そのブロツクの書き込まれている部
分だけをバツフア・メモリから読み出すことが出
来る計算機システムにおけるバツフア・メモリ制
御方式であつて、 バツフア・メモリは、 バイパス要求、ムーブイン要求、演算ユニツト
又は命令処理ユニツトからのフエツチ要求、その
他の要求が入力され、優先選択インヒビツト信号
がオンの場合にはバイパス要求、ムーブイン要求
以外の要求を受け付けない優先選択回路と、 最初にバイパス要求を出し、その後でムーブイ
ン要求を出し、バイパス要求に対する優先選択サ
イクルの終了時刻から第１回目のムーブイン要求
に対する優先選択サイクルの終了時刻までの間、
優先選択インヒビツト信号をオンする制御回路
と、 データを格納するデータ部と、 データ部に格納されるデータに対応するアドレ
ス情報や各種制御情報を格納するタグ部と、 記憶制御装置から送られて来たデータがセツト
されるムーブイン・レジスタと、 データ部から出力されたデータおよびムーブイ
ン・レジスタからバイパス線を介して送られてき
たデータがセツトされるワード・レジスタと を有する ことを特徴とするバツフア・メモリの制御方式。 ２ ブロツク転送が行われるとき、１ブロツクの
データがＮ個の単位データに分割され、処理に必
要な要求データを含む単位データが最初にバツフ
ア・メモリに転送され、次いで残りの単位データ
が順番にバツフア・メモリに転送され、 制御回路は、優先選択されたバイパス要求のア
ドレスと、未だ優先選択されないフエツチ要求の
アドレスとが連続していることを条件として、バ
イパス要求に対する優先選択サイクルの終了時刻
から第１回目のムーブイン要求に対する優先選択
サイクルの終了時刻までの間、優先選択インヒビ
ツト信号をオンするように構成されている ことを特徴とする特許請求の範囲第１項記載のバ
ツフア・メモリ制御方式。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241799A JPS62102344A (ja) | 1985-10-29 | 1985-10-29 | バツフア・メモリ制御方式 |
| CA000520897A CA1279407C (en) | 1985-10-29 | 1986-10-20 | Buffer storage control system |
| EP86402373A EP0220990B1 (en) | 1985-10-29 | 1986-10-23 | Buffer storage control system |
| DE8686402373T DE3678789D1 (de) | 1985-10-29 | 1986-10-23 | Pufferspeichersteuerungsanordnung. |
| ES86402373T ES2020943B3 (es) | 1985-10-29 | 1986-10-23 | Sistema de control de memoria buffer. |
| KR1019860008884A KR900007135B1 (ko) | 1985-10-29 | 1986-10-23 | 우선 선택회로를 갖는 바퍼 스토리지 제어 시스템 |
| AU64436/86A AU575261B2 (en) | 1985-10-29 | 1986-10-24 | Buffer storage control system |
| BR8605264A BR8605264A (pt) | 1985-10-29 | 1986-10-28 | Sistema de controle de memoria intermediaria |
| US06/924,329 US4800490A (en) | 1985-10-29 | 1986-10-29 | Buffer storage control system having a priority circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241799A JPS62102344A (ja) | 1985-10-29 | 1985-10-29 | バツフア・メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62102344A JPS62102344A (ja) | 1987-05-12 |
| JPH0410102B2 true JPH0410102B2 (ja) | 1992-02-24 |
Family
ID=17079682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60241799A Granted JPS62102344A (ja) | 1985-10-29 | 1985-10-29 | バツフア・メモリ制御方式 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4800490A (ja) |
| EP (1) | EP0220990B1 (ja) |
| JP (1) | JPS62102344A (ja) |
| KR (1) | KR900007135B1 (ja) |
| AU (1) | AU575261B2 (ja) |
| BR (1) | BR8605264A (ja) |
| CA (1) | CA1279407C (ja) |
| DE (1) | DE3678789D1 (ja) |
| ES (1) | ES2020943B3 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297036A (ja) * | 1985-07-31 | 1987-05-06 | テキサス インスツルメンツ インコ−ポレイテツド | 計算機システム |
| JP2714952B2 (ja) * | 1988-04-20 | 1998-02-16 | 株式会社日立製作所 | 計算機システム |
| EP0348628A3 (en) * | 1988-06-28 | 1991-01-02 | International Business Machines Corporation | Cache storage system |
| US5073969A (en) * | 1988-08-01 | 1991-12-17 | Intel Corporation | Microprocessor bus interface unit which changes scheduled data transfer indications upon sensing change in enable signals before receiving ready signal |
| US5125083A (en) * | 1989-02-03 | 1992-06-23 | Digital Equipment Corporation | Method and apparatus for resolving a variable number of potential memory access conflicts in a pipelined computer system |
| JP2679363B2 (ja) * | 1989-06-20 | 1997-11-19 | 日本電気株式会社 | マイクロプロセッサ |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4042911A (en) * | 1976-04-30 | 1977-08-16 | International Business Machines Corporation | Outer and asynchronous storage extension system |
| US4189770A (en) * | 1978-03-16 | 1980-02-19 | International Business Machines Corporation | Cache bypass control for operand fetches |
| JPS57105879A (en) * | 1980-12-23 | 1982-07-01 | Hitachi Ltd | Control system for storage device |
| US4500954A (en) * | 1981-10-15 | 1985-02-19 | International Business Machines Corporation | Cache bypass system with post-block transfer directory examinations for updating cache and/or maintaining bypass |
-
1985
- 1985-10-29 JP JP60241799A patent/JPS62102344A/ja active Granted
-
1986
- 1986-10-20 CA CA000520897A patent/CA1279407C/en not_active Expired - Lifetime
- 1986-10-23 KR KR1019860008884A patent/KR900007135B1/ko not_active IP Right Cessation
- 1986-10-23 ES ES86402373T patent/ES2020943B3/es not_active Expired - Lifetime
- 1986-10-23 EP EP86402373A patent/EP0220990B1/en not_active Expired - Lifetime
- 1986-10-23 DE DE8686402373T patent/DE3678789D1/de not_active Expired - Fee Related
- 1986-10-24 AU AU64436/86A patent/AU575261B2/en not_active Ceased
- 1986-10-28 BR BR8605264A patent/BR8605264A/pt not_active IP Right Cessation
- 1986-10-29 US US06/924,329 patent/US4800490A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0220990A2 (en) | 1987-05-06 |
| KR900007135B1 (ko) | 1990-09-29 |
| BR8605264A (pt) | 1987-07-28 |
| EP0220990A3 (en) | 1988-07-27 |
| JPS62102344A (ja) | 1987-05-12 |
| ES2020943B3 (es) | 1991-10-16 |
| DE3678789D1 (de) | 1991-05-23 |
| CA1279407C (en) | 1991-01-22 |
| AU6443686A (en) | 1987-04-30 |
| US4800490A (en) | 1989-01-24 |
| AU575261B2 (en) | 1988-07-21 |
| KR870004370A (ko) | 1987-05-09 |
| EP0220990B1 (en) | 1991-04-17 |
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