JP2679363B2 - マイクロプロセッサ - Google Patents

マイクロプロセッサ

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JP2679363B2
JP2679363B2 JP2161623A JP16162390A JP2679363B2 JP 2679363 B2 JP2679363 B2 JP 2679363B2 JP 2161623 A JP2161623 A JP 2161623A JP 16162390 A JP16162390 A JP 16162390A JP 2679363 B2 JP2679363 B2 JP 2679363B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特にキャッシュ
メモリユニットを備えた情報処理装置に好適なマイクロ
プロセッサに関する。
〔従来の技術〕
よく知られているように、情報処理スピードを向上さ
せる一手段としてキャッシュメモリユニットは多用され
ている。しかしながら、マイクロプロセッサからアクセ
ス要求のあったデータをすべてキャッシュメモリユニッ
トに取り込むことはかえって処理効率を悪くすることに
なる。例えば、周辺I/O装置は通常マイクロプロセッサ
からのデータアクセスバスサイクルをもとにしてその状
態制御が起動されるので、そのようなデータをキャッシ
ュメモリユニットにストアさせる必要はない。また、一
連のデータをメモリと周辺I/O装置間あるいはメモリの
二つの領域間において転送するストリング命令において
は、キャッシュメモリユニットの容量が小さいと、同ユ
ニットの内容がストリングデータで満たされてしまい、
スタック上のデータのように性能向上に有効なデータが
消失することになる。
したがって、そのようなデータはキャッシュメモリユ
ニットに取り込まれることなく同ユニットをバイパスさ
せる必要がある。この目的のために、キャッシュメモリ
ユニットはキャッシュバイパス制御端子を有し同端子が
アクティブレベルでのデータアクセスバイサイクルでは
非活性状態となり、データをバイパスするように構成さ
れている。
〔発明が解決しようとする課題〕
マイクロプロセッサはデータアクセスバイサイクルを
起動するとともにこのアクセスがどのような種類のもの
であるかを示すバスステータス信号も発生する。したが
って、バスステータス信号をデコードすることによりキ
ャッシュメモリユニットのキャッシュバイパス制御端子
のレベルを制御することができる。
しかしながらバスステータス信号によって現わせ得る
情報の種類は制限されており、このため最近の高性能マ
イクロプロセッサを用いた情報処理装置に適したきめ細
かいキャッシュバイパス制御を行なうことはできない。
特に、特権命令における特権レジスタへの値設定のため
のメモリリードアクセスやタスク切替え命令におけるタ
スクコンテキストデータアクセスでは、転送命令や演算
命令のような通常命令によるバスサイクルと区別がつか
ず、このため、情報レジスタの値更新やタスクンオテキ
ストデータアクセスのひん度が少ないにもかからず、こ
れらのデータはキャッシュメモリユニットに取り込まれ
てしまうことになる。
したがって、本発明の目的は、きめ細いキャッシュバ
イパス制御を行なうための手段を設けたマイクロプロセ
ッサを提供することにある。
本発明の他の目的は、キャッシュバイス信号発生手段
を内蔵し、キャッシュメモリコントローラのキャッシュ
バイパス制御端子のレベル制御のための余分な回路をシ
ステムから削除することができるマイクロプロセッサを
提供することにある。
〔課題を解決するための手段〕
本発明のマイクロプロセッサは、実行すべき命令をデ
コードするとともに命令オペランドのためのデータアク
セス要求を発行する命令デコード部と、データアクセス
要求に応答してデータアクセスバスサイクルを起動する
バス制御部と、命令デコード部からのデコード情報にも
とづき命令を実行しバス制御部との間でデータの転送を
行う命令実行部とを備え、命令デコード部にデコードさ
れた命令コードを示す第１の情報とアクセスすべきオペ
ランドがソースオペランドまたはデスティネーションオ
ペランドかどうかを示す第２の情報とを受け、これら第
１および第２の情報をもとにキャッシュバイパス要求を
発行し、さらにアドレッシング方式をしめす第３の情報
を受け、第３の情報が間接アドレッシングであるとき第
１の情報および第２の情報に係わらずキャッシュバイパ
ス要求を発行しない手段を設け、バス制御部はキャッシ
ュバイパス要求に応答してデータアクセスバスサイクル
の起動に同期してキャッシュバイパス指示信号を発生す
ることを特徴とする。
本発明の実施例においては、命令デコード部内に設け
たキャッシュバイパス要求発行手段は、実行すべき命令
の種類を示す情報を受け、当該情報が周辺I/O装置に対
するデータの入出力命令，ストリング命令，特権命令，
タスク切替え命令およびマイクロプロセッサ構成のシス
テムにおけるプロセッサ間周期のためのセマフォデータ
操作命令を示すとき、キャッシュバイパス要求を発行す
る。好ましくは、キャッシュバイパス要求発行手段はさ
らにオペランド番号を示す情報も受け、これによって実
行すべき命令が上記５つの命令であってもオペランド番
号（種類）、すなわちデータアクセス要求が第１オペラ
ンドか第２オペランドかに応じてキャッシュバイパス要
求を発行するかどうか、さらに制御することができる。
好ましい実施例においては、命令実行部にもキャッシュ
バイパス要求発行手段が設けられており、同手段は割込
み処理および例外処理におけるベクタ情報の読み込みの
ためのデータアクセス要求時にキャッシュバイパス要求
を発行する。
かくして、アクセスすべきデータに応じてきめ細かい
キャッシュバイパスが可能となる。しかも、マイクロプ
ロセッサ自身がキャッシュバイパス指令信号を発生する
ので、システム全体の構成も簡素化される。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の第一の実施例によるマイクロプロセ
ッサ100のブロック図である。第１図において、命令デ
コード部101はバス制御部103から命令バス（IIE）104を
通して送られる命令をデコードし命令オペランドアクセ
ス要求信号（QAR）105を用いてバス制御部103に対し命
令オペランドのアクセス要求を行うとともに、デコード
済命令情報106を命令実行部102へ送る。命令実行部102
はデコード済命令情報106をもとに命令を実行し、内部
データバス（IDB）107を通してバス制御部103との間で
命令オペランドをやりとりする。また命令実行部102は
割込み要求信号（INT）116にともなう処理や命令実行時
に生じた例外処理時に実行用データアクセス要求信号
（EDAR）108を用いてバス制御部103に対しデータのアク
セス要求を行う。バス制御部103は命令オペランドアク
セス要求信号105および実行用データアクセス要求信号1
08に応じてシステムアドレスバス（SAB）109,システム
データバス（SDB）110,システム制御バス（SCB）111を
駆動し、バスアクセスを行う。間接アドレッシングによ
るオペランドアクセス要求では、バス制御部103はその
間接値を得るためのバスサイクルを起動し、それによっ
て得た間接値をバス（IDD）115を介して命令デコード部
101に転送する。システムアドレス，データおよびコン
トロールバス（SAB,SDB,SCB）109,110,114には、図示し
ないがキャッシュメモリユニット，メインメモリおよび
周辺I/O装置が接続され、情報処理システムが構築され
ます。
命令デコード部101は信号105によってアクセスすべき
オペランドデータがキャッシュすべきものではないとき
はキャッシュバイパス要求信号（QCBRQ）12をバス制御
部103に与える。命令実行部102もまた信号108によって
アクセスすべき実行データがキャッシュすべきものでな
いときはキャッシュバイパス要求信号（ECBRQ）113をバ
ス制御部103に供給する。バス制御部103は信号105又は1
05によるデータアクセス要求とともに信号112又は113に
よるキャッシュバイパス要求を受けると、当該データア
クセスのためのバスサイクルに同期してキャッシュバイ
パス信号（▲▼）114をアクティブレベル（本
実施例）ではロウレベルにする。この信号114はキャッ
シュメモリユニットのキャッシュバイパス制御端子に供
給されており、その結果、アクセス要求のあったデータ
に対するキャッシュ動作を禁止する。
命令デコーダ101は命令デコード時に、命令コードと
オペランドの種類や組合せに応じて、命令オペランドア
クセス要求信号105とともに命令オペランドキャッシュ
バイパス信号112をアクティブにする。そのための命令
デコーダ101の内部構成が第２図に示されている。命令
バス104によってバス制御部103から送られてきた命令
は、命令キュー201に蓄えられ命令アライナ202によって
１命令ごとに命令コード203,アドレッシングフィールド
204,ディスプレースメント205に分割されて、それぞれ
命令コードレジスタ206,アドレッシングフィールドレジ
スタ207,ディスプレースメントレジスタ208に設定され
る。バス115からの間接値はレジスタ217にストアされ
る。命令コードデコーダ209は命令コードレジスタ206内
の命令コードをデコードし、アドレッシングフィールド
デコーダ210はアドレッシングフィールドレジスタ207内
のアドレッシングフィールドをデコードする。デコーダ
209,210からのデコード結果をもとにして、命令実行情
報生成部211はデコード済命令情報106を作る。命令オペ
ランドアクセス制御部212においてはそれぞれのデコー
ダ209,210からのデコード結果とディスプレースメント
レジスタ208内のディスプレースメント値および／又は
レジスタ217からの間接値とにより命令オペランドアク
セス要求信号105を生成する。上記の各レジスタ，デコ
ーダ，ユニットは命令デコードシーケンスコントローラ
220からのシーケンス情報221によって制御される。
信号105によって要求されるオペランドデータをキャ
ッシュバイパスさせるかどうかを示す信号112はキャッ
シュバイパス検出器213によって制御される。この検出
器213には、命令コードデコーダ209から実行すべき命令
の種類を示す情報214が供給される。本実施例では、キ
ャッシュバイパスが好ましいオペランドデータを要求す
る命令として、周辺I/O装置に対する入力および出力命
令，ストリング操作命令，特権命令，タスク切替操作命
令ならびにセマフォデータ操作命令を設定している。こ
れらの命令には数ビットの識別コードがそれぞれ割り当
てられており、デコードされた命令に対応する識別コー
ドが命令指示情報214として検出器213に供給される。転
送命令や演算命令等のキャッシュすべきオペランドデー
タを要求する命令（以下、一般命令という）がデコード
されると、一般命令であることを示すコードが検出器21
3に供給される。検出器213にはさらにシーケンスコント
ローラ220からオペランド番号（又は種類）を示す情報2
15が供給されている。この情報215によってキャッシュ
バイパス検出器215は命令オペランドアクセス制御部212
が要求するオペランドか第１オペランド（通常ソースオ
ペランド）か第２オペランド（ディステネーションオペ
ランド）かを知ることができる。したがって、キャッシ
ュバイパスが好ましいオペランドを要求する命令であっ
てもソースオペランドかディステネーションオペランド
かによってキャッシュバイパス信号112のレベルを制御
することができる。オペランドアドレッシングには間接
アドレシングがあり、そのような間接値はしばしば用い
られる。そこで、アドレシングフィールドデコーダ210
からのデコード情報のうち、間接アドレッシングを示す
情報216がキャッシュバイパス検出器213にさらに供給さ
れている。この結果、信号105によるアクセス要求が間
接アドレッシング実行のための間接値リード要求の場合
は、検出器213は他の情報214,215にかからずキャッシュ
バイパス要求信号112をインアクティブとする。
かくして、キャッシュバイパス検出器213は情報214,2
15および216に応答して下の第１表に依ってキャッシュ
バイパス要求信号112のレベルを制御する。
すなわち、命令オペランドキャッシュバイパス信号11
2がアクティブハイ（Ｈ）レベルになる（キャッシュバ
イパスが行なわれる）ときは、周辺I/O装置から入力を
行う入力命令がデコードされた場合のソースオペランド
の命令オペランドアクセス要求と、出力命令がデコード
された場合のディスティネーションオペランドの命令オ
ペランドアクセス要求である。入力命令におけるディス
テネーションオペランドデータと出力命令におけるソー
スオペランドデータはこれらを用いた処理がその後実行
され得るのでキャッシュさせた方が有利であり、それ故
信号112はインアクティブ（Ｌ）レベルとされる。ま
た、ストリング，特権，タスク切替およびセマフォデー
タ操作の各命令においては、第１および第２オペランド
要求の両方ともキャッシュバイパス要求信号112はアク
ティブレベルとなる。第１表には示していないが、間接
アドレッシングにおける間接値リードのための要求につ
いては信号112はインアクティブレベルとなる。なお、
検出器213は情報214−216を入力とするPLAおよび又はラ
ンダムロジックで構成できる。
かくして、デコードされた命令の種類およびオペラン
ドの種類に応じたきめ細いキャッスバイパス制御が実行
される。
第３図に命令実行部102の内部構成を示す。図では本
発明と関連する部分のみ示している。本命令実行部102
はマイクロプログラム制御方式を用いている。命令デコ
ーダ101からのデコード済命令情報106のうち実行すべき
命令に対応する一連のマイクロプログラムの先頭番地情
報106′はセレクタ301を介してマイクロアドレスレジス
タ302にロードされ、マイクロプログラムメモリ（マイ
クロROM）304からマイクロ命令が読み出される。読み出
されたマイクロ命令はマイクロ命令レジスタ305にラッ
チされる。オペコードはオペコードデコーダ306でデコ
ードされて実行制御情報3061が発生される。マイクロ命
令の他のフィールドはフィールドデコーダ307でデコー
ドされ対応する制御情報3071が発生される。割込み要
求，例外処理要求，分岐処理要求がない限り、レジスタ
302の内容はインクリメンタ303で１つインクリメントさ
れセレクタ301を介してレジスタ302に再ロードされる。
その結果、次のマイクロ命令がマイクロROM304から読み
出され実行される。これらレジスタ，デコーダ等の制御
は命令実行シーケンスコントローラ309からのシーケン
ス情報3091およびセレクタ制御情報3092によって行なわ
れる。
一方、割込み要求信号（INT）116が発生されたり、命
令実行での例外発生にともなう例外処理要求（EXPI）11
7が発行されると、シーケンスコントローラ309はセレク
タ制御情報3092によりセレクタ301が定数発生部310を選
択するように制御する。この定数発生部310は割込み要
求および例外発生に対する処理を起動するためのマイク
ロプログラムの先頭アドレス情報を発生する。かくし
て、かかる処理のための一連のマイクロプログラムが起
動される。このマイクロプログラムの中で割込み，例外
処理のためのベクタ情報をメモリから読み出すマイクロ
命令がレジスタ305にロードされる。この命令のオペコ
ードは、残りのフィールドがベクタ情報の読み込みのた
めのアクセス情報として用いられることを示しているの
で、デコーダ306はレジスタロード信号3062を発生し、
その結果、残りのフィールドが実行用データアクセス要
求レジスタ308にロードされる。このフィールドはさら
にキャッシュバイス要求信号113に対応するビットを有
し、当該ビットは“1"にセットされている。したがっ
て、信号108による実行用データアクセス要求とともに
キャッシュバイパス要求信号113がアクティブレベルと
なる。
バス制御部103では命令オペランドキャッシュバイパ
ス信号112や実行用データキャッシュバイパス信号113に
よってキャッシュバイパスアクセスが指定されるとキャ
ッシュバイパス端子（▲▼）114をアクティブ
としてバスサイクルを起動することにより外部キャッシ
ュ装置に対しキャッシュバイパスアクセスを伝える。
第４図（ａ）に通常のリードバスサイクルの例を、同
図（ｂ）にキャッシュバイパス端子114によるキャッシ
ュバイパスリードサイクルの例を示す。
以上のとおり、本実施例によるマイクロプロセッサは
アクセスすべきデータに応じてきめ細かいキャッシュバ
イパス制御を実行でき、しかもプロセッサ自身がキャッ
シュバイパス要求信号を発生するので、システム全体の
構成も簡素化される。
第５図に本発明の第２の実施例を示す。第１図と同一
機能部は同じ番号で示してその説明を省略する。本実施
例のマイクロプロッセッサはアドレス変換機構を内蔵し
ており、アドレス変換部601と、この内部にTLB（Transl
ation Look aside Buffer）602を有し、ページングによ
る仮想記憶管理方式を用いる。
第６図は、第５図のマイクロプロセッサにおいて、仮
想アドレスから実アドレスへの変換方式を説明した図で
ある。第６図のように32ビット長の仮想アドレス701は
上位ビット側から２ビットのセクションID702、10ビッ
トのエリアID703,8ビットのページID704,12ビットのペ
ージ内オフセット705に分けられる。
仮想アドレスから実アドレスへの変換は、まづ始めに
セクションID702によりロセッサ内のエリア・テーブル
・レジスタ706から対応するレジスタが選択される。次
にエリア・テーブル・レジスタ内のエリア・テーブル・
ベース・アドレス707で指定されるエリア・テーブル708
の中からエリアID703で指定されるエリア・テーブル・
エントリ（ATE）709が選択される。次にATE内のページ
・テーブル・ベース・アドレス710で指定されるページ
・テーブル711の中からページID704で指定されるページ
・テーブル・エントリ（PTE）712が選択される。最後に
PTE内の実ページ番号713で指定されたページ714の中か
らページ内オフセット705の分を加えたものが変換され
た実アドレスとなる。ひとたび仮想アドレスから実アド
レスへの変換が行われると、変換結果はTLB715に蓄えら
れる。すなわち、仮想アドレス701の上位20ビットがTLB
エントリの連想部716に、変換結果の実ページ番号713と
保護情報などの仮想記憶管理情報がデータ部717に設定
されTLBエントリが有効になる。
再び同一仮想アドレス701の変換が行われると、仮想
アドレス701の上位20ビット718がTLB715内の各有効エン
トリの連想部716と比較される。比較の結果が一致する
とデータ部717から実ページ番号713が読み出されて、ペ
ージ内オフセット705と合わせて直ちに実アドレスを得
る。
第７図はページ・テーブル・エントリ712の内容を示
した図である。ページ・テーブル・エントリ712は実ペ
ージ番号RPN713,キャッシュバイパスビット801,モディ
ファイビット802,有効ビット803とその他の仮想記憶管
理情報とから成り立っている。有効ビット803はページ
・テーブル・エントリ712が有効か否かを示し、モディ
ファイビット802はこのページ・テーブル・エントリ712
で指定されるページに対して書き込みが行われたか否か
を示す。モディファイビット802はオペレーティング・
システムが仮想記憶管理を行うために使用される。キャ
ッシュバイパスビット801はこのページ・テーブル・エ
ントリ712で指定されるページに対するアクセスをキャ
ッシュバイパスさせるか否かを示す。
第８図はTLB715の内容を示した図である。TLB715内の
エントリは連想部716とデータ部717とからなる。連想部
716は仮想アドレス７・１の上位20ビット718とTLBエン
トリの有効ビット901とからなる。データ部717は実ペー
ジ番号713とTLB内キャッシュバイパスビット902とモデ
ィファイビット903の他仮想記憶管理情報からなる。
プロセッサがページ・テーブル・エントリ712のキャ
ッシュバイパスビット801によってキャッシュバイパス
アクセスが指定されている領域に対してアクセスを行う
場合について説明する。命令デコード部101にって作ら
れた命令オペランドアクセス要求信号105にはオペラン
ドのアドレス，アクセスの種類などの情報が含まれてい
る。このうちオペランドのアドレスはアドレス変換部60
1によって第６図に示したとおり仮想アドレスから実ア
ドレスへ変換される。このときページテーブルエントリ
712が参照されるが、参照されたページテーブルエント
リのキャッシュバイパスビット801の値は変換された仮
想一実アドレス対がTLB602内に新たなエントリとして登
録されるときに同時にTLB内キャッシュバイパスビット9
02として登録されるとともに第９図に示すページバイパ
スフリップフロップ1001にラッチされる。ページバイパ
スフリップフロップ1001に値は命令オペランドキャッシ
ュバイパス信号112の実行用データキャッシュバイパス
信号113とともにORゲート1002により理論和されてデー
タキャッシュバイパス信号604としてバス制御部103へ送
られる。仮想アドレスを変換して得られた実アドレスは
他のアクセス情報と合せてバスアクセス情報603として
バス制御部103へ送られる。
アドレス変換時にTLBが使用される場合にはTLBの対応
するエントリから読み出されたTLB内キャッシュバイパ
スビット902がページバイパスフリップフロップ1001に
ラッチされて使用される。
このように、本実施例ではページテーブルにキャッシ
ュバイパス指定を行うことにより命令やオペランドの種
類とは独立に、特定のメモリ空間に対するキャッシュバ
イパスアクセスを指定することができる。
なお、第１および第２の実施例において、割込み処理
や例外処理に必要なベクタ情報は比較的少ないので、命
令実行部102からのキャッシュバイパス要求信号108は削
除してもよい。また、各実施例に示したマイクロプロセ
ッサに内部キャッシュユニットを内蔵することもでき、
この場合キャッシュバイパス信号114は外部キャッシュ
ユニットとともに内部キャッシュユニットにも共通に供
給される。
〔発明の効果〕
以上のとおり、本発明によれば、少なくとも命令デコ
ード部にキャッシュバイパス検出手段を設けたことによ
り、アクセスすべきデータに応じてきめ細いキャッシュ
バイパス制御を可能とするマイクロプロセッサが提供さ
れる。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図の命令デコード部の構成を示すブロック図、
第３図は第１図の命令実行部の構成を示すブロック図、
第４図（ａ），（ｂ）はそれぞれ通常のリードバスサイ
クルおよびキャッシュバイパスリードサイクルを示すタ
イミングチャート、第５図は本発明の第２の実施例を示
すブロック図、第６図は第５図のアドレス変換部によっ
て実行される仮想アドレスから実アドレスの変換を示す
動作図、第７図は第６図に示したページテーブルエント
リの内容を示すデータフォーマット、第８図は第７図の
TLBの内容を示すデータフォーマット、第９図は第６図
に示したキャッシュバイパス信号604の発生回路図であ
る。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】実行すべき命令をデコードするとともに命
    令オペランドのためのデータアクセス要求を発行する命
    令デコード部と、前記データアクセス要求に応答してデ
    ータアクセスバスサイクルを起動するバス制御部と、前
    記命令デコード部からのデコード情報にもとづき命令を
    実行し前記バス制御部との間でデータの転送を行う命令
    実行部とを備え、前記命令デコード部にデコードされた
    命令コードを示す第１の情報とアクセスすべきオペラン
    ドがソースオペランドまたはデスティネーションオペラ
    ンドかどうかを示す第２の情報とを受け、これら第１お
    よび第２の情報をもとに前記キャッシュバイパス要求を
    発行し、さらにアドレッシング方式をしめす第３の情報
    を受け、前記第３の情報が間接アドレッシングであると
    き前記第１の情報および前記第２の情報に係わらず前記
    キャッシュバイパス要求を発行しない手段を設け、前記
    バス制御部は前記キャッシュバイパス要求に応答してデ
    ータアクセスバスサイクルの起動に同期してキャッシュ
    バイパス指示信号を発生することを特徴とするマイクロ
    プロセッサ。
  2. 【請求項２】前記命令実行部に所定の処理の実行のため
    のデータアクセス要求を前記バス制御部に発行する手段
    と当該アクセス要求とともにキャッシュバイパス要求を
    発行する手段を設け、前記バス制御部は前記命令デコー
    ド部又は前記命令実行部からの前記キャッシュバイパス
    要求に応答してデータアクセスバスサイクルの起動に同
    期してキャッシュバイパス指示信号を発生することを特
    徴とする請求項１記載のマイクロプロセッサ。
  3. 【請求項３】前記命令デコード部からのデータアクセス
    要求が伴う仮想アドレスを実アドレスに変換するアドレ
    ス変換部をさらに備え、このアドレス変換部に変換され
    た実アドレスが所定のメモリ領域にあるときにキャッシ
    ュバイパス要求を発生する手段を設けたことを特徴とす
    る請求項１又は２記載のマイクロプロセッサ。
JP2161623A 1989-06-20 1990-06-20 マイクロプロセッサ Expired - Lifetime JP2679363B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP15858489 1989-06-20
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