JP2617974B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術（第５〜８図） 発明が解決しようとする課題（第９図） 課題を解決するための手段 作用 実施例 本発明の一実施例（第１〜４図） 発明の効果 〔概 要〕 データ処理装置に関し、 取り扱うデータ長（語長）が異なった場合でも、これ
に柔軟性よく対応してバイパス制御の効果を発揮し、デ
ータ処理速度の低下を回避することを目的とし、 データを一時的に記憶するレジスタファイルと、該レ
ジスタファイルからの読み出しデータに対して各種の演
算処理を施しその処理済みデータを前記レジスタファイ
ルに出力可能な処理ブロックと、前記レジスタファイル
に出力される処理済みデータと同じデータを処理ブロッ
クに再供給するバイパス回路と、を備えたデータ処理装
置において、前記処理ブロックで処理されるデータの最
小語長をｎ、最大語長をｎ×ｍとしたとき、前記処理ブ
ロックの出力と前記レジスタファイルの入力との間をｎ
×ｍ本のラインで接続し、前記レジスタファイルおよび
前記バイパス回路をそれぞれｍ個の要素で構成し、且
つ、各要素と前記処理ブロックの入力との間をそれぞれ
ｎ本のラインで接続するとともに、前記処理済みデータ
の語長に合わせて、バイパス回路の各要素と前記処理ブ
ロックとの間を接続するラインの本数を決め、前記処理
ブロックにおける演算処理データの語長と前記処理済み
データの語長との差に合わせて、レジスタファイルの各
要素と前記処理ブロックとの間を接続するラインの本数
を決めることを特徴とする。

〔産業上の利用分野〕

本発明は、データ処理装置に関し、特に、バイパス制
御を行うデータ処理装置に係り、取り扱うデータ長（語
長）が異なった場合でも、これに柔軟性よく対応してバ
イパス制御を効果的に行うようにしたデータ処理装置に
関する。

一般に、コンピュータやマイクロプロセッサ等におけ
るデータの処理は、レジスタファイルに対して行われて
おり、外部メモリのアクセス速度の制限を受けることな
く、処理の高速化が図られる。

しかし、レジスタファイルであっても、データの更新
（書き換え）には、時間を要するので、場合によっては
処理に停滞を生じることがある。

すなわち、第５図において、処理ブロック１で所定の
処理を受けた処理済データDoutを、レジスタファイル２
に格納してレジスタファイル２の内容を更新するととも
に、更新済データDinを参照して再び次処理を行うよう
な場合には、 第６図に示すように、処理サイクルでレジスタファ
イル２の更新制御が開始されるが、このレジスタファイ
ル２は、少なくとも処理サイクルに至らなければ更新
が完了しない。したがって、更新済データDinを参照し
て行う次処理は、処理サイクルの間待たなければなら
ず、ここに処理の停滞（処理ブロック１が非動作）が発
生する。

〔従来の技術〕

このような不具合を解決するために、いわゆるバイパ
ス制御が用いられている。バイパス制御は、第７図にそ
の概念的な構成図を、第８図にその動作の流れ図を示す
ように、処理ブロック１からの処理済データDoutを、そ
のまま更新済データDinとして処理ブロック１に供給す
ることができるバイパス回路３を備えて構成されてい
る。

そして、処理ブロック１からの処理済データDoutでレ
ジスタファイル２を更新するとともに、この処理済デー
タDoutを参照して次処理を行う場合、バイパス回路３を
通過した処理済データDoutを更新済データDinとして処
理ブロック１に供給し、処理ブロック１はこの更新済デ
ータDinを参照して次処理を行う。したがて、次処理の
実行と、レジスタファイル２の更新とを平行して行うこ
とができるので、最初の処理とこれに引き続く次処理と
を、処理サイクルおよびで連続して行うことがで
き、処理の停滞を回避して高速化を図ることができる。

〔発明が解決しようとする課題〕

しかしながら、従来のこのようなバイパス制御にあっ
ては、特定の語長を取り扱う主に大型計算機に用いられ
ることを想定してレジスタファイル２やバイパス回路３
などの構成が決定されていたため、取り扱い語長が固定
されていない例えば、マイクロプロセッサ等の小型計算
機では、その語長の種類によってはバイパス制御の効果
を発揮することができない場合があった。

第９図は、そのような場合の一例を示す図である。第
９図において、レジスタファイル内のワード長データの
下位バイトを処理し、この処理結果でレジスタファイル
内のワード長データの下位バイトを更新するとともに、
次処理で更新済のワード長データを参照する場合、バイ
パス回路を通る参照データは、下位バイトのみで上位バ
イトはレジスタファイル内に置かれているから、この場
合、処理ブロックではワード長のデータを参照すること
ができない。したがって、実際にはレジスタファイルの
更新が完了してから、このレジスタファイル内の更新済
のワード長データを参照することとなり、結局バイパス
制御の効果が失われる。その結果、処理の停滞が発生
し、処理速度が低下するといった問題点があった。

本発明は、このような問題点に鑑みてなされたもの
で、取り扱うデータ長が異なった場合でも、これに柔軟
性よく対応してバイパス制御の効果を発揮し、データ処
理速度の低下を回避することを目的としている。

〔課題を解決するための手段〕

本発明では、上記目的を達成するために、データを一
時的に記憶するレジスタファイルと、該レジスタファイ
ルからの読み出しデータに対して各種の演算処理を施し
その処理済みデータを前記レジスタファイルに出力可能
な処理ブロックと、前記レジスタファイルに出力される
処理済みデータと同じデータを処理ブロックに再供給す
るバイパス回路と、を備えたデータ処理装置において、
前記処理ブロックで処理されるデータの最小語長をｎ、
最大語長をｎ×ｍとしたとき、前記処理ブロックの出力
と前記レジスタファイルの入力との間をｎ×ｍ本のライ
ンで接続し、前記レジスタファイルおよび前記バイパス
回路をそれぞれｍ個の要素で構成し、且つ、各要素と前
記処理ブロックの入力との間をそれぞれｎ本のラインで
接続するとともに、前記処理済みデータの語長に合わせ
て、バイパス回路の各要素と前記処理ブロックとの間を
接続するラインの本数を決め、前記処理ブロックにおけ
る演算処理データの語長と前記処理済みデータの語長と
の差に合わせて、レジスタファイルの各要素と前記処理
ブロックとの間を接続するラインの本数を決めることを
特徴とする。

〔作 用〕

本発明では、レジスタファイルの実際の更新語長（レ
ジスタファイルに出力される処理済みデータの語長）に
応じてバイパスデータの語長が決められるため、レジス
タファイルの更新部分だけをバイパスすることができ
る。したがって、非更新部分についてはレジスタファイ
ルから直接取り出せばよいから、様々な長さのデータ処
理が混在した場合でも、バイパスに伴う停滞がなく、パ
イプライン処理の効率を改善できる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜４図は、本発明に係るデータ処理装置の一実施
例を示す図である。

まず、第１〜３図を参照しながら、本実施例の基本的
な構成とその動作を説明する。

第１図において、データ処理装置11は、処理ブロック
12、レジスタファイル13およびバイパス回路14を含んで
構成され、これら処理ブロック12、レジスタファイル1
3、バイパス回路14は第１のバス15および第２のバス16
に接続されている。第１のバス15および第２のバス16の
信号線の数は、処理ブロック12が取り扱うことができる
データの最大語長、例えば4nビットに対応している。

処理ブロック12は、例えばALU（Arithmetic and Logi
c Unit:算術論理ユニット）であり、処理ブロック12は
第１のバス15を介して取り込まれたデータに対して必要
な数値演算、論理演算などの各種演算処理を行い、処理
した結果を第２のバス16を介して転送する。数値演算は
加算、減算、掛算、割算などであり、また、論理演算は
論理和、論理積などである。これらの演算は全て所定ビ
ット数の加算回路を基本として実行される。すなわち、
演算を行うデータの語長は、加算回路の取り扱うことの
できるビット数に依存し、例えば、１バイト（８ビット
＝ｎビット）、２バイト（2nビット）、４バイト（4nビ
ット）の各データ長が適宜使用され、そして、この場
合、１バイトのデータ長が、最小ビット数ｎの「最小語
長」となる。なお、上記１バイトよりも小さな例えばハ
ーフバイト（n/2ビット）が使用されるALUであれば、こ
のハーフバイトが最小語長になることは勿論である。

レジスタファイル13は、データを高速に読み書きする
ことができるレジスタ群を備え、このレジスタ群の各レ
ジスタは、最小語長に対応するビット数（ｎ）で構成さ
れ、各レジスタは、それぞれｎ本の信号線で第１のバス
15に接続されている。

バイパス回路14は、入力側に第２のバス16が接続され
るとともに、出力側にｎ本の信号線を一つのグループと
したｍ（ｍ＝４）グループの信号線を介して第１のバス
15が接続されており、バイパス回路14は、第２のバス16
のｎ×ｍ本の信号線（4n本の信号線）を、ｎ本単位に第
１のバス15に接続する。

このような基本的な構成において、例えば、第２図に
示すような動作を想定すると、 （Ｉ）まず、レジスタファイル13内の２バイト長データ
〔Ａ〕に対し、この〔Ａ〕の下位バイトデータ〔AL〕に
適当な論理演算を施した後、処理済データ〔AL′〕でレ
ジスタファイル13内の〔AL〕を更新する。

（II）次いで、レジスタファイル13内の〔Ａ〕の上記バ
イトデータ〔AU〕および〔AL′〕を参照し、これらを
〔AU〕＋〔AL′〕の２バイト長データに対して適当な論
理演算を施す次処理を行う場合、 従来では、レジスタファイル13の更新が完了した語でな
ければ、（II）を行うことができなかったが、この基本
的な構成によれば、バイパス回路14を動作させて〔A
L′〕を第１のバス15上に乗せるとともに、〔AU〕を格
納しているレジスタファイル13のレジスタを開いてこの
〔AU〕を第１のバス15上に乗せることにより、第１のバ
ス15上には、〔AU〕＋〔AL′〕が現れるから、レジスタ
ファイル13の更新動作と平行して（II）を実行すること
ができ、処理の停滞を回避することができる。

すなわち、上述の動作を処理サイクル順にみると第３
図のように示される。処理サイクルにおいて、処理さ
れた〔AL′〕でレジスタファイル13の更新を開始すると
ともに、〔AL′〕をバイパスし、引き続く処理サイクル
において、この〔AL′〕とレジスタファイル13内の
〔AU〕とを次処理で参照することができる。したがっ
て、処理サイクルおよびを連続することができるの
で、処理の停滞を招くことがない。

第４図は一実施例の具体的な構成を示す図であり、最
大語長４バイト、最小語長１バイトのデータ処理装置に
適用した例である。

第４図において、20はデータ処理装置であり、データ
処理装置20は、１バイトから４バイトまでのデータを必
要に応じて演算処理することができる処理ブロック（基
本構成の処理ブロック12に相当する）21と、少なくとも
３つのレジスタ22a〜22cからなるレジスタファイル（基
本構成のレジスタファイル13に相当する）22と、少なく
とも３つの接続手段23a〜23cからなるバイパス回路（基
本構成のバイパス回路14に相当する）23と、レジスタフ
ァイル22およびバイパス回路23を管理するためのデータ
送出制御回路24と、データ処理装置20内部の動作をコン
トロールするととも、レジスタファイル22内のデータを
更新する際の更新データ長や、処理ブロック21で処理を
行う際の参照データ長を示す信号を生成してデータ送出
制御回路24に出力する制御部25と、４バイトに対応した
32ビット、すなわち〔31〜０〕までの信号線をもつ第１
のバス26および第２のバス27と、第１のバス26および外
部バス28間に設けられ、外部バス28に接続された例えば
外部メモリ29からのデータを必要に応じて取り込み第１
のバス26に乗せる入力バッファ30と、第２のバス27およ
び外部バス28間に設けられ、第２のバス27上のデータを
必要に応じて例えば外部メモリ29に転送する出力バッフ
ァ31と、を含んで構成されている。

第１のバス26および第２のバス27は、処理ブロック2
1、レジスタファイル22およびバイパス回路23に接続さ
れ、第１のバス26および第２のバス27と処理ブロック21
は、〔31〜０〕までの信号線の全てによって接続され、
また、第１のバス26および第２のバス27とレジスタファ
イル22は、各レジスタ22a〜22cに対して信号線が割り当
てられて接続されている。具体的には、レジスタ22aに
対して〔31〜16〕が、レジスタ22bに対して〔15〜８〕
が、レジスタファイル22cに対して〔７〜０〕がそれぞ
れ割り当てられている。同様にして第１のバス26および
第２のバス27とバイパス回路23との間も各接続手段23a
〜23cに対して信号線が割り当てられている。

このような構成において、取り扱うデータ長が32ビッ
ト（４バイト、ワード）、16ビット（２バイト、ハーフ
ワード）、８ビット（バイト）であった場合、レジスタ
ファイル22の更新サイズと処理ブロック21における参照
サイズの組み合わせに対して、レジスタファイル22およ
びバイパス回路23のそれぞれから第１のバス26に送出さ
れるデーエの関係は次表１（ａ）（ｂ）に示すとおりと
なる。なお、表中○印は送出されるデータを示す。

表１（ａ）（ｂ）から理解されるように、更新サイズ
および参照サイズの組み合わせが、ワード、ハーフワー
ド、バイトの何れであった場合でも、必要なデータが第
１のバス26に現れ、この現れたデータを処理ブロック21
に供給することができる。したがって、データ語長が各
種異なっていても、これに柔軟性よく対応することがで
き、バイパス制御の効果を発揮して処理の高速化を図る
ことができる。

〔発明の効果〕

本発明によれば、レジスタファイルおよびバイパス回
路を、処理ブロックで処理されるデータの最小語長（例
えば、バイト）を一つの単位として構成しているので、
レジスタファイルおよびバイパス回路から取り出される
データのサイズを、例えば、ワード、ハーフワード、バ
イトの何れにも対応させることができる。

したがって、取り扱うデータ長が異なった場合でも、
これに柔軟性よく対応することができ、バイパス制御の
効果を発揮して処理速度の低下を回避することができ
る。

【図面の簡単な説明】

第１〜４図は本発明に係るデータ処理装置の一実施例を
示す図であり、 第１図はその基本的な構成を示す図、 第２図はその動作を説明するための流れ図、 第３図はその処理サイクル毎の動作を説明するための流
れ図、 第４図はその具体的な構成を示す図である。 第５〜９図は従来のデータ処理装置を示す図であり、 第５図はそのバイパス制御を行わない場合の構成を示す
図、 第６図はそのバイパス制御を行わない場合の動作を示す
流れ図、 第７図はそのバイパス制御を用いた場合の構成を示す
図、 第８図はそのバイパス制御を用いた場合の動作を示す流
れ図、 第９図はその問題点を説明するための流れ図である。 12、21……処理ブロック、 13、22……レジスタファイル、 14、23……バイパス回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】データを一時的に記憶するレジスタファイ
   ルと、該レジスタファイルからの読み出しデータに対し
   て各種の演算処理を施しその処理済みデータを前記レジ
   スタファイルに出力可能な処理ブロックと、前記レジス
   タファイルに出力される処理済みデータと同じデータを
   処理ブロックに再供給するバイパス回路と、を備えたデ
   ータ処理装置において、前記処理ブロックで処理される
   データの最小語長をｎ、最大語長をｎ×ｍとしたとき、
   前記処理ブロックの出力と前記レジスタファイルの入力
   との間をｎ×ｍ本のラインで接続し、前記レジスタファ
   イルおよび前記バイパス回路をそれぞれｍ個の要素で構
   成し、且つ、各要素と前記処理ブロックの入力との間を
   それぞれｎ本のラインで接続するとともに、 前記処理済みデータの語長に合わせて、バイパス回路の
   各要素と前記処理ブロックとの間を接続するラインの本
   数を決め、 前記処理ブロックにおける演算処理データの語長と前記
   処理済みデータの語長との差に合わせて、レジスタファ
   イルの各要素と前記処理ブロックとの間を接続するライ
   ンの本数を決める、ことを特徴とするデータ処理装置。