JP2000231549A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 キャッシュメモリ以外の目的で利用可能なＲ
ＡＭを内蔵して、このＲＡＭに簡易かつ高速にアクセス
できるようにしたマイクロプロセッサの提供。 【解決手段】 本発明に係るマイクロプロセッサは、仮
想アドレスから物理アドレスへの変換を行うＭＭＵ３
と、ロード／ストア命令の実行を制御するＬＳＵ４とを
備える。ＬＳＵ４は、外部メモリに対する読み出し／書
き込みデータを一時的に格納するDCACHE４１と、キャッ
シュ以外の特殊な用途に使用されるSPRAM４２と、DCACH
EやSPRAMをアクセスするための仮想アドレスを生成する
アドレス生成器４３とを有する。ＭＭＵ３は、仮想／物
理アドレス変換を行う変換テーブルを生成する。この変
換テーブル内には、SPRAMへのアクセスを行うか否かを
示すフラグ情報が含まれている。ＬＳＵは、このフラグ
がセットされていれば、無条件にSPRAMにアクセスに行
くため、SPRAMを主記憶メモリのメモリマップに割り当
てる必要がなくなる。
ＡＭを内蔵して、このＲＡＭに簡易かつ高速にアクセス
できるようにしたマイクロプロセッサの提供。 【解決手段】 本発明に係るマイクロプロセッサは、仮
想アドレスから物理アドレスへの変換を行うＭＭＵ３
と、ロード／ストア命令の実行を制御するＬＳＵ４とを
備える。ＬＳＵ４は、外部メモリに対する読み出し／書
き込みデータを一時的に格納するDCACHE４１と、キャッ
シュ以外の特殊な用途に使用されるSPRAM４２と、DCACH
EやSPRAMをアクセスするための仮想アドレスを生成する
アドレス生成器４３とを有する。ＭＭＵ３は、仮想／物
理アドレス変換を行う変換テーブルを生成する。この変
換テーブル内には、SPRAMへのアクセスを行うか否かを
示すフラグ情報が含まれている。ＬＳＵは、このフラグ
がセットされていれば、無条件にSPRAMにアクセスに行
くため、SPRAMを主記憶メモリのメモリマップに割り当
てる必要がなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、外部メモリよりも
高速にデータの読み書きが可能なＲＡＭを内蔵するマイ
クロプロセッサの内部構成に関する。
高速にデータの読み書きが可能なＲＡＭを内蔵するマイ
クロプロセッサの内部構成に関する。
【０００２】
【従来の技術】プロセッサがアクセスする外部デバイス
として従来知られているものは、メモリとＩ／Ｏデバイ
スである。メモリは、ほとんどのプロセッサに接続され
るため、プロセッサのメモリマップに直接割り当てられ
ることが多い。一方、Ｉ／Ｏデバイスは、メモリに比べ
ると、必要とするアドレス範囲が狭いため、以下の二つ
の方法のいずれかで管理するのが一般的である。
として従来知られているものは、メモリとＩ／Ｏデバイ
スである。メモリは、ほとんどのプロセッサに接続され
るため、プロセッサのメモリマップに直接割り当てられ
ることが多い。一方、Ｉ／Ｏデバイスは、メモリに比べ
ると、必要とするアドレス範囲が狭いため、以下の二つ
の方法のいずれかで管理するのが一般的である。
【０００３】(1)Ｉ／Ｏ領域を特殊なメモリ空間に割り
当て、専用の命令でそのメモリ空間にアクセスする。例
えば、Intel社のｘ８６プロセッサは、メモリとは別個
のＩ／Ｏ空間を持っており、in/out命令で明示的にその
空間へのアクセスを行う。
当て、専用の命令でそのメモリ空間にアクセスする。例
えば、Intel社のｘ８６プロセッサは、メモリとは別個
のＩ／Ｏ空間を持っており、in/out命令で明示的にその
空間へのアクセスを行う。
【０００４】(2)通常の主記憶メモリマップ上にＩ／Ｏ
デバイスを割り当てる。例えば、MIPSアーキテクチャに
基づくプロセッサは、通常のメモリ操作と同様の命令で
Ｉ／Ｏデバイスをアクセスする。
デバイスを割り当てる。例えば、MIPSアーキテクチャに
基づくプロセッサは、通常のメモリ操作と同様の命令で
Ｉ／Ｏデバイスをアクセスする。
【０００５】最近のプロセッサは、上述した２つの方式
のうち、（２）の方式を採用する例が多い。その理由
は、通常のメモリアクセスと全く同じ命令が使えるの
で、命令セットが単純になり、プログラミングもしやす
いためである。しかし、Ｉ／Ｏデバイスにアクセスする
際は、キャッシュメモリの使用を禁止する、読み書
きの順序を保証する等の必要があり、ソフトウェアもし
くはハードウェアでこれに配慮しなくてはならない。
のうち、（２）の方式を採用する例が多い。その理由
は、通常のメモリアクセスと全く同じ命令が使えるの
で、命令セットが単純になり、プログラミングもしやす
いためである。しかし、Ｉ／Ｏデバイスにアクセスする
際は、キャッシュメモリの使用を禁止する、読み書
きの順序を保証する等の必要があり、ソフトウェアもし
くはハードウェアでこれに配慮しなくてはならない。
【０００６】多くのプロセッサでは、同一のアドレスに
対する読み書きの順序は保証されるが、一つのＩ／Ｏの
複数のレジスタが複数のアドレスに割り当てられている
場合などでは、読み書きの順序が保証されないおそれが
ある。
対する読み書きの順序は保証されるが、一つのＩ／Ｏの
複数のレジスタが複数のアドレスに割り当てられている
場合などでは、読み書きの順序が保証されないおそれが
ある。
【０００７】特に、命令の実行順序を入れ替えるout-of
-order 実行を行うプロセッサは、特別に扱う必要があ
る。
-order 実行を行うプロセッサは、特別に扱う必要があ
る。
【０００８】また、これとは別に、近年の半導体の高集
積化やＤＲＡＭ混載技術などの進展に伴い、キャッシュ
メモリ以外のメモリをプロセッサと同じチップ内に収容
できるようになり、この種のメモリを主記憶メモリやキ
ャッシュメモリと違う目的で使用することも可能になっ
た。
積化やＤＲＡＭ混載技術などの進展に伴い、キャッシュ
メモリ以外のメモリをプロセッサと同じチップ内に収容
できるようになり、この種のメモリを主記憶メモリやキ
ャッシュメモリと違う目的で使用することも可能になっ
た。
【０００９】
【発明が解決しようとする課題】しかしながら、この種
のメモリを主記憶メモリと同じようにマッピングする
と、その領域は、外部の主記憶メモリやＩ／Ｏに割り当
てることができないため、メモリマップ割り当ての制限
になる。
のメモリを主記憶メモリと同じようにマッピングする
と、その領域は、外部の主記憶メモリやＩ／Ｏに割り当
てることができないため、メモリマップ割り当ての制限
になる。
【００１０】また、この種の外部メモリ上にあるデータ
は、キャッシュメモリにキャッシュされたデータと同様
に高速に利用できるため、外部メモリのアクセスと同様
にキャッシュしてしまうのは無駄であるばかりでなく、
リフィルの際に外部メモリをキャッシュしているものを
追い出す可能性があり、さらにこの種のメモリとキャッ
シュとの間にリフィルのためのデータパスを付加する必
要がある。
は、キャッシュメモリにキャッシュされたデータと同様
に高速に利用できるため、外部メモリのアクセスと同様
にキャッシュしてしまうのは無駄であるばかりでなく、
リフィルの際に外部メモリをキャッシュしているものを
追い出す可能性があり、さらにこの種のメモリとキャッ
シュとの間にリフィルのためのデータパスを付加する必
要がある。
【００１１】また、キャッシュしない場合、この種のメ
モリの高速性を生かして、かつ、キャッシュの高速性を
生かすためには、メモリ参照の際に、この種のメモリに
アクセスしようとしているのか、あるいは、キャッシュ
メモリにアクセスしようとしているのかを自動判別しな
ければならない。
モリの高速性を生かして、かつ、キャッシュの高速性を
生かすためには、メモリ参照の際に、この種のメモリに
アクセスしようとしているのか、あるいは、キャッシュ
メモリにアクセスしようとしているのかを自動判別しな
ければならない。
【００１２】本発明は、上記の問題点を考慮に入れてな
されたものであり、その目的は、キャッシュメモリ以外
の目的で利用可能なＲＡＭを内蔵して、このＲＡＭに簡
易かつ高速にアクセスできるようにしたマイクロプロセ
ッサを提供することにある。
されたものであり、その目的は、キャッシュメモリ以外
の目的で利用可能なＲＡＭを内蔵して、このＲＡＭに簡
易かつ高速にアクセスできるようにしたマイクロプロセ
ッサを提供することにある。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
め、仮想アドレスを物理アドレスに変換するメモリ管理
ユニットと、ロード／ストア命令を実行するロード／ス
トア命令実行部と、を備えたマイクロプロセッサは、前
記ロード／ストア命令実行部によるデータの読み書きが
可能で、かつ、外部メモリとの間でデータをＤＭＡ(Dir
ect Memory Access)転送可能なＲＡＭを備え、前記メモ
リ管理ユニットは、前記ＲＡＭに対するアクセスを行う
か否かを示す第１のフラグ情報を生成するフラグ情報生
成部を有する。
め、仮想アドレスを物理アドレスに変換するメモリ管理
ユニットと、ロード／ストア命令を実行するロード／ス
トア命令実行部と、を備えたマイクロプロセッサは、前
記ロード／ストア命令実行部によるデータの読み書きが
可能で、かつ、外部メモリとの間でデータをＤＭＡ(Dir
ect Memory Access)転送可能なＲＡＭを備え、前記メモ
リ管理ユニットは、前記ＲＡＭに対するアクセスを行う
か否かを示す第１のフラグ情報を生成するフラグ情報生
成部を有する。
【００１４】請求項１の発明では、ＲＡＭに対するアク
セスを行うか否かを、第１のフラグ情報にて設定できる
ようにしたため、ＲＡＭに対するアクセス制御をプログ
ラマブルに切り替えることができる。
セスを行うか否かを、第１のフラグ情報にて設定できる
ようにしたため、ＲＡＭに対するアクセス制御をプログ
ラマブルに切り替えることができる。
【００１５】請求項２の発明では、第１のフラグ情報に
基づいてＲＡＭにアクセスする場合は物理アドレスへの
変換を行わないようにしたため、高速アクセスが可能に
なる。
基づいてＲＡＭにアクセスする場合は物理アドレスへの
変換を行わないようにしたため、高速アクセスが可能に
なる。
【００１６】請求項３の発明では、第１のフラグ情報に
基づいてＲＡＭにアクセスする場合はキャッシュ・ヒッ
ト／ミス結果とは独立にＲＡＭへのアクセスを開始する
ようにしたため、キャッシュ・ヒット／ミス結果が得ら
れない間にＲＡＭへのアクセスを開始できる。
基づいてＲＡＭにアクセスする場合はキャッシュ・ヒッ
ト／ミス結果とは独立にＲＡＭへのアクセスを開始する
ようにしたため、キャッシュ・ヒット／ミス結果が得ら
れない間にＲＡＭへのアクセスを開始できる。
【００１７】請求項４の発明では、第１のフラグ情報が
記録された変換テーブルを設けるため、各アドレス単位
でＲＡＭに対するアクセスを行うか否かを設定できる。
記録された変換テーブルを設けるため、各アドレス単位
でＲＡＭに対するアクセスを行うか否かを設定できる。
【００１８】請求項５の発明では、Ｉ／Ｏ領域へのアク
セスを行うか否かを示す第２のフラグ情報を設けるた
め、Ｉ／Ｏ領域へのアクセスを許容するか否かをプログ
ラマブルに設定変更できる。
セスを行うか否かを示す第２のフラグ情報を設けるた
め、Ｉ／Ｏ領域へのアクセスを許容するか否かをプログ
ラマブルに設定変更できる。
【００１９】請求項６の発明では、第２のフラグ情報に
基づいてＩ／Ｏ領域にアクセスする場合はキャッシュ・
ヒット／ミス結果を無視するようにしたため、キャッシ
ュ・ヒット／ミス結果が得られない間にＩ／Ｏ領域への
アクセスを開始できる。
基づいてＩ／Ｏ領域にアクセスする場合はキャッシュ・
ヒット／ミス結果を無視するようにしたため、キャッシ
ュ・ヒット／ミス結果が得られない間にＩ／Ｏ領域への
アクセスを開始できる。
【００２０】請求項７の発明では、第２のフラグ情報に
基づいてＩ／Ｏ領域にアクセスを行う場合であって、ロ
ード／ストア命令実行部がＲＡＭもしくはＩ／Ｏ領域に
対する有効なロード／ストア命令を保持しており、か
つ、ストアバッファ中にまだＲＡＭもしくはＩ／Ｏ領域
に書き込まれていないデータが存在する場合には、スト
アバッファ中のデータがＲＡＭもしくはＩ／Ｏ領域に書
き込まれるまで、次のＩ／Ｏ領域へのアクセスを開始し
ないようにしたため、Ｉ／Ｏ領域への読み書きの順序を
ソフトウェアと完全に一致させることができる。
基づいてＩ／Ｏ領域にアクセスを行う場合であって、ロ
ード／ストア命令実行部がＲＡＭもしくはＩ／Ｏ領域に
対する有効なロード／ストア命令を保持しており、か
つ、ストアバッファ中にまだＲＡＭもしくはＩ／Ｏ領域
に書き込まれていないデータが存在する場合には、スト
アバッファ中のデータがＲＡＭもしくはＩ／Ｏ領域に書
き込まれるまで、次のＩ／Ｏ領域へのアクセスを開始し
ないようにしたため、Ｉ／Ｏ領域への読み書きの順序を
ソフトウェアと完全に一致させることができる。
【００２１】請求項８の発明では、第２のフラグ情報が
記録された変換テーブルを設けるため、各アドレス単位
でＩ／Ｏ領域に対するアクセスを行うか否かを設定でき
る。
記録された変換テーブルを設けるため、各アドレス単位
でＩ／Ｏ領域に対するアクセスを行うか否かを設定でき
る。
【００２２】
【発明の実施の形態】以下、本発明に係るマイクロプロ
セッサについて、図面を参照しながら具体的に説明す
る。
セッサについて、図面を参照しながら具体的に説明す
る。
【００２３】（第１の実施形態）図１は本発明に係るマ
イクロプロセッサの一実施形態の内部構成を示すブロッ
ク図である。図１のマイクロプロセッサは、外部バスＢ
１に接続されたバス・インタフェース・ユニット(Bus I
nterface Unit)１と、プロセッサが実行する命令のフェ
ッチ（取り込み）を行うＩＦＵ(Instruction Fetch Uni
t)２と、仮想アドレスから物理アドレスへの変換を行う
ＭＭＵ(Memory Management Unit)３と、ロード／ストア
に関連する命令を実行するＬＳＵ(Load Store Unit)４
と、ロード／ストア以外の命令を実行する複数の実行ユ
ニット５ａ，５ｂ，５ｃと、浮動小数点演算を行うＦＰ
Ｕ(Floating Point Unit)６ａ，６ｂと、プロセッサ各
部の制御を行う制御論理部(Control Logic)７とを備え
る。
イクロプロセッサの一実施形態の内部構成を示すブロッ
ク図である。図１のマイクロプロセッサは、外部バスＢ
１に接続されたバス・インタフェース・ユニット(Bus I
nterface Unit)１と、プロセッサが実行する命令のフェ
ッチ（取り込み）を行うＩＦＵ(Instruction Fetch Uni
t)２と、仮想アドレスから物理アドレスへの変換を行う
ＭＭＵ(Memory Management Unit)３と、ロード／ストア
に関連する命令を実行するＬＳＵ(Load Store Unit)４
と、ロード／ストア以外の命令を実行する複数の実行ユ
ニット５ａ，５ｂ，５ｃと、浮動小数点演算を行うＦＰ
Ｕ(Floating Point Unit)６ａ，６ｂと、プロセッサ各
部の制御を行う制御論理部(Control Logic)７とを備え
る。
【００２４】ＩＦＵ２は、分岐命令等の命令の分岐先を
記憶するBTACを参照しつつＰＣ(Program Counter)を生
成するPC PIPE２１と、命令を一時的に格納するICACHE
(Instruction Cache Memory)２２と、命令の種類を判別
してその命令を実行する実行ユニットを選択する命令発
行＆ステージング部(Instruction issue & Staging blo
ck)２３とを有する。
記憶するBTACを参照しつつＰＣ(Program Counter)を生
成するPC PIPE２１と、命令を一時的に格納するICACHE
(Instruction Cache Memory)２２と、命令の種類を判別
してその命令を実行する実行ユニットを選択する命令発
行＆ステージング部(Instruction issue & Staging blo
ck)２３とを有する。
【００２５】ＭＭＵ３は、仮想アドレスから物理アドレ
スへの変換を行う３つのＴＬＢ(Translation Lookaside
Buffer)を有する。ＯＳ(Operating System)が有するペ
ージ・テーブルの一部のうち、物理ページ番号や保護情
報など、プロセッサが必要とするアドレス変換情報がＴ
ＬＢに書き込まれており、これに基づいてＭＭＵ３は物
理アドレスへの変換を行う。
スへの変換を行う３つのＴＬＢ(Translation Lookaside
Buffer)を有する。ＯＳ(Operating System)が有するペ
ージ・テーブルの一部のうち、物理ページ番号や保護情
報など、プロセッサが必要とするアドレス変換情報がＴ
ＬＢに書き込まれており、これに基づいてＭＭＵ３は物
理アドレスへの変換を行う。
【００２６】ＭＭＵ３内の３つのＴＬＢは、JTLB(Joint
Translation Lookaside Buffer)３１と、ITLB(Instruc
tion Translation Lookaside Buffer)３２と、DTLB３３
(Data Translation Lookaside Buffer)３３である。
Translation Lookaside Buffer)３１と、ITLB(Instruc
tion Translation Lookaside Buffer)３２と、DTLB３３
(Data Translation Lookaside Buffer)３３である。
【００２７】ITLB３２とDTLB３３は、総称してマイクロ
ＴＬＢと呼ばれる。ITLB３２は命令の仮想アドレスのデ
ータパス(Datapath)に直接接続される専用のＴＬＢであ
り、DTLB３３はデータの仮想アドレスのデータパスに直
列接続される専用のＴＬＢである。これらＴＬＢは、少
数ではあるが、高速にアドレス変換を行う。JTLB３１
は、命令／データの別に関係なく、ページをマッピング
する。
ＴＬＢと呼ばれる。ITLB３２は命令の仮想アドレスのデ
ータパス(Datapath)に直接接続される専用のＴＬＢであ
り、DTLB３３はデータの仮想アドレスのデータパスに直
列接続される専用のＴＬＢである。これらＴＬＢは、少
数ではあるが、高速にアドレス変換を行う。JTLB３１
は、命令／データの別に関係なく、ページをマッピング
する。
【００２８】これら３つのＴＬＢは、例えばソフトウエ
アによって制御される。プロセッサは、JTLB３１に変換
テーブル１００が存在しない場合に例外を起こし、例外
ハンドラのプログラムがＯＳのページテーブルから該当
するページを探し出し、JTLB３１に変換テーブル１００
の情報を書き込む。
アによって制御される。プロセッサは、JTLB３１に変換
テーブル１００が存在しない場合に例外を起こし、例外
ハンドラのプログラムがＯＳのページテーブルから該当
するページを探し出し、JTLB３１に変換テーブル１００
の情報を書き込む。
【００２９】ＬＳＵ４は、外部メモリに対する読み出し
／書き込みデータを一時的に格納するDCACHE(Data Cach
e Memory)４１と、キャッシュ以外の特殊な用途に使用
されるSPRAM(Scratch Pad RAM)４２と、DCACHE４１やSP
RAM４２をアクセスするための仮想アドレスを生成する
アドレス生成器(Virtual Address Computation)４３と
を有する。
／書き込みデータを一時的に格納するDCACHE(Data Cach
e Memory)４１と、キャッシュ以外の特殊な用途に使用
されるSPRAM(Scratch Pad RAM)４２と、DCACHE４１やSP
RAM４２をアクセスするための仮想アドレスを生成する
アドレス生成器(Virtual Address Computation)４３と
を有する。
【００３０】制御論理部７は、プロセッサ各部の制御を
行い、その内部には制御レジスタ(Control Register)７
１が設けられている。
行い、その内部には制御レジスタ(Control Register)７
１が設けられている。
【００３１】次に、図１のマイクロプロセッサの動作を
簡単に説明する。まず、PC PIPE２１で生成されたＰＣ
(Program Counter)に基づいて、ＩＦＵ２は命令のフェ
ッチを行う。なお、ＰＣは仮想アドレスである。
簡単に説明する。まず、PC PIPE２１で生成されたＰＣ
(Program Counter)に基づいて、ＩＦＵ２は命令のフェ
ッチを行う。なお、ＰＣは仮想アドレスである。
【００３２】ITLB３２は、ＰＣを仮想アドレスから物理
アドレスに変換する。物理アドレスは、ICACHE２２内の
ITAGにおける検索に利用され、ＰＣの指し示す命令がIC
ACHE２２内に存在するか否かを調べる。ＰＣの指し示す
命令がICACHE２２内に存在しない場合（キャッシュ・ミ
スのとき）には、物理アドレスによって不図示の外部メ
モリへのアクセスを行う。
アドレスに変換する。物理アドレスは、ICACHE２２内の
ITAGにおける検索に利用され、ＰＣの指し示す命令がIC
ACHE２２内に存在するか否かを調べる。ＰＣの指し示す
命令がICACHE２２内に存在しない場合（キャッシュ・ミ
スのとき）には、物理アドレスによって不図示の外部メ
モリへのアクセスを行う。
【００３３】具体的には、キャッシュミスすると、ICAC
HE２２を制御するＩＦＵ２の制御論理部からＢＩＵ１の
制御論理部に対して、キャッシュミスが起きたことを示
す情報と、アクセスを行うべき物理アドレス情報とが渡
される。ＢＩＵ１は、これらの情報に基づいて外部メモ
リをアクセスし、アクセスが終了すると、データとキャ
ッシュ・ラインの取得が終わった旨の信号とをＩＦＵ２
に供給する。ＩＦＵ２は、アクセスしたデータをICACHE
２２に書き込む。同時に、リフィルされたキャッシュラ
インのうち、ＰＣの指し示す命令と、場合によっては、
ＰＣの指し示す命令の後に続くいくつかの命令を、命令
発行＆ステージング部２３に供給する。
HE２２を制御するＩＦＵ２の制御論理部からＢＩＵ１の
制御論理部に対して、キャッシュミスが起きたことを示
す情報と、アクセスを行うべき物理アドレス情報とが渡
される。ＢＩＵ１は、これらの情報に基づいて外部メモ
リをアクセスし、アクセスが終了すると、データとキャ
ッシュ・ラインの取得が終わった旨の信号とをＩＦＵ２
に供給する。ＩＦＵ２は、アクセスしたデータをICACHE
２２に書き込む。同時に、リフィルされたキャッシュラ
インのうち、ＰＣの指し示す命令と、場合によっては、
ＰＣの指し示す命令の後に続くいくつかの命令を、命令
発行＆ステージング部２３に供給する。
【００３４】一方、ＰＣの指し示す命令がICACHE２２内
に存在する場合には、該当するICACHE２２内の命令と、
場合によってはＰＣの指し示す命令の後に続くいくつか
の命令が命令発行＆ステージング部２３に供給される。
に存在する場合には、該当するICACHE２２内の命令と、
場合によってはＰＣの指し示す命令の後に続くいくつか
の命令が命令発行＆ステージング部２３に供給される。
【００３５】命令発行＆ステージング部２３は、命令の
種類を判別し、命令を実際に実行する実行ユニット（例
えば、ＬＳＵ４や他の実行ユニット）を決定する。この
際、命令発行＆ステージング部２３は、各実行ユニット
の空き具合を鑑みて動的に判断する。
種類を判別し、命令を実際に実行する実行ユニット（例
えば、ＬＳＵ４や他の実行ユニット）を決定する。この
際、命令発行＆ステージング部２３は、各実行ユニット
の空き具合を鑑みて動的に判断する。
【００３６】例えば、判別された命令がロード／ストア
命令の場合には、処理できる実行ユニットはＬＳＵ４だ
けなので、ＬＳＵ４に命令を供給できる状態になると、
命令発行＆ステージング部２３はＬＳＵ４に命令を送
る。
命令の場合には、処理できる実行ユニットはＬＳＵ４だ
けなので、ＬＳＵ４に命令を供給できる状態になると、
命令発行＆ステージング部２３はＬＳＵ４に命令を送
る。
【００３７】次に、SPRAM４２に対してロード／ストア
を行う場合の動作を説明する。図２は、図１のＬＳＵ４
内部の一部構成を図示したものであり、SPRAM４２に関
係する部分を制御系(Control)８とデータパス(Datapat
h)に分けて図示している。
を行う場合の動作を説明する。図２は、図１のＬＳＵ４
内部の一部構成を図示したものであり、SPRAM４２に関
係する部分を制御系(Control)８とデータパス(Datapat
h)に分けて図示している。
【００３８】図２の制御系８は、命令の流れに応じて、
データパスに与える制御信号を生成する。データパス
は、制御系８からの制御信号に基づいてデータを流して
いく。これが命令の実行に相当する。
データパスに与える制御信号を生成する。データパス
は、制御系８からの制御信号に基づいてデータを流して
いく。これが命令の実行に相当する。
【００３９】図２において、制御系８とデータパスとを
つないでいる各線は制御信号を示している。通常、制御
信号は制御系８からデータパスに供給される。なお、図
２では省略しているが、データパスから制御系８に供給
される制御信号も存在する。例えば、ICACHE２２がミス
してパイプライン処理を止める場合には、データパスの
一部であるICACHE２２のＴＡＧからミス信号が制御系８
に供給されてパイプライン処理を停止させる。
つないでいる各線は制御信号を示している。通常、制御
信号は制御系８からデータパスに供給される。なお、図
２では省略しているが、データパスから制御系８に供給
される制御信号も存在する。例えば、ICACHE２２がミス
してパイプライン処理を止める場合には、データパスの
一部であるICACHE２２のＴＡＧからミス信号が制御系８
に供給されてパイプライン処理を停止させる。
【００４０】図２において、符号１０ａ〜１０ｊで示し
たブロックは、パイプライン処理を行う際にステージを
区切るためのレジスタ構造を示している。これらブロッ
クは、回路的には、フリップフロップやラッチで構成さ
れ、クロックに同期して、読み出しや書き込みを行う。
以下では、これらブロックを総称してパイプラインレジ
スタと呼ぶ。
たブロックは、パイプライン処理を行う際にステージを
区切るためのレジスタ構造を示している。これらブロッ
クは、回路的には、フリップフロップやラッチで構成さ
れ、クロックに同期して、読み出しや書き込みを行う。
以下では、これらブロックを総称してパイプラインレジ
スタと呼ぶ。
【００４１】ＩＦＵ２は、ＩＦＵ制御論理部８１(IFU C
ontrol)の制御を受けて、フェッチされた命令をパイプ
ラインレジスタ１０ａに格納する。命令はパイプライン
レジスタ１０ａから命令デコーダ(Instruction Decode
r)８２に送られる。命令デコーダ８２では、命令の識別
や命令の処理に必要な中間的な制御信号を生成する。中
間的な制御信号を生成する理由は、命令デコーダ８２で
プロセッサのすべての制御信号を生成するのは量的およ
び速度的に不可能なためであり、命令デコーダ８２は、
命令よりも演算器の制御信号に近く、かつ、演算器の制
御信号そのものよりも抽象的な信号を生成する。
ontrol)の制御を受けて、フェッチされた命令をパイプ
ラインレジスタ１０ａに格納する。命令はパイプライン
レジスタ１０ａから命令デコーダ(Instruction Decode
r)８２に送られる。命令デコーダ８２では、命令の識別
や命令の処理に必要な中間的な制御信号を生成する。中
間的な制御信号を生成する理由は、命令デコーダ８２で
プロセッサのすべての制御信号を生成するのは量的およ
び速度的に不可能なためであり、命令デコーダ８２は、
命令よりも演算器の制御信号に近く、かつ、演算器の制
御信号そのものよりも抽象的な信号を生成する。
【００４２】フェッチされた命令がロード／ストア命令
であることが命令デコーダ８２で分かった場合には、制
御信号群が、関係する制御論理部に送られる。具体的に
は、制御信号群は、図２中のパイプライン制御論理部(P
ipeline Control)８３、ＧＰＲ制御論理部(General Pur
pose Register Control)８４、およびＬＳＵ制御論理部
(LSU Control)８５に送られる。
であることが命令デコーダ８２で分かった場合には、制
御信号群が、関係する制御論理部に送られる。具体的に
は、制御信号群は、図２中のパイプライン制御論理部(P
ipeline Control)８３、ＧＰＲ制御論理部(General Pur
pose Register Control)８４、およびＬＳＵ制御論理部
(LSU Control)８５に送られる。
【００４３】パイプライン制御論理部８３とＬＳＵ制御
論理部８５では、データの流れのステージに同期する形
で命令や制御信号が流れていく。このため、制御系８と
データパスの双方にパイプラインレジスタ１０ａ〜１０
ｊが設けられている。
論理部８５では、データの流れのステージに同期する形
で命令や制御信号が流れていく。このため、制御系８と
データパスの双方にパイプラインレジスタ１０ａ〜１０
ｊが設けられている。
【００４４】パイプライン制御論理部８３は、パイプラ
インレジスタ１０の中身の状況に応じて、パイプライン
の進行の制御を行う。例えば、演算器上でリソースハザ
ードが生じた場合には、パイプラインを停止するなどの
処理を行う。
インレジスタ１０の中身の状況に応じて、パイプライン
の進行の制御を行う。例えば、演算器上でリソースハザ
ードが生じた場合には、パイプラインを停止するなどの
処理を行う。
【００４５】ＬＳＵ制御論理部８５は、ロード／ストア
命令を実行するのに必要な制御信号を生成する。すなわ
ち、ＧＰＲ制御論理部８４の制御によりレジスタファイ
ル１１からパイプラインレジスタ１０に送られたデータ
は、アドレス生成器４３に送られてアドレスが生成され
る。アドレス生成器４３はアダー(Adder)制御論理部８
６により制御され、アドレス生成器４３により生成され
たアドレスは、次段のパイプラインレジスタ１０に送ら
れる。
命令を実行するのに必要な制御信号を生成する。すなわ
ち、ＧＰＲ制御論理部８４の制御によりレジスタファイ
ル１１からパイプラインレジスタ１０に送られたデータ
は、アドレス生成器４３に送られてアドレスが生成され
る。アドレス生成器４３はアダー(Adder)制御論理部８
６により制御され、アドレス生成器４３により生成され
たアドレスは、次段のパイプラインレジスタ１０に送ら
れる。
【００４６】ＳＰＲ制御論理部(SPRAM Control)８７
は、パイプライン制御論理部８３とＬＳＵ制御論理部８
５からの信号を受けて、SPRAM４２へのアクセスを行
う。その際、パイプラインレジスタ１０中のアドレスを
使用する。このアドレスがロード命令であるときは、リ
ード・イネーブル信号を有効にし、ライト・イネーブル
信号を無効にする。そして、SPRAM４２からデータを読
み出し、パイプラインレジスタ１０に格納する。格納さ
れたデータは、次のステージでレジスタファイル１１に
書き戻される。
は、パイプライン制御論理部８３とＬＳＵ制御論理部８
５からの信号を受けて、SPRAM４２へのアクセスを行
う。その際、パイプラインレジスタ１０中のアドレスを
使用する。このアドレスがロード命令であるときは、リ
ード・イネーブル信号を有効にし、ライト・イネーブル
信号を無効にする。そして、SPRAM４２からデータを読
み出し、パイプラインレジスタ１０に格納する。格納さ
れたデータは、次のステージでレジスタファイル１１に
書き戻される。
【００４７】一方、パイプラインレジスタ１０中のアド
レスがストア命令であるときは、リード・イネーブル信
号を無効にし、ライト・イネーブル信号を有効にする。
そして、レジスタファイル１１からステージされてきた
データをSPRAM４２に書き込む。
レスがストア命令であるときは、リード・イネーブル信
号を無効にし、ライト・イネーブル信号を有効にする。
そして、レジスタファイル１１からステージされてきた
データをSPRAM４２に書き込む。
【００４８】一方、プロセッサ外のＤＭＡ(Direct Memo
ry Access)コントローラ９は、図示のように、外部バス
を介してプロセッサ内部のＢＩＵ制御論理部(BIU Contr
ol)８８に接続されている。ＤＭＡコントローラ９がＢ
ＩＵ制御論理部８８に制御信号を送ってＤＭＡ処理を開
始すると、ＢＩＵ制御論理部８８はＳＰＲ制御論理部８
７に信号を送ってSPRAM４２をリード／ライトさせる。
すなわち、ＳＰＲ制御論理部８７は、ＢＩＵ制御論理部
８８を介して間接的にＤＭＡコントローラ９とも接続さ
れている。
ry Access)コントローラ９は、図示のように、外部バス
を介してプロセッサ内部のＢＩＵ制御論理部(BIU Contr
ol)８８に接続されている。ＤＭＡコントローラ９がＢ
ＩＵ制御論理部８８に制御信号を送ってＤＭＡ処理を開
始すると、ＢＩＵ制御論理部８８はＳＰＲ制御論理部８
７に信号を送ってSPRAM４２をリード／ライトさせる。
すなわち、ＳＰＲ制御論理部８７は、ＢＩＵ制御論理部
８８を介して間接的にＤＭＡコントローラ９とも接続さ
れている。
【００４９】SPRAM４２に対するアクセス要求がＬＳＵ
４とＢＩＵ１２（ＢＩＵ１２からのアクセス要求は元は
ＤＭＡコントローラ９からのものである）の双方から同
時に発せられた場合は、ＳＰＲ制御論理部８７が両者を
調停してイネーブル信号群を決定し、アドレス入力とデ
ータ入力のセレクタを切り替える。
４とＢＩＵ１２（ＢＩＵ１２からのアクセス要求は元は
ＤＭＡコントローラ９からのものである）の双方から同
時に発せられた場合は、ＳＰＲ制御論理部８７が両者を
調停してイネーブル信号群を決定し、アドレス入力とデ
ータ入力のセレクタを切り替える。
【００５０】例えば、ＬＳＵ４とＢＩＵ１２によるSPRA
M４２に対するアクセス要求の優先順位をプログラマブ
ルに制御するには、ＳＰＲ制御論理部８７に図２に点線
で示す制御レジスタ７１を接続し、この制御レジスタ７
１の値を優先順位に応じてプログラマブルに変化させれ
ばよい。
M４２に対するアクセス要求の優先順位をプログラマブ
ルに制御するには、ＳＰＲ制御論理部８７に図２に点線
で示す制御レジスタ７１を接続し、この制御レジスタ７
１の値を優先順位に応じてプログラマブルに変化させれ
ばよい。
【００５１】図１および図２に示したSPRAM４２は、画
像データ等の大量のデータをプロセッサで加工処理する
際に、一時的なメモ・パッド領域として用いるのに適し
ている。
像データ等の大量のデータをプロセッサで加工処理する
際に、一時的なメモ・パッド領域として用いるのに適し
ている。
【００５２】図３はＭＭＵ３の内部の接続関係を示す図
である。上述したように、ＭＭＵ３の内部には３つのＴ
ＬＢが設けられるが、このうち、JTLB３１が本来のＴＬ
Ｂである。JTLB３１は例えば４８個のエントリーを有
し、ページ単位で仮想アドレスをマッピングし、物理ア
ドレスへの変換テーブル１００を生成する。
である。上述したように、ＭＭＵ３の内部には３つのＴ
ＬＢが設けられるが、このうち、JTLB３１が本来のＴＬ
Ｂである。JTLB３１は例えば４８個のエントリーを有
し、ページ単位で仮想アドレスをマッピングし、物理ア
ドレスへの変換テーブル１００を生成する。
【００５３】JTLB３１内に生成された変換テーブル１０
０は、必要に応じて、ITLB３２とDTLB３３にコピーされ
る。このように、ＴＬＢを３つに分けた理由は、JTLB３
１はエントリー数が多いため、JTLB３１でアドレスの変
換を行うと、変換処理に時間がかかることから、必要な
分だけITLB３２やDTLB３３にコピーして高速に変換処理
を行うようにしている。
０は、必要に応じて、ITLB３２とDTLB３３にコピーされ
る。このように、ＴＬＢを３つに分けた理由は、JTLB３
１はエントリー数が多いため、JTLB３１でアドレスの変
換を行うと、変換処理に時間がかかることから、必要な
分だけITLB３２やDTLB３３にコピーして高速に変換処理
を行うようにしている。
【００５４】図４はJTLB３１内の変換テーブル１００を
模式的に示した図である。変換テーブル１００は、仮想
アドレスのページ番号と、仮想アドレスに対応する物理
アドレスと、フラグ情報とを対応づけたものである。
模式的に示した図である。変換テーブル１００は、仮想
アドレスのページ番号と、仮想アドレスに対応する物理
アドレスと、フラグ情報とを対応づけたものである。
【００５５】フラグ情報は、キャッシュが可能か否かを
示すＣフラグと、メモリへの書き込みが可能か否かを示
すＤフラグと、変換エントリーが有効か無効かを示すＶ
フラグと、SPRAM４２へのアクセスを行うか否かを示す
Ｓフラグ（第１のフラグ情報）とを有する。
示すＣフラグと、メモリへの書き込みが可能か否かを示
すＤフラグと、変換エントリーが有効か無効かを示すＶ
フラグと、SPRAM４２へのアクセスを行うか否かを示す
Ｓフラグ（第１のフラグ情報）とを有する。
【００５６】ＬＳＵ４は、Ｓフラグが立っていれば、無
条件にSPRAM４２にアクセスに行く。具体的には、仮想
アドレスの下位側のオフセットアドレスを用いてSPRAM
４２にアクセスする。これにより、SPRAM４２を物理メ
モリのメモリマップに割り当てなくて済み、メモリマッ
プの割り当てを簡易化できる。
条件にSPRAM４２にアクセスに行く。具体的には、仮想
アドレスの下位側のオフセットアドレスを用いてSPRAM
４２にアクセスする。これにより、SPRAM４２を物理メ
モリのメモリマップに割り当てなくて済み、メモリマッ
プの割り当てを簡易化できる。
【００５７】また、Ｓフラグがセットされているときに
は、ICACHE２２やDCACHE４１のキャッシュ・ヒット／キ
ャッシュ・ミス結果を無視して、SPRAM４２へのアクセ
スを行う。これにより、キャッシュ・ヒットしたか否か
を確認することなくSPRAM４２にアクセスできるため、S
PRAM４２に対する読み書きを高速に行うことができる。
は、ICACHE２２やDCACHE４１のキャッシュ・ヒット／キ
ャッシュ・ミス結果を無視して、SPRAM４２へのアクセ
スを行う。これにより、キャッシュ・ヒットしたか否か
を確認することなくSPRAM４２にアクセスできるため、S
PRAM４２に対する読み書きを高速に行うことができる。
【００５８】なお、図４では、４種類のフラグを設ける
例を説明したが、フラグの種類や数は特に限定されな
い。例えば、Ｉ／Ｏ領域へのアクセス用にフラグを設け
てもよい。以下、このフラグを仮にＩ／Ｏフラグ（第２
のフラグ情報）と呼ぶ。
例を説明したが、フラグの種類や数は特に限定されな
い。例えば、Ｉ／Ｏ領域へのアクセス用にフラグを設け
てもよい。以下、このフラグを仮にＩ／Ｏフラグ（第２
のフラグ情報）と呼ぶ。
【００５９】Ｉ／Ｏ領域にアクセスする際には、キャッ
シュメモリの使用を禁止し、かつ、読み書きの順序を保
証するのが望ましい。
シュメモリの使用を禁止し、かつ、読み書きの順序を保
証するのが望ましい。
【００６０】図５は、Ｉ／Ｏ領域としてマップされたア
ドレスに対してロード／ストア命令を実行する際、その
命令に先行するストア命令の完了を保証するシステムの
一例を示す回路図である。図５のストアバッファ８０
は、すべての書き込みデータを一時的に格納するのに用
いられる。
ドレスに対してロード／ストア命令を実行する際、その
命令に先行するストア命令の完了を保証するシステムの
一例を示す回路図である。図５のストアバッファ８０
は、すべての書き込みデータを一時的に格納するのに用
いられる。
【００６１】Ｃフラグがセットされ、かつ、Ｉ／Ｏフラ
グがセットされていない場合には、図５のゲートＧ１か
ら、ICACHE２２またはDCACHE４１の利用を許可するハイ
レベル信号(Cashed信号)がLSU制御論理部８５に供給さ
れる。
グがセットされていない場合には、図５のゲートＧ１か
ら、ICACHE２２またはDCACHE４１の利用を許可するハイ
レベル信号(Cashed信号)がLSU制御論理部８５に供給さ
れる。
【００６２】また、Ｉ／Ｏフラグがセットされ、かつ、
ストアバッファ８０中にまだメモリに書き込まれていな
いデータが存在し、かつ、ＬＳＵ４中に有効なロード／
ストア命令が存在する場合には、図５のゲートＧ２か
ら、Ｉ／Ｏ領域アクセス用のロード／ストア命令をスト
ールする旨のハイレベル信号(Stall_Request信号)がパ
イプライン制御論理部８３に供給される。
ストアバッファ８０中にまだメモリに書き込まれていな
いデータが存在し、かつ、ＬＳＵ４中に有効なロード／
ストア命令が存在する場合には、図５のゲートＧ２か
ら、Ｉ／Ｏ領域アクセス用のロード／ストア命令をスト
ールする旨のハイレベル信号(Stall_Request信号)がパ
イプライン制御論理部８３に供給される。
【００６３】図５のような回路を設けることにより、ロ
ード／ストアの実行順序が保証されないシステムであっ
ても、最小限の回路付加により、Ｉ／Ｏ領域へのアクセ
ス前に、先行するストア命令の完了を保証することがで
きる。
ード／ストアの実行順序が保証されないシステムであっ
ても、最小限の回路付加により、Ｉ／Ｏ領域へのアクセ
ス前に、先行するストア命令の完了を保証することがで
きる。
【００６４】このように、Ｉ／Ｏフラグを設けることに
より、Ｉ／Ｏ領域を主記憶メモリのメモリマップに割り
当てなくて済み、また、Ｉ／Ｏフラグがセットされてい
れば、強制的にキャッシュを無効にでき、かつソフトウ
ェアが配慮することなく書き込み順序を保証できるた
め、簡易かつ迅速にＩ／Ｏ領域にアクセスすることがで
きる。
より、Ｉ／Ｏ領域を主記憶メモリのメモリマップに割り
当てなくて済み、また、Ｉ／Ｏフラグがセットされてい
れば、強制的にキャッシュを無効にでき、かつソフトウ
ェアが配慮することなく書き込み順序を保証できるた
め、簡易かつ迅速にＩ／Ｏ領域にアクセスすることがで
きる。
【００６５】上述した実施形態では、ＤＭＡ転送が可能
なSPRAMの一例を説明したが、ＤＭＡ転送が可能である
ことは必ずしも必須の要件ではない。ＤＭＡ転送を行わ
ないSPRAMは、例えば、プロセッサが連続的に生成する
データの一時保管場所として用いられる。
なSPRAMの一例を説明したが、ＤＭＡ転送が可能である
ことは必ずしも必須の要件ではない。ＤＭＡ転送を行わ
ないSPRAMは、例えば、プロセッサが連続的に生成する
データの一時保管場所として用いられる。
【００６６】
【発明の効果】本発明によれば、ロード／ストア命令実
行部によるデータの読み書きが可能で、かつ、外部メモ
リとの間でＤＭＡ転送可能なＲＡＭに対してアクセスを
行うか否かを、第１のフラグ情報により判断するため、
ＲＡＭへのアクセスを高速に行うことができる。すなわ
ち、ＲＡＭにアクセスする際には、キャッシュ・ヒット
／ミス結果を参照しなくて済むため、通常のメモリより
も迅速にアクセスを行える。
行部によるデータの読み書きが可能で、かつ、外部メモ
リとの間でＤＭＡ転送可能なＲＡＭに対してアクセスを
行うか否かを、第１のフラグ情報により判断するため、
ＲＡＭへのアクセスを高速に行うことができる。すなわ
ち、ＲＡＭにアクセスする際には、キャッシュ・ヒット
／ミス結果を参照しなくて済むため、通常のメモリより
も迅速にアクセスを行える。
【００６７】また、このようなフラグ情報を設けること
で、通常のメモリアクセスと同様の命令を用いて上述し
たＲＡＭにアクセスできるようになり、命令セットを単
純化でき、プログラム設計が容易になる。
で、通常のメモリアクセスと同様の命令を用いて上述し
たＲＡＭにアクセスできるようになり、命令セットを単
純化でき、プログラム設計が容易になる。
【００６８】同様に、Ｉ／Ｏ領域にアクセスするか否か
を第２のフラグ情報に基づいて判断するため、Ｉ／Ｏ領
域にアクセスするための特別な命令や、特別なメモリ割
り当てが不要となる。
を第２のフラグ情報に基づいて判断するため、Ｉ／Ｏ領
域にアクセスするための特別な命令や、特別なメモリ割
り当てが不要となる。
【図１】本発明に係るマイクロプロセッサの一実施形態
の内部構成を示すブロック図。
の内部構成を示すブロック図。
【図２】図１のＬＳＵ内部の一部構成を図示した図。
【図３】ＭＭＵの内部の接続関係を示す図。
【図４】JTLB内の変換テーブルを模式的に示した図。
【図５】Ｉ／Ｏ領域へのアクセスの際、その命令に先行
するストア命令の完了を保証するシステムの一例を示す
回路図。
するストア命令の完了を保証するシステムの一例を示す
回路図。
１ ＢＩＵ ２ ＩＦＵ ３ ＭＭＵ ４ ＬＳＵ ５ａ，５ｂ，５ｃ 実行ユニット ６ａ，６ｂ，６ｃ ＦＰＵ ７ 制御論理部 ２１ PC-pipe ２２ ICACHE ２３ 命令発行＆ステージング部 ３１ JTLB ３２ ITLB ３３ DTLB ４１ データキャッシュ ４２ SPRAM
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カムラン、マリック アメリカ合衆国カリフォルニア州、サンノ ゼ、リンコン、サークル、1060、トーシ バ、アメリカ、エレクトロニック、コンポ ーネンツ、インコーポレーテッド内 (72)発明者 ラキッシュ、アグラワル アメリカ合衆国カリフォルニア州、サンノ ゼ、リンコン、サークル、1060、トーシ バ、アメリカ、エレクトロニック、コンポ ーネンツ、インコーポレーテッド内 (72)発明者 マイケル、ラーム アメリカ合衆国カリフォルニア州、サンノ ゼ、リンコン、サークル、1060、トーシ バ、アメリカ、エレクトロニック、コンポ ーネンツ、インコーポレーテッド内
Claims (8)
- 【請求項１】仮想アドレスを物理アドレスに変換するメ
モリ管理ユニットと、ロード／ストア命令を実行するロ
ード／ストア命令実行部と、を備えたマイクロプロセッ
サは、 前記ロード／ストア命令実行部によるデータの読み書き
が可能なＲＡＭを備え、 前記メモリ管理ユニットは、前記ＲＡＭに対するアクセ
スを行うか否かを示す第１のフラグ情報を生成するフラ
グ情報生成部を有することを特徴とするマイクロプロセ
ッサ。 - 【請求項２】前記メモリ管理ユニットは、前記第１のフ
ラグ情報に基づいて前記ＲＡＭにアクセスを行う場合に
は、物理アドレスへの変換を行わずに仮想アドレス中の
少なくとも一部のアドレス情報を用いて前記ＲＡＭにア
クセスすることを特徴とする請求項１に記載のマイクロ
プロセッサ。 - 【請求項３】外部メモリから読み出したデータを一時的
に格納するキャッシュメモリを備え、 前記メモリ管理ユニットは、前記第１のフラグ情報に基
づいて前記ＲＡＭにアクセスを行う場合には、前記キャ
ッシュメモリに対するキャッシュ・ヒット／ミス結果に
関係なく、前記ＲＡＭにアクセスすることを特徴とする
請求項１または２に記載のマイクロプロセッサ。 - 【請求項４】前記メモリ管理ユニットは、仮想アドレス
をページ単位で物理アドレスに変換する変換テーブルを
生成するテーブル生成部を有し、 前記フラグ情報生成部は、仮想アドレスに対応する前記
第１のフラグ情報をページ単位で前記変換テーブルに格
納することを特徴とする請求項１〜３のいずれかに記載
のマイクロプロセッサ。 - 【請求項５】前記フラグ情報格納部は、Ｉ／Ｏ領域への
アクセスを行うか否かを示す第２のフラグ情報を生成す
ることを特徴とする請求項１〜４のいずれかに記載のマ
イクロプロセッサ。 - 【請求項６】前記メモリ管理ユニットは、前記第２のフ
ラグ情報に基づいてＩ／Ｏ領域にアクセスを行う場合に
は、前記キャッシュメモリに対するキャッシュ・ヒット
／ミス結果を無視してＩ／Ｏ領域をアクセスすることを
特徴とする請求項５に記載のマイクロプロセッサ。 - 【請求項７】前記ＲＡＭに格納すべきデータを、前記Ｒ
ＡＭに格納する前に一時的に格納するストアバッファを
備え、 前記メモリ管理ユニットは、前記第２のフラグ情報に基
づいてＩ／Ｏ領域にアクセスを行う場合であって、前記
ロード／ストア命令実行部が前記ＲＡＭに対する有効な
ロード／ストア命令を保持しており、かつ、前記ストア
バッファ中にまだ前記ＲＡＭに書き込まれていないデー
タが存在する場合には、前記ストアバッファ中のデータ
が前記ＲＡＭに書き込まれるまで、Ｉ／Ｏ領域へのアク
セスを中断することを特徴とする請求項５または６に記
載のマイクロプロセッサ。 - 【請求項８】前記メモリ管理ユニットは、仮想アドレス
をページ単位で物理アドレスに変換する変換テーブルを
生成するテーブル生成部を有し、 前記フラグ情報生成部は、仮想アドレスに対応する前記
第２のフラグ情報をページ単位で前記変換テーブルに格
納することを特徴とする請求項５〜７のいずれかに記載
のマイクロプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/246,407 US6412057B1 (en) | 1999-02-08 | 1999-02-08 | Microprocessor with virtual-to-physical address translation using flags |
| US09/246,407 | 1999-02-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000231549A true JP2000231549A (ja) | 2000-08-22 |
| JP4162825B2 JP4162825B2 (ja) | 2008-10-08 |
Family
ID=22930544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000029153A Expired - Fee Related JP4162825B2 (ja) | 1999-02-08 | 2000-02-07 | マイクロプロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6412057B1 (ja) |
| JP (1) | JP4162825B2 (ja) |
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