JPS5924485A - 入出力ペ−ジング機構 - Google Patents
入出力ペ−ジング機構Info
- Publication number
- JPS5924485A JPS5924485A JP57132192A JP13219282A JPS5924485A JP S5924485 A JPS5924485 A JP S5924485A JP 57132192 A JP57132192 A JP 57132192A JP 13219282 A JP13219282 A JP 13219282A JP S5924485 A JPS5924485 A JP S5924485A
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- JP
- Japan
- Prior art keywords
- address
- output
- input
- iop13
- pointer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1081—Address translation for peripheral access to main memory, e.g. direct memory access [DMA]
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は仮想記憶を用いた情報処理装置の人出力ベージ
ング機構に関する２、 〔発明の技術的背景とその問題点〕 ｔ＝士 十右方乎実際の主記憶容置よりも大きな記憶空間をユー
ザに利用させるために仮想記憶が用いられる。上記仮想
記憶が用いられる情報処理装置では、ＣＩ）Ｕに仮想ア
ドレスを実アドレスに変換するアドレス変換機構を内蔵
？プログラノ、が幀る仮想アドレスはこのアドレス変換
機構により実アドレスに変換され、メモリに送られてい
た。
ング機構に関する２、 〔発明の技術的背景とその問題点〕 ｔ＝士 十右方乎実際の主記憶容置よりも大きな記憶空間をユー
ザに利用させるために仮想記憶が用いられる。上記仮想
記憶が用いられる情報処理装置では、ＣＩ）Ｕに仮想ア
ドレスを実アドレスに変換するアドレス変換機構を内蔵
？プログラノ、が幀る仮想アドレスはこのアドレス変換
機構により実アドレスに変換され、メモリに送られてい
た。
又、入出力処理装置も人出力デバイスとの間のデータ転
送のだめに使われるメモリアクセスアドレスを実アドレ
スで表わしてメモリへ送っていた。
送のだめに使われるメモリアクセスアドレスを実アドレ
スで表わしてメモリへ送っていた。
そのため、従来は、人出力に関する、いわゆる人出力コ
マンドに関してはプログラノ、が与える仮想アドレスを
ソフトウェア的手段（オペレーティングシステム）によ
り実アドレスに変換してから入出力処理装置へ渡す様に
していた。このアドレス変換のためのオーバヘッドが大
きく、システム性能が悪くなるといった問題を有してい
た。
マンドに関してはプログラノ、が与える仮想アドレスを
ソフトウェア的手段（オペレーティングシステム）によ
り実アドレスに変換してから入出力処理装置へ渡す様に
していた。このアドレス変換のためのオーバヘッドが大
きく、システム性能が悪くなるといった問題を有してい
た。
ｔ′−う７゜
１℃（ｌｆカプロセッサは入出力デバイスと主メモリら
が引き受けることにより、ＣＰＵの他の処理と入出力処
理の並行同時動作が可能となる。
が引き受けることにより、ＣＰＵの他の処理と入出力処
理の並行同時動作が可能となる。
入出力処理は命令とチャネル指令の組合せにより行なわ
れる。命令はＣＰＩＪにより解読、実行されるもので、
ＣＰＵプログラムは命令により構成される。一方、チャ
ネル指令語は人出カプロセッサと人出力デバイスにより
解読、実行されるもので、チャネルプログラムは一連の
チャネル指令により構成される一種のプログラムである
。
れる。命令はＣＰＩＪにより解読、実行されるもので、
ＣＰＵプログラムは命令により構成される。一方、チャ
ネル指令語は人出カプロセッサと人出力デバイスにより
解読、実行されるもので、チャネルプログラムは一連の
チャネル指令により構成される一種のプログラムである
。
実際の人出力は入出力起動命令（ＳＩＯ）により開始さ
れるが、ＣＰＵは、その実行に先立って、チャネルアド
レス語と呼ばれる主メモリ上の特定の領域に実行しよう
とするチャネルプログラムの先頭アドレスをセットして
おく。又、８工０命令のオペランド部には、人出力制御
をつかさどるべきチャネルと人出力デバイスの機番を指
定し、ておく。
れるが、ＣＰＵは、その実行に先立って、チャネルアド
レス語と呼ばれる主メモリ上の特定の領域に実行しよう
とするチャネルプログラムの先頭アドレスをセットして
おく。又、８工０命令のオペランド部には、人出力制御
をつかさどるべきチャネルと人出力デバイスの機番を指
定し、ておく。
８ＩＯ命令がＣＰＵで実行されると指定された入出力処
理装置は上記チャネルアドレス語の内容に従い最初のチ
ャネル指令を読み出してＤ′壬これを解釈し、ＣＰＵの
それ以降の処理とは独立並行に入出力動作の実行を開始
する。これ以降、入出力処理装置は指定されたチャネル
プログラムのチャネル指令語を１個ずつ実行していく。
理装置は上記チャネルアドレス語の内容に従い最初のチ
ャネル指令を読み出してＤ′壬これを解釈し、ＣＰＵの
それ以降の処理とは独立並行に入出力動作の実行を開始
する。これ以降、入出力処理装置は指定されたチャネル
プログラムのチャネル指令語を１個ずつ実行していく。
最後のチャネル制御語を実行し終わるとその装置にもア
ドレス変換機構を力える方法がある。これを人出力ペー
ジング機能と弥し以下の説明を行なう。
ドレス変換機構を力える方法がある。これを人出力ペー
ジング機能と弥し以下の説明を行なう。
上記人出力ページング機能を持つ情報処理装置において
は、オペレーティングシスＰ 、ｌｙが入出力命令を介
して入出力プロセソリ゛に対し、ベージブープルポイン
タ（主記憶に格納されたアドレス変換テーブルの先頭番
地）を知らせている。
は、オペレーティングシスＰ 、ｌｙが入出力命令を介
して入出力プロセソリ゛に対し、ベージブープルポイン
タ（主記憶に格納されたアドレス変換テーブルの先頭番
地）を知らせている。
人出力グロセッザはＣＰＵより入出力命令の要求を受け
つけるとチャネルプログラムヘッダの中からページテー
ブルボイ／りを取り出す。このページテーブルポインタ
を用い、物理的なページに分割された空間を連続領域と
して入出力処理を行なっている。
つけるとチャネルプログラムヘッダの中からページテー
ブルボイ／りを取り出す。このページテーブルポインタ
を用い、物理的なページに分割された空間を連続領域と
して入出力処理を行なっている。
入出力処理装置が入出力動作を行なう際、チャネルコマ
ンドリストへのアクセスと個々のチャネルコマンドが示
すデータ転送エリアへのアクセスがある。従来は、いず
れのアクセスにおいても１個のページテーブルポインタ
を用いてアクセスしていたものである。ところが、膨大
な仮想空間をサポートするこの種情報処理装置において
、チャネルコマンド語リストとデータ転送エリアが１個
のページテーブルポインタで示す連続空間に入らなかっ
た時、チャネルコマンド語リストをページ渡りして設定
できないといった欠点を持っていた。
ンドリストへのアクセスと個々のチャネルコマンドが示
すデータ転送エリアへのアクセスがある。従来は、いず
れのアクセスにおいても１個のページテーブルポインタ
を用いてアクセスしていたものである。ところが、膨大
な仮想空間をサポートするこの種情報処理装置において
、チャネルコマンド語リストとデータ転送エリアが１個
のページテーブルポインタで示す連続空間に入らなかっ
た時、チャネルコマンド語リストをページ渡りして設定
できないといった欠点を持っていた。
又、入出力処理装置はチャネルコマンド飴リストを物理
アドレスとして処理しなけれげｌ、（らない。
アドレスとして処理しなけれげｌ、（らない。
従って、オペレーティングシスデノ＼ｔｉｔ常にチャネ
ルコマンド語リストの位置を認識し、物理アドレスを意
識した設計を強いられる、。
ルコマンド語リストの位置を認識し、物理アドレスを意
識した設計を強いられる、。
〔発明０目的〕
本発明は上記欠点に鑑みてなされたものであり、ベージ
ングをリストザーピスとデータナ−ピストに区分し、個
々に設けられるポインタを使い分けることにより、オペ
レーティングシステムの負荷低減をはかった入出力ベー
ジング機構を提供することを目的とする。
ングをリストザーピスとデータナ−ピストに区分し、個
々に設けられるポインタを使い分けることにより、オペ
レーティングシステムの負荷低減をはかった入出力ベー
ジング機構を提供することを目的とする。
本発明は主メモリに、チャネルコマンド語が位置する論
理空間をマツピングするページテーブルとチャネルコマ
ンド語によね示され１ｒｆ−夕転送エリアをマツピング
するページテーブルを記憶し７、且つ入出カプロセッサ
にリストザー１゛′スペーシングのだめのポインタとデ
ータザービスページングのためのポインタが設定される
レジスタを設け、この人出カプロセッサはＣ，ＰＵから
発ぜられる人出力起動命令によって指示されるチャネル
プログラムヘッダに基づきそのポインタを内蔵レジスタ
へ取込み、このポインタ値に従い、上記それぞれのペー
ジテーブルを参照しながらアドレス変換を行なう構成と
したものである。
理空間をマツピングするページテーブルとチャネルコマ
ンド語によね示され１ｒｆ−夕転送エリアをマツピング
するページテーブルを記憶し７、且つ入出カプロセッサ
にリストザー１゛′スペーシングのだめのポインタとデ
ータザービスページングのためのポインタが設定される
レジスタを設け、この人出カプロセッサはＣ，ＰＵから
発ぜられる人出力起動命令によって指示されるチャネル
プログラムヘッダに基づきそのポインタを内蔵レジスタ
へ取込み、このポインタ値に従い、上記それぞれのペー
ジテーブルを参照しながらアドレス変換を行なう構成と
したものである。
このことにより、人出カベ〜ジングは入出力プロセッサ
により処理されることにより従って、オーペレーティン
グシステムの負荷が低減される。
により処理されることにより従って、オーペレーティン
グシステムの負荷が低減される。
以下、図面を使用して本発明に関し詳細に説明する。第
１図は本発明が採用される情報処理システムの構成例を
示すブロック図である。
１図は本発明が採用される情報処理システムの構成例を
示すブロック図である。
図において、１１はシステム制御プロセッサ（ＳＣＰ）
である。システム制御プロセッサ１１は主メモリＬ！に
格納されたプログラムに従いシステムパス１５に接続さ
れる各装置のコントロールを行なう。見は主メモリであ
る。主メモリ聾には各種プログラム・データが格納され
、特に本発明と関係するところではチャネルプログラム
、リストサービスあるいはデータサービス時に１吏われ
る別個のアドレス変換テーブル等が格納される。
である。システム制御プロセッサ１１は主メモリＬ！に
格納されたプログラムに従いシステムパス１５に接続さ
れる各装置のコントロールを行なう。見は主メモリであ
る。主メモリ聾には各種プログラム・データが格納され
、特に本発明と関係するところではチャネルプログラム
、リストサービスあるいはデータサービス時に１吏われ
る別個のアドレス変換テーブル等が格納される。
すは人出力プロセッーリ″である。システム制御プロセ
ッサ１１の高い処理能力を生かすためにはより多くのデ
ータを入出力しなければならないが、システＡ 制御プ
ロセッサ１１が人出力制御にかかわる時間の割合いが大
きければシステム制御プロセッサ１１の持つ本来の処理
能力を十分利用することができなくなる。これを解決す
るため、システム制御プロセッサ１１を演算処理に専念
−さ１ｊ、１人出刃制御をこの人出力プロセッザリに受
けも六−亡る方式がとられる。１４はこの入出力処、１
９装置ｚ３に接続される大容量磁気ディスクメモリであ
る。。
ッサ１１の高い処理能力を生かすためにはより多くのデ
ータを入出力しなければならないが、システＡ 制御プ
ロセッサ１１が人出力制御にかかわる時間の割合いが大
きければシステム制御プロセッサ１１の持つ本来の処理
能力を十分利用することができなくなる。これを解決す
るため、システム制御プロセッサ１１を演算処理に専念
−さ１ｊ、１人出刃制御をこの人出力プロセッザリに受
けも六−亡る方式がとられる。１４はこの入出力処、１
９装置ｚ３に接続される大容量磁気ディスクメモリであ
る。。
上記システム制御プロセッサ１１、主メモリ１２人出力
プロセッサじはシステムパスＩ５に共通に接続される。
プロセッサじはシステムパスＩ５に共通に接続される。
システムパス１５１よアト１／ス、データ。
コントロールのだめのラインが複数本から成る。特にア
ドレスのだめのラインは、例えＰＪ二４ＱＳ（￥−４Ｘ
’ｌＯ”バイト）までの仮想アドレスを指定できる様に
３２本持つ。
ドレスのだめのラインは、例えＰＪ二４ＱＳ（￥−４Ｘ
’ｌＯ”バイト）までの仮想アドレスを指定できる様に
３２本持つ。
入出力操作はシステム制御プロ上ツリ１１と人出カプロ
セッサ１３との間で８１０命令と人出刀剣込みとによっ
て同期をとって行なわれる。ＳＩＯ命令は人出力プロセ
ッサＵの動作を規定するチャネルプログラムを指定する
。人出力グロセッナリはこのチャネルプログラムを解釈
しながらデータ転送を行なう。データは人出カプロセッ
サυによって人出力デバイスと主メモ＋Ｊ １．２間で
転送される。データ転送が完了すると人出力プロセッザ
リはデバイス。
セッサ１３との間で８１０命令と人出刀剣込みとによっ
て同期をとって行なわれる。ＳＩＯ命令は人出力プロセ
ッサＵの動作を規定するチャネルプログラムを指定する
。人出力グロセッナリはこのチャネルプログラムを解釈
しながらデータ転送を行なう。データは人出カプロセッ
サυによって人出力デバイスと主メモ＋Ｊ １．２間で
転送される。データ転送が完了すると人出力プロセッザ
リはデバイス。
データに関する状態をスティタスとしてチャネルプログ
ラム、ヘッダ（Ｃｉ’Ｈ’）に書込み、割込みにより、
システム制御プロセッサｌｌに通知する。
ラム、ヘッダ（Ｃｉ’Ｈ’）に書込み、割込みにより、
システム制御プロセッサｌｌに通知する。
人出力の起動ｒ、ｉ：８ＩＯ命令によって行なわれ、そ
のオペランドとしてチャネルプログラムヘッダのアドレ
スが指定される。システム制御プロセッサ１１はベージ
ング機能金持ち、記憶空間は５１２ＫＢあるいは１ＫＩ
ｌＪ毎の物理的ブロックにページングされている゛。
のオペランドとしてチャネルプログラムヘッダのアドレ
スが指定される。システム制御プロセッサ１１はベージ
ング機能金持ち、記憶空間は５１２ＫＢあるいは１ＫＩ
ｌＪ毎の物理的ブロックにページングされている゛。
ページングされている記憶空間とデバイスとのデータ転
送を効率良く実行するため、人出力プロセッザ移にペー
ジング機能（論理アドレスを物理アドレスに変換する）
を持たせである。チャネルプログラムで与えられるアド
レスは第２図（ａ） 、 （１３）に示す様に解釈され
る。（１）は４バイトの物理ノ′ドレスがＪｊえられる
。これは直接、主メモ１月２のアドレスとして使用され
る。（ｂ）は論理フ゛ドし／スであって、ビット８〜３
１の２４ビットで（１論理空間内）論理アドレスが与え
られる。そのうり、１・ｆｉ′Ｉ’、 １．２ ヒツト
はページ内アドレスでｔ吻、■−アドレスの［；１立１
２ビ。
送を効率良く実行するため、人出力プロセッザ移にペー
ジング機能（論理アドレスを物理アドレスに変換する）
を持たせである。チャネルプログラムで与えられるアド
レスは第２図（ａ） 、 （１３）に示す様に解釈され
る。（１）は４バイトの物理ノ′ドレスがＪｊえられる
。これは直接、主メモ１月２のアドレスとして使用され
る。（ｂ）は論理フ゛ドし／スであって、ビット８〜３
１の２４ビットで（１論理空間内）論理アドレスが与え
られる。そのうり、１・ｆｉ′Ｉ’、 １．２ ヒツト
はページ内アドレスでｔ吻、■−アドレスの［；１立１
２ビ。
トに一致する、ビット８〜１旧、Ｌ論理ページ街弓でヘ
−シブ−プルを参照するだめの・１ンｉ′ツクスとして
使用され物理ページ番号に４二換さ扛る。ページングは
主メモリｌに置かれＣいる′こ一ジプーーーグル（Ｐｉ
”） 全参照してリストサービス／ ノ”−タ−リ−−
ビスで使用されるアドレスの各々が物理アトし／スが＠
哩アドレスかを解釈しながらアドレス変］ツ４を行なう
。従って、チャネルプログラムヘッダ（ｃ＋”ｉ＋）内
ニペーシテーブルの位置を示すポインタや物理７／論理
アドレスを示すフラグを用意する心髄がある。
−シブ−プルを参照するだめの・１ンｉ′ツクスとして
使用され物理ページ番号に４二換さ扛る。ページングは
主メモリｌに置かれＣいる′こ一ジプーーーグル（Ｐｉ
”） 全参照してリストサービス／ ノ”−タ−リ−−
ビスで使用されるアドレスの各々が物理アトし／スが＠
哩アドレスかを解釈しながらアドレス変］ツ４を行なう
。従って、チャネルプログラムヘッダ（ｃ＋”ｉ＋）内
ニペーシテーブルの位置を示すポインタや物理７／論理
アドレスを示すフラグを用意する心髄がある。
尚、ζこでリストサービスとはｆｒ：ｒルコマンド語や
データヂエインのリストを１クセスぜ−る／とめの操作
を言い、データザーヒスＪｔＪ： ｆ−夕転送のための
操作を言う。チャネルプログラムは入出カプロセッサυ
の動作を規定するもので、チャネルプログラムヘッダ（
ＣＰｌｌ） トチャネルコマンドエントリイ（ＣＣＥ）
から）“ｎ成さＪｌる。
データヂエインのリストを１クセスぜ−る／とめの操作
を言い、データザーヒスＪｔＪ： ｆ−夕転送のための
操作を言う。チャネルプログラムは入出カプロセッサυ
の動作を規定するもので、チャネルプログラムヘッダ（
ＣＰｌｌ） トチャネルコマンドエントリイ（ＣＣＥ）
から）“ｎ成さＪｌる。
第３図にそ９フ（−マ、ソトｆｙトす。Ｃ１’ｌｌは８
語で構成され、ＳＩＯ命令で指定するデバイスアドレス
及びページング情報と、入出力完了に伴ない人出力グロ
セッザ１３から返さハる入出カン（テイタス情報から成
る。語（）はデバイスアドレスを示す。
語で構成され、ＳＩＯ命令で指定するデバイスアドレス
及びページング情報と、入出力完了に伴ない人出力グロ
セッザ１３から返さハる入出カン（テイタス情報から成
る。語（）はデバイスアドレスを示す。
ここではデータ転送を行なうデバイスのアドレスを指定
する。システム制御グロセツサ１１はＳＩＯ命令を実行
するとデバイスアドレスが示す人出カプロセッサ１３に
対して入出力要求を出す。語ｌはＣＣＥポインタである
。このポインタは最初に実行する品Ｅのアドレスを示し
、フラグの内容により論理アドレス又は物理アドレスに
解釈される。
する。システム制御グロセツサ１１はＳＩＯ命令を実行
するとデバイスアドレスが示す人出カプロセッサ１３に
対して入出力要求を出す。語ｌはＣＣＥポインタである
。このポインタは最初に実行する品Ｅのアドレスを示し
、フラグの内容により論理アドレス又は物理アドレスに
解釈される。
フラグＬは人出力ブロヒ、ソサυがリストサービス（Ｃ
ＣＩ！リスト）を行？ようとき、ページングするか（Ｌ
；１） シないか（１，；Ｏ）を指定する。このフラグ
Ｌが１″のとき昭２で示すページテーブルが１重用され
る。フラグ１）は人出力グｎ １戸１１がデータサービ
ス（ＣＣＩりを行なうとへ、く−ジンブトる（ＤＳＬ）
か、あるいはページングしｌ「い（１）；ｔｌ）かを指
定する。１）；１の時は４１１３で示［ベー、ン：／グ
が使用される。詔２はページヲープルアド１／ス（リス
ト）を示す。リストサービスで−く−ジング機能を使用
するとき（Ｊ、；１）対象と−する論理空間を示す。−
このアドレスは３２ビツトの゛物理アドレスで示される
。語３はページクー−プルアドレス（データ）である、
データサービスでページング機能５：ｆ＝１７月１する
とき（ＩＧＩ）データ転送の対象と／ｆる論（’＋１空
間を示す。このアドレスは３２ビツトの物理アドレスで
示される。、他、語４は終了スデ、イタス、１悟５（−
１実データ転送バイト数、語６１，１終了（：ｅ＋ｙア
ドレスを示す。ＣＣＩしはＣＰｌｌ内で指′セさノシ／
こデバイスに対し、デ、イバイスの動作を規定し、人出
ハグロ七ノザＵにより処理される。リスドリービスの開
始に１、Ｃ（Ｊポインタによって決定さＪｌ、ギ！了１
１、ＣＣ１１’、内のｃｃフラグ（後述する）に」こり
、そ°の−ｒデータービスを行なって終了する。ここで
は人１１１カブ〔ｌヒノザリに対する指令、データ、転
送アドレス、サイズ等を示し、人出カブ「！セッサじに
より処理される。ビット０〜７はコマンドを示し、人出
力砧令が１バイトコードで示される。ビット８にはコマ
ンドチェインクラバＣＣ）が割りあてられる。
ＣＩ！リスト）を行？ようとき、ページングするか（Ｌ
；１） シないか（１，；Ｏ）を指定する。このフラグ
Ｌが１″のとき昭２で示すページテーブルが１重用され
る。フラグ１）は人出力グｎ １戸１１がデータサービ
ス（ＣＣＩりを行なうとへ、く−ジンブトる（ＤＳＬ）
か、あるいはページングしｌ「い（１）；ｔｌ）かを指
定する。１）；１の時は４１１３で示［ベー、ン：／グ
が使用される。詔２はページヲープルアド１／ス（リス
ト）を示す。リストサービスで−く−ジング機能を使用
するとき（Ｊ、；１）対象と−する論理空間を示す。−
このアドレスは３２ビツトの゛物理アドレスで示される
。語３はページクー−プルアドレス（データ）である、
データサービスでページング機能５：ｆ＝１７月１する
とき（ＩＧＩ）データ転送の対象と／ｆる論（’＋１空
間を示す。このアドレスは３２ビツトの物理アドレスで
示される。、他、語４は終了スデ、イタス、１悟５（−
１実データ転送バイト数、語６１，１終了（：ｅ＋ｙア
ドレスを示す。ＣＣＩしはＣＰｌｌ内で指′セさノシ／
こデバイスに対し、デ、イバイスの動作を規定し、人出
ハグロ七ノザＵにより処理される。リスドリービスの開
始に１、Ｃ（Ｊポインタによって決定さＪｌ、ギ！了１
１、ＣＣ１１’、内のｃｃフラグ（後述する）に」こり
、そ°の−ｒデータービスを行なって終了する。ここで
は人１１１カブ〔ｌヒノザリに対する指令、データ、転
送アドレス、サイズ等を示し、人出カブ「！セッサじに
より処理される。ビット０〜７はコマンドを示し、人出
力砧令が１バイトコードで示される。ビット８にはコマ
ンドチェインクラバＣＣ）が割りあてられる。
このフラグ（ＣＣ）ｌ”のとき、このＣＣＥの実行終了
後、次のＣＣ１ｆｌを実行する。ＣＣが”０”となって
いるＣＣ１〕を検出すると、このＣＣＥの実行後、チャ
ネルプログラムを終了する。ビット９にはデータチェイ
ンフラグ（ＤＣ）が割りあてられる。このフラグＩ）Ｃ
が９・１″のと西、データチェインを示し、主メモリ１
２に散在したバッファを１つの連続したバッファとみな
して転送する。第４図は第１図における入出力グロセッ
ザリの内部構成を示すブロック図である。第１図と同一
番号の伺されであるブロックは第１図のそれと同一の機
能・名称を持つだめ、重複を耕ける意味でここでは述べ
ない。
後、次のＣＣ１ｆｌを実行する。ＣＣが”０”となって
いるＣＣ１〕を検出すると、このＣＣＥの実行後、チャ
ネルプログラムを終了する。ビット９にはデータチェイ
ンフラグ（ＤＣ）が割りあてられる。このフラグＩ）Ｃ
が９・１″のと西、データチェインを示し、主メモリ１
２に散在したバッファを１つの連続したバッファとみな
して転送する。第４図は第１図における入出力グロセッ
ザリの内部構成を示すブロック図である。第１図と同一
番号の伺されであるブロックは第１図のそれと同一の機
能・名称を持つだめ、重複を耕ける意味でここでは述べ
ない。
図において、１３１はシステムバスインターフェースユ
ニットテする。システムバスインターフェースユニッ）
１３１ハシステムバス１５トマイクロプロセツサ１３２
が持つ内部バス１３７との間にあって、コマンド、アド
レス、データ転送のだめのバスとなる。マイクロプロセ
ッサ１３２社ＩＵＭ１３３に収納されたプログラムに基
づき人出力制御、具体的にはコマンドをＭ読しデータ転
送制御を行なう。本発明により実現される人出力ベージ
ングはこのマイクロプロセツサ１３２によりコントロー
ルされる。１３４はＪＩＡＭである。几Ｍ口３４は上記
マイクｒ１ゾ「レヒッ°す１３２によりワークエリアと
して使用される曲、主メモリ１２と大容量磁気ディスク
メモリ１４間でのデータ転送時におけるバッファエリア
としでもＵす１ｊされる。
ニットテする。システムバスインターフェースユニッ）
１３１ハシステムバス１５トマイクロプロセツサ１３２
が持つ内部バス１３７との間にあって、コマンド、アド
レス、データ転送のだめのバスとなる。マイクロプロセ
ッサ１３２社ＩＵＭ１３３に収納されたプログラムに基
づき人出力制御、具体的にはコマンドをＭ読しデータ転
送制御を行なう。本発明により実現される人出力ベージ
ングはこのマイクロプロセツサ１３２によりコントロー
ルされる。１３４はＪＩＡＭである。几Ｍ口３４は上記
マイクｒ１ゾ「レヒッ°す１３２によりワークエリアと
して使用される曲、主メモリ１２と大容量磁気ディスク
メモリ１４間でのデータ転送時におけるバッファエリア
としでもＵす１ｊされる。
１３５はスクラッチパッドメモリである。、このスクラ
ッチパッドメモリ１３５はリスドリービス用のページテ
ーブルポインタ（１）ＴＰ １ ） 、データーリ−ビ
ス用のページテーブルポインタ（１）ＴＰ２）、ｅｃ
ｌ！３ボ、インクとして割りつけラレル。））ＴＩ’
ＬＰＴＰ２ ｉｊ、 ＣＣＩＩ： ７５１ 位置ｊ−ル
論理空間をマツピングするページテーブルが格納された
主メモリ１２上の先頭アドレスを示し、それぞれ、ｃｃ
ｒ号すスト、データエリアのためのポインタを示す。
ッチパッドメモリ１３５はリスドリービス用のページテ
ーブルポインタ（１）ＴＰ １ ） 、データーリ−ビ
ス用のページテーブルポインタ（１）ＴＰ２）、ｅｃ
ｌ！３ボ、インクとして割りつけラレル。））ＴＩ’
ＬＰＴＰ２ ｉｊ、 ＣＣＩＩ： ７５１ 位置ｊ−ル
論理空間をマツピングするページテーブルが格納された
主メモリ１２上の先頭アドレスを示し、それぞれ、ｃｃ
ｒ号すスト、データエリアのためのポインタを示す。
尚、本発明実施例では、Ｐｌ’ｌ’ｌ、ｌ’ＴＰｚをス
クラッチパッドメモリ１３５に割りつける構成を採用し
ているが、これに限定することなく−Ｆ、Ａ己１１ＡＭ
１３４のちる特定のエリアに割りつけても構わない。
クラッチパッドメモリ１３５に割りつける構成を採用し
ているが、これに限定することなく−Ｆ、Ａ己１１ＡＭ
１３４のちる特定のエリアに割りつけても構わない。
１３６は人出力アダプタである。人出力アダプタ１３６
は接続される大容昨磁気ディスクメモリ１４と本人出力
グロセッザ１３とのインターフェースを司どる。
は接続される大容昨磁気ディスクメモリ１４と本人出力
グロセッザ１３とのインターフェースを司どる。
上記システムバスインターフェースユニット１３１゜Ｈ
ＩＪｉ’１４１３３．１１ＡＭ１３４． スクラッチパ
フ ）” メモ’Ｊ １．３５、人出力アダプタ１３Ｇ
はマイクロプロセッサ１３２フ５１持つ内部バス１３７
に共通に接続される。
ＩＪｉ’１４１３３．１１ＡＭ１３４． スクラッチパ
フ ）” メモ’Ｊ １．３５、人出力アダプタ１３Ｇ
はマイクロプロセッサ１３２フ５１持つ内部バス１３７
に共通に接続される。
第５図は本発明の動作概念を示す図である。以下、第４
図に示した人出力グロセッザリの動作につき、第５図に
示した動作概念図を使用して詳細に説明する。寸ず、シ
スデム制御プロセッサ１１からＳＩＯ命令が出され、人
出カプロセッサＵに的し、システムバス１５を介してＣ
ＰＩ−１アドレス（→が渡される。Ｃ・ＰＩ ｌアドレ
ス；×を受信した入出カプロセッサ１３は主メ、モリリ
上のＣＰＩＩアドレスＸ＋４番地に格納されてい８ Ｐ
’ｌ’Ｐｘならびに×千８番地に格納されているＰＴＰ
２をスクラッチパッドメモリ１３５のＰＴＰＩ領域へ取
込み入出力ベージングのための動作環境を整える。次に
人出力プロセラ−＋ｊ１３ｉ１、主メモリ１２のＸ＋１
２番地に格納されたαシＩリポインタを人出カブロセッ
ザ１３に内蔵された＋；ＣＩ’ｉポインタ領域へ取込む
。Ｌフラグを参照することにより、ベージングを行なう
か否かの判定を行なう。ここＣしフラグが”１″になっ
ているとき、（：Ｃｌ１ｊポインタＩＬｐＨＪｌの空間
内オフセットとみなさ１１１、（：（ｌ１３４が取り出
され、以降リスト′す゛ ビスＶ」、このｌ’ Ｉ’ｌ
） ｌを［吏ってベージングされる。人出カブｒ１Ｌツ
リ゛１３はベージング動作を開始するとアドレス生成の
ため主メモリ１２に格納され−Ｃあるページデープルを
使用する。ここでリストサービスにおけろアドレス生成
につき第６図を使用して説明する。リスト′す゛−ビス
の実アドレスは、まずＣＰＩ ｌ内のページテーブルポ
インタ（ｉ）′ｔ’ｉ’ ｉ ）とＣＣＥポインタとに
よりページテーブル飴を求め、その実ページアドレスか
らのオフセットとして求められる。そ」〜Ｃ１このペー
ジテーブル語実アドレスにより、ＣＣ＋Ｖを含む実ペー
ジアドレスを求め、そのオフセ２・１・と［７〒実アド
レスが示される。
図に示した人出力グロセッザリの動作につき、第５図に
示した動作概念図を使用して詳細に説明する。寸ず、シ
スデム制御プロセッサ１１からＳＩＯ命令が出され、人
出カプロセッサＵに的し、システムバス１５を介してＣ
ＰＩ−１アドレス（→が渡される。Ｃ・ＰＩ ｌアドレ
ス；×を受信した入出カプロセッサ１３は主メ、モリリ
上のＣＰＩＩアドレスＸ＋４番地に格納されてい８ Ｐ
’ｌ’Ｐｘならびに×千８番地に格納されているＰＴＰ
２をスクラッチパッドメモリ１３５のＰＴＰＩ領域へ取
込み入出力ベージングのための動作環境を整える。次に
人出力プロセラ−＋ｊ１３ｉ１、主メモリ１２のＸ＋１
２番地に格納されたαシＩリポインタを人出カブロセッ
ザ１３に内蔵された＋；ＣＩ’ｉポインタ領域へ取込む
。Ｌフラグを参照することにより、ベージングを行なう
か否かの判定を行なう。ここＣしフラグが”１″になっ
ているとき、（：Ｃｌ１ｊポインタＩＬｐＨＪｌの空間
内オフセットとみなさ１１１、（：（ｌ１３４が取り出
され、以降リスト′す゛ ビスＶ」、このｌ’ Ｉ’ｌ
） ｌを［吏ってベージングされる。人出カブｒ１Ｌツ
リ゛１３はベージング動作を開始するとアドレス生成の
ため主メモリ１２に格納され−Ｃあるページデープルを
使用する。ここでリストサービスにおけろアドレス生成
につき第６図を使用して説明する。リスト′す゛−ビス
の実アドレスは、まずＣＰＩ ｌ内のページテーブルポ
インタ（ｉ）′ｔ’ｉ’ ｉ ）とＣＣＥポインタとに
よりページテーブル飴を求め、その実ページアドレスか
らのオフセットとして求められる。そ」〜Ｃ１このペー
ジテーブル語実アドレスにより、ＣＣ＋Ｖを含む実ペー
ジアドレスを求め、そのオフセ２・１・と［７〒実アド
レスが示される。
−に記フラグの参照ならびにアトしスの生成は入出力グ
ロセッザυに内蔵されたマイクロプロセッサ１３２がｕ
ｏＭ１３３に収納されたプログラムに基ろき行なう。こ
ｆｌによシ、ｃｃｌｑが入っているページデープル語が
求まりユーザｃｃｒｑの実アドレスが生成される。次に
、人出力プロセッサリによシ取り出されたＣＣ１１；θ
、１）フラグが参照され、”１”となっていたときにそ
のアドレス、サイズが確認さｉＬる。そして、円７．１
）２を使ってベージングがなされ、データ転送が行なわ
れる。そして、■ＥのＣＣフラグを参照し、”０″とな
っていたときに終了動作に入る。データ転送が終了する
と次のＣ（Ｊを求めるだめ、ＣＣＥポインタが更新（＋
８）される。このアドレスがｌ’ｌ’Ｐｌ内の空間内オ
フセントとみなされ、次のＣＣＩＣが取り出される。そ
して上記動作が繰返される。尚、データザービスにおけ
る実アドレスの生成はリストサービスにおける実ペアド
レス生成と同じ要領でＰ’ｒＰ２を使用して求める。
ロセッザυに内蔵されたマイクロプロセッサ１３２がｕ
ｏＭ１３３に収納されたプログラムに基ろき行なう。こ
ｆｌによシ、ｃｃｌｑが入っているページデープル語が
求まりユーザｃｃｒｑの実アドレスが生成される。次に
、人出力プロセッサリによシ取り出されたＣＣ１１；θ
、１）フラグが参照され、”１”となっていたときにそ
のアドレス、サイズが確認さｉＬる。そして、円７．１
）２を使ってベージングがなされ、データ転送が行なわ
れる。そして、■ＥのＣＣフラグを参照し、”０″とな
っていたときに終了動作に入る。データ転送が終了する
と次のＣ（Ｊを求めるだめ、ＣＣＥポインタが更新（＋
８）される。このアドレスがｌ’ｌ’Ｐｌ内の空間内オ
フセントとみなされ、次のＣＣＩＣが取り出される。そ
して上記動作が繰返される。尚、データザービスにおけ
る実アドレスの生成はリストサービスにおける実ペアド
レス生成と同じ要領でＰ’ｒＰ２を使用して求める。
以上説明の如く本発明に尤れｔ、１：、４ペレーデイン
グシステムはｃｃｔｖリストを物理アドレスとしＣ取扱
う心安がなくｌ）ｃり全て論理アドレスで扱える。従っ
て、オペレーティングシステムの入出力負荷が少なくな
り、Ｌｌ’Ｕと人出カプロセッサのａｔ＜行動作が可能
と？よるため、システムのスループッｔが向上する。
グシステムはｃｃｔｖリストを物理アドレスとしＣ取扱
う心安がなくｌ）ｃり全て論理アドレスで扱える。従っ
て、オペレーティングシステムの入出力負荷が少なくな
り、Ｌｌ’Ｕと人出カプロセッサのａｔ＜行動作が可能
と？よるため、システムのスループッｔが向上する。
又、（、ｌＣ１！３リストがページ渡りをし゛て配置さ
れても例等支障なく、オペレーティングシステムの開発
・設計に交寸する制限事項が除去されるか−め、プログ
ラマの負担も軽減される。
れても例等支障なく、オペレーティングシステムの開発
・設計に交寸する制限事項が除去されるか−め、プログ
ラマの負担も軽減される。
第１図り本発明が採用される情報部ｔｅｌシステノ、の
構成例を示すブロック図、第２図（ａｔ ＋（１））ｔ
ｔチャネルプログラムで与えられるアドレスの！杉態を
示す図、第３図はＣＰＨと（、”ＣＩ＋３のデータフ１
−マット全示す同第４図は第１図における人出力グロセ
ッザの内部構成を示すブロック図、第５図は本発明の動
作概念を示す図、第６図はリストツービスにおｋＪる”
アドレス生成の動作概念を示す図である。′ １１・・・・・・システノ・制御卸プロセッサ １２
・・・・・・主メモリユニット １３３・・・・・・ｌ（、ＯＭ １３
４・・・・・・ＩＬＡＭ１３５ ・・・・・スクラヅブ
パットメモリ １３６・・・・・・人出力゛
ｒタブタ１３７・・・・・・内部バス 代理人弁理士 則 近 憲 佑＜ｔｉｔか１名）第１
図 第２図 第３図 ＰＩＩ ＣＣＥリスト
構成例を示すブロック図、第２図（ａｔ ＋（１））ｔ
ｔチャネルプログラムで与えられるアドレスの！杉態を
示す図、第３図はＣＰＨと（、”ＣＩ＋３のデータフ１
−マット全示す同第４図は第１図における人出力グロセ
ッザの内部構成を示すブロック図、第５図は本発明の動
作概念を示す図、第６図はリストツービスにおｋＪる”
アドレス生成の動作概念を示す図である。′ １１・・・・・・システノ・制御卸プロセッサ １２
・・・・・・主メモリユニット １３３・・・・・・ｌ（、ＯＭ １３
４・・・・・・ＩＬＡＭ１３５ ・・・・・スクラヅブ
パットメモリ １３６・・・・・・人出力゛
ｒタブタ１３７・・・・・・内部バス 代理人弁理士 則 近 憲 佑＜ｔｉｔか１名）第１
図 第２図 第３図 ＰＩＩ ＣＣＥリスト
Claims (1)
- 人出力ベージングを行なう情報処理装置において、チャ
ネルコマンド語が位置する論理空間をマ □ッピングす
るページテーブル、チャネルコマンド語によシ示された
データ転送エリアをマツピング到来する入出力起動命令
によって指示され、上記それぞれのページテーブル位置
を示すポインタならびに物理／論理アドレスを示すフラ
グ情報が用意されたチャネルプログラムヘッダに基づき
、上記それぞれのポインタを内蔵レジスタへ取込むと共
に、上記主メモリに置かれたそれぞれのページテーブル
を参照し、リストサービス／データサービスで使用され
るアドレスの各々が物理アドレスか論理アドレスかを解
釈しながらアドレス変換を行なう入出力処理装置とを具
備することを特徴とする入出力ベージング機構。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132192A JPS5924485A (ja) | 1982-07-30 | 1982-07-30 | 入出力ペ−ジング機構 |
| US06/517,056 US4654791A (en) | 1982-07-30 | 1983-07-25 | Input/output paging mechanism in a data processor |
| DE19833327465 DE3327465A1 (de) | 1982-07-30 | 1983-07-29 | Eingabe/ausgabe-seitenbildungsmechanismus fuer ein datenverarbeitungsgeraet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132192A JPS5924485A (ja) | 1982-07-30 | 1982-07-30 | 入出力ペ−ジング機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5924485A true JPS5924485A (ja) | 1984-02-08 |
| JPS6150345B2 JPS6150345B2 (ja) | 1986-11-04 |
Family
ID=15075541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132192A Granted JPS5924485A (ja) | 1982-07-30 | 1982-07-30 | 入出力ペ−ジング機構 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4654791A (ja) |
| JP (1) | JPS5924485A (ja) |
| DE (1) | DE3327465A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0760423B2 (ja) * | 1984-12-24 | 1995-06-28 | 株式会社日立製作所 | データ転送方式 |
| JPH0814803B2 (ja) * | 1986-05-23 | 1996-02-14 | 株式会社日立製作所 | アドレス変換方式 |
| US5301327A (en) * | 1989-06-30 | 1994-04-05 | Digital Equipment Corporation | Virtual memory management for source-code development system |
| GB2251102B (en) * | 1990-12-21 | 1995-03-15 | Sun Microsystems Inc | Translation lookaside buffer |
| US5784706A (en) * | 1993-12-13 | 1998-07-21 | Cray Research, Inc. | Virtual to logical to physical address translation for distributed memory massively parallel processing systems |
| US6412057B1 (en) * | 1999-02-08 | 2002-06-25 | Kabushiki Kaisha Toshiba | Microprocessor with virtual-to-physical address translation using flags |
| US8438003B2 (en) * | 2007-04-12 | 2013-05-07 | Cadence Design Systems, Inc. | Methods for improved simulation of integrated circuit designs |
| US8078848B2 (en) | 2009-01-09 | 2011-12-13 | Micron Technology, Inc. | Memory controller having front end and back end channels for modifying commands |
| US8055816B2 (en) | 2009-04-09 | 2011-11-08 | Micron Technology, Inc. | Memory controllers, memory systems, solid state drives and methods for processing a number of commands |
| CN103907099B (zh) * | 2011-11-02 | 2016-10-05 | 华为技术有限公司 | 高速缓存一致性计算机系统中未缓存的短地址转换表 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3839706A (en) * | 1973-07-02 | 1974-10-01 | Ibm | Input/output channel relocation storage protect mechanism |
| US4173783A (en) * | 1975-06-30 | 1979-11-06 | Honeywell Information Systems, Inc. | Method of accessing paged memory by an input-output unit |
| US4084227A (en) * | 1976-09-24 | 1978-04-11 | Sperry Rand Corporation | Virtual address translator |
| US4155119A (en) * | 1977-09-21 | 1979-05-15 | Sperry Rand Corporation | Method for providing virtual addressing for externally specified addressed input/output operations |
| US4319323A (en) * | 1980-04-04 | 1982-03-09 | Digital Equipment Corporation | Communications device for data processing system |
-
1982
- 1982-07-30 JP JP57132192A patent/JPS5924485A/ja active Granted
-
1983
- 1983-07-25 US US06/517,056 patent/US4654791A/en not_active Expired - Fee Related
- 1983-07-29 DE DE19833327465 patent/DE3327465A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4654791A (en) | 1987-03-31 |
| DE3327465C2 (ja) | 1990-05-03 |
| JPS6150345B2 (ja) | 1986-11-04 |
| DE3327465A1 (de) | 1984-02-02 |
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