CN1299206C - 扩展处理器的局部存储器地址空间的方法、设备和系统 - Google Patents

扩展处理器的局部存储器地址空间的方法、设备和系统 Download PDF

Info

Publication number
CN1299206C
CN1299206C CNB028260511A CN02826051A CN1299206C CN 1299206 C CN1299206 C CN 1299206C CN B028260511 A CNB028260511 A CN B028260511A CN 02826051 A CN02826051 A CN 02826051A CN 1299206 C CN1299206 C CN 1299206C
Authority
CN
China
Prior art keywords
memory
local
storage
cache
visit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB028260511A
Other languages
English (en)
Other versions
CN1608250A (zh
Inventor
R·K·克拉格特拉
J·G·雷维拉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices Inc
Intel Corp
Original Assignee
Analog Devices Inc
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Analog Devices Inc, Intel Corp filed Critical Analog Devices Inc
Publication of CN1608250A publication Critical patent/CN1608250A/zh
Application granted granted Critical
Publication of CN1299206C publication Critical patent/CN1299206C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

一种处理器包括局部可寻址存储器如SRAM，与存储器层次结构的最高级的局部超高速缓冲存储器如1级(L1)存储器相平行。局部存储器控制器可处理对(L1)存储器的访问。局部存储器控制器可确定包括请求的存储器位置的页，并检查页描述符如L1 SRAM比特，以确定该页是否在局部存储器中。该局部存储器控制器根据L1 SRAM比特的状态把请求路由到局部可寻址存储器或局部超高速缓冲存储器。

Description

扩展处理器的局部存储器地址空间的方法、设备和系统
技术领域
本申请涉及布置及访问处理器中的存储器。
技术背景
计算机系统中的存储器可以设置成包括不同速度和大小的存储装置的存储器层次结构。存储装置的类型和大小及其与处理器核心的邻近度是存储装置的速度因素。一般来说，较小的硬件较快，最靠近处理器核心的存储器装置访问得最快。由于快速存储器昂贵和处理器核心附近的空间有限，存储器层次结构可组织成几级，每级比下一级更小、更快、每字节成本更贵。这种存储器层次结构的目的是提供一种其成本几乎与存储器的最便宜级一样低且其速度几乎与存储器的最快级一样快的存储器系统。
许多处理器使用高速缓冲存储器来储存最常用数据和指令，以改进访问速度和全面的处理速度。高速缓冲存储器也称为高速缓存或RAM(随机访问存储器)超高速缓存是存储器的一部分，可由高速静态RAM(SRAM)构成，以替代用于主存储器中较慢的动态RAM(DRAM)。存储器高速缓存可被包括在存储器的最高级，并在如处理器相同的集成电如上。这种内部高速缓冲存储器也称为局部或1级(L1)高速缓存。
L1高速缓存的内容依赖于由处理器执行的任务可进行修改。如果处理器试图访问不在高速缓存中数据，则发生高速缓存丢失，数据必须从存储器的较低级检索。高速缓存丢失涉及性能恶化，它包括丢失发生的时钟周期和从存储器恢复被请求的数据花费的周期数目。因此，期望提供一种局部可寻址存储器如L1 RAM，把数据和指令储存在处理器核心中，以改进访问速度和减少高速缓存丢失的恶化。
发明内容
根据所述系统和技术的一方面，一种方法包括：接收对存储器位置访问的请求；标识包括存储器位置的存储块；检查与所述存储块关联的局部存储器描述符；以及根据指示存储块在局部可寻址存储器中的局部存储器描述符，访问局部可寻址存储器，其中，所述局部可寻址存储器位于与一单独的局部高速缓冲存储器相同的存储器级别，系统存储器的一部分被映射到所述局部可寻址存储器。
在某些实施中，该方法包括响应存储器位置存在于局部可寻址存储器中来访问存储器位置。
在某些实施中，该方法包括根据存储器位置不存在于局部可寻址存储器中来产生非法访问无效例外。
在某些实施中，该方法进一步包括响应指示存储块不在局部可寻址存储器中的局部存储器描述符来访问局部超高速缓冲存储器。
在该方法的某些实施中，接收对存储器位置访问的请求包括接收地址。在某些实施中，标识包括存储器位置的存储块包括标识具有包括所述地址的地址空间的页。
在该方法的某些实施中，访问局部可寻址存储器包括访问1级静态随机访问存储器。在某些实施中，检查局部存储器描述符包括检查与存储块相关联的1级静态随机访问存储器比特的状态。在某些实施中，检查局部存储器描述符包括检查包括与存储块相关联的一1级静态随机访问存储器比特的高速缓存性保护后援缓冲器描述符。在某些实施中，检查局部存储器描述符包括检查包括与存储块相关联的一1级静态随机访问存储器比特的翻译后援缓冲器描述符。在某些实施中，局部高速缓冲存储器包括1级高速缓冲存储器。
在某些实施中，访问局部可寻址存储器不会导致高速缓冲存储器丢失。
在某些实施中，局部可寻址存储器是不会返回高速缓冲存储器丢失的实际存储器。
在某些实施中，存储器位置专门位于局部可寻址存储器中。
在某些实施中，局部可寻址存储器具有地址空间，所述存储器位置专门被映射到所述局部可寻址存储器的地址空间。
在某些实施中，对局部可寻址存储器的不存在的地址的访问导致非法访问异常。
在某些实施中，局部可寻址存储器独立且不同于一高速缓冲存储器，所述局部可寻址存储器配置成存储在执行期间不用访问高速缓冲存储器而被直接访问的所选择的位，所述对所选择的位的直接访问避免了高速缓冲存储器丢失。
根据所述系统和技术的一方面，一种方法包括：接收对存储器位置访问的请求；标识包括存储器位置的存储块；以及响应与所述存储块相关联的局部存储器描述符的状态，把请求路由到局部可寻址存储器和局部超高速缓冲存储器之一，其中，所述局部可寻址存储器位于与一单独的局部高速缓冲存储器相同的存储器级别，系统存储器的一部分被映射到所述局部可寻址存储器。
在某些实施中，该方法进一步包括访问局部可寻址存储器。
在某些实施中，该方法进一步包括根据存储器位置不存在于局部可寻址存储器中来产生非法访问无效例外。
在某些实施中，访问局部可寻址存储器包括访问1级静态随机访问存储器。在某些实施中，局部高速缓冲存储器包括1级高速缓冲存储器。
根据所述系统和技术的一方面，一种设备包括：执行单元；局部可寻址存储器，其中系统存储器的一部分被映射到所述局部可寻址存储器；单独的局部超高速缓冲存储器，位于与所述局部可寻址存储器相同的存储器级别；以及局部存储器控制器，可操作地响应接收来自执行单元对所述存储器位置访问的请求来标识包括存储器位置的存储块，以及根据与所述存储块相关联的局部存储器描述符的状态来把请求路由到局部可寻址存储器和局部超高速缓冲存储器中一个。
在某些实施中，该设备进一步包括与多个存储块相关联的多个局部存储器描述符。在某些实施中，该局部高速缓冲存储器包括1级高速缓冲存储器。
在某些实施中，该局部可寻址存储器包括1级静态随机访问存储器。在某些实施中，该局部存储器描述符包括指示相关联的存储块是否驻留在局部存储器的一1级静态随机访问存储器比特。
根据所述系统和技术的一方面，一种系统包括处理器，该处理器包括：执行单元；局部可寻址存储器，其中系统存储器的一部分被映射到所述局部可寻址存储器；单独的局部超高速缓冲存储器，位于与所述局部可寻址存储器相同的存储器级别；以及局部存储器控制器，可操作地响应接收来自执行单元对所述存储器位置访问的请求来标识包括存储器位置的存储块，以及响应与所述存储块相关联的局部存储器描述符的状态来把请求送路由到局部可寻址存储器和局部超高速缓冲存储器中一个。该系统还包括通用串行总线接口以及与处理器和USB接口相耦合的系统总线。
在某些实施中，该局部可寻址存储器包括1级静态随机访问存储器。在某些实施中，该局部高速缓冲存储器包括1级高速缓冲存储器。
根据所述系统和技术的一方面，一种方法包括：访问可配置为静态随机访问存储器和高速缓冲存储器中之一的局部存储器，其中所述局部存储器位于与一单独的局部高速缓冲存储器相同的存储器级别，系统存储器的一部分被映射到所述局部可寻址存储器；将所述局部存储器配置为静态随机访问存储器；以及将局部存储器地址空间扩展到所述局部存储器。在某些实施中，局部高速缓冲存储器包括1级存储器。在某些实施中，扩展局部存储器空间包括设置存储器描述符中的一位。
根据所述系统和技术的一方面，一种方法包括：接收对存储器位置访问的请求；标识包括存储器位置的存储块；检查与所述存储块关联的局部存储器描述符；根据指示存储块在局部可寻址存储器中的局部存储器描述符，访问局部可寻址存储器；以及根据指示存储块不在局部可寻址存储器中的局部存储器描述符，访问一单独的局部高速缓冲存储器，其中所述局部可寻址存储器位于与所述局部高速缓冲存储器相同的存储器级别，系统存储器的一部分被映射到所述局部可寻址存储器。在某些实施中，相同的存储器级别是1级存储器。
根据所述系统和技术的一方面，一种方法包括：接收对具有地址的存储器位置访问的请求；检查该地址的高位；标识该地址所驻留的页；检查局部存储器页描述符；如果所述局部存储器页描述符指示该页位于局部存储器中，则向局部存储器发送该请求，并检查所述地址是否位于所述局部存储器中。所述检查包括在所述地址不位于局部存储器空间中时产生非法访问异常。所述检查包括在所述地址位于所述局部存储器空间中时从所请求的存储器位置返回数据。该方法还包括如果所述局部存储器页描述符指示该页不位于局部存储器中，则向一高速缓冲存储器发送该请求，并执行高速缓冲存储器判断。执行高速缓冲存储器判断包括在来自所请求的存储器位置的数据不位于所述高速缓冲存储器中时进行外部存储器访问。执行高速缓冲存储器判断还包括在来自所请求的存储器位置的数据位于所述高速缓冲存储器中时从所请求的存储器位置返回数据。
除了其它优点，所述系统和技术可改进访问速度并降低高速缓冲存储器丢失的性能恶化。
附图说明
图1是根据一实施例的处理器的结构图。
图2A-2C说明根据一实施例描述存储器访问操作的流程图。
图3是根据一实施例的包括处理器的系统的结构图。
具体实施方式
图1说明根据一实施例的系统100。该系统包括具有处理器核心105的处理器102，该处理器核心翻译和执行软件指令。处理器核心105可经由系统接口总线(SBI)115从外部存储器110如2级L2或主存储器中访问数据。
处理器102可以为例如微控制器或数字信号处理器(DSP)，它们通常分别用于面向控制器的应用和数字密集的数字信号处理。处理器102可具有混合微控制器/DSP结构，后者能处理具有基于DSP和基于微控制器组件的各种应用。这种处理器可应用于例如蜂窝电话，后者有带有大DSP组件的工作负载，用于执行基带信道和语音编码器所需的处理，以及应用于面向控制的应用，用于管理用户接口和通信协议堆栈的各方面。
处理器核心105可包括局部或1级(L1)存储器级。L1存储级可包括L1高速缓冲存储器115，储存用于执行单元120快速检索的最常用数据的副本。L1高速缓存115中的内容可根据由处理器102执行的任务进行修改。
L1高速缓存115中指令和数据可分别单独地储存在L1指令高速缓存(I高速缓存)125和L1数据高速缓存(D高速缓存)130中，但可共用系统的2级或进一步的级别(L2或更低级)。指令和数据流的分离可使处理器核心105同时提取指令和加载/存储数据而不发生冲突。
执行单元120可请求对存储器进行访问。存储器控制器135可核对请求的存储位置的地址，并发出对L1高速缓存115的访问。如果L1高速缓存115具有请求的信息(高速缓存命中)的副本，则L1高速缓存返回请求的信息。在处理器核心105试图访问不在L1高速缓存中的数据时发生高速缓存丢失。在高速缓存丢失的情况下，超高速缓冲存储器试图从外部存储器140检索请求的数据。该请求的数据从外部存储器140经由SBI110传送到L1高速缓存。高速缓存丢失涉及性能损失，包括丢失发生的时钟周期和为丢失服务的辅助时钟周期。
处理器核心105可包括局部(L1)可寻址存储器例如L1 SRAM(动态随机访问存储器)145。L1存储器中的指令和数据可被分开进入指令SRAM(I-SRAM)150和数据SRAM(D-SRAM)155，但共用该系统2级和各进一步的级(L2和更低级)处的公共存储器。与L1高速缓存不同，L1 SRAM是“真实”存储器，并会返回请求的信息，如果存在的话。因此，对L1 SRAM的访问可不发生高速缓存丢失和关联的损失。L1SRAM 145可用在例如面向DSP的应用诸如快速付里叶处理(FFP)、相关和乘-累加(MAC)操作中使用的指令和数据进行编程。
一些系统存储器可映射在L1存储地址空间中，一些存储器可映射在L2和更低级的存储地址空间中。存储器中的每个区域可在一页中被描述。页是固定大小的存储块并虚拟存储器的基本单位。处理器102可支持不同页的大小，如1KB、4KB、1MB和4MB。页具有如高速缓存性和保护性的性质。这些性质可用页描述符诸如高速缓存性保护后援缓冲器(CPLB)和翻译后援缓冲器(TLB)描述符来标识。一种这类描述符可为局部存储器描述符，如“LI SRAM”比特，它可在页对页基础上被定义，并通过例如设置为“0”或“1”把页分别标识为是否在L1逻辑地址空间。
图2A-2C是说明根据一实施例的存储器访问操作200的流程图。局部存储器控制器135可处理来自执行单元120的存储访问请求。当该执行单元请求访问存储器(框202)时，局部存储器控制器135可检查存储地址的高位比特(框204)来确定地址驻留的页(框206)。局部存储器控制器可核对页描述符中的L1 SRAM比特来确定该页是否在该L1存储器空间(框208)。
如果L1 SRAM比特为“1”，表示该页在(L1)地址空间，局部存储器控制器135发出对L1 SRAM 115的访问(框212)。如果该地址在L1 SRAM中存在，则L1 SRAM将返回请求的数据(框214)。
执行单元120可请求访问不存在的存储器。这可能发生，因为程序出错和在程序游离在所允许(L1)SRAM存储器地址空间的外面的情况下。如果是对不存在L1SRAM存储器的访问，局部存储器控制器135可触发非法访问扰乱无效(框216)。执行流程那时会中断，以便处理器102来处理例外。
如果L1 SRAM比特设置为“0”，表示地址不在L1地址空间，则局部存储器控制器135可发出对L1高速缓冲存储器115的访问(框218)。如果数据的副本存在于(L1)超高速缓冲存储器，则超高速缓冲存储器返回请求的数据(框220)。在超高速缓冲存储器丢失情况下，该超高速缓冲存储器可执行一外部存储器访问。
在局部存储器与局部超高速缓冲存储器平行存在时，局部存储器描述符允许有效访问局部存储器，使它不必要同时发出访问L1超高速缓冲存储器和L1SRAM两者。由于局部存储器请求被立刻送至L1 SRAM且L1超高速缓冲存储器不接收这种请求，故局部存储器控制器135能迅速地确定是否现需要执行外部访问。同样，局部存储器控制器能防止对已知不存在存储器执行(带有关联的损失)外部存储器访问。
局部存储器描述符和其它页描述符可储存在描述符缓冲器中。缓冲器可容纳有限数量的描述符项。这样，利用较大页大小可使更多存储器被有效的映射。例如，64KB(L1)SRAM可储存16个4KB页。标识16页需要16个局部存储器描述符项。另一方面，整个L2存储器地址空间可被包含在一个1MB页中，仅需要一个局部存储器描述符。只要处理器102只访问该页的地址空间的允许的部分或独立的允许子部分，不会触发非法访问无效例外。
处理器102可以各种系统来实现，包括通用计算系统、数字处理系统、膝上计算机、个人数字助理(PDAs)和蜂窝电话。在这类系统中，处理器可与诸如闪存存储装置或静态随机访问存储器(SRAM)的存储器装置相耦合，后者储存操作系统或其它软件应用程序。
这种处理器102可用于视频摄录机(video camcorders)、电视会议、PC视频卡、高清晰度电视(HDTV)。此外，处理器102可与其它利用数字信号处理技术诸如用于移动电话、语音识别和其它应用中的的声音处理相结合来使用。
例如，图3说明根据一实施例的包括处理器102的移动视频装置300。该移动视频装置300可以是手持装置，它显示由接收来自天线302的编码视频信号或数字视频存储媒体304例如数字视频盘片(DVD)或存储卡产生的视频图像。处理器102可与L2 SRAM306和其它装置如USB(通用串行总线)接口308进行通信，L2 SRAM306储存处理器操作用的指令和数据。
处理器102可对编码视频信号执行各种操作，包括例如模数转换、解调、过滤、数据恢复和译码。处理器102可根据各种数字视频压缩标准如MPEG系列标准和H.263标准中一种，对压缩的数字视频信号进行译码。然后，经译码的视频信号可输入到显示驱动器，以在显示器312上产生视频图像。
已对一些实施例作了描述。然而，应理解成可进行各种修改而不脱离本发明的构思和范围。例如，可跳过或不按次序执行流程图中的各框，并仍能提供期望的结果。因此，其它实施例应在下列权利要求的范围内。

Claims (36)

1.一种方法，其特征在于，所述方法包括：
接收对存储器位置访问的请求；
标识包括存储器位置的存储块；
检查与所述存储块关联的局部存储器描述符；以及
根据指示存储块在局部可寻址存储器中的局部存储器描述符，访问局部可寻址存储器，其中，所述局部可寻址存储器位于与一单独的局部高速缓冲存储器相同的存储器级别，系统存储器的一部分被映射到所述局部可寻址存储器。
2.如权利要求1所述的方法，其特征在于，所述方法进一步包括响应存储器位置存在于局部可寻址存储器中来访问存储器位置。
3.如权利要求1所述的方法，其特征在于，所述方法进一步包括根据存储器位置不存在于局部可寻址存储器中来产生非法访问无效例外。
4.如权利要求1所述的方法，其特征在于，所述方法进一步包括响应指示存储块不在局部可寻址存储器中的局部存储器描述符来访问局部超高速缓冲存储器。
5.如权利要求1所述的方法，其特征在于，所述接收对存储器位置访问的请求包括接收地址。
6.如权利要求5所述的方法，其特征在于，所述标识包括存储器位置的存储块包括标识具有包括所述地址的地址空间的页。
7.如权利要求1所述的方法，其特征在于，所述访问局部可寻址存储器包括访问1级静态随机访问存储器。
8.如权利要求7所述的方法，其特征在于，所述检查局部存储器描述符包括检查与存储块相关联的1级静态随机访问存储器比特的状态。
9.如权利要求7所述的方法，其特征在于，所述检查局部存储器描述符包括检查包括与存储块相关联的一1级静态随机访问存储器比特的高速缓存性保护后援缓冲器描述符。
10.如权利要求7所述的方法，其特征在于，所述检查局部存储器描述符包括检查包括与存储块相关联的一1级静态随机访问存储器比特的翻译后援缓冲器描述符。
11.如权利要求7所述的方法，其特征在于，所述局部高速缓冲存储器包括1级高速缓冲存储器。
12.如权利要求1所述的方法，其特征在于，所述访问局部可寻址存储器不会导致高速缓冲存储器丢失。
13.如权利要求1所述的方法，其特征在于，所述局部可寻址存储器是不会返回高速缓冲存储器丢失的实际存储器。
14.如权利要求1所述的方法，其特征在于，所述存储器位置专门位于局部可寻址存储器中。
15.如权利要求1所述的方法，其特征在于，所述局部可寻址存储器具有地址空间，所述存储器位置专门被映射到所述局部可寻址存储器的地址空间。
16.如权利要求1所述的方法，其特征在于，对所述局部可寻址存储器的不存在的地址的访问导致非法访问异常。
17.如权利要求1所述的方法，其特征在于，所述局部可寻址存储器独立且不同于一高速缓冲存储器，所述局部可寻址存储器配置成存储在执行期间不用访问高速缓冲存储器而被直接访问的所选择的位，所述对所选择的位的直接访问避免了高速缓冲存储器丢失。
18.一种方法，其特征在于，所述方法包括：
接收对存储器位置访问的请求；
标识包括存储器位置的存储块；以及
响应与所述存储块相关联的局部存储器描述符的状态，把请求路由到局部可寻址存储器和局部超高速缓冲存储器之一，其中，所述局部可寻址存储器位于与一单独的局部高速缓冲存储器相同的存储器级别，系统存储器的一部分被映射到所述局部可寻址存储器。
19.如权利要求18所述的方法，其特征在于，所述方法进一步包括访问局部可寻址存储器。
20.如权利要求18所述的方法，其特征在于，所述方法进一步包括根据存储器位置不存在于局部可寻址存储器中来产生非法访问无效例外。
21.如权利要求18所述的方法，其特征在于，所述访问局部可寻址存储器包括访问1级静态随机访问存储器。
22.如权利要求21所述的方法，其特征在于，所述局部高速缓冲存储器包括1级高速缓冲存储器。
23.一种设备，其特征在于，所述设备包括：
执行单元；
局部可寻址存储器，其中系统存储器的一部分被映射到所述局部可寻址存储器；
单独的局部超高速缓冲存储器，位于与所述局部可寻址存储器相同的存储器级别；以及
局部存储器控制器，可操作地响应接收来自执行单元对所述存储器位置访问的请求来标识包括存储器位置的存储块，以及根据与所述存储块相关联的局部存储器描述符的状态来把请求路由到局部可寻址存储器和局部超高速缓冲存储器中一个。
24.如权利要求23所述的设备，其特征在于，所述设备进一步包括与多个存储块相关联的多个局部存储器描述符。
25.如权利要求23所述的设备，其特征在于，所述局部可寻址存储器包括1级静态随机访问存储器。
26.如权利要求25所述的设备，其特征在于，所述局部存储器描述符包括指示相关联的存储块是否驻留在局部存储器的一1级静态随机访问存储器比特。
27.如权利要求25所述的装置，其特征在于，所述局部高速缓冲存储器包括1级高速缓冲存储器。
28.一种系统，其特征在于，所述系统包括：
处理器，所述处理器包括：
执行单元；
局部可寻址存储器，其中系统存储器的一部分被映射到所述局部可寻址存储器；
单独的局部超高速缓冲存储器，位于与所述局部可寻址存储器相同的存储器级别；以及
局部存储器控制器，可操作地响应接收来自执行单元对所述存储器位置访问的请求来标识包括存储器位置的存储块，以及响应与所述存储块相关联的局部存储器描述符的状态来把请求送路由到局部可寻址存储器和局部超高速缓冲存储器中一个；
通用串行总线接口；以及
与处理器和USB接口相耦合的系统总线。
29.如权利要求28所述的系统，其特征在于，所述局部可寻址存储器包括1级静态随机访问存储器。
30.如权利要求29所述的系统，其特征在于，所述局部高速缓冲存储器包括1级高速缓冲存储器。
31.一种方法，包括：访问可配置为静态随机访问存储器和高速缓冲存储器中之一的局部存储器，其中所述局部存储器位于与一单独的局部高速缓冲存储器相同的存储器级别，系统存储器的一部分被映射到所述局部可寻址存储器；
将所述局部存储器配置为静态随机访问存储器；以及
将局部存储器地址空间扩展到所述局部存储器。
32.如权利要求31所述的方法，其特征在于，所述扩展局部存储器空间包括设置存储器描述符中的一位。
33.如权利要求31所述的方法，其特征在于，所述局部高速缓冲存储器包括1级存储器。
34.一种方法，包括：
接收对存储器位置访问的请求；
标识包括存储器位置的存储块；
检查与所述存储块关联的局部存储器描述符；
根据指示存储块在局部可寻址存储器中的局部存储器描述符，访问局部可寻址存储器；以及
根据指示存储块不在局部可寻址存储器中的局部存储器描述符，访问一单独的局部高速缓冲存储器，其中所述局部可寻址存储器位于与所述局部高速缓冲存储器相同的存储器级别，系统存储器的一部分被映射到所述局部可寻址存储器。
35.如权利要求34所述的方法，其特征在于，所述相同的存储器级别是1级存储器。
36.一种方法，包括：
接收对具有地址的存储器位置访问的请求；
检查该地址的高位；
标识该地址所驻留的页；
检查局部存储器页描述符；
如果所述局部存储器页描述符指示该页位于局部存储器中，则向局部存储器发送该请求，并检查所述地址是否位于所述局部存储器中，其中所述检查包括在所述地址不位于局部存储器空间中时产生非法访问异常，以及包括在所述地址位于所述局部存储器空间中时从所请求的存储器位置返回数据；以及
如果所述局部存储器页描述符指示该页不位于局部存储器中，则向一高速缓冲存储器发送该请求，并执行高速缓冲存储器判断，其中所述执行高速缓冲存储器判断包括在来自所请求的存储器位置的数据不位于所述高速缓冲存储器中时进行外部存储器访问，以及包括在来自所请求的存储器位置的数据位于所述高速缓冲存储器中时从所请求的存储器位置返回数据。
CNB028260511A 2001-12-28 2002-12-27 扩展处理器的局部存储器地址空间的方法、设备和系统 Expired - Fee Related CN1299206C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/040,920 US7174429B2 (en) 2001-12-28 2001-12-28 Method for extending the local memory address space of a processor
US10/040,920 2001-12-28

Publications (2)

Publication Number Publication Date
CN1608250A CN1608250A (zh) 2005-04-20
CN1299206C true CN1299206C (zh) 2007-02-07

Family

ID=21913715

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB028260511A Expired - Fee Related CN1299206C (zh) 2001-12-28 2002-12-27 扩展处理器的局部存储器地址空间的方法、设备和系统

Country Status (6)

Country Link
US (1) US7174429B2 (zh)
EP (1) EP1461705A2 (zh)
CN (1) CN1299206C (zh)
HK (1) HK1074683A1 (zh)
TW (1) TWI251741B (zh)
WO (1) WO2003058454A2 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7941799B2 (en) 2004-05-27 2011-05-10 International Business Machines Corporation Interpreting I/O operation requests from pageable guests without host intervention
US8214622B2 (en) 2004-05-27 2012-07-03 International Business Machines Corporation Facilitating management of storage of a pageable mode virtual environment absent intervention of a host of the environment
US7600155B1 (en) 2005-12-13 2009-10-06 Nvidia Corporation Apparatus and method for monitoring and debugging a graphics processing unit
US7711990B1 (en) 2005-12-13 2010-05-04 Nvidia Corporation Apparatus and method for debugging a graphics processing unit in response to a debug instruction
US8212824B1 (en) * 2005-12-19 2012-07-03 Nvidia Corporation Apparatus and method for serial save and restore of graphics processing unit state information
US20080243299A1 (en) * 2007-03-27 2008-10-02 Haas Automation, Inc. Machine tool control system
CN100535873C (zh) * 2007-07-31 2009-09-02 华为技术有限公司 一种数据存储和读取的方法及数据存储装置
US8291174B2 (en) * 2007-08-15 2012-10-16 Micron Technology, Inc. Memory device and method having on-board address protection system for facilitating interface with multiple processors, and computer system using same
US8055852B2 (en) 2007-08-15 2011-11-08 Micron Technology, Inc. Memory device and method having on-board processing logic for facilitating interface with multiple processors, and computer system using same
US7822911B2 (en) * 2007-08-15 2010-10-26 Micron Technology, Inc. Memory device and method with on-board cache system for facilitating interface with multiple processors, and computer system using same
US8406048B2 (en) 2008-08-08 2013-03-26 Marvell World Trade Ltd. Accessing memory using fractional reference voltages
CN101610217B (zh) * 2009-06-05 2011-08-24 中兴通讯股份有限公司 实现在扩展处理器和交换芯片之间传输报文的方法和系统
US8370316B2 (en) * 2010-07-12 2013-02-05 Sap Ag Hash-join in parallel computation environments
US10026458B2 (en) 2010-10-21 2018-07-17 Micron Technology, Inc. Memories and methods for performing vector atomic memory operations with mask control and variable data length and data unit size

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1255212A (zh) * 1997-03-21 2000-05-31 卡纳尔股份有限公司 计算机存储器组织
JP2000231549A (ja) * 1999-02-08 2000-08-22 Toshiba Corp マイクロプロセッサ
EP1045307A2 (en) * 1999-04-16 2000-10-18 Infineon Technologies North America Corp. Dynamic reconfiguration of a micro-controller cache memory
CN1302017A (zh) * 1999-12-24 2001-07-04 仁宝电脑工业股份有限公司 具有双重高速缓冲映射存储器的高速缓冲存储器系统

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6078565A (en) * 1997-06-20 2000-06-20 Digital Equipment Corporation Method and apparatus to expand an on chip FIFO into local memory
JP3524337B2 (ja) * 1997-07-25 2004-05-10 キヤノン株式会社 バス管理装置及びそれを有する複合機器の制御装置
US6078992A (en) * 1997-12-05 2000-06-20 Intel Corporation Dirty line cache
US6397296B1 (en) * 1999-02-19 2002-05-28 Hitachi Ltd. Two-level instruction cache for embedded processors
US6405289B1 (en) * 1999-11-09 2002-06-11 International Business Machines Corporation Multiprocessor system in which a cache serving as a highest point of coherency is indicated by a snoop response
US6470437B1 (en) * 1999-12-17 2002-10-22 Hewlett-Packard Company Updating and invalidating store data and removing stale cache lines in a prevalidated tag cache design
US6523092B1 (en) * 2000-09-29 2003-02-18 Intel Corporation Cache line replacement policy enhancement to avoid memory page thrashing
US6484241B2 (en) * 2000-12-28 2002-11-19 International Business Machines Corporation Multiprocessor computer system with sectored cache line system bus protocol mechanism
US6622208B2 (en) * 2001-03-30 2003-09-16 Cirrus Logic, Inc. System and methods using a system-on-a-chip with soft cache

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1255212A (zh) * 1997-03-21 2000-05-31 卡纳尔股份有限公司 计算机存储器组织
JP2000231549A (ja) * 1999-02-08 2000-08-22 Toshiba Corp マイクロプロセッサ
EP1045307A2 (en) * 1999-04-16 2000-10-18 Infineon Technologies North America Corp. Dynamic reconfiguration of a micro-controller cache memory
CN1302017A (zh) * 1999-12-24 2001-07-04 仁宝电脑工业股份有限公司 具有双重高速缓冲映射存储器的高速缓冲存储器系统

Also Published As

Publication number Publication date
WO2003058454A3 (en) 2003-11-27
WO2003058454A2 (en) 2003-07-17
TW200305079A (en) 2003-10-16
CN1608250A (zh) 2005-04-20
US7174429B2 (en) 2007-02-06
EP1461705A2 (en) 2004-09-29
TWI251741B (en) 2006-03-21
US20030126367A1 (en) 2003-07-03
HK1074683A1 (en) 2005-11-18

Similar Documents

Publication Publication Date Title
CN1299206C (zh) 扩展处理器的局部存储器地址空间的方法、设备和系统
US5754818A (en) Architecture and method for sharing TLB entries through process IDS
US7587574B2 (en) Address translation information storing apparatus and address translation information storing method
CN1160631C (zh) 改进虚拟存储器系统中存储器访问的技术
US4774653A (en) Hybrid hardware/software method and apparatus for virtual memory address translation using primary and secondary translation buffers
CN1622060A (zh) 转换后备缓冲器的惰性转储清除
US8145876B2 (en) Address translation with multiple translation look aside buffers
US20060004984A1 (en) Virtual memory management system
US6442664B1 (en) Computer memory address translation system
US10108555B2 (en) Memory system and memory management method thereof
CN1192009A (zh) 预加载不同缺省地址转换属性的方法和装置
US20020138648A1 (en) Hash compensation architecture and method for network address lookup
US9146879B1 (en) Virtual memory management for real-time embedded devices
EP3163451B1 (en) Memory management method and device, and memory controller
CN115934587B (zh) 内存管理单元和内存管理方法
EP0410740A2 (en) A virtual storage address space access control system and method
US20030225992A1 (en) Method and system for compression of address tags in memory structures
JP2008511882A (ja) 一意のタスク識別子を用いてデータを共用する仮想アドレス・キャッシュ及び方法
US6674441B1 (en) Method and apparatus for improving performance of an accelerated graphics port (AGP) device
CN100343839C (zh) 一种用于把外部存储器访问转换成处理核心中局部存储器访问的方法和设备
JPS6015971B2 (ja) 緩衝記憶装置
JP3262182B2 (ja) キャッシュメモリ方式及びマイクロプロセッサ装置
JP3157673B2 (ja) 仮想記憶システム
JPS5821352B2 (ja) バツフア・メモリ制御方式
JPH11296432A (ja) 情報処理装置とメモリ管理方式

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1074683

Country of ref document: HK

C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070207

Termination date: 20171227