CN1160631C - 改进虚拟存储器系统中存储器访问的技术 - Google Patents

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Abstract

根据本发明，公开了为减少存储器访问等待时间的方法和装置。当对转换查阅表(110)产生一个新的条目时，该新TLB条目指向存储器(108)的一个相应的TLB页。与更新TLB并行，该TLB页通过在TLB页超高速缓冲存储器(114)中存储该TLB页而临时移动到更接近处理器(102)。TLB页超高速缓冲存储器(114)比主存储器(108)临时更接近处理器。

Description

改进虚拟存储器系统中存储器访问的技术
发明领域
本发明一般涉及计算系统。具体说，本发明涉及存储器管理系统，更特别说，涉及通过使用在使用虚拟存储器寻址的计算机存储器系统中的一个转换查阅缓冲器以减少与由处理器访问存储器页相关的等待时间的方法和装置。
发明背景
虚拟存储器系统是允许寻址非常大容量存储器的系统，即使系统的主存储器包含较小的地址空间。虚拟存储器系统通过定义存储器管理单元来提供这一能力，尤其是，页或段，有虚拟存储器地址和相应的物理存储器地址。一个特别的虚拟存储器地址可以在主存储器内或在较慢的替补存储器内，例如磁盘空间。如果一个虚拟地址映射到的数据的物理地址是主存储器，则信息很容易被访问和利用。如果物理地址表明对应虚拟地址的页位于替补存储器，则该页被传输或交换到主存储器里，在主存储器中可以访问数据。传输一般需要其它信息从主存储器交换出去回到替补存储器为新信息腾出空位。这一传输一般在作为硬件或软件的存储器管理单元的控制下执行。
为了增加虚拟存储器访问的速度，也包含超高速缓冲存储器以存储最近使用的数据和指令。在为请求的信息访问主存储器之前首先访问这些超高速缓冲存储器。这些超高速缓冲存储器可以虚拟寻址或者物理寻址。然而，根据物理地址访问的超高速缓冲存储器需要在检查超高速缓冲存储器和主存储器之前进行虚拟对物理访问转换的处理。
页处理，亦即交换页的处理，依赖由存储器页索引的数据结构。这一数据结构包含根据提供的虚拟地址要访问的存储器的物理地址。包含物理页地址的这一数据结构通常采取由虚拟页号、表的大小、页号和虚拟存储器空间索引的页表的形式。页表通常这样大，使得它们被存储在主存储器中并经常将它们自己分页。这意味着，只要是需要一次存储器访问来获取物理地址和需要再一次访问来获取数据时，则每一次存储器访问至少要一次或多次。
用于使访问时间成本最小的一种技术是保存最后执行的转换，以便如果当前地址与前一个地址指向同一页时跳过映射处理。另外，为了节省附加的时间，利用为超高速缓冲存储器使用的位置原理带来的益处。如果该引用具有位置，则用于这些引用的地址转换也必须有位置。通过把这些地址转换保存在一个特殊的超高速缓冲存储器中，存储器访问很少需要第二次访问来转换地址。这一特殊的地址转换超高速缓冲存储器称为转换查阅缓冲器或“TLB”(translation look asidebuffer)。一个TLB条目像超高速缓冲存储器条目，其中标签部分保持虚拟地址部分，而数据部分保持物理页帧号、保护字段、使用位和修改或脏位。图1表示一个典型的TLB数据结构100的一个例子。
为增加访问虚拟存储器的速度可以使用一些不同的方法和技术。在一种方法中，使用较重的流水线存储器访问，其中在流水线的前面一个步骤执行TLB访问。另一个方法是直接匹配虚拟地址。这样的超高速缓冲存储器称为虚拟超高速缓冲存储器。这从超高速缓冲存储器命中访问的场合消除了TLB的转换时间。然而，不幸的是，一个缺点是处理要耗费很长的时间，并需要为每一个虚拟地址执行而不管地址位置。
应该注意，关于TLB的另外的讨论可以在David A.Patterson和John L.Hennessey著Computer Architecture，A QualitativeApproach Second Edition，(Morgan Kaufmann出版社)中第439-第457页找到。
考虑到前述内容，显然，希望有为在虚拟存储器环境中减少存储器访问等待时间的方法和装置。
发明概要
根据本发明，公开了一种在基于虚拟存储器的系统中减少存储器访问等待时间的方法。
根据本发明的一个方面，公开了一种在基于虚拟存储器的系统中减少存储器访问等待时间的装置，该装置包括：
一个处理器，用于执行可执行的指令；
一个主存储器，包括存储器阵列和读出放大器，并连接到该处理器，用于存储由该处理器执行的可执行指令，所述读出放大器用于接收来自所述存储器阵列的数据行；
一个超高速缓冲存储器，连接到该处理器和该主存储器，用于存储最近使用过的指令的一个子集，其中该超高速缓冲存储器比该主存储器在时间上更接近该处理器；
一个安排用以存储一个TLB页的TLB页超高速缓冲存储器，其中在所述处理器的指导之下，通过将对应于一个新TLB条目的一个新TLB页从主存储器移动到该TLB页超高速缓冲存储器而使该新TLB页移动到在时间上更接近该处理器，其中该TLB页超高速缓冲存储器比该主存储器更接近该处理器，并且其中在该TLB页超高速缓冲存储器中的一个TLB页超高速缓冲存储器条目指向一个相关的TLB页；其中该相关的TLB页分布于所述读出放大器。
附图的简要描述
本发明通过附图中的例子说明，而并不加以限制，附图中的参考号码指的是类似的元素。
图1表示常规安排的TLB数据结构。
图2表示一个根据本发明的一个实施例的基于虚拟存储器的计算机系统，它具有一个分布式TLB寄存器。
图3表示根据本发明的一个实施例的层次式存储器安排。
图4表示一个根据本发明的一个实施例的计算机系统，其中，一个TLB页被分布在一个DRAM存储器设备的阵列中。
图5表示基于图4所示计算机系统的一个示例地址映射模式。
图6表示一个计算机系统，其中，图4所示DRAM存储器设备阵列包括快速静态缓冲器。
图7表示根据本发明的一个实施例的计算机系统，它具有在存储器控制器中的一个TLB缓冲器，其通过高速数据互连连接到一个存储器阵列。
图8是一个流程图，详细说明根据本发明的一个实施例用于减少基于虚拟存储器的系统的存储器访问等待时间的过程。
较佳实施例的详细描述
现在详细参考本发明的一个优选实施例。该优选实施例的一个例子在附图中表示。虽然本发明结合优选实施例说明，但是应该理解，但其并不意欲限制本发明到一个优选实施例。相反，其目的是覆盖可以包括在由所附权利要求限定的本发明的精神和范围内的替换、修改和等价物。
为了减少在使用虚拟存储器寻址方案的计算机系统中的存储器等待时间，使用也称为TLB的转换查阅缓冲器来标识最近一组虚拟存储器地址到物理存储器地址的转换。在所说明的实施例中，计算机系统包括一个连接到主存储器和一个超高速缓冲存储器的处理器(具有一个相关的TLB)。通常，使用超高速缓冲存储器来存储先前从主存储器(诸如动态随机存取存储器，DRAM)获取的最近使用的存储器地址和相关的数据。通过在TLB中存储最近的虚拟存储器到物理存储器的转换(一般采取查找表的形式或LUT)，对于存储在TLB中的这些转换而转换一个虚拟存储器地址到一个物理存储器地址所需要的时间减少为一次简单的表查阅操作。
因为在任何给定时刻处理器不能访问比在它的相关的TLB中说明的更多的物理存储器，因此，引起一次失中(亦即未发现被包含在该处理器的TLB中)的任何存储器页与实际更新TLB相并行地被移动到临时更接近处理器的更快的存储器(诸如L1或L2超高速缓冲存储器)。应该注意，通过更新TLB，意味着，因为TLB是频繁使用的页的超高速缓冲存储器，因此任何被决定为未由任一数目和类型的算法(例如一种随机算法)频繁使用的页被从TLB中清除或清空，为其虚拟存储器对物理存储器转换判定不在TLB中的存储器页腾出空间。
当跟踪处理器TLB时，进行一次备份复制，并保存在一个相关的存储器控制器中。在更换一个特定的TLB条目的时候，存储器控制器起动一个由该新TLB条目指向的相关的页(或其一部分)进入时间上更接近处理器的存储器层次的一段中。时间上更接近指的是为该特定存储器页或其一部分的存储器访问等待时间减少从而改善总的存储器访问时间。在一些实现中，由新TLB条目指向的整个存储器页(或块)移动到时间上更接近处理器，而在另一些实现中，只有相应于引起TLB条目自身改变的地址的一小部分被移动。传输到更接近处理器的存储器层次的段的存储器页的大小大部分取决于在各层次段之间的互连的带宽。
概括地说，如图2所示，本发明可以根据具有处理器102的计算机系统100说明，处理器102通过系统总线106连接到存储器控制器104，而总线106适当配置以提供对层次组织的系统存储器108的访问。在所述实施例中，层次组织的系统存储器108的各部件可以采取多种形式，诸如DRAM、SDRAM、SLDRAM、EDO、FPM、RDRAM等。在所述实施例中，系统总线106包括一个单向地址总线106-1，其安排为将由处理器102产生的存储器地址请求传送到存储器控制器104。系统总线106还包括一个单向的命令总线106-2，它结合地址总线106-1携带与存储器地址关联的命令。例如，当处理器102请求一条可执行指令时，处理器给命令总线106-2输出一个读请求(称为系统命令)，其基本上与在地址总线106-1上的一个相应的存储器地址请求(称为系统地址)同时。
在所述实施例中，计算机系统100是一个基于虚拟存储器的计算机系统，因此存储器地址请求事实上是一个必须转换为物理存储器地址的虚拟存储器地址请求。以这种方式，可以访问在相应于系统存储器108的存储器空间中的适当的存储器地址。在计算机系统100中，处理器102产生虚拟地址，其由硬件和软件的结合转换为访问物理主存储器的物理地址。可以给一个特定的存储器页动态分配一组虚拟地址，使得虚拟存储器需要一个有时称为页表的数据结构，它把虚拟地址转换为物理地址。为减少地址转换时间，计算机系统100使用一个专用于地址转换的相关的超高速缓冲存储器，其在上面作为转换查阅缓冲器(TLB)110说明。
然而，应该注意，TLB110可以事实上位于系统设计者决定为对该特定计算机系统最合适的地方。在所述实施例中，TLB110采取查阅表(LUT)的形式，其用于标识最近的虚拟存储器地址对物理存储器地址的转换。通过在TLB110中存储最近的虚拟存储器对物理存储器的转换，对于存储在TLB110中的那些转换而转换一个虚拟存储器地址到物理存储器地址所需要的时间减少到一个简单的表查阅操作的时间，它要比一次虚拟存储器对物理存储器转换操作快很多。
在本发明的一个实施例中，每当处理器102产生一个特定的虚拟存储器请求时，就询问TLB110决定所请求的存储器页是否与在TLB110中的条目指向的一个存储器页关联。如上所述，根据位置原理，由一个特定TLB条目指向的存储器页的大小越大，则TLB命中的可能性越大，也就是说所请求的虚拟存储器页具有一个相关的TLB条目，从而不需要转换操作。然而，在所请求的存储器页不与一个TLB条目关联的场合(亦即失中)，则必须转换所请求的虚拟存储器页地址并最终从系统存储器中检索。
在本发明的一个实施例中，采取TLB寄存器110的拷贝形式的控制器TLB112包括在控制器104中，其用于指向一个相应于TLB110中的一个新条目的存储器页(通常位于较低一级存储器中)。在一些实现中，由新TLB条目指向的整个存储器页(或块)移动到时间上更接近处理器的一个TLB页超高速缓冲存储器114(该TLB页超高速缓冲存储器时间上更接近处理器102)。应该注意，在其它实现中，仅相应于将引起TLB条目自身改变的地址的一小部分进行移动。传输到更接近处理器的存储器层次的段的存储器页的大小大部分取决于在系统存储器108的各层次部件之间的互连的带宽。应该注意，在这一场合，数据传输的大小由在TLB页超高速缓冲存储器114和主存储器之间的互连的带宽决定。在这些场合，存储器结构，诸如RAMBUSTM和/或SLDRAM(同步连接动态RAM)，比更常用的快速页模式型存储器更适合。
应该注意，实际TLB跟踪机构可以采取任何数目实现的形式，当然取决于TLB自身的位置。在TLB位于处理器自身之内的情况下，TLB是可直接访问的，处理器能够给存储器控制器发布一个通知标志，基于TLB失中地址预取希望的数据。在一些情况下，该通知标志可以由在处理器上的专用控制管脚产生，而在另外一些情况下，可以由在处理器总线协议内的某些变化产生。在一个实施例中，该标志指示发生过一次TLB失中，以及TLB的哪一部分被无效。这可以由专用管脚总线产生，因为例如一个Pentium IITM处理器只有6个索引管脚和一个控制管脚。在一些场合，处理器可以在处理器总线上发布一个特殊的消息周期。该消息周期可以承载一个TLB条目索引以及新物理地址，以便为本发明的目的，控制器TLB112将总是相对于处理器TLB110最新。
在控制机构位于存储器控制器自身的场合，存储器控制器必须通过观察次级超高速缓冲存储器的传输量例如或者通常位于主存储器中的页表来跟踪TLB内容。在监视次级超高速缓冲存储器的场合，处理器必须允许访问在存储器控制器内的窥视电路。然而，如果次级超高速缓冲存储器不能被窥视和/或处理器没有指示TLB失中标志的话，则当对失中的地址发布物理地址访问时必须更新存储器控制器TLB。
图3表示按照本发明的一个实施例的系统存储器108的一个特定的实现。如同对熟悉计算机结构设计和编程技术的人所了解的，计算机系统诸如计算机系统100一般使用一个多级层次存储器系统。在该层次方法中，较快的、贵的、有限容量的存储器(亦即寄存器202)位于该层次的最高一级并继续到该层次最低级的较慢的、较低费用的、较高容量的存储器。通常，存储器层次包括一个称为超高速缓冲存储器204的小的快速存储器，它要么物理集成到处理器102(它通常是一个集成电路)内或安装在物理上靠近处理器102的地方，以便主要由于互连等待时间的减少(亦即临时靠近)增加速度。应该注意，可以有几个不同层次的超高速缓冲存储器诸如L1、L2等，每一个可以具有不同的大小和访问时间。通常，超高速缓冲存储器204能够存储数量级为16-512千字节的存储器，这些存储器具有数量级为3-30ns的典型访问时间，能够存储由处理器102最近使用的数据集，也称为工作数据集。
当从主存储器206读或对之写数据时，在超高速缓冲存储器204中也保存一份拷贝，连同关联的主存储器地址。超高速缓冲存储器204监视后继的读操作，看所需要的数据是否已经在该超高速缓冲存储器中。如果是(超高速缓冲存储器命中)，则它被立即返回，放弃对主存储器的读(或不开始)。如果数据未被超高速缓冲存储(超高速缓冲存储器失中)，则从主存储器中取数据，并且也保存在超高速缓冲存储器中。
超高速缓冲存储器204用比主存储器206更快的存储器芯片构成，所以一次超高速缓冲存储器命中用的时间比完成一次正常的存储器访问所用的时间短很多。超高速缓冲存储器可以位于和处理器同样的集成电路上以便进一步减少访问时间。在这种场合，常常知道作为基本超高速缓冲存储器，在CPU芯片外可以有一个较大的、较慢的次级超高速缓冲存储器。
应该注意，超高速缓冲存储器的最重要的特征是它的命中率-所有存储器访问能从超高速缓冲存储器204满足的比例。这又依赖于超高速缓冲存储器设计，但是最依赖于它相对于主存储器的大小。该大小由快速存储器芯片的成本和更重要的是物理大小极限所限制。
命中率还取决于正在运行的特定程序的访问模式(被读和写的地址序列)。超高速缓冲存储器依赖大多数程序的访问模式的两个特性：时间上的位置-如果曾经访问过某些内容，它有可能很快被再次访问，和空间位置-如果一个存储器位置被访问，则附近的存储器位置也可能被访问。为利用空间位置，超高速缓冲存储器常常一时操作几个字，“超高速缓冲存储器行”或“超高速缓冲存储器块”。主存储器读和写是整个超高速缓冲存储器行(仅可以超高速缓冲存储的事项)。
当处理器102希望写主存储器206时，根据处理器可能很快再读它的假设，数据首先写到超高速缓冲存储器204。使用各种不同的策略。在直写(write through)式超高速缓冲存储器中，数据在它被超高速缓冲存储的同时写到主存储器。在回写式超高速缓冲存储器中，当它被强迫从超高速缓冲存储器移出时它才写到主存储器。
如果所有的访问都是写，对于直写式策略，每一次对超高速缓冲存储器的写将需要主存储器写，从而使系统降到主存储器速度。然而，从统计上说，大多数访问是读，而大多数这些读将从超高速缓冲存储器中满足。直写比回写简单，因为一个要被置换的条目可以只在超高速缓冲存储器中被写复盖，因为它已经被复制到主存储器中，而回写需要超高速缓冲存储器启动对后随由主存储器读清空的条目的一次主存储器写(对一次处理器读)。然而，回写效率更高，因为一个条目可以在超高速缓冲存储器中写多次而不需对主存储器访问。当超高速缓冲存储器满了并希望超高速缓冲存储另外一行数据时，则选择一个要被回写到主存储器或“被清空”的超高速缓冲存储器条目。于是把该新行放在其位。选择哪一个条目被清空由“置换算法”决定。
在一个特别的实现中，系统存储器108包括TLB页超高速缓冲存储器114，用于存储要由在TLB110或者TLB112任何一个中的一个新条目指向的存储器页(或其部分)。
在所说明的实施例中，在最低一级，一个大容量外部存储器存储设备210，诸如磁带驱动器，具有相对无限制的存储容量，但是对任何地方的平均访问时间(亦即等待时间)从秒级到分级。在接下来的较低级，磁盘存储器(或任何等价的介质)208通常可以存储数千兆字节数据，访问时间的数量级大约为10ms，而在下一较高级，主存储器206(通常以DRAM类型存储器设备的形式)通常可以存储数量级为兆字节的数据，具有典型的访问时间大约为50ns到大约150ns。在本发明的一个实施例中，一个TLB页超高速缓冲存储器114以层次方式放置在主存储器206和提供减少主存储器访问次数的能力的超高速缓冲存储器204之间。通过存储由转换查阅缓冲器110指向的存储器页，例如，(在这一场合位于处理器102之内)，主存储器访问的次数伴随减少，因为每次有一次TLB命中(亦即请求的存储器页在TLB110中有相关的条目)，被请求的存储器页只需要从TLB页超高速缓冲存储器114中检索而不是从主存储器206检索，从而相对于没有TLB页超高速缓冲存储器114减少了总的系统存储器访问等待时间。应该注意，在下面的讨论中，相应于一个特定的TLB条目的存储器页称为TLB页。
图4表示根据本发明的一个实施例的一个计算机系统400，它具有驻留在一个芯片阵列中的TLB页。在所述实施例中，系统存储器108包括由多个DRAM型存储器设备形成的芯片阵列402。
当在操作时，如果例如要读一个特定的存储器单元，到处理器102产生一个相应于在该存储器阵列402中存储器单元的地址请求。因为形成阵列402的DRAM402-1到402-n的每一个在存储单元404的逻辑“矩形”中保存它们的内容，读例如存储在存储单元404-1中的数据需要首先使用由存储器控制器104提供的称为“行地址选择”(或“行地址选通”，“/RAS”)的信号激活行406。具体说，RAS是一个发送到DRAM的信号，它告诉后者相关的地址是一个行地址。
通常，/RAS信号基于由处理器102提供的地址请求的最高有效部分。当被接收到并被适当解码，/RAS信号引起在整个行406中的数据在一个称为恢复时间的时间期间后被传输到一个读出放大器408。所谓恢复时间是对于所选择的行稳定所需要的时间。在最一般的DRAM中，RAS到读出放大器的传输通常在数量级30ns。
一旦所选择的行稳定和在选择的行中的数据被传输到读出放大器408，则存储器控制器104进一步解码形成称为“列地址选择”(“/CAS”)信号的地址请求，该信号当被发送到一个DRAM时告诉它一个相关的地址是一个列地址。/CAS信号引起列选择电路(未示出)选择在现在包括希望数据的读出放大器中的存储器阵列的特定的存储单元(在该场合是404-1)。然后单元404-1的内容从读出放大器408被发送到数据总线108，在这里请求该数据的处理器102或其它设备可以读它。应该注意，在大多数DRAM中，CAS通常的数量级为30ns。
因此，通过从存储器阵列404-1移动数据到读出放大器408，从而移动数据时间上更接近处理器102。这一点可计量建立，因为一次RAS操作是移动希望数据到总线108的CAS操作的逻辑和物理的先行。
因为TLB页物理驻留在存储器阵列402中的部分相应于可以由一次行访问动作带入到读出放大器408的列，因此该TLB页移动到时间上更接近处理器102。因此，从物理和/或逻辑上链接几个读出放大器以便使与新TLB条目相关的整个TLB页驻留在该读出放大器中，从性能观点来说是有利的。通过这样做，对该特别的TLB页的任何访问将从一个总的更快的访问时间中受益。
一种这样的安排示于图5，其表示根据本发明的一个实施例在一个四DRAM存储器芯片的阵列之间的地址映射模式。
在图6所示的另一个实施例中，形成存储器阵列的存储器芯片在常规DRAM存储器阵列外包括一个快速静态缓冲器602。这种存储器芯片以由日本的NEC公司制造的DRAM“虚拟通道”系列作为例子。这一新的结构通过结合由高速寄存器配置的通道缓冲器实现了灵活的和高效的数据传输。在支持多媒体PC、工作站和因特网服务器的大容量DRAM中使用虚拟通道存储器。这一新存储器内核技术的关键特征是结合由在存储器中的高速寄存器配置的通道缓冲器。一个虚拟通道DRAM执行从存储器的前端处理的外面向和从这些通道缓冲器的读/写操作。或者是，诸如数据传输的内部操作在存储器单元和通道缓冲器之间传输，存储器单元的预充电和刷新独立于这些前端处理而执行。其结果，可以与前后处理并行执行后台处理。通过为并行处理建立一个支持结构，一个虚拟通道DRAM维持一个高平均数据传输速度和利用固有的存储器性能到最高可能的程度，部分由于以它自己访问存储器阵列的资源访问一个独立的通道的能力。这可以导致较低的总开销，低等待时间，高的通量和增强的总线效率(如果适当地使用的话)，诸如当连接的各个虚拟通道被链接(或者物理的或者逻辑的)以形成TLB大小页的话。
图7表示按照本发明的一个实施例的系统700，它具有一个适合于高速TLB页传输的高速接口。系统700可以用在广阔的不同应用中，诸如计算机连网，数据连网，设备，视频处理，数字处理，或任何其它希望使用高速存储器设备好处的应用。可以使用(RAMBUS DRAM)RDRAM702执行各种不同的存储器功能，诸如存储与处理器102协作工作的可执行指令。也可以在像数据处理、数字图象操作程序等特别希望快速访问大容量数据的应用中使用RDRAM702存储由处理器102使用的数据。应该注意，系统700仅仅是例子，本发明的真正的范围和精神应该由下面的权利要求指示。
由于性能的考虑，希望具有对TLB页超高速缓冲存储器114尽可能高的传输率。因为在技术中公知，DRAM702-1到702-4固有的并行性支持高传输速率，于是DRAM702-1到702-4提供一个链接的TLB页到作为缓冲器704-1到704-4安排的一个TLB页超高速缓冲存储器703。然而，随着诸如由RAMBUS类型通道代表的高速互连的到来，TLB页超高速缓冲存储器114的放置可以扩展到包括能够通过高速总线708连接到DRAM702的任何位置。
图8是一个流程图，详细说明按照本发明的一个实施例为移动一个存储器页时间上更接近处理器的处理800。在802，处理器产生一个具有一个相关虚拟存储器地址的数据请求。在804，判定所请求的虚拟存储器页在TLB中是否有一个相关的TLB条目。如果判定所请求的存储器页没有相关的TLB条目，则在806使用页表把该虚拟存储器地址转换为一个物理存储器地址。同时在808，用相应于虚拟存储器向物理存储器转换的新TLB条目更新TLB。在810，相应于该新TLB条目的TLB页移动到时间上更接近处理器。在一个实施例中，TLB页被移动到一个在主存储器和超高速缓冲存储器之间分层放置的本地TLB页超高速缓冲存储器。
返回到804，如果判定所请求的存储器页确实在TLB中有一个相关的TLB条目，则在812从TLB页超高速缓冲存储器中检索所请求的存储器页。无论在哪种场合，然后把为所检索的页的希望的数据元素移动到处理器以便处理。
虽然为清楚和理解的目的详细说明上述发明，但是显然，在所附权利要求的范围内可以实现一定的改变和修改。
此外，应该注意，为实现本发明的处理和装置有另外可选择的方式。因此，本实施例考虑为说明性的，而非限制性的，并且本发明不限制在这里详细给出的实施例，而可以在所附权利要求的范围和等价物内修改。

Claims (5)

1.一种在基于虚拟存储器的系统中减少存储器访问等待时间的装置，该装置包括：
一个处理器，用于执行可执行的指令；
一个主存储器，包括存储器阵列和读出放大器，并连接到该处理器，用于存储由该处理器执行的可执行指令，所述读出放大器用于接收来自所述存储器阵列的数据行；
一个超高速缓冲存储器，连接到该处理器和该主存储器，用于存储最近使用过的指令的一个子集，其中该超高速缓冲存储器比该主存储器在时间上更接近该处理器；
一个安排用以存储一个TLB页的TLB页超高速缓冲存储器，其中在所述处理器的指导之下，通过将对应于一个新TLB条目的一个新TLB页从主存储器移动到该TLB页超高速缓冲存储器而使该新TLB页移动到在时间上更接近该处理器，其中该TLB页超高速缓冲存储器比该主存储器更接近该处理器，并且其中在该TLB页超高速缓冲存储器中的一个TLB页超高速缓冲存储器条目指向一个相关的TLB页；其中该相关的TLB页分布于所述读出放大器。
2.如权利要求1所述系统，其特征在于，所述主存储器是DRAM设备。
3.如权利要求2所述系统，其特征在于，所述DRAM设备是一个虚拟通道类型的DRAM，其中所述读出放大器是一个虚拟通道。
4.如权利要求1所述的系统，其特征在于，该系统进一步包括一个连接到所述处理器和存储器的一个存储器控制器，其中该存储器控制器还包括所述TLB页超高速缓冲存储器。
5.如权利要求4所述系统，其特征在于，所述存储器设备包括多个超高速缓冲存储器单元，其粒度在大小上与该TLB页对应。
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