JP2002536717A - 仮想メモリシステムにおけるメモリアクセスの改善技術 - Google Patents

仮想メモリシステムにおけるメモリアクセスの改善技術

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Abstract

(57)【要約】 【課題】 本発明に従って、メモリアクセスの待ち時間を短縮するための方法および装置を開示する。 【解決手段】 変換索引バッファ（１１０）に新しいエントリが作成される場合には、その新しいＴＬＢエントリは、メモリ（１０８）内の対応するＴＬＢページを指示する。ＴＬＢ（１１０）の更新と同時に、ＴＬＢページをＴＬＢページキャッシュ（１１４）内に格納することにより、ＴＬＢページはプロセッサ（１０２）の時間的に近い位置に移動させられる。ＴＬＢページキャッシュ（１１４）は、メインメモリ（１０８）よりもプロセッサ（１０２）に時間的に近い。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、コンピューティングシステムに関する。本発明は、特に、
メモリ管理システムに関し、より詳細には、仮想メモリアドレッシングを利用す
るコンピュータメモリシステムにおいて、変換索引バッファを用いるプロセッサ
がメモリのページにアクセスする際に生じる待ち時間を、短縮するための方法お
よび装置に関する。
【０００２】
【発明の背景】
仮想メモリシステムは、システムのメインメモリが比較的小さなアドレス空間
を有している場合でも、非常に大容量のメモリのアドレッシングを可能にするシ
ステムである。仮想メモリシステムは、特に、ページやセグメントなどのメモリ
管理単位を、仮想メモリアドレスおよび対応する物理メモリアドレスを有するよ
うに規定することによって、上記の機能を提供する。特定の仮想メモリアドレス
は、メインメモリ内に含まれていても良いし、ディスクスペースなどの比較的低
速な代替メモリ内に含まれていても良い。データの物理アドレスに整合する仮想
アドレスがメインメモリである場合には、情報のアクセスおよび利用は容易であ
る。仮想アドレスに対応するページが代替メモリ内に配置されていることを物理
アドレスが示す場合には、そのページは、データへのアクセスが可能なメインメ
モリに転送またはスワップされる。転送では、通常、他の情報をメインメモリか
ら代替メモリにスワップし、新しい情報のための空間を準備する必要がある。こ
の転送は、通常、ハードウェアまたはソフトウェアとしてのメモリ管理ユニット
の制御の基で実行される。
【０００３】 仮想メモリへのアクセスを高速化するために、システムには、最新に使用され
たデータおよび命令を格納するための複数のキャッシュメモリも含まれている。
要求された情報を得る場合には、キャッシュメモリへのアクセスは、メインメモ
リへのアクセスに先行して行われる。キャッシュメモリは、仮想的にアドレッシ
ングされていても良いし、物理的にアドレッシングされていても良い。しかしな
がら、キャッシュメモリが物理アドレスに従ってアクセスされる場合には、キャ
ッシュメモリおよびメインメモリのチェックに先行して、仮想から物理へのアク
セス変換処理が必要となる。
【０００４】 ページング処理、すなわち、ページのスワッピング処理は、メモリのページに
よって索引付けされるデータ構造に依存する。このデータ構造には、与えられた
仮想アドレスに従ってアクセスされるメモリの物理アドレスが含まれている。こ
の物理ページアドレスを含むデータ構造は、一般に、仮想ページ番号と、テーブ
ルのサイズと、ページおよび仮想メモリ空間の番号と、によって索引付けされる
ページテーブルの形式を採用する。ページテーブルは、通常、非常に大きいので
、メインメモリ内に格納され、それ自体がページ付けされている。これは、物理
アドレスの取得のために第１のメモリアクセスが必要とされ、データの取得のた
めに第２のアクセスが必要とされる限り、各メモリアクセスに少なくとも１回ま
たは２回以上のアクセスが必要であることを意味している。
【０００５】 アクセス時間の消費を最小化するために用いられる技術の１つでは、最後に実
行された変換を保存することによって、現行のアドレスが前回のアドレスと同じ
ページを参照する場合に、マッピング処理を省略する。また、余分な時間を省略
するために、キャッシュに利用される局所性の原則も利用される。参照に局所性
がある場合には、参照のためのアドレス変換にも局所性がある。これらのアドレ
ス変換を特別なキャッシュ内に維持することによって、メモリアクセスにおける
アドレス変換のための第２のアクセスを殆ど不要にすることができる。この特別
なアドレス変換キャッシュは、変換索引バッファ、または、「ＴＬＢ」と呼ばれ
る。ＴＬＢエントリは、キャッシュエントリと類似する。すなわち、タグ部分は
、仮想アドレス部分を保持する。また、データ部分は、物理ページのフレーム番
号と、保護フィールドと、使用ビット数と、変更ビットまたはダーティビットと
、を保持する。図１は、代表的なＴＬＢデータ構造１００の一例を示す図である
。
【０００６】 仮想メモリへのアクセスを高速化させるために、多くの方法および技術を利用
することができる。１つの方法では、より過密にパイプラインされたメモリアク
セスが利用され、この場合には、パイプラインに先行してＴＬＢアクセスが実行
される。他のアプローチは、仮想アドレスを直接マッチングさせる方法である。
このようなキャッシュは、仮想キャッシュと呼ばれる。こうすれば、キャッシュ
ヒットアクセス状況からＴＬＢ変換時間を除去することができる。しかしながら
、このプロセスは、多くの時間を要し、アドレスの局所性に関係無く各仮想アド
レスに対して実行されるという欠点を有する。
【０００７】 なお、ＴＬＢに関しては、デビッド・Ａ・パターソン(David A. Patterson)お
よびジョン・Ｌ・ヘネッシィ(John L. Hennessey)著のコンピュータアーキテク
チャ クオリテイティブアプローチ第２版(Computer Architecture, A Qualitat
ive Approach Second Edition)（モーガンカウフマン出版(Morgan Kaufmann Pub
lishing)）のＰ４３９〜４５７に詳述されている。
【０００８】 以上のように、仮想メモリ環境においてメモリアクセスの待ち時間を短縮する
ための方法および装置が望まれている。
【０００９】
【発明の概要】
本発明に従って、仮想メモリベースのシステムにおいてメモリアクセスの待ち
時間を短縮するための方法を開示する。
【００１０】 本発明の一態様では、メインメモリおよびキャッシュメモリを有する仮想メモ
リベースのシステムにおいて、メモリアクセスの待ち時間を短縮するための方法
を開示する。この方法では、関連の仮想メモリアドレスを有するデータ要求がプ
ロセッサによって生成される。次に、要求された仮想メモリアドレスがＴＬＢ内
に関連のＴＬＢエントリを有するか否かが決定される。ＴＬＢエントリは、ＴＬ
Ｂページキャッシュ内に含まれるＴＬＢページを指示する。要求された仮想メモ
リアドレスがＴＬＢ内に関連のＴＬＢエントリを有すると決定された場合には、
要求されたデータがＴＬＢページから取り出され、取り出されたデータはプロセ
ッサの時間的に近くへと移動させられる。
【００１１】 好ましい一実施形態では、ＴＬＢページは要求されたデータを含んでいる。
【００１２】 本発明の他の態様では、仮想メモリベースのコンピューティングシステムを開
示する。このシステムは、実行可能命令を実行するように適切に配置されたプロ
セッサを備える。そして、プロセッサは、複数の実行可能命令をソフトウェアプ
ログラムの形式で格納するように設けられた階層編成のシステムメモリに結合さ
れている。システムメモリは、上位のシステムメモリコンポーネントの方が下位
のシステムメモリコンポーネントよりもプロセッサに時間的に近くなるように編
成されている。システムメモリは、複数の実行可能命令のかなりの部分を格納す
るように適切に設けられたメインメモリと、メインメモリに結合され、最新に使
用された実行可能命令のセットを格納するように適切に設けられたキャッシュメ
モリであって、メインメモリよりもプロセッサの時間的に近くにあるキャッシュ
メモリと、ＴＬＢエントリによって指示されるＴＬＢページを格納するように設
けられたＴＬＢページキャッシュであって、時間的にキャッシュメモリとメイン
メモリとの間に配置されたＴＬＢページキャッシュと、を備える。
【００１３】
【発明の実施の形態】
次に、本発明の好ましい実施形態を詳細に説明する。好ましい実施形態の一例
が、添付図面に示されている。以下では、好ましい実施形態に関連して本発明を
説明するが、本発明は、１つの好ましい実施形態に限定されない。逆に、特許請
求の範囲によって規定された本発明の趣旨および範囲には、代替形態、変更形態
、均等物が含まれる。
【００１４】 仮想メモリアドレッシングのスキームを用いるコンピューティングシステムで
は、メモリの待ち時間を短縮するために、仮想メモリアドレスから物理メモリア
ドレスへの最新の変換のセットを識別するためのＴＬＢと呼ばれる変換索引バッ
ファが使用される。本実施形態において、コンピューティングシステムは、メイ
ンメモリとキャッシュメモリとに接続されたプロセッサ（関連付けられたＴＬＢ
を有する）を備えている。通常、キャッシュメモリは、最新に使用されたメモリ
アドレスと、メインメモリ（例えば、ダイナミックランダムアクセスメモリすな
わちＤＲＡＭ）から事前に取り出された関連のデータと、を格納するために用い
られる。仮想メモリから物理メモリへの最新の変換をＴＬＢ（通常、ルックアッ
プテーブルすなわちＬＵＴ形式を採用する）内に格納することによって、ＴＬＢ
内に格納された変換に適合する仮想メモリアドレスから物理メモリアドレスへの
変換に必要な時間を、単純なテーブル索引動作に必要な時間に短縮することがで
きる。
【００１５】 どんな瞬間であっても、プロセッサは、関連のＴＬＢ内に記述された以上の物
理メモリにアクセスすることは不可能なので、欠落する（すなわち、プロセッサ
のＴＬＢ内に含まれない）メモリページは、ＴＬＢを実際に更新すると同時に、
プロセッサの時間的に近くにある高速メモリ（例えば、Ｌ１キャッシュまたはＬ
２キャッシュなど）に移動される。ＴＬＢは、頻用されるページのキャッシュで
ある。このため、ＴＬＢの更新は、任意の数および種類のアルゴリズム（例えば
、ランダムアルゴリズムなど）で頻用されないと決定されたページを、ＴＬＢか
ら除去する（パージまたはフラッシュする）ことによって、仮想メモリから物理
メモリへの変換がＴＬＢ内に含まれないと決定されたメモリページのために空間
を開けることを意味する。
【００１６】 プロセッサＴＬＢがトラックされるとき、関連のメモリコントローラ内では、
プロセッサＴＬＢのコピーが作成されて保持される。特定のＴＬＢエントリが置
換された場合には、メモリコントローラは、新しいＴＬＢエントリによって指定
された関連のページ（またはその一部分）を、プロセッサに時間的に近いメモリ
階層のセグメント内に入れる。時間的に近いとは、その特定のメモリページまた
はその一部分に対するメモリアクセスの待ち時間が短縮され、この結果、メモリ
アクセスの時間全体が改善されることを意味する。実装形態によっては、新しい
ＴＬＢエントリによって指定されたメモリページ（またはブロック）全体がプロ
セッサの時間的に近い位置に移動させられる場合もあるし、ＴＬＢエントリ自体
を変化させる原因となったアドレスに対応する小部分のみが移動させられる場合
もある。プロセッサに近いメモリ階層のセグメントに転送されたメモリページの
サイズは、主に、種々の階層セグメント間の相互接続の帯域幅に依存する。
【００１７】 図２に示すように、本発明は、概して、プロセッサ１０２を有するコンピュー
タシステム１００に関して説明される。プロセッサ１０２は、システムバス１０
６を介してメモリコントローラ１０４に接続されており、システムバス１０６は
、階層編成システムメモリ１０８へのアクセスを提供するために適切に構成され
ている。本実施形態において、階層編成システムメモリ１０８の種々のコンポー
ネントは、ＤＲＡＭ、ＳＤＲＡＭ、ＳＬＤＲＡＭ、ＥＤＯ、ＦＰＭ、ＲＤＲＡＭ
などの様々な形態を採用可能である。本実施形態において、システムバス１０６
は、プロセッサ１０２によって生成されたメモリアドレス要求をメモリコントロ
ーラ１０４に伝送するように構成された単方向性のアドレスバス１０６−１を備
えている。また、システムバス１０６は、アドレスバス１０６−１と連携して、
メモリアドレスに関連付けられたコマンドを伝送する単方向性のコマンドバス１
０６−２を備えている。例えば、プロセッサ１０２が実行可能命令を要求する場
合には、プロセッサ１０２は、読み出し要求（システムコマンドと呼ばれる）を
コマンドバス１０６−２に出力し、ほぼ同時に、対応するメモリアドレス要求（
システムアドレスと呼ばれる）をアドレスバス１０６−１に出力する。
【００１８】 本実施形態において、コンピュータシステム１００は仮想メモリベースのコン
ピュータシステムであるため、メモリアドレス要求は、実際には、物理メモリア
ドレスに変換されるべき仮想メモリアドレス要求である。このようにして、シス
テムメモリ１０８に対応するメモリ空間内の適切なメモリアドレスへのアクセス
が可能になる。コンピュータシステム１００において、プロセッサ１０２は仮想
アドレスを生成する。この仮想アドレスは、ハードウェアとソフトウェアとの組
み合わせによって、物理的なメインメモリにアクセスする物理アドレスに変換さ
れる。仮想アドレスのグループは、特定のメモリページに動的に割り当て可能で
あり、仮想メモリは、仮想アドレスを物理アドレスに変換するデータ構造を必要
とする。なお、このデータ構造は、ページテーブルとも呼ばれる。コンピュータ
システム１００では、アドレスの変換時間を短縮するために、変換索引バッファ
（ＴＬＢ）１１０として、前述したアドレス変換用の連想キャッシュが用いられ
ている。
【００１９】 なお、実際には、ＴＬＢ１１０は、システム設計者が特定のコンピュータシス
テムに最適であると決定した任意の場所に配置可能である。本実施形態において
、ＴＬＢ１１０は、仮想メモリアドレスから物理メモリアドレスへの最新の変換
を識別するために用いられるルックアップテーブル（ＬＵＴ）形式を採用する。
仮想メモリから物理メモリへの最新の変換をＴＬＢ１１０内に格納することによ
って、ＴＬＢ１１０に格納された変換に適合する仮想メモリアドレスから物理メ
モリアドレスへの変換に必要な時間を、単純なテーブル索引動作に必要な時間に
短縮することができる。このテーブル索引動作は、仮想メモリから物理メモリへ
の変換動作よりもかなり速い。
【００２０】 本発明の一実装態様では、プロセッサ１０２が特定の仮想メモリ要求を生成す
る毎に、ＴＬＢ１１０が照会され、要求されたメモリページがＴＬＢ１１０内の
エントリによって指定された複数のメモリページのうちの１つに関連付けられて
いるか否かが決定される。前述したように、局所性の原理に基づくと、特定のＴ
ＬＢエントリによって指定されたメモリページのサイズが大きい程、ＴＬＢがヒ
ットする可能性、すなわち、要求された仮想メモリページが関連のＴＬＢエント
リを有する可能性が大きくなるので、変換動作を不要とすることができる。しか
しながら、要求されたメモリページがＴＬＢエントリに関連付けられていない（
すなわち欠落している）場合には、要求された仮想メモリページのアドレスを変
換し、最終的には、システムメモリから取り出す必要がある。
【００２１】 本発明の一実施形態では、コントローラ１０４内には、ＴＬＢレジスタ１１０
のコピー形式を採用するコントローラＴＬＢ１１２が含まれている。コントロー
ラ１０４は、ＴＬＢ１１０内の新しいエントリに対応するメモリページ（通常、
メモリの下位に配置されている）を指定するために使用される。実装形態によっ
ては、新しいＴＬＢエントリによって指定されたメモリページ（またはブロック
）全体が、プロセッサに時間的に近くなるように、プロセッサ１０２の時間的に
近い位置に配置されたＴＬＢページキャッシュ１１４に移動させられる場合もあ
る。なお、他の実装形態では、ＴＬＢエントリ自体を変化させる原因となったア
ドレスに対応する小部分のみが移動させられる場合もある。プロセッサに近いメ
モリ階層のセグメントに転送されたメモリページのサイズは、主に、システムメ
モリ１０８の種々の階層コンポーネント間の相互接続の帯域幅に依存する。なお
、この場合には、データ転送のサイズは、ＴＬＢページキャッシュ１１４とメイ
ンメモリとの間の相互接続の帯域幅によって決定される。このような場合には、
例えば、ＲＡＭＢＵＳTMおよび／またはＳＬＤＲＡＭ（同期リンクダイナミック
ＲＡＭ）などのメモリ構造が、従来の高速ページモードタイプのメモリよりも適
している。
【００２２】 なお、実際のＴＬＢトラッキングメカニズムは、当然、ＴＬＢ自体の配置に応
じて、いくつかの実装形態を採用可能である。ＴＬＢがプロセッサ自体の中に配
置されている場合は、ＴＬＢに直接アクセスすることが可能なので、プロセッサ
は、メモリコントローラに対して通知フラグを発行し、ＴＬＢの欠落アドレスに
基づいて所望のデータを事前に取得可能である。通知フラグは、プロセッサ上の
専用の制御ピンによって、または、プロセッサバスプロトコル内の変化によって
、作成可能である。一実施形態において、フラグは、ＴＬＢの欠落が発生したこ
と、および、ＴＬＢのどの部分が無効にされたかを示している。これは、専用の
ピンバスによって達成される。例えば、Pentium IITMプロセッサは、６つのイン
デックスピンと１つの制御ピンのみを有している。プロセッサが、プロセッサバ
ス上で特殊なメッセージサイクルを発行できる場合もある。このメッセージサイ
クルは、ＴＬＢエントリインデックスと新しい物理アドレスとを伝送することが
でき、この結果、本発明の目的のために、コントローラＴＬＢ１１２は、プロセ
ッサＴＬＢ１１０に関して常に最新の状態になる。
【００２３】 制御メカニズムがメモリコントローラ自体の中に配置されている場合には、メ
モリコントローラは、例えば、二次キャッシュに至るトラフィックや、メインメ
モリ内に通常配置されるページテーブルを監視することによって、ＴＬＢの内容
をトラッキングしなければならない。二次キャッシュがモニタされる場合、プロ
セッサは、メモリコントローラ内のスヌープ回路へのアクセスを可能にしなけれ
ばならない。しかしながら、二次キャッシュをスヌープすることができない場合
、および／または、プロセッサがＴＬＢ欠落フラグを示さない場合には、欠落ア
ドレスへの物理アドレスのアクセスが発行された際に、メモリコントローラＴＬ
Ｂを更新しなければならない。
【００２４】 図３は、本発明の一実施形態に従って、システムメモリ１０８の特定の実装形
態を示す図である。コンピュータアーキテクチャの設計およびプログラミングの
当業者には周知のように、コンピュータシステム１００に示すようなコンピュー
タシステムは、一般に、マルチレベル階層のメモリシステムを採用する。この階
層的なアプローチでは、比較的高速で高価な限定容量のメモリ（すなわちレジス
タ２０２）が階層の最上位に配置され、比較的低速で廉価な大容量のメモリが階
層の最下位に配置される。そして、メモリ階層には、通常、キャッシュメモリ２
０４と呼ばれる小容量の高速メモリが含まれている。キャッシュメモリ２０４は
、物理的にプロセッサ１０２（通常は集積回路である）内に組み込まれるか、物
理的にプロセッサ１０２の近くに搭載され、主に相互接続における待ち時間が短
縮されることにより、高速化（すなわち時間的に近い）が図られる。なお、Ｌ１
、Ｌ２などのサイズおよびアクセス時間が異なる種々のレベルのキャッシュを用
いることができる。キャッシュメモリ２０４は、通常、約１６〜５１２キロバイ
トのメモリを格納可能であり、通常、約３〜３０ｎｓのアクセス時間を要する。
また、キャッシュメモリ２０４は、プロセッサ１０２によって最新に使用された
データセット、または、作業データセットと呼ばれるデータセットを格納するこ
とができる。
【００２５】 データがメインメモリ２０６から読み出され、または、メインメモリ２０６に
書き込まれる場合には、関連のメインメモリアドレスとともに、そのデータのコ
ピーがキャッシュメモリ２０４に保存される。キャッシュ２０４は、後続の読み
出しのアドレスをモニタすることによって、要求されたデータが既にキャッシュ
内に存在するか否かをチェックする。既に存在する場合（キャッシュヒットの場
合）には、直ちに応答し、メインメモリの読み出しは中断される（または開始さ
れない）。データがキャッシュされていない場合（キャッシュ欠落の場合）には
、そのデータがメインメモリから取り出されてキャッシュ内に保存される。
【００２６】 キャッシュ２０４は、メインメモリ２０６よりも高速のメモリチップによって
構築されるので、キャッシュヒット完了に必要な時間は、通常のメモリアクセス
に必要な時間よりもかなり短い。キャッシュをプロセッサと同じ集積回路上に配
置することによって、アクセス時間の更なる短縮を図っても良い。この場合のキ
ャッシュは一次キャッシュとして知られ、ＣＰＵチップの外側に、比較的大型で
低速の二次キャッシュを設けても良い。
【００２７】 なお、キャッシュの最も重要な特性はヒット率、すなわち、全メモリアクセス
のうち、キャッシュ２０４によって満足される割合である。これは、キャッシュ
の設計にも依存するが、メインメモリに対するキャッシュのサイズに大きく依存
する。キャッシュのサイズは、高速メモリチップのコストによって制約され、ま
た、より重要な物理的サイズによって制約される。
【００２８】 また、ヒット率は、実行中の特定のプログラムのアクセスパターン（読み出し
および書き込みが行われるアドレスのシーケンス）にも依存する。キャッシュは
、大部分のプログラムのアクセスパターンに見られる２つの特性に依存している
。すなわち、時間的な局所性（一度アクセスされたものは直ぐに再度アクセスさ
れる可能性が大きいこと）と、空間的な局所性（アクセスされたメモリ位置に近
いメモリ位置はアクセスされる可能性が大きいこと）と、の２つである。キャッ
シュは、空間的な局所性を利用するために、通常、一度に複数のワード、すなわ
ち「キャッシュライン」または「キャッシュブロック」に対して動作する。メイ
ンメモリは、キャッシュライン全体（キャッシュ可能な項目のみ）の読み出しお
よび書き込みを行う。
【００２９】 プロセッサ１０２がメインメモリ２０６に書き込みを行う場合には、プロセッ
サによって直ぐに再度読み出しが実施されることを想定し、データを先ずキャッ
シュ２０４に書き込む。ここでは、種々の手法が採用される。ライトスルーキャ
ッシュでは、データは、キャッシュされると同時にメインメモリに書き込まれる
。ライトバックキャッシュでは、データは、キャッシュから除去される時にのみ
メインメモリに書き込まれる。
【００３０】 アクセスが全て書き込みである場合は、ライトスルーの手法を採用すると、キ
ャッシュへの書き込み毎にメインメモリへの書き込みが必要になるので、システ
ムの速度はメインメモリの速度まで低下する。しかしながら、統計的には、アク
セスの大部分は読み出しであり、そして、これらの大部分はキャッシュから得ら
れる。ライトスルーは、ライトバックよりも簡単である。すなわち、ライトスル
ーでは、置換されるべきエントリが既にメインメモリにコピーされているので、
そのエントリをキャッシュに上書きするだけで良い。一方、ライトバックでは、
キャッシュは、フラッシュされたエントリのメインメモリへの書き込みを開始し
、続いて（プロセッサによる読み出しに備えて）メインメモリからの読み出しを
行う、必要がある。しかしながら、メインメモリにアクセスすることなく何回も
キャッシュにエントリを書き込むことができるので、ライトバックの方がより効
率的である。キャッシュが一杯であって、さらに別のデータラインをキャッシュ
したい場合には、キャッシュエントリの１つを選択し、メインメモリに書き戻す
か、「フラッシュする」。そして、その場所に新しいラインを入れる。どのエン
トリをフラッシュさせるかは、「置換アルゴリズム」によって決定される。
【００３１】 ある実装形態では、システムメモリ１０８は、新しいエントリとして指定され
たこれらのメモリページ（またはその一部分）をＴＬＢ１１０またはＴＬＢ１１
２のいずれかに格納するために用いられるＴＬＢページキャッシュ１１４を備え
ている。
【００３２】 本実施形態では、最下位には、記憶容量の制約が比較的少なく、かつ、数秒か
ら数分の範囲の平均アクセス時間（すなわち、待ち時間）を要する、大容量外部
メモリ記憶デバイス２１０（例えば、テープドライブ）が設けられている。２番
目の下位には、通常、数ギガバイトのデータを格納でき、かつ、約１０ｍｓのア
クセス時間を要する、ディスクメモリ（または任意の同等な媒体）２０８が設け
られている。その上位には、通常数メガバイトのデータを格納でき、かつ、通常
約５０ｎｓ〜約１５０ｎｓのアクセス時間を要する、メインメモリ２０６（通常
、ＤＲＡＭタイプのメモリデバイス）が設けられている。本発明の一実施形態で
は、ＴＬＢページキャッシュ１１４は、メインメモリ２０６とキャッシュメモリ
２０４との間に階層的に配置されており、これにより、メインメモリへのアクセ
ス回数を減少させることができる。例えば、変換索引バッファ１１０（この場合
はプロセッサ１０２内に配置されている）によって指定されたメモリページを格
納することにより、メインメモリのアクセス回数を減少させることができる。こ
れは、ＴＬＢが「ヒット」した（すなわち要求されたメモリページが関連のエン
トリをＴＬＢ１１０内に有する）場合に、要求されたメモリページをメインメモ
リ２０６からではなくＴＬＢページキャッシュ１１４から取り出すだけで良く、
この結果、システムメモリのアクセスの待ち時間全体を、ＴＬＢページキャッシ
ュ１１４がない場合よりも短縮できるためである。なお、以下の説明では、特定
のＴＬＢエントリに対応するメモリページをＴＬＢページと呼ぶ。
【００３３】 図４は、チップアレイ内にＴＬＢページを有するコンピュータシステム４００
を、本発明の一実施形態に従って示す図である。本実施形態において、システム
メモリ１０８は、複数のＤＲＡＭタイプのメモリデバイスで形成されたチップア
レイ４０２を備えている。
【００３４】 動作において、例えば、特定のメモリ位置を読み出す場合、プロセッサ１０２
は、メモリアレイ４０２内のメモリ位置に対応するアドレス要求を生成する。ア
レイ４０２を形成する各ＤＲＡＭ４０２−１〜４０２−ｎは、記憶セル４０４の
論理「矩形」内にコンテンツを保持している。例えば、格納されたデータを読み
出す場合には、記憶セル４０４−１は、まず、メモリコントローラ１０４から与
えられる「行アドレス選択」（または、「行アドレスストローブ」、「／ＲＡＳ
」）と呼ばれる信号を用いて、行４０６を活性化する。具体的には、ＲＡＳは、
ＤＲＡＭに送信される信号であり、関連のアドレスが行アドレスであることを通
知する。
【００３５】 通常、／ＲＡＳ信号は、プロセッサ１０２から与えられるアドレス要求のうち
の最も重要な部分に基づいている。／ＲＡＳ信号が受信されて適切にデコードさ
れると、選択された行の安定化に必要なリカバリ時間と呼ばれる期間が経過した
後、行４０６全体のデータがセンスアンプ４０８に転送される。代表的な従来型
のＤＲＡＭでは、通常、ＲＡＳからセンスアンプの転送は約３０ｎｓで実行され
る。
【００３６】 選択された行が安定化し、選択された行内のデータがセンスアンプ４０８に転
送されると、メモリコントローラ１０４は、さらに、「列アドレス選択」（「／
ＣＡＳ」）と呼ばれる信号を形成するアドレス要求をデコードする。これは、Ｄ
ＲＡＭに送信されて、関連のアドレスが列アドレスであることを通知する。列選
択回路（図示せず）は、／ＣＡＳ信号に応じて、センスアンプにおいて、所望の
データを含むメモリアレイの特定の記憶セル（この場合は４０４−１）を、選択
する。次に、セル４０４−１内のコンテンツがセンスアンプ４０８からデータバ
ス１０８に送信され、プロセッサ１０２またはデータを要求した他のデバイスに
よる読み出しが可能になる。なお、殆どＤＲＡＭでは、ＣＡＳは約３０ｎｓで実
行される。
【００３７】 このように、記憶アレイ４０４−１からセンスアンプ４０８にデータを移動さ
せることによって、そのデータは、プロセッサ１０２の時間的に近い位置に移動
する。ＲＡＳ動作は、所望のデータをバス１０８に移動させるためのＣＡＳ動作
に先行する論理的および物理的な動作なので、上記のデータの移動は定量的に達
成される。
【００３８】 メモリアレイ４０２内に物理的に設けられたＴＬＢページの部分は、行アクセ
ス動作によってセンスアンプ４０８内に導かれる列に対応するので、そのＴＬＢ
ページは、プロセッサ１０２の時間的に近い位置に移動される。したがって、複
数のセンスアンプを物理的および／または論理的に鎖状に連結し、新しいＴＬＢ
エントリに関連付けられたＴＬＢページ全体をセンスアンプ内に常駐させると、
性能の観点から有効である。こうすれば、特定のＴＬＢページへのあらゆるアク
セスのアクセス時間が全体的に高速化される。
【００３９】 このような構成は図５に示されており、図５には、４つのＤＲＡＭメモリチッ
プからなるアレイ間のアドレスマッピングのスキームが、本発明の一実施形態に
従って示されている。
【００４０】 図６に示す他の実施形態では、メモリアレイを形成するメモリチップは、従来
のＤＲＡＭメモリアレイに加えて、高速スタティックバッファ６０２を備えてい
る。このようなメモリチップの代表的な例として、日本のＮＥＣによって製造さ
れたＤＲＡＭファミリ「仮想チャネル」が挙げられる。この新しいアーキテクチ
ャでは、高速レジスタによって構成されたチャネルバッファを組み込むことによ
って、柔軟で高効率なデータ転送を実現している。マルチメディアＰＣや、ワー
クステーション、インターネットサーバをサポートする大容量ＤＲＡＭでは、仮
想チャネルメモリが利用されている。この新しいメモリのコア技術の重要な特徴
は、高速レジスタによって構成されたチャネルバッファをメモリに組み込むこと
にある。仮想チャネルＤＲＡＭは、チャネルバッファに対する読み出し／書き込
みの動作を、メモリのフロントエンドプロセスの外側から実行する。または、複
数のメモリセルと複数のチャネルバッファとの間におけるデータの転送リレーな
どの内部動作と、メモリセルのプリチャージと、リフレッシュとを、フロントエ
ンドプロセスとは独立して実行する。この結果、フォアグランド処理と平行して
バックグランド処理を実行することができる。並列処理用のサポートアーキテク
チャを作成することによって、仮想チャネルＤＲＡＭは、データの平均転送速度
を高速に維持し、固有のメモリ特性を最大限に活かすことができる。これは、一
部には、メモリアレイにアクセスする際に、自身のリソースを有する独立のチャ
ネルにアクセスできるためである。例えば、種々のリンクされた仮想チャネルを
（物理的または論理的に）鎖状に連結してＴＬＢサイズのページを形成するなど
の適切な配置を行う場合には、オーバーヘッドの低減や、待ち時間の短縮、スル
ープットの向上、バス効率の向上をもたらすことができる。
【００４１】 図７は、ＴＬＢページの高速転送に適した高速インタフェースを有するシステ
ム７００を、本発明の一実施形態に従って示す図である。システム７００は、コ
ンピュータネットワーキングや、データネットワーキング、インスツルメンテー
ション、ビデオ処理、デジタル処理、高速メモリデバイスの利用による利点が望
まれる他のアプリケーション等の、広範な種々のアプリケーションに利用可能で
ある。ＲＤＲＡＭ（ＲＡＭＢＵＳ ＤＲＡＭ）７０２は、例えば、プロセッサ１
０２と連携して作動する実行可能命令を格納するなどの、種々のメモリ機能を実
行するために使用される。また、ＲＤＲＡＭ７０２は、データ処理やデジタル画
像操作プログラムなどの大量のデータに素早くアクセスすることが要望されるア
プリケーションにおいて、プロセッサ１０２で用いられるデータを格納するため
に使用される。なお、システム７００は単なる例示であり、本発明の真の範囲お
よび趣旨は特許請求の範囲によって示される。
【００４２】 パフォーマンスを考慮すると、ＴＬＢページキャッシュ１１４への転送速度は
可能な限り高いことが望ましい。当該分野において周知のように、ＤＲＡＭ７０
２−１〜７０２−４に固有の並列性は転送レートを高める。そして、ＤＲＡＭ７
０２−１〜７０２−４は、バッファ７０４−１〜７０４−４として構成されたＴ
ＬＢページキャッシュ７０３に、連結されたＴＬＢページを与える。しかしなが
ら、ＲＡＭＢＵＳタイプのチャネルによって表されるような高速の相互接続の出
現により、ＴＬＢページキャッシュ１１４の配置を、高速バス７０８によってＤ
ＲＡＭ７０２に接続することが可能なあらゆる位置に拡張可能となる。
【００４３】 図８は、メモリページをプロセッサの時間的に近い位置に移動させるための工
程８００を、本発明の一実施形態に従って詳細に示すフローチャートである。８
０２では、プロセッサは、関連の仮想メモリアドレスを有するデータ要求を生成
する。８０４では、要求された仮想メモリアドレスがＴＬＢ内に関連のＴＬＢエ
ントリを有するか否かが決定される。要求されたメモリページが関連のＴＬＢエ
ントリを有していないと決定された場合には、８０６において、仮想メモリアド
レスは、ページテーブルを用いて物理メモリアドレスに変換される。同時に、８
０８において、ＴＬＢは、仮想メモリから物理メモリへの変換に対応する新しい
ＴＬＢエントリによって更新される。８１０では、新しいＴＬＢエントリに対応
するＴＬＢページが、プロセッサの時間的に近い位置に移動させられる。一実施
形態では、ＴＬＢページは、メインメモリとキャッシュメモリとの間に階層的に
配置されたローカルなＴＬＢページキャッシュに移動させられる。
【００４４】 また、８０４において、要求されたメモリページがＴＬＢ内に関連のＴＬＢエ
ントリを有していないと決定された場合には、８１２において、要求されたメモ
リページをＴＬＢページキャッシュから取り出す。そして、いずれの場合であっ
ても、取り出されたページに適合する所望のデータ要素は、処理のためにプロセ
ッサに移動させられる。
【００４５】 以上、理解を明確にする目的で本発明を詳細に説明したが、添付の特許請求の
範囲内で変更および修正が可能であることは明らかである。
【００４６】 さらに、本発明のプロセスおよび装置は、ともに代替手法によっても実現でき
る。したがって、本実施形態は、例示であって限定ではなく、本発明は、本明細
書に記載された項目に限定されず、添付の特許請求の範囲および均等物の範囲内
で変更することができる。
【図面の簡単な説明】
本発明を添付図面を用いて限定的ではなく例示的に示す。同様の構成要素には
同様の番号が付されている。
【図１】 従来のＴＬＢデータ構造を示す図である。
【図２】 分散ＴＬＢレジスタを有する仮想メモリベースのコンピュータシステムを、本
発明の一実施形態に従って示す図である。
【図３】 階層的なメモリ構成を、本発明の一実施形態に従って示す図である。
【図４】 ＤＲＡＭメモリデバイスのアレイ内にＴＬＢページが分散されたコンピュータ
システムを、本発明の一実施形態に従って示す図である。
【図５】 図４に示すコンピュータシステムに基づく、代表的なアドレスマッピングのス
キームを示す図である。
【図６】 図４に示すＤＲＡＭメモリデバイスのアレイ内に高速スタティックバッファを
備えるコンピュータシステムを示す図である。
【図７】 高速データ相互接続によってメモリアレイに接続されたメモリコントローラ内
にＴＬＢバッファを有するコンピュータシステムを、本発明の一実施形態に従っ
て示す図である。
【図８】 仮想メモリベースのシステムにおいてメモリアクセスの待ち時間を短縮するた
めの処理を、本発明の一実施形態に従って詳細に示すフローチャートである。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 メインメモリとキャッシュメモリとを有する仮想メモリベー
    スのシステムにおいてメモリアクセスの待ち時間を短縮するための方法であって
    、 関連の仮想メモリアドレスを有するデータ要求をプロセッサによって生成する
    工程と、 前記要求された仮想メモリアドレスが、ＴＬＢ内に関連のＴＬＢエントリを有
    するか否かを決定する工程であって、前記ＴＬＢエントリはＴＬＢページキャッ
    シュに含まれるＴＬＢページを指示し、前記ＴＬＢページは前記要求されたデー
    タを含む、工程と、 前記要求された仮想メモリアドレスが前記ＴＬＢ内に関連のＴＬＢエントリを
    有すると決定された場合には、前記要求されたデータを、前記ＴＬＢページキャ
    ッシュから取り出し、前記取り出されたデータを前記プロセッサの時間的に近く
    へと移動させる工程と を備える方法。
  2. 【請求項２】 請求項１記載の方法であって、さらに、 前記要求されたメモリページが関連のＴＬＢエントリを有さないことが決定さ
    れた場合には、前記仮想メモリアドレスを物理メモリアドレスに変換する工程と
    、 前記仮想メモリから物理メモリへの変換に対応する新しいＴＬＢエントリを用
    いて前記ＴＬＢを更新する工程と、 前記新しいＴＬＢエントリに対応する前記ＴＬＢページを、前記更新と同時に
    、または、前記更新後できるだけ早く、前記プロセッサの時間的に近くへと移動
    させる工程と を備える方法。
  3. 【請求項３】 請求項２記載の方法であって、 前記変換は、ページテーブルを用いて実行される、方法。
  4. 【請求項４】 請求項１記載の方法であって、 前記ＴＬＢページキャッシュは、前記メインメモリと前記キャッシュメモリと
    の間に階層的に配置されている、方法。
  5. 【請求項５】 請求項４記載の方法であって、 新しいＴＬＢページがＴＬＢの欠落イベントに関連付けられる場合には、前記
    新しいＴＬＢページは、前記ＴＬＢページキャッシュに移動される、方法。
  6. 【請求項６】 仮想メモリベースのコンピューティングシステムであって、 実行可能命令を実行するように適切に配置されたプロセッサと、 前記プロセッサに結合され、複数の実行可能命令をソフトウェアプログラムの
    形式で格納するように設けられた階層編成のシステムメモリであって、上位のシ
    ステムメモリコンポーネントの方が下位のシステムメモリコンポーネントよりも
    前記プロセッサに時間的に近くなるように編成された前記システムメモリと、 を備え、 前記システムメモリは、 前記複数の実行可能命令のかなりの部分を格納するように適切に設けられたメ
    インメモリと、 前記メインメモリに結合され、最新に使用された実行可能命令のセットを格納
    するように適切に設けられたキャッシュメモリであって、前記メインメモリより
    も前記プロセッサの時間的に近くにある前記キャッシュメモリと、 ＴＬＢエントリによって指示されるＴＬＢページを格納するように設けられた
    ＴＬＢページキャッシュであって、時間的に前記キャッシュメモリと前記メイン
    メモリとの間に配置された前記ＴＬＢページキャッシュと、 を備えるシステム。
  7. 【請求項７】 請求項６記載のシステムであって、さらに、 前記プロセッサを前記システムメモリに結合させ、前記システムメモリと前記
    プロセッサとの間のトラフィックを制御するように設けられたメモリコントロー
    ラを備える、システム。
  8. 【請求項８】 請求項７記載のシステムであって、 前記プロセッサに含まれる変換索引バッファ（ＴＬＢ）は、仮想アドレスから
    物理アドレスへの最新の変換のセットを格納するように適切に設けられ、仮想ア
    ドレスから物理アドレスへの特定の変換は、前記ＴＬＢエントリの形式をとる、
    システム。
  9. 【請求項９】 請求項７記載のシステムであって、 前記メモリコントローラに含まれる変換索引バッファ（ＴＬＢ）は、仮想アド
    レスから物理アドレスへの最新の変換のセットを格納するように適切に設けられ
    、仮想アドレスから物理アドレスへの特定の変換は、前記ＴＬＢエントリの形式
    をとる、システム。
  10. 【請求項１０】 請求項７記載のシステムであって、 前記ＴＬＢページは、前記ＴＬＢページキャッシュと実質的に同じサイズであ
    る、システム。
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