KR20200123912A - 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 시스템, 메모리 컨트롤러 및 그 동작 방법 Download PDF

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KR20200123912A
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Abstract

본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법에 관한 것으로서, 메모리 컨트롤러는 제1 메모리 및 제2 메모리를 참조하여 메모리 장치의 다수의 페이지 각각의 상태를 관리하고, 제1 메모리는 다수의 페이지 각각의 유효 페이지 여부 확인 정보를 포함하는 유효 페이지 테이블을 저장하고, 제2 메모리는 유효 페이지 테이블의 일부를 업데이트 하기 위한 정보들을 포함하고 유효 페이지 테이블보다 작은 사이즈를 갖는 캐시 테이블을 캐싱 함으로써, 페이지 상태 정보의 효과적인 관리를 통해 쓰기 성능을 향상시킬 수 있다.

Description

메모리 시스템, 메모리 컨트롤러 및 그 동작 방법{MEMORY SYSTEM, MEMORY CONTROLLER AND OPERATING METHOD OF THEREOF}
본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.
메모리 시스템에 포함된 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다.
메모리 시스템은 메모리 장치를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 휘발성 메모리 또는 비휘발성 메모리에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다.
한편, 메모리 시스템의 경우, 메모리 장치 내 페이지들에 대한 상태를 파악하여 그 파악 결과를 토대로 관련 동작을 수행해야 할 필요가 있다. 하지만, 종래의 메모리 시스템의 경우, 메모리 장치 내 페이지들에 대한 상태를 효율적이고 신속하게 파악하지 못하는 실정이다.
본 발명의 실시예들은 메모리 장치 내 페이지들에 대한 상태를 효율적으로 관리하기 위한 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공한다.
또한, 본 발명의 실시예들은 페이지 상태 정보의 효과적인 관리를 통해 쓰기 성능을 향상시킬 수 있는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공한다.
또한, 본 발명의 실시예들은 캐시 기반의 페이지 상태 정보 관리를 할 수 있는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 실시예들은, 캐시 기반의 페이지 상태 정보 관리를 위하여, 페이지 상태 정보를 제1 메모리에 저장하여 관리하고, 페이지 상태 정보를 업데이트 하는데 필요한 정보를 제1 메모리와 다른 제2 메모리에 저장하여 관리하는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
본 발명의 실시예들은, 다수의 페이지를 포함하는 메모리 장치와, 메모리 장치의 쓰기 동작을 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템을 제공한다.
메모리 컨트롤러는 제1 메모리 및 제2 메모리를 참조하여 메모리 장치의 다수의 페이지 각각의 상태를 관리할 수 있다.
제1 메모리 및 제2 메모리 중 하나 이상은 메모리 컨트롤러의 내부에 포함될 수 있다.
제1 메모리는 다수의 페이지 각각의 유효 페이지 여부 확인 정보를 포함하는 유효 페이지 테이블을 저장할 수 있다.
제2 메모리는 유효 페이지 테이블의 일부를 업데이트 하기 위한 정보들을 포함하고 유효 페이지 테이블보다 작은 사이즈를 갖는 캐시 테이블을 캐싱할 수 있다.
메모리 컨트롤러는 캐시 테이블을 토대로 유효 페이지 테이블을 업데이트 할 수 있다.
메모리 컨트롤러는 업데이트 된 유효 페이지 테이블을 참조하여, 무효 페이지가 존재하는 것으로 확인된 어느 하나의 제1 블록 내 하나 이상의 유효 페이지를 제1 블록과 다른 블록으로 옮기고, 하나 이상의 유효 페이지에 대한 주소를 재 설정할 수 있다.
일 예로, 제1 메모리는 동적 램이고, 제2 메모리는 정적 램일 수 있다.
다수의 페이지는 다수의 스트라이프 페이지로 그룹화될 수 있다.
캐시 테이블은, 하나 또는 둘 이상의 제1 캐시 엔트리와, 다수의 제2 캐시 엔트리를 포함할 수 있다.
하나의 제1 캐시 엔트리 또는 둘 이상의 제1 캐시 엔트리 각각은, 다수의 스트라이프 페이지 중 제1 스트라이프 페이지 내 둘 이상의 페이지 각각의 새로운 쓰기 여부 정보를 포함할 수 있다.
다수의 제2 캐시 엔트리 각각은 다수의 스트라이프 페이지 중 제2 스트라이프 페이지 내 둘 이상의 페이지 각각의 무효 페이지 변경 여부 정보를 포함할 수 있다.
유효 페이지 테이블에서 다수의 스트라이프 페이지 각각에 대응되는 비트 수는, 유효 페이지 테이블에서 1비트에 대응되는 사이즈, 페이지 크기, 다이 개수 및 다이 당 플레인 개수에 의해 정의될 수 있다.
둘 이상의 제1 캐시 엔트리는 둘 이상의 동작 이벤트와 서로 대응될 수 있다. 둘 이상의 제1 캐시 엔트리 각각은 서로 구별되는 동작 이벤트를 지시하는 제1 캐시 인덱스에 의해 식별될 수 있다.
둘 이상의 동작 이벤트는, 쓰기 동작 이벤트, 가비지 콜렉션 동작 이벤트 및 리플레시 동작 이벤트 중 둘 이상을 포함할 수 있다.
메모리 컨트롤러는, 오픈 블록이 선택된 이후, 동작 이벤트가 수행된 특정 스트라이프 페이지가 제1 캐시 엔트리에 대응되는 제1 스트라이프 페이지와 동일하거나 제1 캐시 엔트리가 비어 있는 경우, 제1 캐시 엔트리에 포함된 제1 스트라이프 페이지 내 둘 이상의 페이지 각각의 새로운 쓰기 여부 정보를 업데이트 하는 캐시 업데이트 동작을 수행할 수 있다.
메모리 컨트롤러는, 오픈 블록이 선택된 이후, 특정 스트라이프 페이지가 제1 캐시 엔트리에 대응되는 제1 스트라이프 페이지와 다른 경우, 제1 캐시 엔트리에 포함된 제1 스트라이프 페이지 내 둘 이상의 페이지 각각의 새로운 쓰기 여부 정보를 토대로 제1 메모리에 저장된 유효 페이지 테이블을 업데이트 하는 플러시 동작을 수행할 수 있다.
메모리 컨트롤러는 이러한 플러시 동작을 수행한 이후, 제1 캐시 엔트리가 특정 스트라이프 페이지 내 둘 이상의 페이지 각각의 새로운 쓰기 여부 정보를 포함하도록 제1 캐시 엔트리를 업데이트 하는 캐시 업데이트 동작을 수행할 수 있다.
메모리 장치는 다수의 메모리 블록을 포함하고, 다수의 메모리 블록 각각은 여러 개의 페이지를 포함할 수 있다.
다수의 메모리 블록은 다수의 슈퍼블록으로 그룹화될 수 있다. 다수의 슈퍼블록 각각은 둘 이상의 스트라이프 페이지를 포함할 수 있다.
다수의 제2 캐시 엔트리 각각은 슈퍼블록 인덱스와 스트라이프 페이지 인덱스의 조합에 의해 정의되는 제2 캐시 인덱스로 식별될 수 있다.
메모리 컨트롤러는, 특정 슈퍼블록 내 특정 스트라이프 페이지의 쓰기 동작을 제어한 이후, 특정 슈퍼블록에 대한 슈퍼블록 인덱스와 특정 스트라이프 페이지에 대한 스트라이프 페이지 인덱스의 조합에 의해 정의되는 특정 제2 캐시 인덱스를 계산할 수 있다.
메모리 컨트롤러는, 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리에 대하여 대응되는 스트라이프 페이지가 미 존재하는 경우, 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리에 특정 스트라이프 페이지 내 둘 이상의 페이지 각각의 무효 페이지 변경 여부 정보를 업데이트 시키는 캐시 업데이트를 수행할 수 있다.
메모리 컨트롤러는 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리에 대하여 대응되는 스트라이프 페이지가 존재하는 경우, 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리가 특정 스트라이프 페이지와 대응되면, 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리에 특정 스트라이프 페이지 내 둘 이상의 페이지 각각의 무효 페이지 변경 여부 정보를 업데이트 시키는 캐시 업데이트를 수행할 수 있다.
메모리 컨트롤러는 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리가 특정 스트라이프 페이지와 미 대응되면, 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리에 포함된 무효 페이지 변경 여부 정보들을 토대로 제1 메모리에 저장된 유효 페이지 테이블을 업데이트 하는 플러시 동작을 수행하고, 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리에 특정 스트라이프 페이지 내 둘 이상의 페이지 각각의 무효 페이지 변경 여부 정보를 업데이트 시키는 캐시 업데이트를 수행할 수 있다.
메모리 컨트롤러는, 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리에 포함된 무효 페이지 변경 여부 정보들과, 제1 메모리에 저장된 유효 페이지 테이블에 포함된 해당 유효 페이지 여부 확인 정보들을 배타적 논리합 연산하여, 제1 메모리에 저장된 유효 페이지 테이블을 업데이트 함으로써 플러시 동작을 수행할 수 있다.
다수의 제2 캐시 엔트리는 최근 쓰기 순서를 기준으로 미리 정해진 개수만큼의 최근 슈퍼블록에 대응될 수 있다.
메모리 컨트롤러는, 최근 슈퍼블록과 다른 슈퍼블록 내 페이지들 각각의 유효 페이지 여부 확인 정보에 대해서는, 유효 페이지 테이블에 포함된 다른 슈퍼블록 내 페이지들 각각의 유효 페이지 여부 확인 정보를 제1 메모리에 저장된 유효 페이지 테이블에서 직접 업데이트 할 수 있다.
본 발명의 실시예들은, 다수의 페이지를 포함하는 메모리 장치와 통신하기 위한 메모리 인터페이스와, 메모리 장치의 동작을 제어하는 제어 회로와, 다수의 페이지 각각의 유효 페이지 여부 확인 정보를 포함하는 유효 페이지 테이블을 저장하는 제1 메모리와, 유효 페이지 테이블의 일부를 업데이트 하기 위한 정보들을 포함하고 유효 페이지 테이블보다 작은 사이즈를 갖는 캐시 테이블을 캐싱하는 제2 메모리를 포함하는 메모리 컨트롤러를 제공할 수 있다.
제어 회로는 제1 메모리 및 제2 메모리를 참조하여 메모리 장치의 다수의 페이지 각각의 상태를 관리할 수 있다.
다수의 페이지는 다수의 스트라이프 페이지로 그룹화 될 수 있다.
캐시 테이블은 하나 또는 둘 이상의 제1 캐시 엔트리와 다수의 제2 캐시 엔트리를 포함할 수 있다.
하나의 제1 캐시 엔트리 또는 둘 이상의 제1 캐시 엔트리 각각은 다수의 스트라이프 페이지 중 제1 스트라이프 페이지 내 둘 이상의 페이지 각각의 새로운 쓰기 여부 정보를 포함할 수 있다.
다수의 제2 캐시 엔트리 각각은 다수의 스트라이프 페이지 중 제2 스트라이프 페이지 내 둘 이상의 페이지 각각의 무효 페이지 변경 여부 정보를 포함할 수 있다.
본 발명의 실시예들은 메모리 장치를 제어하기 위한 메모리 컨트롤러의 동작 방법을 제공할 수 있다.
메모리 컨트롤러의 동작 방법은 메모리 장치의 쓰기 관련 동작을 제어하는 단계와, 메모리 장치의 다수의 페이지 각각의 상태를 관리하기 위하여, 메모리 장치와 다른 메모리 구성들인 제1 메모리 및 제2 메모리 중 하나에 저장된 정보들을 업데이트 하는 단계를 포함할 수 있다.
제1 메모리는, 다수의 페이지 각각의 페이지 상태 정보를 포함하는 유효 페이지 테이블을 저장할 수 있다.
제2 메모리는, 유효 페이지 테이블의 일부를 업데이트 하기 위한 정보들을 포함하고 유효 페이지 테이블보다 작은 사이즈를 갖는 캐시 테이블을 캐싱할 수 있다.
메모리 컨트롤러의 동작 방법은, 업데이트 하는 단계 이후, 업데이트 된 유효 페이지 테이블을 참조하여, 제1 블록 내 확인된 하나 이상의 유효 페이지를 다른 제2 블록으로 옮기고, 하나 이상의 유효 페이지에 대한 주소를 재 설정하는 단계를 더 포함할 수 있다.
본 발명의 실시예들은 메모리 장치 내 페이지들에 대한 상태를 효율적으로 관리하기 위한 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 페이지 상태 정보의 효과적인 관리를 통해 쓰기 성능을 향상시킬 수 있는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 캐시 기반의 페이지 상태 정보 관리를 할 수 있는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은, 캐시 기반의 페이지 상태 정보 관리를 위하여, 페이지 상태 정보를 제1 메모리에 저장하여 관리하고, 페이지 상태 정보를 업데이트 하는데 필요한 정보를 제1 메모리와 다른 제2 메모리에 캐싱하여 관리함으로써, 제1 메모리에 대한 액세스를 줄어줄 수 있고, 이를 통해, 쓰기 성능 등을 향상시킬 수 있는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 메모리 블록을 개략적으로 나타낸 다이어그램이다.
도 4는 본 발명의 실시예들에 따른 페이지 상태 정보 관리 방법을 나타낸 다이어그램이다.
도 5는 본 발명의 실시예들에 따른 페이지 상태 정보를 활용한 관련 동작 진행의 흐름도이다.
도 6은 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리 방법을 나타낸 다이어그램이다.
도 7은 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보를 활용한 관련 동작 진행의 흐름도이다.
도 8은 본 발명의 실시예들에 따른 페이지 상태 정보를 활용한 관련 동작의 예시를 나타낸 다이어그램이다.
도 9는 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리를 위한 메모리 장치 구조를 예시적으로 나타낸 다이어그램이다.
도 10은 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리를 위한 캐시 단위를 예시적으로 나타낸 다이어그램이다.
도 11은 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리를 위한 제1 메모리에 저장 관리되는 유효 페이지 테이블의 구조를 예시적으로 나타낸 다이어그램이다.
도 12는 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리를 위한 제2 메모리에 캐싱 되어 관리되는 캐시 테이블의 캐시 엔트리의 기본 구조를 예시적으로 나타낸 다이어그램이다.
도 13은 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리를 위한 제2 메모리에 캐싱 되어 관리되는 캐시 테이블의 2가지 캐시 엔트리에 대한 예시적인 다이어그램이다.
도 14는 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리를 위한 제2 메모리에 캐싱 되어 관리되는 캐시 테이블의 2가지 캐시 엔트리에 대한 다른 예시적인 다이어그램이다.
도 15는 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리를 위한 제2 메모리에 캐싱 되어 관리되는 캐시 테이블의 2가지 캐시 엔트리 각각의 식별 인덱스를 설명하기 위한 도면이다.
도 16은 본 발명의 실시예들에 따른 제1 캐시 엔트리 리스트와 관련한 캐시 기반의 페이지 상태 정보 관리 방법의 흐름도이다.
도 17 내지 도 20은 본 발명의 실시예들에 따른 제1 캐시 엔트리 리스트와 관련한 캐시 기반의 페이지 상태 정보 관리 시, 제1 캐시 엔트리 리스트의 업데이트와 이와 관련한 유효 페이지 테이블의 업데이트를 예시적으로 설명하기 위한 다이어그램들이다.
도 21은 본 발명의 실시예들에 따른 제2 캐시 엔트리 리스트와 관련한 캐시 기반의 페이지 상태 정보 관리 방법의 흐름도이다.
도 22 내지 도 26은 본 발명의 실시예들에 따른 제2 캐시 엔트리 리스트와 관련한 캐시 기반의 페이지 상태 정보 관리 시, 제2 캐시 엔트리 리스트의 업데이트와 이와 관련한 유효 페이지 테이블의 업데이트를 예시적으로 설명하기 위한 다이어그램들이다.
도 27은 본 발명의 실시예들에 따른 제2 캐시 엔트리 리스트와 관련한 캐시 기반의 페이지 상태 정보 관리 방법의 다른 흐름도이다.
도 28은 본 발명의 실시예들에 따른 제2 캐시 엔트리 리스트와 관련한 캐시 기반의 페이지 상태 정보 관리를 위한 최근 오픈 블록 인덱스 테이블을 예시적으로 나타낸 도면이다.
도 29는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 개략적으로 나타낸 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템(100)을 개략적으로 나타낸 블록도다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 데이터를 저장하는 메모리 장치(110)와, 메모리 장치(110)를 제어하는 메모리 컨트롤러(120) 등을 포함할 수 있다.
메모리 장치(110)는 다수의 메모리 블록을 포함하며, 메모리 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리 장치(110)의 동작은 일 예로, 리드 동작(Read Operation), 프로그램 동작(Program Operation, Write Operation이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리 장치(110)는 데이터를 저장하는 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 구현될 수 있다.
한편, 메모리 장치(110)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
예를 들면, 메모리 장치(110)는 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 또는 호스트(HOST)의 요청과 무관하게 메모리 장치(110)의 동작을 제어할 수 있다.
예를 들면, 메모리 컨트롤러(120)는 메모리 장치(110)에 대한 라이트(프로그램), 리드, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 배드 블록 관리(BBM, Bad Block Management) 동작 등이 될 수 있다.
도 1을 참조하면, 메모리 컨트롤러(120)는 호스트 인터페이스(121), 메모리 인터페이스(122), 제어 회로(123) 등을 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다. 제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120)를 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 더 포함할 수 있다.
프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.
프로세서(124)는 플래시 변환 레이어(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 랜더마이징 시드(seed)를 이용하여 호스트로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(124)는 읽기 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.
프로세서(124)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다. 일 예로, 펌웨어는 메모리 장치(110)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.
펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 일 예로, 호스트(HOST)에서 메모리 시스템(100)에 요구하는 논리주소(Logical Address)와 메모리 장치(110)의 물리주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 레이어(FTL: Flash Translation Layer), 호스트(HOST)에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 레이어(FTL)에 전달하는 역할을 하는 호스트 인터페이스 레이어(HIL: Host Interface Layer), 플래시 변환 레이어(FTL)에서 지시하는 커맨드를 메모리 장치(110)로 전달하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer) 등을 포함할 수 있다.
워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다.
이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 워킹 메모리(125)에 저장된 데이터(즉, 메모리 장치(110)로부터 전달된 리드 데이터)의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는 리드 데이터들 각각에 대해 섹터 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 리드 데이터는 복수의 섹터(sector)로 구성될 수 있다. 섹터(sector)는 플래시 메모리의 읽기 단위인 페이지(page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 리드 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.
에러 검출 및 정정 회로(126)는 모든 리드 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 리드 데이터에 포함된 섹터가 정정 가능한 경우 다음 리드 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 리드 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는 메모리 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126)은 예시일 뿐, 위에서 언급된 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 위에서 언급된 구성 요소들(121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합되거나, 하나 이상의 구성 요소가 추가될 수도 있다.
아래에서는, 도 2를 참조하여 메모리 장치(110)에 대하여 더욱 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 메모리 장치(110)를 개략적으로 나타낸 블록도다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 리드 앤 라이트 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)에 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 리드 앤 라이트 회로(230)에 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
도 2를 참조하면, 어드레스 디코더(220), 리드 앤 라이트 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다. 어드레스 디코더(220)는 메모리 장치(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 또한 어드레스 디코더(220)는 리드 동작 중 리드 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드 라인에 전압 생성 회로(250)에서 발생된 리드 전압(Vread)를 선택된 워드 라인에 인가하고, 나머지 비 선택된 워드 라인들에는 패스 전압(Vpass)을 인가할 수 있다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드 라인에 전압 생성 회로(250)에서 발생된 검증 전압을 선택된 워드 라인에 인가하고, 나머지 비 선택된 워드 라인들에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 리드 앤 라이트 회로(230)에 전송할 수 있다.
메모리 장치(110)의 리드 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함할 수 있다.
어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩되어 리드 앤 라이트 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
리드 앤 라이트 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 리드 앤 라이트 회로(230)는 메모리 셀 어레이(210)의 리드 동작(Read Operation) 시에는 "리드 회로(read circuit)"로 동작하고, 라이트 동작(Write Operation) 시에는 "라이트 회로(write circuit)"로 동작할 수 있다.
전술한 리드 앤 라이트 회로(230)는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)를 포함할 수 있다. 예를 들어, 데이터 레지스터 회로는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 리드 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다. 리드 앤 라이트 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
리드 앤 라이트 회로(230)는 리드 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 메모리 장치(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 리드 앤 라이트 회로(230)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은 어드레스 디코더(220), 리드 앤 라이트 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리 장치(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리 장치(110)의 제반 동작을 제어하도록 구성될 수 있다. 또한 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은 메모리 셀 어레이(210)의 리드 동작을 수행하도록 리드 앤 라이트 회로(230)를 제어할 수 있다.
전압 생성 회로(250)는 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여 리드 동작 시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다
도 3은 본 발명의 실시예들에 따른 메모리 장치(110)의 다수의 메모리 블록(BLK1~BLKz) 중 하나를 개략적으로 나타낸 도면이다.
도 3을 참조하면, 메모리 장치(110)에 포함된 다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 페이지(PG)와 다수의 스트링(STR)이 매트릭스 형태로 배치되어 구성될 수 있다.
다수의 페이지(PG)는 다수의 워드 라인(WL)과 대응되고, 다수의 스트링(STR)은 다수의 비트 라인(BL)과 대응된다.
즉, 다수의 메모리 블록(BLK1~BLKz) 각각에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 서로 교차하여, 다수의 메모리 셀(MC)이 정의될 수 있다. 각 메모리 셀(MC)에는 트랜지스터가 배치될 수 있다. 예를 들어, 각 메모리 셀(MC)에 배치된 트랜지스터는 드레인, 소스 및 게이트 등을 포함할 수 있는데, 트랜지스터의 드레인(또는 소스)은 해당 비트 라인과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있고, 트랜지스터의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있으며, 트랜지스터의 게이트는 절연체에 둘러싸인 플로팅 게이트(Floating Gate)와 게이트 전압이 인가되는 컨트롤 게이트(Control Gate)를 포함할 수 있다.
리드(Read) 동작 및 프로그램(Program) 동작(라이트 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.
도 3을 참조하면, 다수의 메모리 블록(BLK1~BLKz) 각각에는, 2개의 최외곽 워드 라인 중 리드 앤 라이트 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에는 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에는 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.
한편, 경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
한편, 본 발명의 실시예들에 따른 메모리 시스템(100)은 메모리 장치(110) 내 다수의 페이지(PG) 각각에 대한 상태(예: 유효(Valid) 상태, 무효(Invalid) 상태 등)를 파악해두고, 이를 이용하여, 페이지 상태와 관련된 각종 동작을 수행할 수 있다. 이에 대하여, 아래에서 상세하게 설명한다.
도 4는 본 발명의 실시예들에 따른 페이지 상태 정보 관리 방법을 나타낸 다이어그램이다.
도 4를 참조하면, 메모리 컨트롤러(120)는 메모리 장치(110) 내 다수의 페이지(PG) 각각의 상태(예: 유효(Valid) 상태, 무효(Invalid) 상태 등)를 파악해두고, 이를 이용하여, 페이지 상태와 관련된 각종 동작을 수행할 수 있다.
메모리 컨트롤러(120)는 메모리 장치(110) 내 다수의 페이지(PG) 각각의 상태(예: 유효(Valid) 상태, 무효(Invalid) 상태 등)를 파악(확인)하기 위하여, 유효 페이지 테이블(VPT: Valid Page Table, 이하 "VPT"라고 함)을 참조할 수 있다.
유효 페이지 테이블(VPT)은, 다수의 페이지(PG) 각각의 유효 페이지 여부를 확인할 수 있는 유효 페이지 여부 확인 정보를 포함할 수 있다. 여기서, 유효 페이지 여부 확인 정보는 페이지 상태를 확인할 수 있는 정보로서, 페이지 상태 정보라고도 할 수 있다.
예를 들어, 유효 페이지 여부 확인 정보가 1이면, 해당 페이지(PG)는 유효 페이지(Valid Page)이고, 유효 페이지 여부 확인 정보가 0이면, 해당 페이지(PG)는 무효 페이지(Invalid Page)일 수 있다.
한편, 일 예로, 유효 페이지 테이블(VPT)은, 모든 페이지(PG) 각각에 대한 유효 페이지 여부 확인 정보를 포함될 수 있다. 가령, 모든 페이지(PG) 각각에 대하여 유효 페이지 여부 확인 정보가 1이면, 해당 페이지(PG)는 유효 페이지(Valid Page)이고, 모든 페이지(PG) 각각에 에 대하여 유효 페이지 여부 확인 정보가 0이면, 해당 페이지(PG)는 무효 페이지(Invalid Page)일 수 있다.
다른 예로, 유효 페이지 테이블(VPT)은, 모든 페이지(PG) 중 일부의 페이지(PG)에 대해서만 유효 페이지 여부 확인 정보를 포함할 수 있다. 이 경우, 유효 페이지 또는 무효 페이지인 일부 페이지(PG)에 대해서만, 유효 페이지 또는 무효 페이지를 지시하는 유효 페이지 여부 확인 정보를 포함할 수 있다.
페이지 상태와 관련된 각종 동작은 페이지 상태에 따라 그에 맞는 처리가 이루어지는 그 어떠한 동작도 가능할 수 있다.
예를 들어, 페이지 상태와 관련된 각종 동작은, 가비지 콜렉션(Garbage Collection), 배드 블록 관리(Bad Block Management) 등의 블록 관리 동작이나, 메모리 장치(110) 내 유효 저장 공간을 더 넓히기 위한 메모리 관리 동작 등을 포함할 수 있다.
본 명세서에서, 페이지 상태 관리는, 각 페이지(PG)의 상태를 파악하고, 상태 정보를 저장하고 업데이트 하는 "페이지 상태 정보 관리"를 의미할 수 있으며, 이러한 페이지 상태 정보 관리를 통해 알게 된 페이지 상태 정보를 토대로 관련된 각종 동작을 수행하는 것을 포함할 수도 있다.
도 5는 본 발명의 실시예들에 따른 페이지 상태 정보를 활용한 관련 동작 진행의 흐름도이다.
도 5를 참조하면, 본 발명의 실시예들에 따른 페이지 상태 정보를 활용한 관련 동작 진행 방법(페이지 상태 관리 방법)은, 메모리 컨트롤러(120)가 쓰기 관련 동작 이벤트를 처리하여 메모리 장치(110)에서의 쓰기 관련 동작을 제어하는 단계(S510)와, 메모리 컨트롤러(120)가 쓰기 관련 동작 이벤트의 처리에 따라 쓰기 관련 동작이 수행될 때 유효 페이지 테이블(VPT)을 업데이트 하는 단계(S520) 등을 포함할 수 있다.
메모리 컨트롤러(120)는 쓰기 관련 동작이 수행될 때마다 유효 페이지 테이블(VPT)을 업데이트할 수도 있고, 쓰기 관련 동작이 수행될 때마다 유효 페이지 테이블(VPT)을 업데이트하지 않고 일부의 쓰기 관련 동작 수행 시 유효 페이지 테이블(VPT)을 업데이트할 수도 있다.
도 5를 참조하면, 본 발명의 실시예들에 따른 페이지 상태 정보를 활용한 관련 동작 진행 방법(페이지 상태 관리 방법)은, 메모리 컨트롤러(120)가 업데이트 된 유효 페이지 테이블(VPT)을 참조하여 가비지 콜렉션 등의 관련 동작을 수행하는 단계(S530)를 더 포함할 수 있다.
유효 페이지 테이블(VPT)은 논리적인 페이지(Logical Page) 단위로 페이지 상태를 확인할 수 있는 유효 페이지 여부 확인 정보를 포함하는데, 이러한 유효 페이지 테이블(VPT)을 유효 페이지 비트맵(Valid Page Bitmap)이라고도 할 수 있다.
이러한 유효 페이지 테이블(VPT)은 사이즈가 클 수 있다. 이에 따라, 유효 페이지 테이블(VPT)은 동적 램(DRAM: Dynamic RAM)에 저장될 수 있다. 여기서, 동적 램은 메모리 컨트롤러(120)의 내부에 존재할 수도 있고, 경우에 따라서, 외부에 존재할 수도 있다. 동적 램이 메모리 컨트롤러(120)의 내부에 존재하는 경우, 동적 램은 워킹 메모리(125)이거나 워킹 메모리(125)에 포함된 2개 이상의 메모리 중 하나일 수 있다.
한편, 동적 램에 데이터를 읽고 쓸 때의 데이터 단위와, 동적 램에 저장된 데이터에서 변경이 된 부분의 단위는 서로 다를 수 있다. 가령, 동적 램에 1 내지 2 바이트 단위로 데이터를 읽고 쓰지만, 동적 램에 저장된 데이터에서 변경할 부분은 비트 단위일 수 있다. 따라서, 동적 램에 저장된 유효 페이지 테이블(VPT)을 업데이트 하기 위해서는, RMW(Read Modify Write, 이하 RMW라고 함) 동작이 필요하다.
따라서, 동적 램에 저장된 유효 페이지 테이블(VPT)의 업데이트 시, 동적 램의 RMW 동작이 진행되어야 하고, 동적 램의 RMW 동작이 진행될 때마다 지연(Latency)이 발생할 수 있다. 여기서, 지연은 프로세스 지연(Process Latency)이라고도 할 수 있다.
이러한 동적 램의 RMW 동작에 따른 지연은 유효 페이지 테이블(VPT)의 업데이트 속도를 떨어뜨리고 결국에는 페이지 상태 관리의 성능을 감소시키는 주요 요인이 될 수 있다. 유효 페이지 테이블(VPT)의 업데이트가 빈번해질수록, 즉, 동적 램에 대한 액세스(Access)가 빈번해질수록, 동적 램의 RMW 동작에 따른 지연과 이에 따른 문제(업데이트 속도 저하, 페이지 상태 관리 성능 저하 등)는 더욱더 심화될 수 있다.
이에, 본 발명의 실시예들은, 큰 사이즈의 유효 페이지 테이블(VPT)을 효과적으로 저장하되, 큰 사이즈의 유효 페이지 테이블(VPT)이 저장된 메모리 공간에 대한 액세스를 줄여주면서도, 유효 페이지 테이블(VPT)의 업데이트를 정상적으로 신속하게 수행하여, 유효 페이지 테이블(VPT)를 활용한 페이지 상태 관리를 더욱 효과적으로 수행할 수도 있도록 해주는 "캐시 기반의 페이지 상태 정보 관리 방법을 제공할 수 있다.
도 6은 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리 방법을 나타낸 다이어그램이다.
도 6을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 캐시 기반의 페이지 상태 정보 관리를 위하여, 다수의 페이지(PG)를 포함하는 메모리 장치(110)와, 메모리 장치(110)의 쓰기 동작을 제어하는 메모리 컨트롤러(120)를 포함할 수 있다.
메모리 컨트롤러(120)는 제1 메모리(610) 및 제2 메모리(620)를 참조하여 메모리 장치(110)의 다수의 페이지(PG) 각각의 상태를 관리할 수 있다.
제1 메모리(610)는 다수의 페이지(PG) 각각의 유효 페이지 여부 확인 정보를 포함하는 유효 페이지 테이블(VPT)을 저장할 수 있다. 여기서, 유효 페이지 여부 확인 정보는 페이지 상태 정보라고도 할 수 있다.
제2 메모리(620)는 유효 페이지 테이블(VPT)의 일부를 업데이트 하기 위한 정보들을 포함하는 캐시 테이블(CT)을 캐싱할 수 있다.
캐시 테이블(CT)은 유효 페이지 테이블(VPT)보다 작은 사이즈를 가질 수 있다. 즉, 캐시 테이블(CT)은 유효 페이지 테이블(VPT)보다 작은 정보량을 포함할 수 있다.
제1 메모리(610) 및 제2 메모리(620) 중 하나 이상은 메모리 컨트롤러(120)의 내부에 포함될 수 있다. 일 예로, 제1 메모리(610) 및 제2 메모리(620) 중 하나는 메모리 컨트롤러(120)의 내부에 있는 워킹 메모리(125)에 포함될 수 있다. 다른 예로, 제1 메모리(610) 및 제2 메모리(620)는 메모리 컨트롤러(120)의 내부에 있는 워킹 메모리(125)에 모두 포함될 수 있다.
유효 페이지 테이블(VPT)이 저장되는 제1 메모리(610)는 동적 램(DRAM)이고, 캐시 테이블(CT)이 캐싱되는 제2 메모리(620)는 동적 램에 비해 빠른 입출력이 가능한 정적 램(SRAM)일 수 있다.
전술한 바와 같이, 메모리 컨트롤러(120)의 제어 회로(123)는 제1 메모리(610) 및 제2 메모리(620)를 참조하여 메모리 장치(110)의 다수의 페이지(PG) 각각의 상태를 관리할 수 있다.
더욱 상세하게는, 메모리 컨트롤러(120)는, 제2 메모리(620)에 캐시 테이블(CT)을 캐싱하거나, 제2 메모리(620)에 캐싱된 캐시 테이블(CT)을 업데이트 하고, 그 결과에 따라, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)을 업데이트 하여, 업데이트 된 유효 페이지 테이블(VPT)을 참조하여, 가비지 콜렉션 등의 관련된 동작을 수행할 수 있다.
메모리 컨트롤러(120)는 동작 이벤트 시 마다 제1 메모리(610)에 매번 액세스 하여 유효 페이지 테이블(VTP)을 매번 업데이트 할 필요가 없을 수 있다. 여기서, 동작 이벤트는, 유효 페이지 테이블(VPT)의 업데이트가 필요한 동작 이벤트로서, 일 예로, 쓰기와 관련된 동작 이벤트일 수 있으며, 쓰기 동작 이벤트, 가비지 콜렉션 동작 이벤트, 또는 리플레시 동작 이벤트 등일 수 있다.
메모리 컨트롤러(120)는, 제1 메모리(610)의 액세스와 유효 페이지 테이블(VPT)의 업데이트를 동작 이벤트 시마다 매번 수행하는 대신에, 유효 페이지 테이블(VPT)의 업데이트에 필요한 정보들을 제2 메모리(620) 내 캐시 테이블(CT)에 캐싱 해두고 업데이트 해두고, 제2 메모리(620) 내 캐시 테이블(CT)의 캐싱 및 업데이트와 관련하여, 필요한 경우에만 제한적으로, 제1 메모리(610)의 액세스와 유효 페이지 테이블(VPT)의 업데이트를 수행할 수 있다.
따라서, 제1 메모리(610)의 액세스와 이를 통한 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)의 업데이트는, 제2 메모리(620)의 액세스와 이를 통한 제2 메모리(620)에 저장된 캐시 테이블(CT)의 업데이트보다 덜 빈번하게 발생할 수 있다.
전술한 페이지 상태 정보 관리 방법에 따르면, 큰 사이즈의 유효 페이지 테이블(VPT)을 제1 메모리(610)에 저장하되, 큰 사이즈의 유효 페이지 테이블(VPT)이 저장된 제1 메모리(610)에 대한 액세스를 줄여주면서도, 제2 메모리(620)에 저장된 캐시 테이블(CT)을 활용하여, 유효 페이지 테이블(VPT)의 업데이트를 덜 빈번한 횟수로 신속하고 정확하게 수행할 수 있다. 따라서, 유효 페이지 테이블(VPT)를 활용한 페이지 상태 관리를 더욱 효과적이고 더욱 신속하게 수행할 수 있다.
도 7은 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보를 활용한 관련 동작 진행의 흐름도이다.
도 7을 참조하면, 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보를 활용한 관련 동작 진행 방법(즉, 캐시 기반의 페이지 상태 정보를 활용한 페이지 상태 관리 방법)은, 메모리 컨트롤러(120)가 쓰기 관련 동작 이벤트를 처리하여 메모리 장치(110)에서의 쓰기 관련 동작을 제어하는 단계(S710)가 진행된 이후, 본격적인 페이지 상태 정보 관리가 이루어진다.
메모리 컨트롤러(120)는, 메모리 컨트롤러(120)가 쓰기 관련 동작이 수행된 이후, 메모리 장치(110)의 다수의 페이지(PG) 각각의 상태를 관리하기 위하여, 메모리 장치(110)와 다른 메모리 구성들인 제1 메모리(610) 및 제2 메모리(620) 중 하나에 저장된 정보들(VPT 내 정보들, CT 내 정보들)을 업데이트 할 수 있다.
더욱 상세하게는, 도 7을 참조하면, 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보를 활용한 관련 동작 진행 방법(즉, 캐시 기반의 페이지 상태 정보를 활용한 페이지 상태 관리 방법)은, S710 단계 이후, 메모리 컨트롤러(120)가 쓰기 관련 동작이 수행된 이후, 제2 메모리(620)에 캐싱된 캐시 테이블(CT)을 업데이트 (캐싱 동작 포함할 수 있음)를 수행하는 단계(S720)와, 메모리 컨트롤러(120)가 제2 메모리(620)에 캐싱된 캐시 테이블(CT)이 업데이트 되고 난 이후, 즉시 또는 필요한 시점에, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)을 업데이트 하는 단계(S730) 등을 포함할 수 있다.
유효 페이지 테이블(VPT)의 업데이트는, 업데이트 하기 전에 이미 캐싱 되어 있던 캐시 테이블(CT)을 토대로 진행될 수도 있고, 캐시 테이블(CT)의 업데이트 동작과 연계하여 진행될 수도 있다. 본 명세서에서, 유효 페이지 테이블(VPT)의 업데이트를 플러시(Flush) 동작이라고도 한다.
도 7을 참조하면, 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보를 활용한 관련 동작 진행 방법(즉, 캐시 기반의 페이지 상태 정보를 활용한 페이지 상태 관리 방법)은, S730 단계 이후, 메모리 컨트롤러(120)가 업데이트 된 유효 페이지 테이블(VPT)을 참조하여 가비지 콜렉션 등의 관련 동작을 수행하는 단계(S740) 등을 더 포함할 수 있다.
만약, S740 단계에서, 관련 동작으로서 가비지 콜렉션(Garbage Collection)이 진행되는 경우, 메모리 컨트롤러(120)는, 업데이트 된 유효 페이지 테이블(VPT)을 참조하여, 무효 페이지가 존재하는 것으로 확인된 제1 블록 내 하나 이상의 유효 페이지를 제1 블록과 다른 블록(굿 블록(Good Block)이고 빈 블록(Empty Block)일 수 있음)으로 옮기고(이동하고 또는 복사하고), 하나 이상의 유효 페이지에 대한 주소를 재 설정하며, 제1 블록 내 무효 페이지를 콜렉션 할 수 있다.
여기서, 제1 블록과 이와 다른 블록 각각은 하나의 메모리 블록(BLK)일 수도 있고, 둘 이상의 메모리 블록(BLK)의 그룹일 수도 있으며, 하나 또는 둘 이상의 메모리 블록(BLK)과 정확하게 대응되지 않고, 둘 이상의 페이지(PG)의 그룹일 수도 있으며, 경우에 따라서, 다양한 저장 공간일 수도 있다.
가비지 콜렉션 전, 제1 블록은 무효 페이지만을 포함하거나 유효 페이지와 무효 페이지를 모두 포함할 수도 있다. 제1 블록이 가비지 콜렉션 수행 이전에 유효 페이지와 무효 페이지를 모두 포함하는 경우, 가비지 콜렉션의 수행에 따라, 제1 블록은, 다른 블록으로 이동된 유효 페이지 없이, 무효 페이지만을 포함할 수도 있고, 무효 페이지와 함께 다른 블록으로 복사된 유효 페이지도 그대로 포함하고 있을 수도 있다.
그리고, 제1 블록과 다른 블록은 가비지 콜렉션에 따라 유효 페이지만을 포함하게 된다. 제1 블록과 다른 블록은 굿 블록(Good Block)이고 빈 블록(Empty Block)일 수 있음)일 수 있다.
가비지 콜렉션 수행 시, 메모리 컨트롤러(120)는, 무효 페이지를 포함하는 제1 블록 내 모든 데이터 전체를 삭제할 수 있다. 이후, 메모리 컨트롤러(120)는 제1 블록에 대하여 정상적인 블록(굿 블록(Good Block)이라고도 함)으로 재사용할 수 있다. 이에 따라, 블록의 가용성을 증가시킬 수 있다.
도 8은 본 발명의 실시예들에 따른 페이지 상태 정보를 활용한 관련 동작의 예시를 나타낸 다이어그램이다. 도 8은 페이지 상태 정보를 활용한 관련 동작의 예시로서, 가비지 콜렉션을 개념적으로 나타낸 다이어그램이다.
도 8을 참조하면, 메모리 컨트롤러(120)는, 업데이트 된 유효 페이지 테이블(VPT)을 참조하여, 메모리 장치(110) 내 다수의 메모리 블록(BLK) 각각에 포함된 다수의 페이지(PG) 별로 페이지 상태(예: 유효 페이지 상태, 무효 페이지 상태 등)를 파악할 수 있다.
유효 페이지 테이블(VPT)은, 메모리 컨트롤러(120)가 다수의 페이지(PG) 별로 페이지 상태(예: 유효 페이지 상태, 무효 페이지 상태 등)를 파악할 수 있도록, 다수의 페이지(PG) 각각의 페이지 상태 정보 (유효 페이지 여부 확인 정보)를 포함할 수 있다.
예를 들어, 메모리 컨트롤러(120)는, 업데이트 된 유효 페이지 테이블(VPT)에 포함된 다수의 메모리 블록(BLK) 각각에 포함된 다수의 페이지(PG) 각각에 대한 페이지 상태 정보 (유효 페이지 여부 확인 정보)를 토대로, 메모리 장치(110) 내 다수의 메모리 블록(BLK) 각각에 포함된 다수의 페이지(PG) 중에서 유효 페이지(VPG)와 무효 페이지(IVPG)를 구분하여 파악할 수 있다.
도 8의 예시에 따르면, 유효 페이지 테이블(VPT)의 참조에 따른 페이지 상태 확인 결과, 제1 메모리 블록(BLK1)은 2개의 유효 페이지(VPG)와 2개의 무효 페이지(IVPG) 등을 포함한다. 제2 메모리 블록(BLK2)은 1개의 유효 페이지(VPG)와 3개의 무효 페이지(IVPG) 등을 포함한다.
메모리 컨트롤러(120)는, 제1 메모리 블록(BLK1) 내 확인된 2개의 유효 페이지(VPG)를 다른 제3 메모리 블록(BLK3)으로 옮기고(이동하고 또는 복사하고), 제2 메모리 블록(BLK2) 내 확인된 1개의 유효 페이지(VPG)를 다른 제3 메모리 블록(BLK3)으로 옮긴다(이동한다 또는 복사한다). 이에 따라, 제3 메모리 블록(BLK3)은 무효 페이지 없이, 3개의 유효 페이지(VPG)만을 포함할 수 있다.
전술한 처리 후 제1 메모리 블록(BLK1)의 상태와 관련하여, 제1 메모리 블록(BLK1)은, 제3 및 제4 페이지(PG3, PG4)에 해당하는 2개의 무효 페이지(IVPG)를 포함하되, 페이지 복사(Page Copy) 처리 방식에 따라 제3 메모리 블록(BLK3)에 복사된 2개의 유효 페이지(VPG)를 그대로 포함할 수도 있고, 페이지 이동(Page Move) 처리 방식에 따라 제3 메모리 블록(BLK3)에 이동된 2개의 유효 페이지(VPG)를 포함하지 않을 수도 있다.
전술한 처리 후 제2 메모리 블록(BLK2)의 상태와 관련하여, 제2 메모리 블록(BLK2)은, 제1 내지 제3 페이지(PG1, PG2, PG3)에 해당하는 3개의 무효 페이지(IVPG)를 포함하되, 페이지 복사(Page Copy) 처리 방식에 따라 제3 메모리 블록(BLK3)에 복사된 1개의 유효 페이지(VPG)를 그대로 포함할 수도 있고, 페이지 이동(Page Move) 처리 방식에 따라 제3 메모리 블록(BLK3)에 이동된 1개의 유효 페이지(VPG)를 포함하지 않을 수도 있다.
전술한 처리 후, 메모리 컨트롤러(120)는, 제3 및 제4 페이지(PG3, PG4)에 해당하는 2개의 무효 페이지(IVPG)를 포함하는 제1 메모리 블록(BLK1)과, 제1 내지 제3 페이지(PG1, PG2, PG3)에 해당하는 3개의 무효 페이지(IVPG)를 포함하는 제2 메모리 블록(BLK2)에 대하여 블록 삭제(Block Erasure) 처리를 수행할 수 있다.
이후, 메모리 컨트롤러(120)는, 제3 메모리 블록(BLK3)으로 옮겨진 3개의 유효 페이지(VPG)에 대한 주소를 재 설정하는 주소 재설정 처리를 수행할 수 있다. 이에 따라, 메모리 컨트롤러(120)는 제3 메모리 블록(BLK3)으로 옮겨진 3개의 유효 페이지(VPG)에 대한 주소 매핑을 정상적으로 수행할 수 있다.
이상에서 설명한 가비지 콜렉션은 제어 회로(123) 내 프로세서(124) 등에 의해 수행될 수 있으며, 기능적 레이어 측면에서는, 플래시 변환 레이어(FTL: Flash Translation Layer)가 수행할 수 있다.
아래에서는, 이상에서 설명한 캐시 기반의 페이지 상태 정보 관리 방법에 대하여, 메모리 장치 구조의 예시를 기반으로, 더욱 상세하게 설명한다.
도 9는 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리를 위한 메모리 장치 구조를 예시적으로 나타낸 다이어그램이다.
메모리 장치(110)는 하나의 다이(Die)를 포함할 수 있고, 둘 이상의 다이(Die)를 포함할 수도 있다. 도 9의 예시는, 메모리 장치(110)가 4개의 다이(DIE 1, DIE 2, DIE 3, DIE 4)를 포함하는 경우이다.
4개의 다이(DIE 1, DIE 2, DIE 3, DIE 4) 각각은 하나의 플레인(Plane)을 포함할 수도 있고, 둘 이상의 플레인(Plane)을 포함할 수도 있다. 도 9의 예시는, 4개의 다이(DIE 1, DIE 2, DIE 3, DIE 4) 각각이 4개의 플레인(PLN 1, PLN 2, PLN 3, PLN 4)를 포함할 수 있다.
메모리 장치(110)는 다수의 메모리 블록(BLK)을 포함할 수 있다. 그리고, 도 3과 같이, 다수의 메모리 블록(BLK) 각각은 여러 개의 페이지(PG)를 포함할 수 있다.
도 9의 예시에 따르면, 메모리 장치(110)의 4개의 다이(DIE 1, DIE 2, DIE 3, DIE 4) 각각에서, 4개의 플레인(PLN 1, PLN 2, PLN 3, PLN 4) 각각은 다수의 메모리 블록(BLK)을 포함할 수 있다. 그리고, 도 3과 같이, 4개의 플레인(PLN 1, PLN 2, PLN 3, PLN 4) 각각에서, 다수의 메모리 블록(BLK) 각각은 여러 개의 페이지(PG)를 포함할 수 있다.
도 9를 참조하면, 다수의 메모리 블록(BLK)은 다수의 슈퍼블록(SBLK: Super Block)으로 그룹화 될 수 있다. 여기서, 하나의 슈퍼블록(SBLK)은, 읽기 동작 및/또는 쓰기 동작 등이 동시에 또는 동일 시간대에 이루어지거나 읽기 동작 및/또는 쓰기 동작 등이 연계되거나 관련되어 이루어지는 메모리 블록(BLK)의 집합이거나, 하나의 커맨드에 대하여 읽기 동작 및/또는 쓰기 동작 등이 이루어지는 메모리 블록(BLK)의 집합이거나, 메모리 장치(110)에서 읽기 동작 및/또는 쓰기 동작 등이 연계되어 이루어지거나 동시에 이루어지는 메모리 블록(BLK)의 집합일 수 있다. 이뿐만 아니라, 여러 메모리 블록(BLK) 중에서 동작 관점에서 서로 구별되는 메모리 블록들(BLK)의 그룹을 슈퍼블록(SBLK)이라고 할 수 있다.
다수의 슈퍼블록(SBLK) 각각의 크기는 모두 동일할 수도 있고, 다수의 슈퍼블록(SBLK) 중 적어도 하나는 나머지와 크기가 다를 수도 있다. 즉, 다수의 슈퍼블록(SBLK) 각각에 포함되는 메모리 블록(BLK)의 개수는 모두 동일할 수도 있고, 다수의 슈퍼블록(SBLK) 중 적어도 하나의 슈퍼블록(SBLK)에 포함되는 메모리 블록(BLK)의 개수는 나머지 슈퍼블록(SBLK)에 포함되는 메모리 블록(BLK)의 개수와 다를 수도 있다.
또한, 다수의 슈퍼블록(SBLK) 각각에 포함되는 둘 이상의 메모리 블록(BLK)은 모두 동일한 하나의 다이(Die)에 위치하는 것일 수 있다. 이와 다르게, 다수의 슈퍼블록(SBLK) 각각에 포함되는 둘 이상의 메모리 블록(BLK)은 서로 다른 2개 이상의 다이(Die)에 위치하는 것 일수도 있다.
하나의 슈퍼블록(SBLK)에 포함된 다수의 메모리 블록(BLK) 각각은 다수의 페이지(PG)를 포함하는데, 이러한 다수의 페이지(PG)는 행 순서에 따라 다수의 페이지 행(Page Row)을 구성할 수 있다. 하나의 페이지 행은 여러 개의 페이지로 구성된다. 하나의 페이지는 다이 마다 존재할 수도 있고, 다이 내 플레인 마다 존재할 수도 있다. 본 명세서에서 페이지(PG)는 워드 라인(WL)과 대응될 수 있다.
도 10은 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리를 위한 캐시 단위를 예시적으로 나타낸 다이어그램이다.
도 10을 참조하면, 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리는, 하나의 슈퍼블록(SBLK) 내에서, 페이지 그룹 개념을 갖는 논리적인 페이지인 스트라이프 페이지(STPG: Stripe Page) 단위로 이루어진다.
다수의 슈퍼블록(SBLK) 각각은 둘 이상의 스트라이프 페이지(STPG)를 포함할 수 있다.
하나의 스트라이프 페이지(STPG)는 다수의 다이(DIE 1 ~ DIE 4)에 걸쳐서 존재하고, 다수의 페이지(PG)를 포함한다.
다르게 표현하면, 하나의 스트라이프 페이지(STPG)는 다수의 다이(DIE 1 ~ DIE 4)에 걸쳐서 동일한 행 순서에 배치되는 페이지들(PG)의 집합인 페이지 행(Page Row)을 여러 개 포함할 수 있다.
하나의 스트라이프 페이지(STPG)에 포함되는 페이지 행의 개수는, 데이터 저장 방식(예: SLC, MLC, TLC 등)에 따라 달라질 수 있다. 도 10의 예시는, 데이터 저장 방식이 트리플-레벨 셀(TLC)인 경우에 해당할 수 있다. 따라서, 하나의 스트라이프 페이지(STPG)는 3개의 페이지 행을 포함할 수 있다. 예를 들어, 1번째 스트라이프 페이지(STG)는 숫자 1, 2, 3이 표시된 3개의 페이지 행을 포함할 수 있다.
도 10에서, 다수의 다이(DIE 1 ~ DIE 4) 각각에 표시된 숫자(1, 2, 3, 4, 5, 6, ...)는 다수의 페이지 행(Page Row)의 행 순서를 나타내는 숫자일 수 있다. 즉, 도 10에서, 다수의 다이(DIE 1 ~ DIE 4) 각각에 표시된 숫자(1, 2, 3, 4, 5, 6, ...)는 다수의 다이(DIE 1 ~ DIE 4) 각각의 4개의 플레인(PLN 1 ~ PLN 4)에 포함된 다수의 페이지 행의 행 순서를 나타내는 숫자일 수 있다.
그리고, 도 10에서, 다수의 다이(DIE 1 ~ DIE 4) 각각에서 1개의 작은 박스는, 해당 다이에서의 해당 페이지 행에 해당한다. 예를 들어, 제1 다이(DIE 1)에서 숫자 1인 표시된 작은 박스는, 제1 다이(DIE 1)의 4개의 플레인(PLN 1 ~ PLAN 4)에 걸쳐 있는 1번째 페이지 행에 해당한다.
전술한 바와 같이, 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리는 스트라이프 페이지(STPG: Stripe Page) 단위로 이루어진다. 따라서, 캐시 테이블(CT)은 유효 페이지 테이블(VPT)을 업데이트 하는데 필요한 정보들을 스트라이프 페이지(STPG) 단위로 캐싱한다.
이 경우, 유효 페이지 테이블(VPT)의 업데이트 시 필요한 정보들을 캐시 테이블(CT)에 캐싱할 때, 어떠한 슈퍼블록(SBLK) 내에서 어떠한 스트라이프 페이지(STPG)에 해당하는 정보들인지를 확인할 수도 있도록, 해당 정보들을 슈퍼블록 인덱스(Super Block Index)와 스트라이프 페이지 인덱스(Stripe Page Index)의 조합으로 정의된 캐시 인덱스(Cache Index)와 연계시켜 캐시 테이블(CT)에 캐싱할 수 있다.
다시 말해, 캐시 테이블(CT)에 포함되는 정보들은, 슈퍼블록 인덱스(Super Block Index)와 스트라이프 페이지 인덱스(Stripe Page Index)의 조합으로 정의된 캐시 인덱스(Cache Index)와 연계되어 저장될 수 있다.
도 11은 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리를 위한 제1 메모리(610)에 저장 관리되는 유효 페이지 테이블(VPT)의 구조를 예시적으로 나타낸 다이어그램이다.
도 11을 참조하면, 제1 메모리(610)에 저장 관리되는 유효 페이지 테이블(VPT)은, 스트라이프 페이지(STPG) 단위로, 스트라이프 페이지(STPG)에 포함되는 페이지들(PG)의 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO, 페이지 상태 정보들)이 저장될 수 있다.
예를 들어, 유효 페이지 테이블(VPT)은 제1 스트라이프 페이지(STPG 1)에 포함되는 페이지들(PG)의 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO)와, 제2 스트라이프 페이지(STPG 2)에 포함되는 페이지들(PG)의 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO) 등을 포함할 수 있다.
도 11의 예시에서는, 메모리 장치(110)에 4개의 다이(DIE 1 ~ DIE 4)가 존재하고, 데이터 저장 방식이 트리플-레벨 셀(TLC)이고, 4개의 다이(DIE 1 ~ DIE 4) 각각에는 4개의 플레인(PLN 1 ~ PLN 4)이 존재하고, 하나의 페이지 크기(하나의 페이지 데이터의 크기)가 8K 바이트(8KB)이고, 유효 페이지 테이블(VPT)에서 1 비트에 대응되는 사이즈(1 비트로 표현할 수 있는 데이터 크기)는 4K 바이트(4KB)인 것으로 가정한다.
이러한 예시에 따르면, 유효 페이지 테이블(VPT)에서, 하나의 슈퍼블록(SBLK) 내 다수의 스트라이프 페이지(STPG 1, STPG 2, ...) 각각에 대하여, 저장되는 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO)의 크기는 12 바이트(=96 비트)에 해당할 수 있다.
즉, 하나의 슈퍼블록(SBLK) 내 다수의 스트라이프 페이지(STPG 1, STPG 2, ...) 각각에 대응되는 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO)의 비트 수는, 유효 페이지 테이블(VPT)에서 1비트에 대응되는 사이즈(1비트에 대응되는 데이터 사이즈, 예시에서는 4K바이트(4KB)), 페이지 크기(8K 바이트(8KB)), 다이 개수(4개) 및 다이 당 플레인 개수(4개), 그리고, 데이터 저장 방식(TLC)에 따라 다수의 스트라이프 페이지(STPG 1, STPG 2, ...) 각각에 포함되는 페이지 행 개수(3)에 의해 정의될 수 있다.
유효 페이지 테이블(VPT)에서 하나의 슈퍼블록(SBLK) 내 다수의 스트라이프 페이지(STPG 1, STPG 2, ...) 각각에 대응되는 비트 수(Nb)는, 다음과 같이 계산될 수 있다. Nb = 4*3*4*(8KB/4KB) = 96 bits = 12 Bytes
유효 페이지 테이블(VPT)에서 다수의 스트라이프 페이지(STPG 1, STPG 2, ...) 각각에 대응되는 비트 수(Nb)는, 유효 페이지 테이블(VPT)에서 다수의 스트라이프 페이지(STPG 1, STPG 2, ...) 각각의 유효 페이지 여부 확인 정보(VPG_CHECK_INFO)를 표현하기 위하여 필요한 비트 수이다.
도 11을 참조하면, 제1 스트라이프 페이지(STPG 1)은 4개의 다이(DIE 1 ~ DIE 4) 각각에 포함된 3개의 페이지 행(페이지 행 숫자: 1, 2, 3)을 포함할 수 있다. 즉, 제1 스트라이프 페이지(STPG 1)은 총 12개의 페이지 행을 포함할 수 있다. 제1 스트라이프 페이지(STPG 1)에 포함된 12개의 페이지 행 각각이 도 10에서 하나의 박스로 표시되어 있다.
따라서, 제1 스트라이프 페이지(STPG 1)에 포함된 12개의 페이지 행 각각에 저장되는 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO)은, 8 비트(=96 /12), 즉, 1바이트 (=12/12)의 크기를 가질 수 있다.
도 11을 참조하면, 제1 스트라이프 페이지(STPG 1)에서, 첫 번째 박스는, 제1 다이(DIE 1)의 1번째 페이지 행(페이지 행 숫자: 1)에 포함된 4개의 페이지(PG) 각각의 유효 페이지 여부 확인 정보(VPG_CHECK_INFO)가 저장될 수 있다.
도 11을 참조하면, 제1 스트라이프 페이지(STPG 1)의 4개의 다이(DIE 1 ~ DIE 4) 각각은 3개의 페이지 행(페이지 행 숫자: 1, 2, 3)을 포함하고, 제1 스트라이프 페이지(STPG 1)에 포함된 총 12개의 페이지 행 각각은 4개의 플레인(PLN 1 ~ PLN 4)에 위치하는 4개의 페이지들(PG)을 포함하기 때문에, 제1 스트라이프 페이지(STPG 1)은 총 48개의 페이지들(=12*4)을 포함할 수 있다.
이에 따르면, 96 비트(12 바이트)로 48개의 페이지들(PG)의 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO)을 표현할 수 있다. 이 경우, 1개의 페이지(PG)의 유효 페이지 여부 확인 정보(VPG_CHECK_INFO)를 표현하기 위하여, 2 비트(=96/48)가 필요하다.
한편, 일 예로, 제1 메모리(610)는 4 바이트 단위로 읽기와 쓰기가 이루어질 수 있다. 즉, 제1 메모리(610)에 저장된 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO)은 4 바이트 단위로 업데이트 될 수 있다.
도 12는 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리를 위한 제2 메모리(620)에 캐싱되어 관리되는 캐시 테이블(CT)의 캐시 엔트리(CENT)의 기본 구조를 예시적으로 나타낸 다이어그램이다.
도 12를 참조하면, 제2 메모리(620)에 캐싱되어 관리되는 캐시 테이블(CT)은 하나 또는 둘 이상의 캐시 엔트리(CENT)를 포함할 수 있다.
하나의 캐시 엔트리(CENT) 또는 둘 이상의 캐시 엔트리(CENT) 각각은 어떤 하나의 스트라이프 페이지(STPG i)와 대응된다.
하나의 캐시 엔트리(CENT) 또는 둘 이상의 캐시 엔트리(CENT) 각각은 유효 페이지 테이블(VPT)에서 하나의 스트라이프 페이지(STPG)에 대응되는 부분과 유사하다.
하나의 캐시 엔트리(CENT) 또는 둘 이상의 캐시 엔트리(CENT) 각각의 구조 및 사이즈는, 유효 페이지 테이블(VPT)에서 하나의 스트라이프 페이지(STPG)에 대응되는 부분의 구조 및 사이즈와 기본적으로 동일할 수 있다.
예를 들어, 유효 페이지 테이블(VPT)에서 다수의 스트라이프 페이지(STPG 1, STPG 2, ...) 각각에 대응되는 비트 수(Nb)는, 캐시 테이블(CT)의 하나의 캐시 엔트리(CENT) 또는 둘 이상의 캐시 엔트리(CENT) 각각에서 해당 스트라이프 페이지(STPG)에 대응되는 비트 수와 동일할 수 있다.
다만, 하나의 캐시 엔트리(CENT) 또는 둘 이상의 캐시 엔트리(CENT)에 포함되는 정보들과, 유효 페이지 테이블(VPT)에서 하나의 스트라이프 페이지(STPG)에 대응되는 부분에 포함되는 정보들이 다를 수 있다.
유효 페이지 테이블(VPT)에서 하나의 스트라이프 페이지(STPG)에 대응되는 부분에 포함되는 정보들은, 하나의 스트라이프 페이지(STPG)에 포함되는 페이지들(PG)의 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO)이다.
이에 비해, 각 캐시 엔트리(CENT)에 포함되는 정보들은, 대응되는 스트라이프 페이지(STPG)에 포함되는 페이지들(PG)의 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO)의 전체 또는 일부를 업데이트 하기 위하여 필요한 정보들이다.
각 캐시 엔트리(CENT)에 포함되는 정보들(즉, 각 캐시 엔트리(CENT)에 대응되는 스트라이프 페이지(STPG)에 포함되는 페이지들(PG)의 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO)의 전체 또는 일부를 업데이트 하기 위하여 필요한 정보들)은, 해당 페이지(PG)에 새로운 쓰기가 된 것을 지시하는 새로운 쓰기 여부 정보(NEW_WRT_INFO)와, 해당 페이지(PG)가 유효 페이지(Valid Page)에서 무효 페이지(Invalid Page)로 변경된 것을 지시하는 무효 페이지 변경 여부 정보(IVPG_CHANGE_INFO) 등을 포함할 수 있다.
도 13 및 도 14는 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리를 위한 제2 메모리(620)에 캐싱되어 관리되는 캐시 테이블(CT)의 2가지 캐시 엔트리 리스트(LIST_CENT1, LIST_CENT2)에 대한 예시적인 다이어그램들이다.
도 15는 본 발명의 실시예들에 따른 캐시 기반의 페이지 상태 정보 관리를 위한 제2 메모리(620)에 캐싱되어 관리되는 캐시 테이블(CT)의 2가지 캐시 엔트리(CENT1, CENT2) 각각의 식별 인덱스를 설명하기 위한 도면이다.
도 13 및 도 14를 참조하면, 캐시 테이블(CT)은, 제1 캐시 엔트리 리스트(LIST_CENT1)와 제2 캐시 엔트리 리스트(LIST_CENT2)를 포함할 수 있다.
제2 메모리(620)에 캐싱된(저장된) 캐시 테이블(CT)에 포함된 제1 캐시 엔트리 리스트(LIST_CENT1)는, 새로운 쓰기 관련 동작과 관련하여 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT) 상의 해당 페이지(PG)에 대한 페이지 상태 정보(유효 페이지 여부 확인 정보)를 업데이트 하기 위해 필요한 정보(새로운 쓰기 여부 정보)를 캐싱 한다.
다시 설명하면, 제2 메모리(620)에 캐싱된(저장된) 캐시 테이블(CT)에 포함된 제1 캐시 엔트리 리스트(LIST_CENT1)는 어떠한 페이지(PG)가 처음으로 새롭게 쓰기가 된 경우, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT) 상의 해당 페이지(PG)에 대한 페이지 상태 정보(유효 페이지 여부 확인 정보)를 업데이트 하기 위해 필요한 정보(즉, 새로운 쓰기 여부 정보)를 캐싱하는 것이다. 여기서, 해당 페이지(PG)가 포함된 스트라이프 페이지(STPG)에 포함되는 다른 페이지(PG)는 이미 쓰기가 된 페이지일 수도 있다.
제2 메모리(620)에 캐싱된(저장된) 캐시 테이블(CT)에 포함된 제2 캐시 엔트리 리스트(LIST_CENT2)는, 과거에 이미 쓰기가 된 페이지(PG)에 대한 페이지 상태 정보(유효 페이지 여부 확인 정보)를 업데이트 하기 위해 필요한 정보(무효 페이지 변경 여부 정보)를 캐싱 한다.
다시 설명하면, 과거에 이미 쓰기가 된 페이지(PG)의 경우, 과거 시점에서 대응되는 제1 캐시 엔트리 리스트(LIST_CENT1)에 포함된 제1 캐시 엔트리로 이미 존재했을 수 있으며, 과거 시점에 존재했던 제1 캐시 엔트리 상의 해당 정보(해당 페이지와 대응되는 정보)가 무효 페이지(IVPG)로의 변경을 의미하는 정보(즉, 무효 페이지 변경 여부 정보)를 포함하는 것이 제2 메모리(620)에 캐싱된(저장된) 캐시 테이블(CT)에 포함된 제2 캐시 엔트리 리스트(LIST_CENT2)일 수 있다.
제1 캐시 엔트리 리스트(LIST_CENT1)에 포함된 제1 캐시 엔트리의 경우, 제1 캐시 엔트리 내에서 정보를 비트로 순차적으로 쓰기 하기 때문에 대부분 캐시 히트(Cache Hit)가 발생할 수 있다.
제1 캐시 엔트리 리스트(LIST_CENT1)에 포함된 제1 캐시 엔트리의 경우, 순차적으로 제1 메모리(610)에 대한 액세스가 발생하기 때문에 1개의 스트라이프 페이지(STPG)만큼 캐시를 사용할 수 있다.
제2 캐시 엔트리 리스트(LIST_CENT2)에 포함된 제2 캐시 엔트리의 경우, 로컬리티(Locality)가 있는 패턴의 경우 높은 수준의 캐시 히트 율을 보일 수 잇다.
제2 캐시 엔트리 리스트(LIST_CENT2)에 포함된 제2 캐시 엔트리의 경우, 스트라이프 페이지(STPG) 단위로 관리하지만, 여러 개의 스트라이프 페이지(STPG)를 관리하여 랜덤하게 유효 페이지 테이블(VTP)의 액세스가 발생하더라도 캐시 히트 율을 높일 수 있다.
도 13에 도시된 바와 같이, 제1 캐시 엔트리 리스트(LIST_CENT1)는 하나의 제1 캐시 엔트리(CENT1)를 포함할 수 있다. 도 14에 도시된 바와 같이, 제1 캐시 엔트리 리스트(LIST_CENT1)는 둘 이상의 제1 캐시 엔트리(CENT1 [1], CENT1 [2], CENT1 [3])를 포함할 수 있다.
도 13 및 도 14에 도시된 바와 같이, 제2 캐시 엔트리 리스트(LIST_CENT2)는 다수의 제2 캐시 엔트리(CENT2 [IDX1], CENT2 [IDX2], ..., CENT2 [IDXn], n은 2 이상의 자연수)를 포함할 수 있다.
전술한 바와 같이, 다수의 스트라이프 페이지(STPG 1, SPTG 2, ...) 각각은 둘 이상의 페이지(PG)를 포함할 수 있다. 즉, 메모리 장치(110)에서 하나의 슈퍼블록(SBLK) 내 다수의 페이지(PG)는 다수의 스트라이프 페이지(STPG 1, SPTG 2, ...)로 그룹화 될 수 있다.
도 13 및 도 14를 참조하면, 하나의 제1 캐시 엔트리(CENT1) 또는 둘 이상의 제1 캐시 엔트리(CENT1 [1], CENT1 [2], CENT1 [3]) 각각은, 하나의 스트라이프 페이지(STPG)와 대응될 수 있다.
도 13 및 도 14를 참조하면, 다수의 제2 캐시 엔트리(CENT2 [IDX1], CENT2 [IDX2], ..., CENT2 [IDXn]) 각각은, 하나의 스트라이프 페이지(STPG)와 대응될 수 있다.
도 14를 참조하면, 둘 이상의 제1 캐시 엔트리(CENT1 [1], CENT1 [2], CENT1 [3]) 각각은 제1 캐시 인덱스에 의해 식별될 수 있다. 도 14의 예시에 따르면, [1], [2], [3]에서, [] 안의 숫자 1, 2, 3이 제1 캐시 인덱스에 해당한다.
도 13 및 도 14를 참조하면, 다수의 제2 캐시 엔트리(CENT2 [IDX1], CENT2 [IDX2], ..., CENT2 [IDXn]) 각각은 제2 캐시 인덱스([IDX1], [IDX2], ..., [IDXn])로 식별될 수 있다. 도 13 및 도 14의 예시에 따르면, [IDX1], [IDX2], ..., [IDXn]에서, [] 안의 IDX1, IDX2, ... , IDXn이 제2 캐시 인덱스에 해당한다.
도 15를 참조하면, 일 예로, 둘 이상의 제1 캐시 엔트리(CENT1 [1], CENT1 [2], CENT1 [3])는 둘 이상의 동작 이벤트와 서로 대응될 수 있다. 둘 이상의 제1 캐시 엔트리(CENT1 [1], CENT1 [2], CENT1 [3]) 각각은 서로 구별되는 동작 이벤트를 지시하는 제1 캐시 인덱스(도 14의 예시: [1], [2], [3]에서, [] 안의 숫자 1, 2, 3)에 의해 식별될 수 있다.
예를 들어, 둘 이상의 동작 이벤트는, 쓰기 관련 동작 이벤트로서, 쓰기(Write) 동작 이벤트, 가비지 콜렉션(G/C) 동작 이벤트 및 리플레시(Refresher) 동작 이벤트 등 중 둘 이상을 포함할 수 있다.
전술한 바에 따르면, 2가지 이상의 제1 캐시 인덱스([1], [2], [3]에서, [] 안의 숫자 1, 2, 3)는 2가지 이상의 동작 이벤트 인덱스와 대응될 수 있다.
도 15의 예시에 따르면, 제1 캐시 인덱스가 1이면, 해당 제1 캐시 엔트리(CENT1 [1])는 가비지 콜렉션(G/C) 동작 이벤트와 대응되고, 제1 캐시 인덱스가 2이면, 해당 제1 캐시 엔트리(CENT1 [2])는 쓰기(Write) 동작 이벤트와 대응되고, 제1 캐시 인덱스가 3이면, 해당 제1 캐시 엔트리(CENT1 [3])는 리플레시(Refresher) 동작 이벤트와 대응될 수 있다.
다수의 제2 캐시 엔트리(CENT2 [IDX1], CENT2 [IDX2], ..., CENT2 [IDXn]) 각각은 특정 슈퍼블록(SBLK) 내 특정 스트라이프 페이지(STPG)와 대응될 수 있다.
따라서, 다수의 제2 캐시 엔트리(CENT2 [IDX1], CENT2 [IDX2], ..., CENT2 [IDXn]) 각각은, 슈퍼블록(SBLK)의 식별자인 슈퍼블록 인덱스([SBLK Index])와 스트라이프 페이지(STPG)의 식별자인 스트라이프 페이지 인덱스([STPG Index])의 조합에 의해 정의되는 제2 캐시 인덱스(IDX1, IDX2, ... , IDXn)는 로 식별될 수 있다. 즉, 제2 캐시 인덱스(IDX1, IDX2, ... , IDXn)는 슈퍼블록 인덱스([SBLK Index])와 스트라이프 페이지 인덱스([STPG Index])의 조합에 의해 서로 구별될 수 있다.
하나의 제1 캐시 엔트리(CENT1) 또는 둘 이상의 제1 캐시 엔트리(CENT1 [1], CENT1 [2], CENT1 [3]) 각각은, 다수의 스트라이프 페이지(STPG 1, SPTG 2, ...) 중 대응되는 스트라이프 페이지(STPG) 내 둘 이상의 페이지(PG) 각각의 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 포함할 수 있다. 여기서, 해당 페이지(PG)에 대한 새로운 쓰기 여부 정보(NEW_WRT_INFO)는 해당 페이지(PG)에 대한 페이지 상태 정보인 유효 페이지 여부 확인 정보(VPG_CHECK_INFO)를 업데이트 하는데 필요한 정보 중 하나일 수 있다.
다수의 제2 캐시 엔트리(CENT2 [IDX1], CENT2 [IDX2], ..., CENT2 [IDXn]) 각각은 다수의 스트라이프 페이지(STPG 1, SPTG 2, ...) 중 대응되는 스트라이프 페이지(STPG) 내 둘 이상의 페이지(PG) 각각의 무효 페이지 변경 여부 정보(IVPG_CHANGE_INFO)를 포함할 수 있다.
여기서, 해당 페이지(PG)에 대한 무효 페이지 변경 여부 정보(IVPG_CHANGE_INFO)는 해당 페이지(PG)에 대한 페이지 상태 정보인 유효 페이지 여부 확인 정보(VPG_CHECK_INFO)를 업데이트 하는데 필요한 정보 중 하나일 수 있다.
아래에서는, 제2 메모리(620)에 캐싱된 캐시 테이블(CT)에 포함된 하나의 제1 캐시 엔트리(CENT1) 또는 둘 이상의 제1 캐시 엔트리(CENT1 [1], CENT1 [2], CENT1 [3])를 업데이트 하는 방식과, 이와 관련하여, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)을 업데이트 하는 방식에 대하여, 도 16 내지 도 20을 참조하여, 더욱 상세하게 설명한다. 단, 아래에서는, 설명의 편의를 위하여, 캐시 테이블(CT)이 3개의 제1 캐시 엔트리(CENT1 [1], CENT1 [2], CENT1 [3])를 포함하는 경우를 가정한다.
이어서, 제2 메모리(620)에 캐싱된 캐시 테이블(CT)에 포함된 다수의 제2 캐시 엔트리(CENT2 [IDX1], CENT2 [IDX2], ..., CENT2 [IDXn])를 업데이트 하는 방식과, 이와 관련하여, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)을 업데이트 하는 방식에 대하여, 도 21 내지 도 26을 참조하여, 더욱 상세하게 설명한다.
도 16은 본 발명의 실시예들에 따른 제1 캐시 엔트리 리스트(LIST_CENT1)와 관련한 캐시 기반의 페이지 상태 정보 관리 방법의 흐름도이다.
도 16을 참조하면, 제2 메모리(620)에 캐싱된(저장된) 캐시 테이블(CT)에 포함된 제1 캐시 엔트리 리스트(LIST_CENT1)는 새로운 쓰기 관련 동작과 관련하여 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT) 상의 해당 페이지(PG)에 대한 페이지 상태 정보(유효 페이지 여부 확인 정보)를 업데이트 하기 위해 필요한 정보(새로운 쓰기 여부 정보)를 캐싱 한다.
다시 설명하면, 제2 메모리(620)에 캐싱된(저장된) 캐시 테이블(CT)에 포함된 제1 캐시 엔트리 리스트(LIST_CENT1)는 어떠한 페이지(PG)가 처음으로 새롭게 쓰기가 된 경우, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT) 상의 해당 페이지(PG)에 대한 페이지 상태 정보(유효 페이지 여부 확인 정보)를 업데이트 하기 위해 필요한 정보(즉, 새로운 쓰기 여부 정보)를 캐싱하는 것이다. 여기서, 해당 페이지(PG)가 포함된 스트라이프 페이지(STPG)에 포함되는 다른 페이지(PG)는 이미 쓰기가 된 페이지일 수도 있다.
도 16을 참조하면, 본 발명의 실시예들에 따른 제1 캐시 엔트리 리스트(LIST_CENT1)와 관련한 캐시 기반의 페이지 상태 정보 관리 방법은, 오픈 블록 선택 단계(S1610)와, 동작 이벤트 종류(G/C, Write, Refresher) 별로 해당 동작 이벤트가 수행된 특정 스트라이프 페이지(STPG)가 제2 메모리(620)에 캐싱된 캐시 테이블(CT)에 포함되며 해당 동작 이벤트와 대응되는 캐시 엔트리(CENT1 [1], CENT1 [2], CENT1 [3])에 대응되는 스트라이프 페이지(STPG)와 동일한지를 판단하는 단계(S1620-A, S1620-B, S1620-C)와, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)을 업데이트 하는 단계(S1630)와, 제2 메모리(620)에 캐싱된 캐시 테이블(CT)을 업데이트 하는 단계(S1640) 등을 포함할 수 있다. 이하에서, 보다 구체적으로 설명한다.
도 16을 참조하면, 메모리 컨트롤러(120)는, 오픈 블록이 선택되면(S1610), 그 이후, 동작 이벤트가 가비지 콜렉션(G/C) 동작인 경우, 해당 동작 이벤트인 가비지 콜렉션이 수행된 특정 스트라이프 페이지(STPG)가 제2 메모리(620)에 캐싱된 캐시 테이블(CT)에 포함된 제1 캐시 엔트리(CENT1 [1])에 대응되는 스트라이프 페이지(STPG)와 동일한지를 판단한다(S1620-A).
메모리 컨트롤러(120)는, S1620-A 단계에서의 판단 결과, 해당 동작 이벤트인 가비지 콜렉션(G/C) 동작이 수행된 특정 스트라이프 페이지(STPG)가 제1 캐시 엔트리(CENT1 [1])에 대응되는 스트라이프 페이지(STPG)와 동일하다고 판단된 경우, 제1 캐시 엔트리(CENT1 [1])에 포함된 스트라이프 페이지(STPG) 내 둘 이상의 페이지(PG) 각각의 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 업데이트 하는 제2 메모리(620)에서의 캐시 업데이트(Cache Update) 동작을 수행할 수 있다(S1640). 이러한 과정은 가비지 콜렉션 동작 수행 시, 유효 페이지(VPG)를 다른 메모리 블록(BLK)으로 옮기는 것(복사하는 것)과 관련된 과정일 수 있다.
메모리 컨트롤러(120)는, 제1 캐시 엔트리(CENT1 [1])가 비어 있는 경우에도, 제1 캐시 엔트리(CENT1 [1])에 포함된 스트라이프 페이지(STPG) 내 둘 이상의 페이지(PG) 각각의 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 업데이트 하는 제2 메모리(620)에서의 캐시 업데이트(Cache Update) 동작을 수행할 수 있다(S1640).
메모리 컨트롤러(120)는, S1620-A 단계에서의 판단 결과, 해당 동작 이벤트인 가비지 콜렉션(G/C) 동작이 수행된 특정 스트라이프 페이지(STPG)가 제1 캐시 엔트리(CENT1)에 대응되는 스트라이프 페이지(STPG)와 다른 경우, 제1 캐시 엔트리(CENT1)에 포함된 스트라이프 페이지(STPG) 내 둘 이상의 페이지(PG) 각각의 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 토대로, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)을 업데이트 하는 플러시(Flush) 동작을 수행하고(S1630), 제1 캐시 엔트리(CENT1)가 특정 스트라이프 페이지(STPG) 내 둘 이상의 페이지(PG) 각각의 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 포함하도록 제1 캐시 엔트리(CENT1)를 업데이트 하는 제2 메모리(620)에서의 캐시 업데이트(Cache Update) 동작을 수행할 수 있다(1640).
한편, 메모리 컨트롤러(120)는, 오픈 블록이 선택(S1610) 된 이후, 동작 이벤트가 쓰기(Write) 동작인 경우, 해당 동작 이벤트인 쓰기 동작인 수행된 특정 스트라이프 페이지(STPG)가 제2 메모리(620)에 캐싱된 캐시 테이블(CT)에 포함된 제1 캐시 엔트리(CENT1 [1])에 대응되는 스트라이프 페이지(STPG)와 동일한지를 판단한다(S1620-B).
메모리 컨트롤러(120)는, S1620-B 단계에서의 판단 결과, 해당 동작 이벤트인 쓰기 동작이 수행된 특정 스트라이프 페이지(STPG)가 제1 캐시 엔트리(CENT1 [1])에 대응되는 스트라이프 페이지(STPG)와 동일하다고 판단된 경우, 제1 캐시 엔트리(CENT1 [1])에 포함된 스트라이프 페이지(STPG) 내 둘 이상의 페이지(PG) 각각의 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 업데이트 하는 제2 메모리(620)에서의 캐시 업데이트(Cache Update) 동작을 수행할 수 있다(S1640).
메모리 컨트롤러(120)는, 제1 캐시 엔트리(CENT1 [1])가 비어 있는 경우에도, 제1 캐시 엔트리(CENT1 [1])에 포함된 스트라이프 페이지(STPG) 내 둘 이상의 페이지(PG) 각각의 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 업데이트 하는 제2 메모리(620)에서의 캐시 업데이트(Cache Update) 동작을 수행할 수 있다(S1640).
메모리 컨트롤러(120)는, S1620-B 단계에서의 판단 결과, 특정 스트라이프 페이지(STPG)가 제1 캐시 엔트리(CENT1)에 대응되는 스트라이프 페이지(STPG)와 다른 경우, 제1 캐시 엔트리(CENT1)에 포함된 스트라이프 페이지(STPG) 내 둘 이상의 페이지(PG) 각각의 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 토대로, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)을 업데이트 하는 플러시(Flush) 동작을 수행하고(S1630), 제1 캐시 엔트리(CENT1)가 특정 스트라이프 페이지(STPG) 내 둘 이상의 페이지(PG) 각각의 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 포함하도록 제1 캐시 엔트리(CENT1)를 업데이트 하는 제2 메모리(620)에서의 캐시 업데이트(Cache Update) 동작을 수행할 수 있다(1640).
한편, 메모리 컨트롤러(120)는, 오픈 블록이 선택(S1610) 된 이후, 동작 이벤트가 리플레시(Refresher) 동작인 경우, 해당 동작 이벤트인 리플레시(Refresher) 동작인 수행된 특정 스트라이프 페이지(STPG)가 제2 메모리(620)에 캐싱된 캐시 테이블(CT)에 포함된 제1 캐시 엔트리(CENT1 [1])에 대응되는 스트라이프 페이지(STPG)와 동일한지를 판단한다(S1620-C).
메모리 컨트롤러(120)는, S1620-C 단계에서의 판단 결과, 해당 동작 이벤트인 리플레시(Refresher) 동작이 수행된 특정 스트라이프 페이지(STPG)가 제1 캐시 엔트리(CENT1 [1])에 대응되는 스트라이프 페이지(STPG)와 동일하다고 판단된 경우, 제1 캐시 엔트리(CENT1 [1])에 포함된 스트라이프 페이지(STPG) 내 둘 이상의 페이지(PG) 각각의 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 업데이트 하는 제2 메모리(620)에서의 캐시 업데이트(Cache Update) 동작을 수행할 수 있다(S1640).
메모리 컨트롤러(120)는, 제1 캐시 엔트리(CENT1 [1])가 비어 있는 경우에도, 제1 캐시 엔트리(CENT1 [1])에 포함된 스트라이프 페이지(STPG) 내 둘 이상의 페이지(PG) 각각의 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 업데이트 하는 제2 메모리(620)에서의 캐시 업데이트(Cache Update) 동작을 수행할 수 있다(S1640).
메모리 컨트롤러(120)는, S1620-C 단계에서의 판단 결과, 특정 스트라이프 페이지(STPG)가 제1 캐시 엔트리(CENT1)에 대응되는 스트라이프 페이지(STPG)와 다른 경우, 제1 캐시 엔트리(CENT1)에 포함된 스트라이프 페이지(STPG) 내 둘 이상의 페이지(PG) 각각의 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 토대로, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)을 업데이트 하는 플러시(Flush) 동작을 수행하고(S1630), 제1 캐시 엔트리(CENT1)가 특정 스트라이프 페이지(STPG) 내 둘 이상의 페이지(PG) 각각의 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 포함하도록 제1 캐시 엔트리(CENT1)를 업데이트 하는 제2 메모리(620)에서의 캐시 업데이트(Cache Update) 동작을 수행할 수 있다(1640).
도 17 내지 도 20은 본 발명의 실시예들에 따른 제1 캐시 엔트리 리스트(LIST_CENT1)와 관련한 캐시 기반의 페이지 상태 정보 관리 시, 제1 캐시 엔트리 리스트(LIST_CENT1)의 업데이트와 이와 관련한 유효 페이지 테이블(VPT)의 업데이트를 예시적으로 설명하기 위한 다이어그램들이다.
도 17은 제1 캐시 엔트리 리스트(LIST_CENT1)의 업데이트가 수행되기 전 상태를 가정한 것이고, 도 18 내지 도 20은 3가지 상황(제1 캐시 엔트리가 빈 상황, 제1 캐시 엔트리의 스트라이프 페이지가 처리하고자 하는 스트라이프 페이지와 동일한 상황, 제1 캐시 엔트리의 스트라이프 페이지가 처리하고자 하는 스트라이프 페이지와 다른 상황)에 대하여 제1 캐시 엔트리 리스트(LIST_CENT1)의 업데이트 수행을 나타낸 도면들이다.
도 17을 참조하면, 제1 메모리(610)에 스트라이프 페이지(STPG) 단위로 페이지들(PG)의 유효 페이지 여부 확인 정보를 포함하는 유효 페이지 테이블(VPT)이 저장되어 있고, 제2 메모리(620)에는 캐시 테이블(CT)이 저장되어 있는 상황이다.
도 17을 참조하면, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)에서, 페이지들(PG)의 유효 페이지 여부 확인 정보들의 최초 상태는 모두 0 (Zero)으로 되어 있을 수 있다.
도 17의 예시에서, 제1 캐시 엔트리 리스트(LIST_CENT1)는 3개의 동작 이벤트(G/C, Write, Refresher)와 대응되는 3개의 제1 캐시 인덱스(1, 2, 3)로 식별되는 3개의 제1 캐시 엔트리(CENT1 [1], CENT1 [2], CENT1 [3])를 포함한다고 가정한다.
도 17의 예시에 따르면, 제1 캐시 엔트리 리스트(LIST_CENT1)에 포함되는 3개의 제1 캐시 엔트리(CENT1 [1], CENT1 [2], CENT1 [3]) 각각은 하나의 스트라이프 페이지에 포함되는 페이지들(PG)의 새로운 쓰기 여부 정보들(NEW_WRT_INFO)를 캐싱할 수 있는 저장 공간으로서 12 바이트의 크기를 가질 수 있다.
도 17의 예시에 따르면, 제1 캐시 엔트리 리스트(LIST_CENT1)에 포함되는 3개의 제1 캐시 엔트리(CENT1 [1], CENT1 [2], CENT1 [3]) 중에서, 가비지 콜렉션 동작 이벤트와 대응되는 CENT1 [1]는 새로운 쓰기 여부 정보들(NEW_WRT_INFO)이 비어(Empty) 있는 경우이고, 쓰기 동작 이벤트와 대응되는 CENT1 [2]는 쓰기 오픈 블록(Write Open Block) 내 제2 스트라이프 페이지(STPG 2)에 대응되는 것으로서 제2 스트라이프 페이지(STPG 2)에 포함되는 페이지들에 대한 새로운 쓰기 여부 정보들(NEW_WRT_INFO)이 캐싱된 경우이고, 리플레시 동작 이벤트와 대응되는 CENT1 [3]는 리플레시 오픈 블록(Write Open Block) 내 제11 스트라이프 페이지(STPG 11)에 대응되는 것으로서 제11 스트라이프 페이지(STPG 11)에 포함되는 페이지들에 대한 새로운 쓰기 여부 정보들(NEW_WRT_INFO)이 캐싱된 경우인 것으로 가정한다.
이러한 도 17의 상태에서, 3가지 상황(제1 캐시 엔트리가 빈 상황, 제1 캐시 엔트리의 스트라이프 페이지가 처리하고자 하는 스트라이프 페이지와 동일한 상황, 제1 캐시 엔트리의 스트라이프 페이지가 처리하고자 하는 스트라이프 페이지와 다른 상황) 별로 제1 캐시 엔트리 리스트(LIST_CENT1)의 업데이트 수행하는 방법을 도 18 내지 도 20을 참조하여 설명한다. 도 18은 제1 캐시 엔트리가 빈 상황이고, 도 19는 제1 캐시 엔트리의 스트라이프 페이지가 처리하고자 하는 스트라이프 페이지와 동일한 상황이고, 도 20은 제1 캐시 엔트리의 스트라이프 페이지가 처리하고자 하는 스트라이프 페이지와 다른 상황이다.
도 18을 참조하면, 업데이트 처리 전, 제1 캐시 엔트리 CENT1 [1]는 비어있는 상황이다.
도 18을 참조하면, 가비지 콜렉션 동작 이벤트에 따라, 다른 블록에 있던 페이지 (유효 페이지(VPG))를 가비지 콜렉션 오픈 블록 내 제5 스트라이프 페이지(STPG 5)로 옮기기 위하여, 제5 스트라이프 페이지(STPG 5)에서의 쓰기 동작이 수행되었다고 가정한다.
이에 따라, 가비지 콜렉션 동작 이벤트와 대응되는 CENT1 [1]가 비어(Empty) 있는 상태에서, 메모리 컨트롤러(120)는 CENT1 [1]에 대한 캐시 업데이트를 수행한다.
메모리 컨트롤러(120)는 CENT1 [1]에 대한 캐시 업데이트를 수행하여, 제5 스트라이프 페이지(STPG 5)에서 쓰기 동작이 된 페이지(들)에 대응되는 CENT1 [1] 내 해당 부분을 새로운 쓰기가 되었다는 것을 지시하는 새로운 쓰기 여부 정보(NEW_WRT_INFO = 1)로 캐싱할 수 있다. 이때, 제5 스트라이프 페이지(STPG 5)에서 쓰기 동작이 되지 않은 페이지(들)에 대응되는 CENT1 [1] 내 해당 부분들은 새로운 쓰기가 되지 않은 것을 지시하는 새로운 쓰기 여부 정보(NEW_WRT_INFO = 0)로 캐싱되어 있을 수 있다.
도 19를 참조하면, 업데이트 처리 전, 제1 캐시 엔트리 CENT1 [3]의 스트라이프 페이지(STPG 11)가 처리하고자 하는 스트라이프 페이지(STPG 11)와 동일한 상황이다.
도 19를 참조하면, 리플레시 동작 이벤트에 따라, 리플레시 오픈 블록 내 제11 스트라이프 페이지(STPG 11)를 리플레시 하기 위하여, 제11 스트라이프 페이지(STPG 11)에서의 쓰기 동작이 수행되었다고 가정한다.
리플레시 동작 이벤트와 대응되는 CENT1 [3]는 제11 스트라이프 페이지(STPG 11)에 대응되고, 제11 스트라이프 페이지(STPG 11) 내 페이지들(PG)에 대한 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 이미 캐싱하고 있는 상황에서, 전술한 제11 스트라이프 페이지(STPG 11)에서의 쓰기 동작에 따라, 메모리 컨트롤러(120)는 제11 스트라이프 페이지(STPG 11)와 대응되는 CENT1 [3]에 대한 캐시 업데이트를 수행한다.
메모리 컨트롤러(120)는 CENT1 [3]에 대한 캐시 업데이트를 수행하여, 제11 스트라이프 페이지(STPG 11)에서 쓰기 동작이 된 페이지(들)에 대응되는 CENT1 [3] 내 해당 부분을 새로운 쓰기가 되었다는 것을 지시하는 새로운 쓰기 여부 정보(NEW_WRT_INFO = 1)로 캐싱할 수 있다. 이때, 제11 스트라이프 페이지(STPG 11)에서 쓰기 동작이 되지 않은 페이지(들)에 대응되는 CENT1 [3] 내 해당 부분들은 새로운 쓰기가 되지 않은 것을 지시하는 새로운 쓰기 여부 정보(NEW_WRT_INFO = 0)로 캐싱되어 있을 수 있다.
도 20을 참조하면, 업데이트 처리 전, 제1 캐시 엔트리 CENT1 [2]의 스트라이프 페이지(STPG 2)가 처리하고자 하는 스트라이프 페이지(STPG 1)와 다른 상황이다.
도 20을 참조하면, 쓰기 동작 이벤트에 따라, 쓰기 오픈 블록 내 제1 스트라이프 페이지(STPG 1)를 쓰기 하기 위하여, 제1 스트라이프 페이지(STPG 1)에서의 쓰기 동작이 수행되었다고 가정한다.
이러한 쓰기 동작 수행 전에, 쓰기 동작 이벤트와 대응되는 CENT1 [2]는 제2 스트라이프 페이지(STPG 2)에 대응되고, 제2 스트라이프 페이지(STPG 2) 내 페이지들(PG)에 대한 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 이미 캐싱하고 있는 상황이다.
따라서, CENT1 [2]를 제1 스트라이프 페이지(STPG 1) 내 페이지들(PG)에 대한 새로운 쓰기 여부 정보(NEW_WRT_INFO)로 캐싱하기 위해서는, CENT1 [2]에 이미 캐싱 되어 있는 제2 스트라이프 페이지(STPG 2) 내 페이지들(PG)에 대한 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 제1 메모리(610)로 플러쉬 해야 한다.
따라서, 메모리 컨트롤러(120)는, 플러쉬 동작을 통해, CENT1 [2]에 이미 캐싱 되어 있는 제2 스트라이프 페이지(STPG 2) 내 페이지들(PG)에 대한 새로운 쓰기 여부 정보(NEW_WRT_INFO)를 이용하여, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)에서 제2 스트라이프 페이지(STPG 2) 내 페이지들(PG)에 대한 유효 페이지 여부 확인 정보(VPG_CHECK_INFO)를 업데이트 한다.
이후, 메모리 컨트롤러(120)는, 캐시 업데이트를 수행하여, CENT1 [2]를 제1 스트라이프 페이지(STPG 1) 내 페이지들(PG)에 대한 새로운 쓰기 여부 정보(NEW_WRT_INFO)로 캐싱한다.
메모리 컨트롤러(120)는 CENT1 [2]에 대한 캐시 업데이트를 수행하여, 제1 스트라이프 페이지(STPG 1)에서 쓰기 동작이 된 페이지(들)에 대응되는 CENT1 [2] 내 해당 부분을 새로운 쓰기가 되었다는 것을 지시하는 새로운 쓰기 여부 정보(NEW_WRT_INFO = 1)로 캐싱할 수 있다. 이때, 제1 스트라이프 페이지(STPG 1)에서 쓰기 동작이 되지 않은 페이지(들)에 대응되는 CENT1 [2] 내 해당 부분들은 새로운 쓰기가 되지 않은 것을 지시하는 새로운 쓰기 여부 정보(NEW_WRT_INFO = 0)로 캐싱되어 있을 수 있다.
전술한 캐시 업데이트 및 플러시 동작의 방식 자체는, 동작 이벤트의 종류(G/C, Write, Refresher)와 관계 없이, 제1 캐시 엔트리 상황(제1 캐시 엔트리가 빈 상황, 제1 캐시 엔트리의 스트라이프 페이지가 처리하고자 하는 스트라이프 페이지와 동일한 상황, 제1 캐시 엔트리의 스트라이프 페이지가 처리하고자 하는 스트라이프 페이지와 다른 상황)에 따라 도 18 내지 도 20에서와 같이 달리질 수 있다.
도 21은 본 발명의 실시예들에 따른 제2 캐시 엔트리 리스트(LIST_CENT2)와 관련한 캐시 기반의 페이지 상태 정보 관리 방법의 흐름도이다.
도 21을 참조하면, 제2 메모리(620)에 캐싱된(저장된) 캐시 테이블(CT)에 포함된 제2 캐시 엔트리 리스트(LIST_CENT2)는, 과거에 이미 쓰기가 된 페이지(PG)에 대한 페이지 상태 정보(유효 페이지 여부 확인 정보)를 업데이트 하기 위해 필요한 정보(무효 페이지 변경 여부 정보)를 캐싱 한다.
다시 설명하면, 과거에 이미 쓰기가 된 페이지(PG)의 경우, 과거 시점에서 대응되는 제1 캐시 엔트리 리스트(LIST_CENT1)에 포함된 제1 캐시 엔트리로 이미 존재했을 수 있으며, 과거 시점에 존재했던 제1 캐시 엔트리 상의 해당 정보(해당 페이지와 대응되는 정보)가 무효 페이지(IVPG)로의 변경을 의미하는 정보(즉, 무효 페이지 변경 여부 정보)를 포함하는 것이 제2 메모리(620)에 캐싱된(저장된) 캐시 테이블(CT)에 포함된 제2 캐시 엔트리 리스트(LIST_CENT2)일 수 있다.
도 21을 참조하면, 본 발명의 실시예들에 따른 제2 캐시 엔트리 리스트(LIST_CENT2)와 관련한 캐시 기반의 페이지 상태 정보 관리 방법은 다음과 같이 진행될 수 있다.
메모리 컨트롤러(120)는 제2 캐시 인덱스(2nd Cache Index)를 계산한다(S2110).
메모리 컨트롤러(120)는 계산된 제2 캐시 인덱스(2nd Cache Index)가 비어 있는지를 판단한다(S2120).
메모리 컨트롤러(120)는, S2120 단계의 판단 결과, 계산된 제2 캐시 인덱스(2nd Cache Index)가 비어 있다면, 제2 메모리(620)에 캐시 업데이트를 수행한다(S2150).
메모리 컨트롤러(120)는, S2120 단계의 판단 결과, 계산된 제2 캐시 인덱스(2nd Cache Index)가 비어 있지 않다면, 계산된 제2 캐시 인덱스(2nd Cache Index)로 식별되는 제2 캐시 엔트리(CENT2)가 지금 처리하고자 하는 특정 슈퍼블록(SBLK)의 특정 스트라이프 페이지(STPG)와 동일한지를 판단한다(S2130).
메모리 컨트롤러(120)는, S2130 단계의 판단 결과, 계산된 제2 캐시 인덱스(2nd Cache Index)로 식별되는 제2 캐시 엔트리(CENT2)가 지금 처리하고자 하는 특정 슈퍼블록(SBLK)의 특정 스트라이프 페이지(STPG)와 동일하다면, 제2 메모리(620)에서의 캐시 업데이트를 수행한다(S2150).
메모리 컨트롤러(120)는, S2130 단계의 판단 결과, 계산된 제2 캐시 인덱스(2nd Cache Index)로 식별되는 제2 캐시 엔트리(CENT2)가 지금 처리하고자 하는 특정 슈퍼블록(SBLK)의 특정 스트라이프 페이지(STPG)와 동일하지 않다면, 제1 메모리(610)로의 플러시 동작을 수행하고(S2140), 제2 메모리(620)에서의 캐시 업데이트를 수행한다(S2150).
아래에서 보다 구체적으로 설명한다.
만약, 메모리 컨트롤러(120)는, 특정 슈퍼블록(SBLK) 내 특정 스트라이프 페이지(STPG)의 쓰기 동작을 제어한 이후, S2110 단계에서, 특정 슈퍼블록(SBLK)에 대한 슈퍼블록 인덱스(SBLK Index)와 특정 스트라이프 페이지(STPG)에 대한 스트라이프 페이지 인덱스(STPG Index)의 조합에 의해 정의되는 특정 제2 캐시 인덱스(IDXk, k=1, 2, ...)를 계산할 수 있다.
S2120 단계에서, 메모리 컨트롤러(120)는, 특정 제2 캐시 인덱스(IDXk)에 대응되는 제2 캐시 엔트리(CENT2 [IDXk])에 대하여 대응되는 스트라이프 페이지가 존재하는지를 판단한다.
메모리 컨트롤러(120)는, S2120 단계에서의 판단 결과, 특정 제2 캐시 인덱스(IDXk)에 대응되는 제2 캐시 엔트리(CENT2 [IDXk])에 대하여 대응되는 스트라이프 페이지가 미 존재하는 것으로 판단된 경우, 특정 제2 캐시 인덱스(IDXk)에 대응되는 제2 캐시 엔트리((CENT2 [IDXk])에 특정 스트라이프 페이지 내 둘 이상의 페이지 각각의 무효 페이지 변경 여부 정보(IVPG_CHANGE_INFO)를 업데이트 시키는 캐시 업데이트를 수행한다(S2150).
메모리 컨트롤러(120)는, S2120 단계에서의 판단 결과, 특정 제2 캐시 인덱스(IDXk)에 대응되는 제2 캐시 엔트리(CENT2 [IDXk])에 대하여 대응되는 스트라이프 페이지가 존재하는 것으로 판단된 경우, 특정 제2 캐시 인덱스(IDXk)에 대응되는 제2 캐시 엔트리(CENT2 [IDXk])가 특정 스트라이프 페이지와 실제로 대응되는지를 판단한다(S2130). 즉, S2130 단계에서, 메모리 컨트롤러(120)는, 특정 제2 캐시 인덱스(IDXk)로부터 식별된 제2 캐시 엔트리(CENT2 [IDXk])에 대하여 대응되며 존재하는 것으로 판단된 스트라이프 페이지가 현재 처리하고자 하는 특정 슈퍼블록의 특정 스트라이프 페이지와 동일한지를 판단한다.
메모리 컨트롤러(120)는, S2130 단계에서의 판단 결과, 특정 제2 캐시 인덱스(IDXk)에 대응되는 제2 캐시 엔트리(CENT2 [IDXk])가 특정 스트라이프 페이지와 실제로 대응된다고 판단되면, 특정 제2 캐시 인덱스(IDXk)에 대응되는 제2 캐시 엔트리(CENT2 [IDXk])에 특정 스트라이프 페이지 내 둘 이상의 페이지 각각의 무효 페이지 변경 여부 정보(IVPG_CHANGE_INFO)를 업데이트 시키는 캐시 업데이트를 수행한다(S2150).
메모리 컨트롤러(120)는, S2130 단계에서의 판단 결과, 특정 제2 캐시 인덱스(IDXk)에 대응되는 제2 캐시 엔트리(CENT2 [IDXk])가 특정 스트라이프 페이지와 실제로 미 대응된다고 판단되면, 특정 제2 캐시 인덱스(IDXk)에 대응되는 제2 캐시 엔트리(CENT2 [IDXk])에 이미 포함되어 있던 무효 페이지 변경 여부 정보(IVPG_CHANGE_INFO)들을 토대로, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)을 업데이트 하는 플러시 동작을 수행한다(S2140). 그리고, 이어서, 메모리 컨트롤러(120)는, 특정 제2 캐시 인덱스(IDXk)에 대응되는 제2 캐시 엔트리(CENT2 [IDXk])에 특정 스트라이프 페이지 내 둘 이상의 페이지 각각의 무효 페이지 변경 여부 정보(IVPG_CHANGE_INFO)를 업데이트 시키는 캐시 업데이트를 수행한다(S2150).
한편, 메모리 컨트롤러(120)는, S2140 단계에서, 특정 제2 캐시 인덱스(IDXk)에 대응되는 제2 캐시 엔트리(CENT2 [IDXk])에 이미 포함되어 있던 무효 페이지 변경 여부 정보(IVPG_CHANGE_INFO)들과, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)에 이미 포함되어 있던 해당 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO)을 배타적 논리합(Exclusive OR) 연산하여, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)을 업데이트 함으로써 플러시 동작을 수행할 수 있다.
도 22 내지 도 26은 본 발명의 실시예들에 따른 제2 캐시 엔트리 리스트(LIST_CENT2)와 관련한 캐시 기반의 페이지 상태 정보 관리 시, 제2 캐시 엔트리 리스트(LIST_CENT2)의 업데이트와 이와 관련한 유효 페이지 테이블(VPT)의 업데이트를 예시적으로 설명하기 위한 다이어그램들이다.
도 22는 제2 캐시 엔트리 리스트(LIST_CENT2)의 업데이트가 수행되기 전 상태를 가정한 것이고, 도 23 내지 도 25는 3가지 상황(제2 캐시 엔트리가 빈 상황, 제2 캐시 엔트리의 스트라이프 페이지가 처리하고자 하는 특정 스트라이프 페이지와 동일한 상황, 제2 캐시 엔트리의 스트라이프 페이지가 처리하고자 하는 특정 스트라이프 페이지와 다른 상황)에 대하여 제2 캐시 엔트리 리스트(LIST_CENT2)의 업데이트 수행을 나타낸 도면들이다.
도 22를 참조하면, 제1 메모리(610)에 스트라이프 페이지(STPG) 단위로 페이지들(PG)의 유효 페이지 여부 확인 정보를 포함하는 유효 페이지 테이블(VPT)이 저장되어 있고, 제2 메모리(620)에는 캐시 테이블(CT)이 저장되어 있는 상황이다.
도 22의 예시에서, 제2 캐시 엔트리 리스트(LIST_CENT2)는 n개의 제2 캐시 엔트리(CENT2 [IDX1], CENT2 [IDX2], ... ,CENT2 [IDXn])를 포함한다고 가정한다. 예를 들어, 제2 캐시 엔트리 리스트(LIST_CENT2)는 10개의 슈퍼블록(SBLK)과 100개의 스트라이프 페이지(STPG)에 대응되는 제2 캐시 엔트리(CENT2 [IDX1], CENT2 [IDX2], ... ,CENT2 [IDXn])를 포함할 수 있다. 이 경우, n=1000이다.
도 22의 예시에 따르면, 제2 캐시 엔트리 리스트(LIST_CENT2)는 n개의 제2 캐시 엔트리(CENT2 [IDX1], CENT2 [IDX2], ... ,CENT2 [IDXn]) 각각은 하나의 스트라이프 페이지에 포함되는 페이지들(PG)의 무효 페이지 변경 여부 정보들(IPVPG_CHANGE_INFO)를 캐싱할 수 있는 저장 공간으로서 12 바이트의 크기를 가질 수 있다.
도 22의 예시에 따르면, 제2 캐시 엔트리 리스트(LIST_CENT2)는 n개의 제2 캐시 엔트리(CENT2 [IDX1], CENT2 [IDX2], ... , CENT2 [IDXn]) 중에서, CENT2 [IDX1], CENT2 [IDX3], CENT2 [IDXn-1] 및 CENT2 [IDXn]는 무효 페이지 변경 여부 정보들(IPVPG_CHANGE_INFO)이 비어(Empty) 있는 경우이다. 그리고, CENT2 [IDX2]는 m개의 슈퍼블록(SBLK1 ~ SBLKm) 중 제1 슈퍼블록(SBLK1) 내 제5 스트라이프 페이지(STPG 5)에 대응되는 것으로서 제5 스트라이프 페이지(STPG 5)에 포함되는 페이지들에 대한 무효 페이지 변경 여부 정보들(IPVPG_CHANGE_INFO)이 캐싱된 경우이고, CENT2 [IDX4]는 m개의 슈퍼블록(SBLK1 ~ SBLKm) 중 제2 슈퍼블록(SBLK2) 내 제7 스트라이프 페이지(STPG 7)에 대응되는 것으로서 제7 스트라이프 페이지(STPG 7)에 포함되는 페이지들에 대한 무효 페이지 변경 여부 정보들(IPVPG_CHANGE_INFO)이 캐싱된 경우인 것으로 가정한다.
이러한 도 22의 상태에서, 3가지 상황(제2 캐시 엔트리가 빈 상황, 제2 캐시 엔트리의 스트라이프 페이지가 처리하고자 하는 특정 스트라이프 페이지와 동일한 상황, 제2 캐시 엔트리의 스트라이프 페이지가 처리하고자 하는 특정 스트라이프 페이지와 다른 상황) 별로 제2 캐시 엔트리 리스트(LIST_CENT2)의 업데이트 수행하는 방법을 도 23 내지 도 25를 참조하여 설명한다.
도 23을 참조하면, 업데이트 처리 전, 제2 캐시 엔트리 CENT2 [IDX1]는 비어있는 상황이다.
도 23을 참조하면, 제2 슈퍼블록(SBLK2) 내 제2 스트라이프 페이지(STPG2)에서 데이터가 변경되어, 제2 슈퍼블록(SBLK2) 내 제2 스트라이프 페이지(STPG2)에서 하나 이상의 페이지(PG)가 유효 페이지(VPG)에서 무효 페이지(IVPG)로 변경되었다고 가정한다. 그리고, 제2 슈퍼블록(SBLK2)의 슈퍼블록 인덱스와 제2 스트라이프 페이지(STPG2)의 스트라이프 페이지 인덱스의 조합에 의해 정의되는 제2 캐시 인덱스가 IDX1로 계산된 것으로 가정한다.
제2 캐시 엔트리 CENT2 [IDX1]가 이렇게 계산된 제2 캐시 인덱스(IDX1)로 식별된다고 할 때, 메모리 컨트롤러(120)는, 캐시 업데이트를 통해, 제2 캐시 엔트리 CENT2 [IDX1]는 비어 있는 상황이므로, 제2 캐시 엔트리 CENT2 [IDX1]를 제2 슈퍼블록(SBLK2) 내 제2 스트라이프 페이지(STPG2)와 대응시키고, 제2 캐시 엔트리 CENT2 [IDX1]에 제2 슈퍼블록(SBLK2) 내 제2 스트라이프 페이지(STPG2)에 포함된 페이지들(PG)의 무효 페이지 변경 여부 정보(IVPG_CHANGE_INFO)를 캐싱한다. 이때, 유효 페이지(VPG)에서 무효 페이지(IVPG)로 변경된 페이지의 경우 무효 페이지 변경 여부 정보(IVPG_CHANGE_INFO)는 1이고, 유효 페이지(VPG)에서 무효 페이지(IVPG)로 변경되지 않은 페이지의 경우 무효 페이지 변경 여부 정보(IVPG_CHANGE_INFO)는 0일 수 있다.
도 24를 참조하면, 업데이트 처리 전, 제2 캐시 엔트리(CENT2 [IDX4])의 스트라이프 페이지(STPG 7)가 처리하고자 하는 특정 스트라이프 페이지(STPG 7)와 동일한 상황이다.
도 24를 참조하면, 제2 슈퍼블록(SBLK2) 내 제7 스트라이프 페이지(STPG7)에서 데이터가 변경되어, 제2 슈퍼블록(SBLK2) 내 제7 스트라이프 페이지(STPG7)에서 하나 이상의 페이지(PG)가 유효 페이지(VPG)에서 무효 페이지(IVPG)로 변경되었다고 가정한다. 그리고, 제2 슈퍼블록(SBLK2)의 슈퍼블록 인덱스와 제7 스트라이프 페이지(STPG7)의 스트라이프 페이지 인덱스의 조합에 의해 정의되는 제2 캐시 인덱스가 IDX4로 계산된 것으로 가정한다.
제2 캐시 엔트리 CENT2 [IDX4]가 이렇게 계산된 제2 캐시 인덱스(IDX4)로 식별된다고 할 때, 메모리 컨트롤러(120)는, 제2 캐시 엔트리 CENT2 [IDX4]는 제2 슈퍼블록(SBLK2) 내 제7 스트라이프 페이지(STPG7)와 대응되어 무효 페이지 변경 여부 정보들(IVPG_CHANGE_INFO)을 이미 캐싱하고 있는 상황, 즉, 제2 캐시 엔트리(CENT2 [IDX4])에 대응되는 스트라이프 페이지(STPG 7)가 처리하고자 하는 제2 슈퍼블록(SBLK2) 내 제7 스트라이프 페이지(STPG7)와 동일한 상황이라는 것을 인식한다.
이에 따라, 메모리 컨트롤러(120)는, 캐시 업데이트를 통해, 제2 캐시 엔트리 CENT2 [IDX4]에 제2 슈퍼블록(SBLK2) 내 제7 스트라이프 페이지(STPG 7)에 포함된 페이지들(PG)의 무효 페이지 변경 여부 정보들(IVPG_CHANGE_INFO)을 캐싱한다. 이때, 유효 페이지(VPG)에서 무효 페이지(IVPG)로 변경된 페이지의 경우 무효 페이지 변경 여부 정보(IVPG_CHANGE_INFO)는 1이고, 유효 페이지(VPG)에서 무효 페이지(IVPG)로 변경되지 않은 페이지의 경우 무효 페이지 변경 여부 정보(IVPG_CHANGE_INFO)는 0일 수 있다.
도 25를 참조하면, 업데이트 처리 전, 제2 캐시 엔트리(CENT2 [IDX2])의 스트라이프 페이지(STPG 5)가 처리하고자 하는 특정 스트라이프 페이지(STPG 20)와 다른 상황이다.
도 25를 참조하면, 제3 슈퍼블록(SBLK3) 내 제20 스트라이프 페이지(STPG 20)에서 데이터가 변경되어, 제3 슈퍼블록(SBLK3) 내 제20 스트라이프 페이지(STPG 20)에서 하나 이상의 페이지(PG)가 유효 페이지(VPG)에서 무효 페이지(IVPG)로 변경되었다고 가정한다. 그리고, 제3 슈퍼블록(SBLK3)의 슈퍼블록 인덱스와 제20 스트라이프 페이지(STPG 20)의 스트라이프 페이지 인덱스의 조합에 의해 정의되는 제2 캐시 인덱스가 IDX2로 계산된 것으로 가정한다.
제2 캐시 엔트리 CENT2 [IDX2]가 이렇게 계산된 제2 캐시 인덱스(IDX2)로 식별된다고 할 때, 메모리 컨트롤러(120)는, 제2 캐시 엔트리 CENT2 [IDX2]가 제1 슈퍼블록(SBLK1) 내 제5 스트라이프 페이지(STPG 5)와 대응되어 무효 페이지 변경 여부 정보들(IVPG_CHANGE_INFO)을 이미 캐싱하고 있는 상황, 즉, 제2 캐시 엔트리(CENT2 [IDX2])에 대응되는 스트라이프 페이지(STPG 5)가 처리하고자 하는 제3 슈퍼블록(SBLK3) 내 제20 스트라이프 페이지(STPG 20)와 다른 상황이라는 것을 인식한다.
이에 따라, 메모리 컨트롤러(120)는, 플러시 동작을 통해, 제2 캐시 엔트리 CENT2 [IDX2]에 이미 캐싱되어 있는 제1 슈퍼블록(SBLK1) 내 제5 스트라이프 페이지(STPG 5)에 대한 무효 페이지 변경 여부 정보들(IVPG_CHANGE_INFO)을 토대로, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)에서 제1 슈퍼블록(SBLK1) 내 제5 스트라이프 페이지(STPG 5)에 대응되는 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO)을 업데이트 한다.
이러한 플러시 동작 절차와 관련하여, 메모리 컨트롤러(120)는, 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)에서 제1 슈퍼블록(SBLK1) 내 제5 스트라이프 페이지(STPG 5)에 대응되는 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO)을 로딩하여(LOAD 단계), 제2 캐시 엔트리 CENT2 [IDX2]에 이미 캐싱되어 있는 제1 슈퍼블록(SBLK1) 내 제5 스트라이프 페이지(STPG 5)에 대한 무효 페이지 변경 여부 정보들(IVPG_CHANGE_INFO)과 연산 처리(배타적 논리 합 연산 처리)하여 (UPDATE 단계), 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)에 저장한다(STORE 단계). 여기서, 플러시 동작을 위한 배타적 논리 합 연산 처리는 도 26을 참조한다.
메모리 컨트롤러(120)는, 플러시 동작을 수행한 이후, 캐시 업데이트를 통해, 제2 캐시 엔트리 CENT2 [IDX2]에 제3 슈퍼블록(SBLK3) 내 제20 스트라이프 페이지(STPG 20)에 포함된 페이지들(PG)의 무효 페이지 변경 여부 정보들(IVPG_CHANGE_INFO)을 캐싱한다. 이때, 유효 페이지(VPG)에서 무효 페이지(IVPG)로 변경된 페이지의 경우 무효 페이지 변경 여부 정보(IVPG_CHANGE_INFO)는 1이고, 유효 페이지(VPG)에서 무효 페이지(IVPG)로 변경되지 않은 페이지의 경우 무효 페이지 변경 여부 정보(IVPG_CHANGE_INFO)는 0일 수 있다.
도 26은 유효 페이지 테이블(VPT)의 업데이트를 위한 플러시 동작 시 수행되는 배타적 논리 합 연산 처리를 나타낸 도면이다.
도 26을 참조하면, 메모리 컨트롤러(120)는, 배타적 논리 합 연산 처리를 통해, 업데이트 할 정보들을 획득하여 플러시 동작을 수행할 수 있다.
도 26을 참조하여, 메모리 컨트롤러(120)는, 해당 제2 캐시 엔트리(CENT2 [IDX2])와 이미 대응되어 있는 제1 슈퍼블록(SBLK1)의 제5 스트라이프 페이지(STPG 5)에 대한 해당 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO, 16진수: 0x 01 00 0A 01, 0x 05 08 00 00, 0x 0A 0C 00 03)을 제1 메모리(610)의 유효 페이지 테이블(VPT)에서 로딩한다(LOAD 단계).
메모리 컨트롤러(120)는, 제1 메모리(610)의 유효 페이지 테이블(VPT)에서 로딩 된 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO, 16진수: 0x 01 00 0A 01, 0x 05 08 00 00, 0x 0A 0C 00 03)과, 캐시 테이블(CT) 내 해당 제2 캐시 엔트리(CENT2 [IDX2])에 이미 대응되어 저장된 제1 슈퍼블록(SBLK1)의 제5 스트라이프 페이지(STPG 5)에 대한 무효 페이지 변경 여부 정보(IVPG_CHANGE_INFO, 16진수: 0x 01 00 02 00, 0x 01 08 00 00, 0x 0A 0C 00 03)들에 대하여, 배타적 논리 합 연산 처리를 수행하여, 업데이트 된 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO, 16진수: 0x 00 00 08 01, 0x 04 00 00 00, 0x 00 00 00 00)을 획득한다(UPDATA 단계).
메모리 컨트롤러(120)는, 제1 슈퍼블록(SBLK1)의 제5 스트라이프 페이지(STPG 5)에 대하여 업데이트 된 유효 페이지 여부 확인 정보들(VPG_CHECK_INFO, 16진수: 0x 00 00 08 01, 0x 04 00 00 00, 0x 00 00 00 00)을 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)에 저장한다(STORE 단계).
도 27은 본 발명의 실시예들에 따른 제2 캐시 엔트리 리스트(LIST_CENT2)와 관련한 캐시 기반의 페이지 상태 정보 관리 방법의 다른 흐름도이다. 도 28은 본 발명의 실시예들에 따른 제2 캐시 엔트리 리스트(LIST_CENT2)와 관련한 캐시 기반의 페이지 상태 정보 관리를 위한 최근 오픈 블록 인덱스 테이블을 예시적으로 나타낸 도면이다.
도 27을 참조하면, 메모리 컨트롤러(120)는, 는 최근 쓰기 순서를 기준으로 미리 정해진 개수(예: 4개 등)만큼의 최근 슈퍼블록에 대응되는 다수의 제2 캐시 엔트리(CENT2)를 제2 메모리(620) 내 캐시 테이블(CT)에 캐싱할 수 있다.
도 27을 참조하면, 본 발명의 실시예들에 따른 제2 캐시 엔트리 리스트(LIST_CENT2)와 관련한 캐시 기반의 페이지 상태 정보 관리 방법은, 도 21의 S2110 단계 전에, 업데이트 처리를 하고자 하는 슈퍼블록(SBLK)이 최근 사용된 오픈 블록인지를 판단하는 단계(S2710)를 더 포함할 수 있다.
S2710 단계에서, 업데이트 처리를 하고자 하는 슈퍼블록(SBLK)이 최근 사용된 오픈 블록인 것으로 판단되면, S2710 단계 이후에는, S2110, S2120, S2130, S2140, S2150 단계들이 진행될 수 있다.
S2710 단계에서, 업데이트 처리를 하고자 하는 슈퍼블록(SBLK)이 최근 사용된 오픈 블록이 아닌 것으로 판단되면, S2710 단계 이후에는, 캐시 업데이트 과정 없이, 업데이트 처리를 하고자 하는 슈퍼블록(SBLK)과 관련된 무효 페이지 변경 여부 정보들(IVPG_CHANGE_INFO)을 이용하여 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)을 바로 업데이트 하는 단계(S2720)가 진행될 수 있다.
즉, S2720 단계에서, 메모리 컨트롤러(120)는, 정해진 개수만큼의 최근 사용된 오프 블록인 최근 슈퍼블록과 다른 슈퍼블록 내 페이지들 각각의 유효 페이지 여부 확인 정보(VPG_CHECK_INFO)에 대해서는, 제2 메모리(620)에 캐싱된 캐시 테이블(CT)을 이용하는 캐시 업데이트 과정 없이, 유효 페이지 테이블(VPT)에 포함된 다른 슈퍼블록 내 페이지들 각각의 유효 페이지 여부 확인 정보(VPG_CHECK_INFO)를 제1 메모리(610)에 저장된 유효 페이지 테이블(VPT)에서 직접 업데이트 할 수 있다.
도 28의 예시를 참조하면, 슈퍼블록 인덱스가 100, 110, 105, 104, 200, 220, 130인 슈퍼블록들이 오픈 블록으로 사용된 경우, 최근 오픈 블록 인덱스 테이블(2800)은, 미리 정해진 개수(예: 4개)만큼의 최근 사용 오픈 블록에 대한 정보(예: 슈퍼블록 인덱스인 104, 200, 220, 130)를 저장해둘 수 있다.
이 경우, 메모리 컨트롤러(120)는, S2710 단계에서, 최근 오픈 블록 인덱스 테이블(2800)을 참조하여, 최근 사용된 오프블록을 알아낸다.
메모리 컨트롤러(120)는 슈퍼블록 인덱스인 104, 200, 220, 130인 슈퍼블록들(최근 사용된 오프블록인 슈퍼블록들)에 대해서는, S2110 단계부터 업데이트 처리 과정들을 진행한다.
메모리 컨트롤러(120)는, 슈퍼블록 인덱스인 100, 110, 105인 슈퍼블록들(최근 사용된 오프블록이 아닌 슈퍼블록들)에 대해서는, S2720 단계를 바로 진행할 수 있다.
도 29는 본 발명의 실시예들에 따른 컴퓨팅 시스템(2900)을 개략적으로 나타낸 블록도이다.
도 29를 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(2900)은 시스템 버스(2960)에 전기적으로 연결된 메모리 시스템(100), 컴퓨팅 시스템(2900)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 2910), 컴퓨팅 시스템(2900)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 2920), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(2930), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(2940), 컴퓨팅 시스템(2900)이 사용하는 파워를 관리하는 파워 관리 모듈(2950) 등을 포함할 수 있다.
본 발명의 실시예들에 따른 컴퓨팅 시스템(2900)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
본 발명의 실시예들에 따른 컴퓨팅 시스템(2900)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor: CIS), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 이상에서 설명한 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.
이상에서 설명한 본 발명의 실시예들은 메모리 장치(110) 내 페이지들(PG)에 대한 상태를 효율적으로 관리하기 위한 메모리 시스템(100), 메모리 컨트롤러(120) 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 메모리 장치(110) 내 페이지들(PG)에 페이지 상태 정보(유효 페이지 여부 확인 정보일 수 있음)를 신속하고 효과적으로 업데이트 할 수 있는 메모리 시스템(100), 메모리 컨트롤러(120) 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 페이지 상태 정보의 효과적인 관리를 통해 쓰기 성능을 향상시킬 수 있는 메모리 시스템(100), 메모리 컨트롤러(120) 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 캐시 기반의 페이지 상태 정보 관리를 할 수 있는 메 메모리 시스템(100), 메모리 컨트롤러(120) 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은, 캐시 기반의 페이지 상태 정보 관리를 위하여, 페이지 상태 정보를 제1 메모리(610)에 저장하여 관리하고, 페이지 상태 정보를 업데이트 하는데 필요한 정보를 제1 메모리(610)와 다른 제2 메모리(620)에 캐싱하여 관리함으로써, 제1 메모리(610)에 대한 액세스를 줄어줄 수 있고, 이를 통해, 쓰기 성능 등을 향상시킬 수 있는 메모리 시스템(100), 메모리 컨트롤러(120) 및 그 동작 방법을 제공할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 시스템
110: 메모리 장치
120: 메모리 컨트롤러
121: 호스트 인터페이스
122: 메모리 인터페이스
123: 제어 회로
124: 프로세서
125: 워킹 메모리
126: 에러 검출 및 정정 회로
210: 메모리 셀 어레이
220: 어드레스 디코더
230: 리드 앤 라이트 회로
240: 컨트롤 로직
250: 전압 생성 회로

Claims (20)

  1. 다수의 페이지를 포함하는 메모리 장치; 및
    상기 메모리 장치의 쓰기 동작을 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는 제1 메모리 및 제2 메모리를 참조하여 상기 메모리 장치의 상기 다수의 페이지 각각의 상태를 관리하고,
    상기 제1 메모리 및 상기 제2 메모리 중 하나 이상은 상기 메모리 컨트롤러의 내부에 포함되고,
    상기 제1 메모리는,
    상기 다수의 페이지 각각의 유효 페이지 여부 확인 정보를 포함하는 유효 페이지 테이블을 저장하고,
    상기 제2 메모리는,
    상기 유효 페이지 테이블의 일부를 업데이트 하기 위한 정보들을 포함하고 상기 유효 페이지 테이블보다 작은 사이즈를 갖는 캐시 테이블을 캐싱하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 캐시 테이블을 토대로 상기 유효 페이지 테이블을 업데이트 하고,
    상기 업데이트 된 유효 페이지 테이블을 참조하여, 무효 페이지가 존재하는 것으로 확인된 어느 하나의 제1 블록 내 하나 이상의 유효 페이지를 상기 제1 블록과 다른 블록으로 옮기고, 상기 하나 이상의 유효 페이지에 대한 주소를 재 설정하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 제1 메모리는 동적 램이고, 상기 제2 메모리는 정적 램인 메모리 시스템.
  4. 제1항에 있어서,
    상기 다수의 페이지는 다수의 스트라이프 페이지로 그룹화되고,
    상기 캐시 테이블은, 하나 또는 둘 이상의 제1 캐시 엔트리와, 다수의 제2 캐시 엔트리를 포함하고,
    상기 하나의 제1 캐시 엔트리 또는 상기 둘 이상의 제1 캐시 엔트리 각각은, 상기 다수의 스트라이프 페이지 중 제1 스트라이프 페이지 내 둘 이상의 페이지 각각의 새로운 쓰기 여부 정보를 포함하고,
    상기 다수의 제2 캐시 엔트리 각각은 상기 다수의 스트라이프 페이지 중 제2 스트라이프 페이지 내 둘 이상의 페이지 각각의 무효 페이지 변경 여부 정보를 포함하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 유효 페이지 테이블에서 하나의 스트라이프 페이지에 대응되는 비트 수는,
    상기 유효 페이지 테이블에서 1비트에 대응되는 사이즈, 페이지 크기, 다이 개수 및 다이 당 플레인 개수에 의해 정의되는 메모리 시스템.
  6. 제4항에 있어서,
    상기 둘 이상의 제1 캐시 엔트리는 둘 이상의 동작 이벤트와 서로 대응되고,
    상기 둘 이상의 제1 캐시 엔트리 각각은 서로 구별되는 동작 이벤트를 지시하는 제1 캐시 인덱스에 의해 식별되고,
    상기 둘 이상의 동작 이벤트는, 쓰기 동작 이벤트, 가비지 콜렉션 동작 이벤트 및 리플레시 동작 이벤트 중 둘 이상을 포함하는 메모리 시스템.
  7. 제4항에 있어서,
    상기 메모리 컨트롤러는,
    오픈 블록이 선택된 이후,
    상기 동작 이벤트가 수행된 특정 스트라이프 페이지가 상기 제1 캐시 엔트리에 대응되는 상기 제1 스트라이프 페이지와 동일하거나 상기 제1 캐시 엔트리가 비어 있는 경우, 상기 제1 캐시 엔트리에 포함된 상기 제1 스트라이프 페이지 내 둘 이상의 페이지 각각의 새로운 쓰기 여부 정보를 업데이트 하는 캐시 업데이트 동작을 수행하고,
    상기 특정 스트라이프 페이지가 상기 제1 캐시 엔트리에 대응되는 상기 제1 스트라이프 페이지와 다른 경우, 상기 제1 캐시 엔트리에 포함된 상기 제1 스트라이프 페이지 내 둘 이상의 페이지 각각의 새로운 쓰기 여부 정보를 토대로 상기 제1 메모리에 저장된 상기 유효 페이지 테이블을 업데이트 하는 플러시 동작을 수행하고, 상기 제1 캐시 엔트리가 상기 특정 스트라이프 페이지 내 둘 이상의 페이지 각각의 새로운 쓰기 여부 정보를 포함하도록 상기 제1 캐시 엔트리를 업데이트 하는 캐시 업데이트 동작을 수행하는 메모리 시스템.
  8. 제4항에 있어서,
    상기 메모리 장치는 다수의 메모리 블록을 포함하고, 상기 다수의 메모리 블록 각각은 여러 개의 페이지를 포함하고,
    상기 다수의 메모리 블록은 다수의 슈퍼블록으로 그룹화되고,
    상기 다수의 슈퍼블록 각각은 둘 이상의 스트라이프 페이지를 포함하고,
    상기 다수의 제2 캐시 엔트리 각각은 슈퍼블록 인덱스와 스트라이프 페이지 인덱스의 조합에 의해 정의되는 제2 캐시 인덱스로 식별되는 메모리 시스템.
  9. 제8항에 있어서,
    상기 메모리 컨트롤러는,
    특정 슈퍼블록 내 특정 스트라이프 페이지의 쓰기 동작을 제어한 이후,
    상기 특정 슈퍼블록에 대한 슈퍼블록 인덱스와 상기 특정 스트라이프 페이지에 대한 스트라이프 페이지 인덱스의 조합에 의해 정의되는 특정 제2 캐시 인덱스를 계산하고,
    상기 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리에 대하여 대응되는 스트라이프 페이지가 미 존재하는 경우,
    상기 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리에 상기 특정 스트라이프 페이지 내 둘 이상의 페이지 각각의 무효 페이지 변경 여부 정보를 업데이트 시키는 캐시 업데이트를 수행하고,
    상기 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리에 대하여 대응되는 스트라이프 페이지가 존재하는 경우,
    상기 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리가 상기 특정 스트라이프 페이지와 대응되면, 상기 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리에 상기 특정 스트라이프 페이지 내 둘 이상의 페이지 각각의 무효 페이지 변경 여부 정보를 업데이트 시키는 캐시 업데이트를 수행하고,
    상기 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리가 상기 특정 스트라이프 페이지와 미 대응되면, 상기 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리에 포함된 무효 페이지 변경 여부 정보들을 토대로 상기 제1 메모리에 저장된 상기 유효 페이지 테이블을 업데이트 하는 플러시 동작을 수행하고, 상기 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리에 상기 특정 스트라이프 페이지 내 둘 이상의 페이지 각각의 무효 페이지 변경 여부 정보를 업데이트 시키는 캐시 업데이트를 수행하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 메모리 컨트롤러는,
    상기 특정 제2 캐시 인덱스에 대응되는 제2 캐시 엔트리에 포함된 무효 페이지 변경 여부 정보들과, 상기 제1 메모리에 저장된 상기 유효 페이지 테이블에 포함된 해당 유효 페이지 여부 확인 정보들을 배타적 논리합 연산하여, 상기 제1 메모리에 저장된 상기 유효 페이지 테이블을 업데이트 함으로써 상기 플러시 동작을 수행하는 메모리 시스템.
  11. 제8항에 있어서,
    상기 다수의 제2 캐시 엔트리는 최근 쓰기 순서를 기준으로 미리 정해진 개수만큼의 최근 슈퍼블록에 대응되고,
    상기 메모리 컨트롤러는,
    상기 최근 슈퍼블록과 다른 슈퍼블록 내 페이지들 각각의 유효 페이지 여부 확인 정보에 대해서는, 상기 유효 페이지 테이블에 포함된 다른 슈퍼블록 내 페이지들 각각의 유효 페이지 여부 확인 정보를 상기 제1 메모리에 저장된 상기 유효 페이지 테이블에서 직접 업데이트 하는 메모리 시스템.
  12. 다수의 페이지를 포함하는 메모리 장치와 통신하기 위한 메모리 인터페이스;
    상기 메모리 장치의 동작을 제어하는 제어 회로;
    상기 다수의 페이지 각각의 유효 페이지 여부 확인 정보를 포함하는 유효 페이지 테이블을 저장하는 제1 메모리; 및
    상기 유효 페이지 테이블의 일부를 업데이트 하기 위한 정보들을 포함하고 상기 유효 페이지 테이블보다 작은 사이즈를 갖는 캐시 테이블을 캐싱하는 제2 메모리를 포함하고,
    상기 제어 회로는 제1 메모리 및 제2 메모리를 참조하여 상기 메모리 장치의 상기 다수의 페이지 각각의 상태를 관리하는 메모리 컨트롤러.
  13. 제12항에 있어서,
    상기 메모리 컨트롤러는,
    상기 업데이트 된 유효 페이지 테이블을 참조하여, 제1 블록 내 확인된 하나 이상의 유효 페이지를 다른 제2 블록으로 옮기고, 상기 하나 이상의 유효 페이지에 대한 주소를 재 설정하는 메모리 컨트롤러.
  14. 제12항에 있어서,
    상기 다수의 페이지는 다수의 스트라이프 페이지로 그룹화되고,
    상기 캐시 테이블은 하나 또는 둘 이상의 제1 캐시 엔트리와 다수의 제2 캐시 엔트리를 포함하고,
    상기 하나의 제1 캐시 엔트리 또는 상기 둘 이상의 제1 캐시 엔트리 각각은 상기 다수의 스트라이프 페이지 중 제1 스트라이프 페이지 내 둘 이상의 페이지 각각의 새로운 쓰기 여부 정보를 포함하고,
    상기 다수의 제2 캐시 엔트리 각각은 상기 다수의 스트라이프 페이지 중 제2 스트라이프 페이지 내 둘 이상의 페이지 각각의 무효 페이지 변경 여부 정보를 포함하는 메모리 컨트롤러.
  15. 제14항에 있어서,
    상기 다수의 스트라이프 페이지 각각에 대응되는 비트 수는,
    상기 유효 페이지 테이블에서 1비트에 대응되는 사이즈, 페이지 크기, 다이 개수 및 다이 당 플레인 개수에 의해 정의되는 메모리 컨트롤러.
  16. 제14항에 있어서,
    상기 둘 이상의 제1 캐시 엔트리는 둘 이상의 동작 이벤트와 서로 대응되고,
    상기 둘 이상의 제1 캐시 엔트리 각각은 서로 구별되는 동작 이벤트를 지시하는 제1 캐시 인덱스에 의해 식별되고,
    상기 둘 이상의 동작 이벤트는, 쓰기 동작 이벤트, 가비지 콜렉션 동작 이벤트 및 리플레시 동작 이벤트 중 둘 이상을 포함하는 메모리 컨트롤러.
  17. 제14항에 있어서,
    상기 메모리 장치는 다수의 블록을 포함하고, 상기 다수의 블록 각각은 여러 개의 페이지를 포함하고,
    상기 다수의 블록은 다수의 슈퍼블록으로 그룹화되고,
    상기 다수의 슈퍼블록 각각은 둘 이상의 스트라이프 페이지를 포함하고,
    상기 다수의 제2 캐시 엔트리 각각은 슈퍼블록 인덱스와 스트라이프 페이지 인덱스의 조합에 의해 정의되는 제2 캐시 인덱스로 식별되는 메모리 컨트롤러.
  18. 제17항에 있어서,
    상기 다수의 제2 캐시 엔트리는 최근 쓰기 순서를 기준으로 미리 정해진 개수만큼의 최근 슈퍼블록에 대응되고,
    상기 메모리 컨트롤러는,
    상기 최근 슈퍼블록과 다른 슈퍼블록 내 페이지들 각각의 유효 페이지 여부 확인 정보에 대해서는, 상기 유효 페이지 테이블에 포함된 다른 슈퍼블록 내 페이지들 각각의 유효 페이지 여부 확인 정보를 직접 업데이트 하는 메모리 컨트롤러.
  19. 메모리 장치를 제어하기 위한 메모리 컨트롤러의 동작 방법에 있어서,
    상기 메모리 장치의 쓰기 관련 동작을 제어하는 단계; 및
    상기 메모리 장치의 다수의 페이지 각각의 상태를 관리하기 위하여, 상기 메모리 장치와 다른 메모리 구성들인 제1 메모리 및 제2 메모리 중 하나에 저장된 정보들을 업데이트 하는 단계를 포함하고,
    상기 제1 메모리는, 상기 다수의 페이지 각각의 페이지 상태 정보를 포함하는 유효 페이지 테이블을 저장하고,
    상기 제2 메모리는, 상기 유효 페이지 테이블의 일부를 업데이트 하기 위한 정보들을 포함하고 상기 유효 페이지 테이블보다 작은 사이즈를 갖는 캐시 테이블을 캐싱하는 메모리 컨트롤러의 동작 방법.
  20. 제19항에 있어서,
    상기 업데이트 하는 단계 이후,
    상기 업데이트 된 유효 페이지 테이블을 참조하여, 제1 블록 내 확인된 하나 이상의 유효 페이지를 다른 제2 블록으로 옮기고, 상기 하나 이상의 유효 페이지에 대한 주소를 재 설정하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.
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