KR20200118994A - 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 시스템, 메모리 컨트롤러 및 그 동작 방법 Download PDF

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KR20200118994A
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Abstract

본 발명의 실시예들은 메모리 시스템, 메모리 장치, 메모리 컨트롤러 및 그 동작 방법에 관한 것으로서, 메모리 장치에 저장된 매핑 테이블에 포함되는 물리주소들과 논리주소들 간의 매핑 정보들 중 로딩된 일부를 포함하는 부분 매핑 테이블을 캐싱하고, 커맨드에 의해 지시되는 데이터와 대응되는 매핑 정보를 부분 매핑 테이블에서 참조하며, 데이터의 사이즈에 따라, 매핑 정보의 참조 관련 파라미터에 대한 업데이트 수행 여부를 제어함으로써, 호스트 요청 처리를 위한 매핑 정보들에 대한 캐시 효율을 향상시키고, 이를 통해 캐시 히트 성공률을 높여줄 수 있다.

Description

메모리 시스템, 메모리 컨트롤러 및 그 동작 방법{MEMORY SYSTEM, MEMORY CONTROLLER AND OPERATING METHOD OF THEREOF}
본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.
메모리 시스템에 포함된 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다.
메모리 시스템은 메모리 장치를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 휘발성 메모리 또는 비휘발성 메모리에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다.
한편, 종래의 메모리 시스템의 경우, 호스트로부터 입력된 호스트 요청에 대하여, 다양한 요인으로 인해 신속하게 처리되지 못하는 문제점이 발생하고 있다. 따라서, 호스트 요청에 대한 신속 처리를 가능하게 하는 방안이 절실히 필요한 실정이다.
본 발명의 실시예들은 호스트 요청이 신속하게 처리될 수 있도록 해주는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공한다.
또한, 본 발명의 실시예들은 호스트 요청 처리를 위한 매핑 정보들에 대한 캐시 효율을 향상시키는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공한다.
또한, 본 발명의 실시예들은 물리주소들과 논리주소들 간의 매핑 정보들을 효율적으로 캐싱하여 높은 캐시 히트 성공률을 갖는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공한다.
일 측면에서, 본 발명의 실시예들은, 물리주소들과 논리주소들 간의 매핑 정보들이 포함된 매핑 테이블을 저장하는 메모리 장치와, 매핑 테이블에 포함된 매핑 정보들 중 로딩된 일부를 포함하는 부분 매핑 테이블을 캐싱하는 메모리 컨트롤러를 포함하는 메모리 시스템을 제공할 수 있다.
메모리 컨트롤러는, 제1 커맨드에 의해 지시되는 제1 데이터와 대응되는 제1 매핑 정보를 부분 매핑 테이블에서 참조하고, 제1 매핑 정보의 참조 관련 파라미터에 대한 업데이트를 수행할 수 있다.
메모리 컨트롤러는, 제2 커맨드에 의해 지시되며 제1 데이터의 제1 사이즈가 다른 제2 사이즈를 갖는 제2 데이터와 대응되는 제2 매핑 정보를 부분 매핑 테이블에서 참조하고, 제2 매핑 정보의 참조 관련 파라미터에 대한 업데이트를 생략할 수 있다.
제1 사이즈는 제2 사이즈보다 작을 수 있다.
예를 들어, 제1 사이즈는 임계 값 이하이고, 제2 사이즈는 임계 값을 초과할 수 있다. 또 다른 경우로, 제1 사이즈는 임계 값 미만이고, 제2 사이즈는 임계 값 이상일 수 있다. 이상에 따르면, 일 예로, 제1 사이즈와 제2 사이즈 중 하나는 임계 값과 동일할 수도 있다.
참조 관련 파라미터는 참조 이력 정보 및 참조 카운트 정보 중 하나 이상을 포함할 수 있다.
메모리 컨트롤러는, 부분 매핑 테이블이 풀 캐싱 상태일 때, 부분 매핑 테이블에 포함된 매핑 정보들 각각의 참조 관련 파라미터를 토대로, 부분 매핑 테이블에 포함된 매핑 정보들 중 희생 매핑 정보를 선정하고, 부분 매핑 테이블에서 희생 매핑 정보를 삭제하고, 매핑 테이블에서 새로운 매핑 정보를 로딩하여 부분 매핑 테이블에 포함시켜 캐싱할 수 있다.
제2 매핑 정보는, 참조 관련 파라미터에 대한 업데이트가 생략됨에 따라, 제1 매핑 정보에 비해, 희생 매핑 정보로 선정될 가능성이 높아질 수 있다.
다른 측면에서, 본 발명의 실시예들은, 호스트와 통신하기 위한 호스트 인터페이스와, 물리주소들과 논리주소들 간의 매핑 정보들이 포함된 매핑 테이블을 저장하는 메모리 장치와 통신하기 위한 메모리 인터페이스와, 매핑 테이블에 포함된 매핑 정보들 중 로딩된 일부를 포함하는 부분 매핑 테이블을 캐싱하는 캐시 메모리와, 메모리 장치를 제어하기 위한 제어 회로를 포함할 수 있다.
제어 회로는, 제1 커맨드에 의해 지시되는 제1 데이터와 대응되는 제1 매핑 정보를 부분 매핑 테이블에서 참조하고, 제1 매핑 정보의 참조 관련 파라미터에 대한 업데이트를 수행하고, 제2 커맨드에 의해 지시되며 제1 데이터의 제1 사이즈가 다른 제2 사이즈를 갖는 제2 데이터와 대응되는 제2 매핑 정보를 부분 매핑 테이블에서 참조하고, 제2 매핑 정보의 참조 관련 파라미터에 대한 업데이트를 생략할 수 있다.
또 다른 측면에서, 본 발명의 실시예들은, 메모리 장치에 저장된 매핑 테이블에 포함되는 물리주소들과 논리주소들 간의 매핑 정보들 중 로딩된 일부를 포함하는 부분 매핑 테이블을 캐싱하는 단계와, 커맨드에 의해 지시되는 데이터와 대응되는 매핑 정보를 부분 매핑 테이블에서 참조하는 단계와, 데이터의 사이즈에 따라, 매핑 정보의 참조 관련 파라미터에 대한 업데이트가 수행되거나 생략되도록 제어하는 단계를 포함하는 메모리 컨트롤러의 동작 방법을 제공할 수 있다.
제어하는 단계에서, 메모리 컨트롤러는, 데이터의 사이즈가 제1 임계 값보다 작은 경우, 매핑 정보의 참조 관련 파라미터에 대한 업데이트를 실행하고, 데이터의 사이즈가 제1 임계 값보다 큰 경우, 매핑 정보의 참조 관련 파라미터에 대한 업데이트를 생략할 수 있다.
참조 관련 파라미터는 참조 이력 정보 및 참조 카운트 정보 중 하나 이상을 포함할 수 있다.
제어하는 단계 이후, 부분 매핑 테이블이 풀 캐싱 상태일 때, 부분 매핑 테이블에 포함된 매핑 정보들 각각의 참조 관련 파라미터를 토대로, 부분 매핑 테이블에 포함된 매핑 정보들 중 희생 매핑 정보를 선정하는 단계와, 부분 매핑 테이블에서 희생 매핑 정보를 삭제하는 단계와, 매핑 테이블에서 새로운 매핑 정보를 로딩하여 부분 매핑 테이블에 포함시켜 캐싱하는 단계를 더 포함할 수 있다.
큰 사이즈의 데이터와 대응되는 매핑 정보일수록 희생 매핑 정보로 선정될 가능성이 높아질 수 있다.
본 발명의 실시예들은 호스트 요청이 신속하게 처리될 수 있도록 해주는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 호스트 요청 처리를 위한 매핑 정보들에 대한 캐시 효율을 향상시키는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 물리주소들과 논리주소들 간의 매핑 정보들을 효율적으로 캐싱하여 높은 캐시 히트 성공률을 갖는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 메모리 블록을 개략적으로 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템의 부분 캐싱 기법을 활용한 리드 커맨드 처리 방법을 개략적으로 나타낸 다이어그램이다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템의 부분 캐싱 기법을 위하여 매핑 정보들이 부분적으로 로딩된 부분 매핑 테이블의 관리 방법에 대한 흐름도이다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 메모리 시스템의 부분 매핑 테이블 관리 방법의 예시도들이다.
도 10은 본 발명의 실시예들에 따른 메모리 컨트롤러의 효율적인 캐싱을 위한 동작 방법에 대한 흐름도이다.
도 11은 본 발명의 실시예들에 따른 메모리 컨트롤러의 효율적인 캐싱을 위한 동작 방법에 대한 다른 흐름도이다.
도 12는 본 발명의 실시예들에 따른 메모리 컨트롤러의 효율적인 캐싱을 위한 캐시 변경 정책 파라미터 업데이트 제어 방법에 대한 예시도이다.
도 13은 본 발명의 실시예들에 따른 메모리 컨트롤러의 효율적인 캐싱을 위한 캐시 변경 정책 파라미터 업데이트 제어 방법에 대한 다른 예시도이다.
도 14는 본 발명의 실시예들에 따른 메모리 컨트롤러의 개략적인 기능 블록도이다.
도 15는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 개략적으로 나타낸 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템(100)을 개략적으로 나타낸 블록도다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 데이터를 저장하는 메모리 장치(110)와, 메모리 장치(110)를 제어하는 메모리 컨트롤러(120) 등을 포함할 수 있다.
메모리 장치(110)는 다수의 메모리 블록을 포함하며, 메모리 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리 장치(110)의 동작은 일 예로, 리드 동작(Read Operation), 프로그램 동작(Program Operation, Write Operation이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리 장치(110)는 데이터를 저장하는 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 구현될 수 있다.
한편, 메모리 장치(110)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
예를 들면, 메모리 장치(110)는 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 또는 호스트(HOST)의 요청과 무관하게 메모리 장치(110)의 동작을 제어할 수 있다.
예를 들면, 메모리 컨트롤러(120)는 메모리 장치(110)에 대한 라이트(프로그램), 리드, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 배드 블록 관리(BBM, Bad Block Management) 동작 등이 될 수 있다.
도 1을 참조하면, 메모리 컨트롤러(120)는 호스트 인터페이스(121), 메모리 인터페이스(122), 제어 회로(123) 등을 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다. 제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120)를 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 더 포함할 수 있다.
프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.
프로세서(124)는 플래시 변환 레이어(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 랜더마이징 시드(seed)를 이용하여 호스트로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(124)는 읽기 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.
프로세서(124)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다. 일 예로, 펌웨어는 메모리 장치(110)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.
펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 일 예로, 호스트(HOST)에서 메모리 시스템(100)에 요구하는 논리주소(Logical Address)와 메모리 장치(110)의 물리주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 레이어(FTL: Flash Translation Layer), 호스트(HOST)에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 레이어(FTL)에 전달하는 역할을 하는 호스트 인터페이스 레이어(HIL: Host Interface Layer), 플래시 변환 레이어(FTL)에서 지시하는 커맨드를 메모리 장치(110)로 전달하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer) 등을 포함할 수 있다.
워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다.
이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 워킹 메모리(125)에 저장된 데이터(즉, 메모리 장치(110)로부터 전달된 리드 데이터)의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는 리드 데이터들 각각에 대해 섹터 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 리드 데이터는 복수의 섹터(sector)로 구성될 수 있다. 섹터(sector)는 플래시 메모리의 읽기 단위인 페이지(page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 리드 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.
에러 검출 및 정정 회로(126)는 모든 리드 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 리드 데이터에 포함된 섹터가 정정 가능한 경우 다음 리드 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 리드 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는 메모리 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126)은 예시일 뿐, 위에서 언급된 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 위에서 언급된 구성 요소들(121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합되거나, 하나 이상의 구성 요소가 추가될 수도 있다.
아래에서는, 도 2를 참조하여 메모리 장치(110)에 대하여 더욱 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 메모리 장치(110)를 개략적으로 나타낸 블록도다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 리드 앤 라이트 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)에 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 리드 앤 라이트 회로(230)에 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
도 2를 참조하면, 어드레스 디코더(220), 리드 앤 라이트 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다. 어드레스 디코더(220)는 메모리 장치(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 또한 어드레스 디코더(220)는 리드 동작 중 리드 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드 라인에 전압 생성 회로(250)에서 발생된 리드 전압(Vread)를 선택된 워드 라인에 인가하고, 나머지 비 선택된 워드 라인들에는 패스 전압(Vpass)을 인가할 수 있다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드 라인에 전압 생성 회로(250)에서 발생된 검증 전압을 선택된 워드 라인에 인가하고, 나머지 비 선택된 워드 라인들에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 리드 앤 라이트 회로(230)에 전송할 수 있다.
메모리 장치(110)의 리드 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함할 수 있다.
어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩되어 리드 앤 라이트 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
리드 앤 라이트 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 리드 앤 라이트 회로(230)는 메모리 셀 어레이(210)의 리드 동작(Read Operation) 시에는 "리드 회로(read circuit)"로 동작하고, 라이트 동작(Write Operation) 시에는 "라이트 회로(write circuit)"로 동작할 수 있다.
전술한 리드 앤 라이트 회로(230)는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)를 포함할 수 있다. 예를 들어, 데이터 레지스터 회로는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 리드 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다. 리드 앤 라이트 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
리드 앤 라이트 회로(230)는 리드 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 메모리 장치(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 리드 앤 라이트 회로(230)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은 어드레스 디코더(220), 리드 앤 라이트 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리 장치(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리 장치(110)의 제반 동작을 제어하도록 구성될 수 있다. 또한 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은 메모리 셀 어레이(210)의 리드 동작을 수행하도록 리드 앤 라이트 회로(230)를 제어할 수 있다.
전압 생성 회로(250)는 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여 리드 동작 시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다
도 3은 본 발명의 실시예들에 따른 메모리 장치(110)의 다수의 메모리 블록(BLK1~BLKz) 중 하나를 개략적으로 나타낸 도면이다.
도 3을 참조하면, 메모리 장치(110)에 포함된 다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 페이지(PG)와 다수의 스트링(STR)이 매트릭스 형태로 배치되어 구성될 수 있다.
다수의 페이지(PG)는 다수의 워드 라인(WL)과 대응되고, 다수의 스트링(STR)은 다수의 비트 라인(BL)과 대응된다.
즉, 다수의 메모리 블록(BLK1~BLKz) 각각에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 서로 교차하여, 다수의 메모리 셀(MC)이 정의될 수 있다. 각 메모리 셀(MC)에는 트랜지스터가 배치될 수 있다. 예를 들어, 각 메모리 셀(MC)에 배치된 트랜지스터는 드레인, 소스 및 게이트 등을 포함할 수 있는데, 트랜지스터의 드레인(또는 소스)은 해당 비트 라인과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있고, 트랜지스터의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있으며, 트랜지스터의 게이트는 절연체에 둘러싸인 플로팅 게이트(Floating Gate)와 게이트 전압이 인가되는 컨트롤 게이트(Control Gate)를 포함할 수 있다.
리드(Read) 동작 및 프로그램(Program) 동작(라이트 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.
도 3을 참조하면, 다수의 메모리 블록(BLK1~BLKz) 각각에는, 2개의 최외곽 워드 라인 중 리드 앤 라이트 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에는 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에는 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.
한편, 경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템(100)의 부분 캐싱 기법을 활용한 리드 커맨드(READ CMD) 처리 방법을 개략적으로 나타낸 다이어그램이다.
도 4를 참조하면, 메모리 장치(110)는 매핑 테이블(M-TBL: Mapping Table)을 메모리 셀 어레이(210) 내에 저장할 수 있다.
여기서, 매핑 테이블(M-TBL)은 물리주소들과 논리주소들 간의 매핑 정보들이 포함된다. 물리주소(PA: Physical Address)는 메모리 장치(110)의 메모리 셀 어레이(210)에서 데이터가 저장된 실제적인 주소에 해당한다. 물리주소(PA)는, 일 예로, 다이(Die) 정보, 플레인(Plane) 정보, 메모리 블록 정보 및 페이지 정보 등을 포함할 수 있다. 논리주소(LA: Logical Address)는 호스트(HOST)에서 메모리 시스템(100)에 요구하는 주소이다. 매핑 정보는 물리주소(PA)와 논리주소(LA) 간의 대응 정보이다.
도 4를 참조하면, 메모리 컨트롤러(120)는 매핑 테이블(M-TBL)에 포함된 매핑 정보들 중 부분적으로 로딩된 일부 메핑 정보(들)를 포함하는 부분 매핑 테이블(Partial Mapping Table: PM-TBL)을 캐싱할 수 있다.
부분 매핑 테이블(PM-TBL)은 메모리 컨트롤러(120) 내 캐시 메모리에 해당하는 워킹 메모리(125)에 저장될 수 있다. 부분 매핑 테이블(PM-TBL)은 매핑 테이블(M-TBL)에 포함된 모든 매핑 정보들 중 일부를 포함할 수 있다.
메모리 컨트롤러(120)는 호스트(HOST)로부터 리드 커맨드(READ CMD)가 입력되면, 리드 커맨트(READ CMD)로부터 확인된 논리주소(LA)와 매핑되는 물리주소(PA)를 알아내기 위하여, 1차적으로, 부분 매핑 테이블(PM-TBL)을 참조한다.
메모리 컨트롤러(120)는 부분 매핑 테이블(PM-TBL)의 참조 결과, 확인된 타깃 물리주소(PA)에 해당하는 위치(예: 페이지, 메모리 셀 등)에 저장된 데이터에 대한 리드 동작이 실행되도록 제어한다. 여기서, 부분 매핑 테이블(PM-TBL)의 참조 결과, 논리주소(LA)에서 타깃 물리주소(PA)를 확인하는 것을 주소 변환이라고도 할 수 있다.
전술한 바와 같이, 메모리 장치(110)에 저장된 매핑 테이블(M-TBL)의 일부 매핑 정보(들)를 로딩하여 부분 매핑 테이블(PM-TBL)로 캐싱 해두는 기법을 부분 캐싱 기법이라고 한다. 이러한 부분 캐싱 기법은 부분 매핑 테이블(PM-TBL)을 참조하여 메모리 장치(110)에 데이터가 저장된 물리주소(PA)를 알아내는 것을 포함할 수도 있다.
부분 캐싱 기법을 통해, 부분 매핑 테이블(PM-TBL)을 참조한 결과, 부분 매핑 테이블(PM-TBL)로부터 원하는 물리주소(PA)를 알아낼 수 없는 경우(즉, 찾고자 하는 매핑 정보가 부분 매핑 테이블(PM-TBL)에 존재하지 않는 캐시 미스(Cache Miss)가 발생한 경우), 메모리 컨트롤러(120)는 메모리 장치(110)에 저장된 매핑 테이블(M-TBL)을 직접 참조하거나, 메모리 장치(110)에 저장된 매핑 테이블(M-TBL)에 해당 논리주소(LA)와 관련된 매핑 정보를 로딩하여 부분 매핑 테이블(PM-TBL)에 캐싱 시켜야 한다. 이 경우, 해당 리드 커맨드(READ CMD)의 처리 시간이 늦어질 수 있다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템(100)의 부분 캐싱 기법을 위하여 매핑 정보들이 부분적으로 로딩되어 캐싱되는 부분 매핑 테이블(PM-TBL)의 관리 방법에 대한 흐름도이다.
도 5를 참조하면, 부분 매핑 테이블(PM-TBL)의 관리 방법은, 부분 캐싱 단계(S510), 캐싱 상태 판단 단계(S520), 캐시 교체 단계(S530, S540) 등을 포함할 수 있다.
부분 캐싱 단계(S510)에서, 메모리 컨트롤러(120)는 메모리 장치(110)에 저장된 매핑 테이블(M-TBL)의 일부 매핑 정보를 로딩하여 부분 매핑 테이블(PM-TBL)로 캐싱한다.
캐싱 상태 판단 단계(S520)에서, 메모리 컨트롤러(120)는 부분 매핑 테이블(PM-TBL)의 캐싱 상태가 풀 캐싱 상태인지 판단한다.
부분 매핑 테이블(PM-TBL)의 캐싱 상태가 풀 캐싱 상태라는 것은, 부분 매핑 테이블(PM-TBL)에 더 이상의 매핑 정보들을 포함시킬 수 없는 상태이다. 이 경우, 메모리 컨트롤러(120)는 메모리 장치(110)에 저장된 매핑 테이블(M-TBL)에서 새로운 매핑 정보를 로딩하여 부분 매핑 테이블(PM-TBL)에 포함시켜 캐싱할 수 없다.
캐싱 상태 판단 단계(S520)에서, 메모리 컨트롤러(120)는, 부분 매핑 테이블(PM-TBL)의 캐싱 상태가 풀 캐싱 상태가 아니라고 판단된 경우, 부분 캐싱 단계(S510)를 수행할 수 있다.
캐싱 상태 판단 단계(S520)에서, 메모리 컨트롤러(120)는, 부분 매핑 테이블(PM-TBL)의 캐싱 상태가 풀 캐싱 상태라고 판단된 경우, 캐시 교체 단계(S530, S540)를 수행할 수 있다.
캐시 교체 단계(S530, S540)에서, 메모리 컨트롤러(120)는, 풀 캐싱 상태인 부분 매핑 테이블(PM-TBL)에 포함된 매핑 정보들 중 적어도 하나의 매핑 정보를 희생 매핑 정보(VICTIM)으로 선정하고(S530), 선정된 희생 매핑 정보(VICTIM)를 부분 매핑 테이블(PM-TBL)에서 삭제하여 새로운 매핑 정보가 로딩되어 포함될 공간을 마련한다(S540). 이후, 메모리 컨트롤러(120)는 부분 캐싱 단계(S510)를 수행할 수 있다.
희생 매핑 정보(VICTIM)를 선정하는 단계(S530)에서, 메모리 컨트롤러(120)는 캐시 교체 정책(CRP: Cache Replacement Policy)에 따라, 부분 매핑 테이블(PM-TBL)에 포함된 매핑 정보들 중 적어도 하나의 매핑 정보를 희생 매핑 정보(VICTIM)으로서 선정할 수 있다.
캐시 교체 정책(CRP)은, 부분 매핑 테이블(PM-TBL)이 풀 캐싱 상태일 때 새로운 매핑 정보를 추가로 로딩시켜 부분 매핑 테이블(PM-TBL)에 캐싱하기 위하여, 즉, 풀 캐싱 상태의 부분 매핑 테이블(PM-TBL)를 넌-풀 캐싱 상태로 만들기 위한 정책이다.
이러한 캐시 교체 정책(CRP)에 따르면, 부분 매핑 테이블(PM-TBL)에 포함된 매핑 정보들 중 적어도 하나의 매핑 정보가 희생 매핑 정보(VICTIM)으로 선정되어 삭제되고, 이에 따라 마련된 캐싱 공간에 새로운 매핑 정보가 로딩 되어 캐싱될 수 있다.
이러한 캐시 교체 정책(CRP)에서는, 부분 매핑 테이블(PM-TBL)에 포함된 매핑 정보들 중 어떤 매핑 정보를 희생 매핑 정보(VICTIM)로서 선정하느냐가 캐시 효율/성능 및 리드 커맨드(READ CMD)의 처리 속도에 큰 영향을 끼칠 수 있다.
이러한 캐시 교체 정책(CRP)은, 기본적으로, 향후에 사용될 (참조될) 가능성이 가장 낮은 매핑 정보를 희생 매핑 정보(VICTIM)로 선정하는 것을 목적으로 한다.
메모리 컨트롤러(120)는, 캐시 교체 정책(CRP)의 실행을 위하여, 캐시 교체 정책 파라미터(CRPF)를 부분 매핑 테이블(PM-TBL) 내 매핑 정보 별로 대응시켜 관리하고, 캐시 교체 정책 파라미터(CRPF)를 토대로 부분 매핑 테이블(PM-TBL)에 포함된 매핑 정보들 중 가장 사용 가능성이 낮은 매핑 정보를 희생 매핑 정보(VICTIM)로서 선정할 수 있다.
예를 들어, 캐시 교체 정책 파라미터(CRPF)는 참조 카운트 정보(CNT) 및 참조 이력 정보(ORD) 등 중 하나 이상을 포함할 수 있다.
여기서, 참조 카운트 정보(CNT)는 해당 매핑 정보가 참조된 횟수를 나타낸 정보이다. 참조 이력 정보(ORD)는 해당 매핑 정보가 언제 참조되었는지를 나타내거나 해당 매핑 정보가 참조되는 상대적인 순위를 나타내는 정보일 수 있다.
캐시 교체 정책 파라미터(CRPF)로서 참조 카운트 정보(CNT)를 사용하는 경우, 메모리 컨트롤러(120)는, 캐시 교체 정책(CRP)의 실행을 통해, 참조 횟수가 가장 낮은 매핑 정보를 희생 매핑 정보(VICTIM)으로 선정할 수 있다.
캐시 교체 정책 파라미터(CRPF)로서 참조 이력 정보(ORD)를 사용하는 경우, 메모리 컨트롤러(120)는, 캐시 교체 정책(CRP)의 실행을 통해, 가장 오랜 시간 동안 참조되지 않은 매핑 정보를 희생 매핑 정보(VICTIM)으로 선정할 수 있다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 메모리 시스템(100)의 부분 매핑 테이블(PM-TBL) 관리 방법의 예시도들로서, 도 5의 부분 매핑 테이블(PM-TBL)의 관리 방법에 따른 예시도들이다.
도 6을 참조하면, 메모리 장치(110)에 저장된 매핑 테이블(M-TBL)은 8개 이상의 매핑 정보(MI1, MI2, ... , MI8, ...)를 포함한다. 8개 이상의 매핑 정보(MI1, MI2, ... , MI8, ...) 각각은 서로 대응되는 논리주소(LA)와 물리주소(PA)를 포함하거나, 논리주소(LA)와 물리주소(PA) 간의 대응정보를 포함할 수 있다.
도 6의 예시에 따르면, 매핑 테이블(M-TBL)에서 제1 내지 제4 매핑 정보(MI1, MI2, MI3, MI4)가 로딩 되어 부분 매핑 테이블(PM-TBL)에 캐싱 된다. 이때, 일 예로, 부분 매핑 테이블(PM-TBL)은 넌-풀 캐싱 상태이다.
부분 매핑 테이블(PM-TBL)에 캐싱된 제1 내지 제4 매핑 정보(MI1, MI2, MI3, MI4) 각각은, 서로 대응되는 논리주소(LA)와 물리주소(PA)를 포함할 수 있다.
부분 매핑 테이블(PM-TBL)에 캐싱된 제1 내지 제4 매핑 정보(MI1, MI2, MI3, MI4) 각각에는 캐시 교체 정책 파라미터(CRPF)가 대응되어 관리될 수 있다. 여기서, 캐시 교체 정책 파라미터(CRPF)는 참조 카운트 정보(CNT) 및 참조 이력 정보(ORD) 중 하나 이상을 포함할 수 있다. 예를 들어, 제1 매핑 정보(MI1)는 서로 대응되는 제1 논리주소(LA1) 및 제1 물리주소(PA1)를 포함할 수 있고, 제1 참조 카운트 정보(CNT1) 및 제1 참조 이력 정보(ORD1) 중 하나 이상과 대응되어 관리될 수 있다. 제2 매핑 정보(MI2)는 서로 대응되는 제2 논리주소(LA2) 및 제2 물리주소(PA2)를 포함할 수 있고, 제2 참조 카운트 정보(CNT2) 및 제2 참조 이력 정보(ORD2) 중 하나 이상과 대응되어 관리될 수 있다. 제3 매핑 정보(MI3)는 서로 대응되는 제3 논리주소(LA3) 및 제3 물리주소(PA3)를 포함할 수 있고, 제3 참조 카운트 정보(CNT3) 및 제3 참조 이력 정보(ORD3) 중 하나 이상과 대응되어 관리될 수 있다. 제4 매핑 정보(MI4)는 서로 대응되는 제4 논리주소(LA4) 및 제4 물리주소(PA4)를 포함할 수 있고, 제4 참조 카운트 정보(CNT4) 및 제4 참조 이력 정보(ORD4) 중 하나 이상과 대응되어 관리될 수 있다.
도 7을 참조하면, 새로운 리드 커맨드(READ CMD)에 대한 캐시 미스(Cache Miss) 발생 등으로 인해, 매핑 테이블(M-TBL)에서 새로운 매핑 정보인 제5 매핑 정보(MI5)가 로딩 되어 부분 매핑 테이블(PM-TBL)에 캐싱 될 수 있다. 이에 따라, 도 7의 예시에 따르면, 부분 매핑 테이블(PM-TBL)은 풀 캐싱 상태가 된 것으로 가정한다.
여기서, 부분 매핑 테이블(PM-TBL)에 캐싱된 제5 매핑 정보(MI4)는 서로 대응되는 제5 논리주소(LA5) 및 제5 물리주소(PA5)를 포함할 수 있고, 제5 참조 카운트 정보(CNT5) 및 제5 참조 이력 정보(ORD5) 중 하나 이상과 대응되어 관리될 수 있다.
도 8을 참조하면, 캐시 미스(Cache Miss) 발생 등으로 인해, 부분 매핑 테이블(PM-TBL)에 새로운 매핑 정보(예: MI7)를 로딩하여 캐싱해야 하는 경우가 생겼다고 가정하면, 부분 매핑 테이블(PM-TBL)이 풀 캐싱 상태이므로, 새로운 매핑 정보(예: MI7)의 캐싱을 위한 공간 마련을 위하여, 부분 매핑 테이블(PM-TBL)에 포함된 매핑 정보들(MI1, MI2, MI3, MI4, MI5) 중 적어도 하나의 매핑 정보(예: MI1)를 희생 매핑 정보(VICTIM)으로 선정하여 삭제해야만 한다.
만약, 제1 매핑 정보(MI1)에 대응되는 제1 참조 카운트 정보(CNT1)가 가장 낮거나 제1 참조 이력 정보(ORD)가 가장 후순위(즉, 가장 오랜 시간 동안 참조되지 않은 경우)라고 가정할 때, 캐시 교체 정책(CRP)의 실행에 따라, 제1 매핑 정보(MI1)가 희생 매핑 정보(VICTIM)으로 선정될 수 있다.
희생 매핑 정보(VICTIM)로서 선정된 제1 매핑 정보(MI1)는 새로운 매핑 정보를 위한 공간 마련을 위해 삭제되고, 도 9를 참조하면, 매핑 테이블(M-TBL)에서 제7 매핑 정보(MI7)가 부분적으로 로딩 되어 부분 매핑 테이블(PM-TBL)에 캐싱 될 수 있다.
한편, 메모리 컨트롤러(120)은 캐시 교체 정책(CRP)에 따라 향후 참조 가능성이 가장 낮다고 판단되는 매핑 정보(MI)가 희생 매핑 정보(VICTIM)로 선정되어 부분 매핑 테이블(PM-TBL)에서 축출 됨으로써, 찾고자 하는 매핑 정보(MI)가 부분 매핑 테이블(PM-TBL)에 존재하는 캐시 히트(Cache Hit)의 가능성을 높여줄 수 있다.
그럼에도 불구하고, 캐시 교체 정책(CRP)에 따라 희생 매핑 정보(VICTIM)로 선정되어 축출되는 매핑 정보(MI)가 실제적으로 향후 참조 가능성이 가장 낮은 매핑 정보(MI)가 아닐 수도 있다. 이와 같이, 희생 매핑 정보(VICTIM)의 선정의 부 정확성이 존재할 수 있기 때문에 캐시 히트(Cache)의 성공률이 떨어질 수도 있다.
또한, 희생 매핑 정보(VICTIM)의 선정에 필요한 캐시 교체 정책 파라미터(CRPF)로서 사용되는 참조 카운트 정보(CNT) 및 참조 이력 정보(ORD)는 향후 참조 가능성을 정확하게 예측하기 위한 정보가 되지 못할 수도 있다.
따라서, 본 발명의 실시예들은 향후 참조 가능성이 실질적으로 가장 낮은 매핑 정보(MI)를 희생 매핑 정보(VICTIM)로서 선정될 확률을 더욱더 높여주고, 이에 따라, 캐시 히트(Cache)의 성공률을 더욱 향상 시켜줄 수 있는 방안을 제공한다. 아래에서 이에 대하여 상세하게 설명한다.
도 10은 본 발명의 실시예들에 따른 메모리 컨트롤러(120)의 효율적인 캐싱을 위한 동작 방법에 대한 흐름도이다.
도 10은 본 발명의 실시예들에 따른 메모리 컨트롤러(120)의 동작 방법은, 메모리 컨트롤러(120)가 메모리 장치(110)에 저장된 매핑 테이블(M-TBL)에 포함되는 물리주소들과 논리주소들 간의 매핑 정보들(MI) 중 로딩된 일부를 포함하는 부분 매핑 테이블(PM-TBL)을 캐싱하는 단계(S1010)와, 메모리 컨트롤러(120)가 리드 커맨드(READ CMD)에 의해 지시되는 데이터와 대응되는 매핑 정보(MI)를 부분 매핑 테이블(PM-TBL)에서 참조하는 단계(S1020)와, 메모리 컨트롤러(120)가 데이터의 사이즈에 따라, 매핑 정보(MI)의 캐시 교체 정책 파라미터(CRPF)에 대한 업데이트가 수행되거나 생략되도록 제어하는 단계(S1030) 등을 포함할 수 있다.
매핑 정보(MI)의 캐시 교체 정책 파라미터(CRPF)는, 참조 관련 파라미터(CRPF)라고도 한다. 매핑 정보(MI)의 캐시 교체 정책 파라미터(CRPF)는, 일 예로, 참조 이력 정보(ORD) 및 참조 카운트 정보(CNT) 등 중 하나 이상을 포함할 수 있다.
전술한 바에 따르면, 매핑 정보(MI)의 캐시 교체 정책 파라미터(CRPF)는 해당 데이터의 사이즈에 따라 업데이트 여부가 달라질 수 있다.
호스트(HOST)의 워크 로드(Workload)를 보면, 데이터 사이즈에 따라 리드 커맨드(READ CMD)의 비율이 달라진다. 즉, 매핑 정보(MI)가 참조되는 비율이 대응되는 데이터의 사이즈에 따라 달라질 수 있다.
따라서, 매핑 정보(MI)의 캐시 교체 정책 파라미터(CRPF)의 업데이트 여부를 해당 데이터의 사이즈에 따라 다르게 제어함으로써, 데이터의 사이즈를 고려하여, 부분 매핑 테이블(PM-TBL)에 캐싱되는 매핑 정보들(MI)을 관리할 수 있고, 이를 통해, 캐시 히트의 성공률을 향상시켜줄 수 있을 것이다.
한편, S1030 단계에서, 메모리 컨트롤러(120)는, 데이터의 사이즈가 임계 값보다 큰 경우, 매핑 정보(MI)의 캐시 교체 정책 파라미터(CRPF)에 대한 업데이트를 생략할 수 있다. 메모리 컨트롤러(120)는, 데이터의 사이즈가 임계 값보다 작은 경우, 매핑 정보(MI)의 캐시 교체 정책 파라미터(CRPF)에 대한 업데이트를 실행할 수 있다.
위에서 언급한 임계 값은 캐시 교체 정책 파라미터(CRPF)의 업데이터 유무를 판단하기 위한 기준이 되는 데이터의 사이즈 값으로서, 일 예로, 데이터의 사이즈 별 매핑 정보(MI)의 참조 빈도 등에 따라 결정될 수 있으며, 경우에 따라서, 호스트(HOST)의 워크 로드(Workload) 상의 데이터의 사이즈 별 리드 커맨드(READ CMD)의 비율에 따라 결정될 수 있다.
전술한 바에 따르면, 매핑 정보(MI)의 캐시 교체 정책 파라미터(CRPF)는 해당 데이터의 사이즈가 작은 경우에는 업데이트 되고, 해당 데이터의 사이즈가 큰 경우에는 업데이트 되지 않는다.
이에 따라, 작은 사이즈의 데이터에 대응되는 매핑 정보(MI)보다 큰 사이즈의 데이터에 대응되는 매핑 정보(MI)가 부분 매핑 테이블(PM-TBL)에서 희생 매핑 정보(VICTIM)으로 선정되어 축출될 가능성이 높아지도록 유도할 수 있으며, 부분 매핑 테이블(PM-TBL)은 작은 사이즈의 데이터에 대응되는 매핑 정보(MI)가 캐싱된 형태로 관리될 수 있다.
호스트(HOST)의 워크 로드(Workload)를 보면, 작은 사이즈의 데이터에 대응되는 리드 커맨드(READ CMD)가 높을 비율을 차지한다. 즉, 작은 사이즈의 데이터에 대응되는 매핑 정보(MI)일수록, 자주 참조될 수 있다는 것을 의미하고, 큰 사이즈의 데이터에 대응되는 매핑 정보(MI)일수록, 자주 참조되지 않는 관심도가 낮은 매핑 정보일 수 있다.
따라서, 매핑 정보(MI)의 캐시 교체 정책 파라미터(CRPF)의 업데이트가 해당 데이터의 사이즈가 작은 경우에는 실행되고, 해당 데이터의 사이즈가 큰 경우에는 생략되도록 제어됨으로써, 부분 매핑 테이블(PM-TBL)에 캐싱되는 매핑 정보들(MI)은 낮은 사이즈의 데이터에 대응되는 매핑 정보들을 위주로 관리되어, 부분 매핑 테이블(PM-TBL)의 참조 결과, 캐시 히트(Cache Hit)의 성공률을 더욱더 향상시켜줄 수 있을 것이다.
도 11은 본 발명의 실시예들에 따른 메모리 컨트롤러(120)의 효율적인 캐싱을 위한 동작 방법에 대한 다른 흐름도이다.
도 11을 참조하면, S1030 단계 이후, 메모리 컨트롤러(120)가, 부분 매핑 테이블(PM-TBL)이 풀 캐싱 상태일 때, 부분 매핑 테이블(PM-TBL)에 포함된 매핑 정보들(MI) 각각의 참조 관련 파라미터인 캐시 교체 정책 파라미터(CRPF)를 토대로, 부분 매핑 테이블(PM-TBL)에 포함된 매핑 정보들(MI) 중 희생 매핑 정보(VICTIM)를 선정하는 단계(S1110)와, 부분 매핑 테이블(PM-TBL)에서 희생 매핑 정보(VICTIM)를 삭제하는 단계(S1120)와, 매핑 테이블(M-TBL)에서 새로운 매핑 정보(MI)를 로딩하여 부분 매핑 테이블(PM-TBL)에 포함시켜 캐싱하는 단계(S1130) 등을 더 포함할 수 있다.
전술한 바와 같이, 매핑 정보(MI)의 캐시 교체 정책 파라미터(CRPF)의 업데이트가 해당 데이터의 사이즈가 작은 경우에는 실행되고, 해당 데이터의 사이즈가 큰 경우에는 생략되도록 제어됨으로써, S1110 단계에서는, 큰 사이즈의 데이터와 대응되는 매핑 정보(MI)일수록 희생 매핑 정보(VICTIM)로 선정될 가능성이 높아질 수 있다.
이에 따라, 부분 매핑 테이블(PM-TBL)은 캐시 히트 성공률을 높일 수 있는 상태로 지속적으로 유지 관리될 수 있다.
도 12는 본 발명의 실시예들에 따른 메모리 컨트롤러(120)의 효율적인 캐싱을 위한 캐시 교체 정책 파라미터 업데이트 제어 방법에 대한 예시도이다.
도 12를 참조하면, 메모리 컨트롤러(120)는, 제1 리드 커맨드(READ CMD)에 의해 지시되는 제1 데이터(DATA1)와 대응되는 제1 매핑 정보(MI1)를 부분 매핑 테이블(PM-TBL)에서 참조하고, 제1 매핑 정보(MI1)의 참조 관련 파라미터인 캐시 교체 정책 파라미터(CRPF)에 대한 업데이트를 수행할 수 있다.
메모리 컨트롤러(120)는, 제2 리드 커맨드(READ CMD)에 의해 지시되며 제1 데이터(DATA1)의 제1 사이즈가 다른 제2 사이즈를 갖는 제2 데이터(DATA2)와 대응되는 제2 매핑 정보(MI2)를 부분 매핑 테이블(PM-TBL)에서 참조하고, 제2 매핑 정보(MI2)의 참조 관련 파라미터인 캐시 교체 정책 파라미터(CRPF)에 대한 업데이트를 생략할 수 있다.
참조 관련 파라미터인 캐시 교체 정책 파라미터(CRPF)는, 일 예로, 참조 이력 정보(ORD) 및 참조 카운트 정보(CNT) 등 중 하나 이상을 포함할 수 있다.
전술한 메모리 컨트롤러(120)는 호스트(HOST)와 통신하기 위한 호스트 인터페이스(121)와, 물리주소들(PA)과 논리주소들(LA) 간의 매핑 정보들(MI)이 포함된 매핑 테이블(M-TBL)을 저장하는 메모리 장치(110)와 통신하기 위한 메모리 인터페이스(122)와, 매핑 테이블(M-TBL)에 포함된 매핑 정보들(MI) 중 로딩된 일부를 포함하는 부분 매핑 테이블(PM-TBL)을 캐싱하는 캐시 메모리인 워킹 메모리(125)와, 메모리 장치(110)를 제어하기 위한 제어 회로(123) 등을 포함할 수 있다.
제어 회로(123)는, 제1 리드 커맨드(READ CMD)에 의해 지시되는 제1 데이터(DATA1)와 대응되는 제1 매핑 정보(MI1)를 부분 매핑 테이블(PM-TBL)에서 참조하고, 제1 매핑 정보(MI1)의 참조 관련 파라미터인 캐시 교체 정책 파라미터(CRPF)에 대한 업데이트를 수행할 수 있다.
제어 회로(123)는, 제2 리드 커맨드(READ CMD)에 의해 지시되며 제1 데이터(DATA1)의 제1 사이즈가 다른 제2 사이즈를 갖는 제2 데이터(DATA2)와 대응되는 제2 매핑 정보(MI2)를 부분 매핑 테이블(PM-TBL)에서 참조하고, 제2 매핑 정보(MI2)의 참조 관련 파라미터인 캐시 교체 정책 파라미터(CRPF)에 대한 업데이트를 생략할 수 있다.
도 12를 참조하면, 제1 매핑 정보(MI1)과 대응되는 제1 데이터(DATA1)의 제1 사이즈는 제2 매핑 정보(MI2)과 대응되는 제2 데이터(DATA2)의 제2 사이즈보다 작을 수 있다.
제1 매핑 정보(MI1)과 대응되는 제1 데이터(DATA1)의 제1 사이즈는 제1 임계 값(TH1)보다 작고, 제2 매핑 정보(MI2)과 대응되는 제2 데이터(DATA2)의 제2 사이즈는 제1 임계 값(TH1)보다 클 수 있다. 제1 매핑 정보(MI1)과 대응되는 제1 데이터(DATA1)의 제1 사이즈와 제2 매핑 정보(MI2)과 대응되는 제2 데이터(DATA2)의 제2 사이즈 중 하나는 제1 임계 값(TH1)와 동일할 수도 있다. 이에 따른 일 예로, 제1 매핑 정보(MI1)과 대응되는 제1 데이터(DATA1)의 제1 사이즈는 제1 임계 값(TH1) 이하이고, 제2 매핑 정보(MI2)과 대응되는 제2 데이터(DATA2)의 제2 사이즈는 제1 임계 값(TH1)을 초과할 수 있다. 다른 예로, 제1 매핑 정보(MI1)과 대응되는 제1 데이터(DATA1)의 제1 사이즈는 제1 임계 값(TH1) 미만이고, 제2 매핑 정보(MI2)과 대응되는 제2 데이터(DATA2)의 제2 사이즈는 제1 임계 값(TH1) 이상일 수 있다.
메모리 컨트롤러(120)의 제어 회로(123)는, 부분 매핑 테이블(PM-TBL)이 풀 캐싱 상태일 때, 부분 매핑 테이블(PM-TBL)에 포함된 매핑 정보들(MI) 각각의 참조 이력 정보(ORD) 또는 참조 카운트 정보(CNT)를 토대로, 부분 매핑 테이블(PM-TBL)에 포함된 매핑 정보들(MI) 중 희생 매핑 정보(VICTIM)를 선정하고, 부분 매핑 테이블(PM-TBL)에서 희생 매핑 정보(VICTIM)를 삭제하고, 매핑 테이블(M-TBL)에서 새로운 매핑 정보(MI)를 로딩하여 부분 매핑 테이블(PM-TBL)에 포함시켜 캐싱할 수 있다.
제1 임계 값(TH1)보다 큰 제2 사이즈의 제2 데이터(DATA2)와 대응되는 제2 매핑 정보(MI2)는, 참조 관련 파라미터인 캐시 교체 정책 파라미터(CRPF)에 대한 업데이트가 생략됨에 따라, 제1 임계 값(TH1)보다 작은 제1 사이즈의 제1 데이터(DATA1)와 대응되는 제1 매핑 정보(MI1)에 비해, 희생 매핑 정보(VICTIM)로 선정될 가능성이 높아질 수 있다.
도 12의 예시에 따른 캐시 교체 정책 파라미터 업데이트 제어 방법은, 데이터 사이즈에 따라, 참조 관련 파라미터인 캐시 교체 정책 파라미터(CRPF)의 업데이트가 실행되거나 실행되지 않도록 제어하는 방식이다.
아래에서는, 더욱더 정밀한 캐시 교체 정책 파라미터 업데이트 제어 방법을 설명한다.
도 13은 본 발명의 실시예들에 따른 메모리 컨트롤러(120)의 효율적인 캐싱을 위한 캐시 교체 정책 파라미터 업데이트 제어 방법에 대한 다른 예시도이다.
도 13을 참조하면, 메모리 컨트롤러(120)의 제어 회로(123)는, 제1 리드 커맨드(READ CMD)에 의해 지시되는 제1 데이터(DATA1)와 대응되는 제1 매핑 정보(MI1)를 부분 매핑 테이블(PM-TBL)에서 참조하고, 제1 매핑 정보(MI1)의 참조 관련 파라미터인 캐시 교체 정책 파라미터(CRPF)에 대한 업데이트를 수행할 수 있다.
제어 회로(123)는, 제2 리드 커맨드(READ CMD)에 의해 지시되며 제1 데이터(DATA1)의 제1 사이즈가 다른 제2 사이즈를 갖는 제2 데이터(DATA2)와 대응되는 제2 매핑 정보(MI2)를 부분 매핑 테이블(PM-TBL)에서 참조하고, 제2 매핑 정보(MI2)의 참조 관련 파라미터인 캐시 교체 정책 파라미터(CRPF)에 대한 업데이트를 생략할 수 있다.
또한, 제어 회로(123)는, 제3 리드 커맨드(READ CMD)에 의해 지시되며 제2 사이즈보다 큰 제3 사이즈를 갖는 제3 데이터(DATA3)와 대응되는 제3 매핑 정보(MI3)를 부분 매핑 테이블(PM-TBL)에서 참조하고, 제3 매핑 정보(MI3)의 참조 관련 파라미터인 캐시 교체 정책 파라미터(CRPF)에 대한 업데이트를 생략할 수 있다.
전술한 바와 같이, 제3 사이즈를 갖는 제3 데이터(DATA3)와 대응되는 제3 매핑 정보(MI3)의 캐시 교체 정책 파라미터(CRPF)의 업데이트와, 제2 사이즈를 갖는 제2 데이터(DATA2)와 대응되는 제2 매핑 정보(MI2)의 캐시 교체 정책 파라미터(CRPF)의 업데이트는 생략될 수 있다. 다만, 업데이트가 참조 때마다 매번 생략될 수도 있고, 몇 번에 한번씩 생략될 수도 있다.
제3 사이즈를 갖는 제3 데이터(DATA3)와 대응되는 제3 매핑 정보(MI3)의 캐시 교체 정책 파라미터(CRPF)의 업데이트 생략 빈도와, 제2 사이즈를 갖는 제2 데이터(DATA2)와 대응되는 제2 매핑 정보(MI2)의 캐시 교체 정책 파라미터(CRPF)의 업데이트 생략 빈도는 서로 다를 수 있다.
예를 들어, 제1 사이즈는 제1 임계 값(TH1) 미만이고, 제2 사이즈는 제1 임계 값(TH1) 이상이고 제2 임계 값(TH2) 미만이고, 제3 사이즈는 제2 임계 값(TH2) 이상이라고 가정한다.
캐시 교체 정책 파라미터(CRPF)의 업데이트 생략 빈도 제어 방법의 일 예로서, 제2 임계값(TH2) 이상의 제3 사이즈를 갖는 제3 데이터(DATA3)와 대응되는 제3 매핑 정보(MI3)의 캐시 교체 정책 파라미터(CRPF)의 업데이트는 완전히 생략될 수 있다.
즉, 제3 사이즈를 갖는 제3 데이터(DATA3)와 대응되는 제3 매핑 정보(MI3)가 참조된다고 하더라도, 제3 매핑 정보(MI3)의 캐시 교체 정책 파라미터(CRPF)는 업데이트가 되지 않을 수 있다.
제1 임계값(TH1) 이상이고 제2 임계값(TH2) 미만의 제2 사이즈를 갖는 제2 데이터(DATA2)와 대응되는 제2 매핑 정보(MI2)의 캐시 교체 정책 파라미터(CRPF)의 업데이트는, 제2 매핑 정보(MI2)의 참조 때마다 이루어지는 것이 아니라, 제2 매핑 정보(MI2)의 다수의 참조 타이밍 중 일부에 참조 타이밍에서만, 제2 매핑 정보(MI2)의 캐시 교체 정책 파라미터(CRPF)의 업데이트가 실행될 수 있다.
즉, 제2 사이즈를 갖는 제2 데이터(DATA2)와 대응되는 제2 매핑 정보(MI2)가 참조된다고 하더라도, 제2 매핑 정보(MI2)의 일부 참조 타이밍에서는 제3 매핑 정보(MI3)의 캐시 교체 정책 파라미터(CRPF)의 업데이트가 생략될 수 있다.
캐시 교체 정책 파라미터(CRPF)의 업데이트 생략 빈도 제어 방법의 다른 예로서, 제3 사이즈를 갖는 제3 데이터(DATA3)와 대응되는 제3 매핑 정보(MI3)의 참조 관련 파라미터인 캐시 교체 정책 파라미터(CRPF)에 대한 업데이트 생략 빈도는, 제2 사이즈를 갖는 제2 데이터(DATA2)와 대응되는 제2 매핑 정보(MI2)의 참조 관련 파라미터인 캐시 교체 정책 파라미터(CRPF)에 대한 업데이트 생략 빈도보다 높도록 제어될 수 있다
도 13을 참조하여 전술한 캐시 교체 정책 파라미터 업데이트 제어 방법에 따르면, 메모리 컨트롤러(120)는, 데이터 사이즈에 따라, 참조 관련 파라미터인 캐시 교체 정책 파라미터(CRPF)의 업데이트의 실행 유무 및 실행 빈도(업데이트 생략 빈도와 대응)를 둘 이상의 단계로 제어함으로써, 더욱더 정밀하게 부분 매핑 테이블(PM-TBL)을 관리할 수 있고, 이를 통해, 캐시 히트 성공률을 더욱더 높여줄 수 있다.
도 14는 본 발명의 실시예들에 따른 메모리 컨트롤러(120)의 개략적인 기능 블록도이다.
도 14를 참조하면, 본 발명의 실시예들에 따른 메모리 컨트롤러(120)는, 부분 캐시 관리 모듈(1410), 부분 매핑 테이블 참조 관리 모듈(1420) 및 캐시 교체 관리 모듈(1430) 등의 기능적 블록들을 포함할 수 있다.
부분 캐시 관리 모듈(1410)은 메모리 장치(110)에 저장된 매핑 테이블(M-TBL)에 포함된 매핑 정보들을 부분적으로 로딩하여 이를 포함하는 부분 매핑 테이블(PM-TBL)을 캐시 메모리에 캐싱하고, 새로운 매핑 정보의 로딩을 통해 부분 매핑 테이블(PM-TBL)을 업데이트 하는 등의 관리를 수행할 수 있다.
부분 매핑 테이블 참조 관리 모듈(1420)은 리드 커맨드 등의 커맨드 발생 시, 부분 매핑 테이블(PM-TBL)을 참조할 수 있도록 관리해주는 기능을 수행할 수 있다.
캐시 교체 관리 모듈(1430)은 부분 매핑 테이블(PM-TBL)의 캐싱 상태를 판단하고, 부분 매핑 테이블(PM-TBL)에 포함된 매핑 정보들 중 희생 매핑 정보(VICTIM)를 선정하는 등의 캐시 교체 정책(CRP)을 실행할 수 있다.
전술한 기능적 블록들은 소프트웨어 모듈들일 수 있으며, 이들은, 전술한 메모리 컨트롤러(120)의 동작 방법을 나누어서 수행할 수 있다.
도 15는 본 발명의 실시예들에 따른 컴퓨팅 시스템(1500)을 개략적으로 나타낸 블록도다.
도 15를 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1500)은 시스템 버스(1560)에 전기적으로 연결된 메모리 시스템(100), 중앙처리장치(CPU, 1510), 램(RAM, 1520), UI/UX (User Interface/User Experience) 모듈(1530), 하나 이상의 통신 방식의 통신 모듈(1540), 파워 관리 모듈(1550) 등을 포함할 수 있다.
본 발명의 실시예들에 따른 컴퓨팅 시스템(1500)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
본 발명의 실시예들에 따른 컴퓨팅 시스템(1500)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor: CIS), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 이상에서 설명한 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.
이상에서 설명한 본 발명의 실시예들에 의하면, 리드 커맨드, 쓰기 커맨드 등의 호스트 요청(Host Request)이 신속하게 처리될 수 있도록 해주는 메모리 시스템(100), 메모리 컨트롤러(120) 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 호스트 요청 처리를 위한 매핑 정보들에 대한 캐시 효율을 향상시키는 메모리 시스템(100), 메모리 컨트롤러(120) 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 물리주소들과 논리주소들 간의 매핑 정보들을 효율적으로 캐싱하여 높은 캐시 히트 성공률을 갖는 메모리 시스템(100), 메모리 컨트롤러(120) 및 그 동작 방법을 제공할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 시스템
110: 메모리 장치
120: 메모리 컨트롤러
121: 호스트 인터페이스
122: 메모리 인터페이스
123: 제어 회로
124: 프로세서
125: 워킹 메모리
126: 에러 검출 및 정정 회로
210: 메모리 셀 어레이
220: 어드레스 디코더
230: 리드 앤 라이트 회로
240: 컨트롤 로직
250: 전압 생성 회로

Claims (20)

  1. 물리주소들과 논리주소들 간의 매핑 정보들이 포함된 매핑 테이블을 저장하는 메모리 장치; 및
    상기 매핑 테이블에 포함된 매핑 정보들 중 로딩된 일부를 포함하는 부분 매핑 테이블을 캐싱하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    제1 커맨드에 의해 지시되는 제1 데이터와 대응되는 제1 매핑 정보를 상기 부분 매핑 테이블에서 참조하고, 상기 제1 매핑 정보의 참조 관련 파라미터에 대한 업데이트를 수행하고,
    제2 커맨드에 의해 지시되며 상기 제1 데이터의 제1 사이즈가 다른 제2 사이즈를 갖는 제2 데이터와 대응되는 제2 매핑 정보를 상기 부분 매핑 테이블에서 참조하고, 상기 제2 매핑 정보의 상기 참조 관련 파라미터에 대한 업데이트를 생략하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 제1 사이즈는 상기 제2 사이즈보다 작은 메모리 시스템.
  3. 제2항에 있어서,
    상기 제1 사이즈는 임계 값 이하이고, 상기 제2 사이즈는 상기 임계 값을 초과하거나,
    상기 제1 사이즈는 상기 임계 값 미만이고, 상기 제2 사이즈는 상기 임계 값 이상인 메모리 시스템.
  4. 제1항에 있어서,
    상기 참조 관련 파라미터는 참조 이력 정보 및 참조 카운트 정보 중 하나 이상을 포함하는 메모리 시스템.
  5. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    제3 커맨드에 의해 지시되며 상기 제2 사이즈보다 큰 제3 사이즈를 갖는 제3 데이터와 대응되는 제3 매핑 정보를 상기 부분 매핑 테이블에서 참조하고, 상기 제3 매핑 정보의 상기 참조 관련 파라미터에 대한 업데이트를 생략하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 제1 사이즈는 제1 임계 값보다 작고, 상기 제2 사이즈는 상기 제1 임계 값 이상이고 제2 임계 값보다 작으며, 상기 제3 사이즈는 상기 제2 임계 값 이상이고,
    상기 제3 사이즈를 갖는 상기 제3 데이터와 대응되는 상기 제3 매핑 정보의 상기 참조 관련 파라미터에 대한 업데이트 생략 빈도는,
    상기 제2 사이즈를 갖는 상기 제2 데이터와 대응되는 상기 제2 매핑 정보의 상기 참조 관련 파라미터에 대한 업데이트 생략 빈도보다 높은 메모리 시스템.
  7. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 부분 매핑 테이블이 풀 캐싱 상태일 때, 상기 부분 매핑 테이블에 포함된 매핑 정보들 각각의 상기 참조 관련 파라미터를 토대로,
    상기 부분 매핑 테이블에 포함된 매핑 정보들 중 희생 매핑 정보를 선정하고,
    상기 부분 매핑 테이블에서 상기 희생 매핑 정보를 삭제하고,
    상기 매핑 테이블에서 새로운 매핑 정보를 로딩하여 상기 부분 매핑 테이블에 포함시켜 캐싱하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 제2 매핑 정보는,
    상기 참조 관련 파라미터에 대한 업데이트가 생략됨에 따라, 상기 제1 매핑 정보에 비해, 상기 희생 매핑 정보로 선정될 가능성이 높아지는 메모리 시스템.
  9. 호스트와 통신하기 위한 호스트 인터페이스;
    물리주소들과 논리주소들 간의 매핑 정보들이 포함된 매핑 테이블을 저장하는 메모리 장치와 통신하기 위한 메모리 인터페이스;
    상기 매핑 테이블에 포함된 매핑 정보들 중 로딩된 일부를 포함하는 부분 매핑 테이블을 캐싱하는 캐시 메모리; 및
    상기 메모리 장치를 제어하기 위한 제어 회로를 포함하고,
    상기 제어 회로는,
    제1 커맨드에 의해 지시되는 제1 데이터와 대응되는 제1 매핑 정보를 상기 부분 매핑 테이블에서 참조하고, 상기 제1 매핑 정보의 참조 관련 파라미터에 대한 업데이트를 수행하고,
    제2 커맨드에 의해 지시되며 상기 제1 데이터의 제1 사이즈가 다른 제2 사이즈를 갖는 제2 데이터와 대응되는 제2 매핑 정보를 상기 부분 매핑 테이블에서 참조하고, 상기 제2 매핑 정보의 상기 참조 관련 파라미터에 대한 업데이트를 생략하는 메모리 컨트롤러.
  10. 제9항에 있어서,
    상기 제1 사이즈는 상기 제2 사이즈보다 작은 메모리 컨트롤러.
  11. 제9항에 있어서,
    상기 제어 회로는,
    제3 커맨드에 의해 지시되며 상기 제2 사이즈보다 큰 제3 사이즈를 갖는 제3 데이터와 대응되는 제3 매핑 정보를 상기 부분 매핑 테이블에서 참조하고, 상기 제3 매핑 정보의 상기 참조 관련 파라미터에 대한 업데이트를 생략하는 메모리 컨트롤러.
  12. 제11항에 있어서,
    상기 제1 사이즈는 제1 임계 값 미만이고, 상기 제2 사이즈는 상기 제1 임계 값 이상이고 제2 임계 값 미만이고, 상기 제3 사이즈는 상기 제2 임계 값 이상일 때,
    상기 제3 사이즈를 갖는 상기 제3 데이터와 대응되는 상기 제3 매핑 정보의 상기 참조 관련 파라미터에 대한 업데이트 생략 빈도는,
    상기 제2 사이즈를 갖는 상기 제2 데이터와 대응되는 상기 제2 매핑 정보의 상기 참조 관련 파라미터에 대한 업데이트 생략 빈도보다 많은 메모리 컨트롤러.
  13. 제9항에 있어서,
    상기 제어 회로는,
    상기 부분 매핑 테이블이 풀 캐싱 상태일 때, 상기 부분 매핑 테이블에 포함된 매핑 정보들 각각의 상기 참조 관련 파라미터를 토대로,
    상기 부분 매핑 테이블에 포함된 매핑 정보들 중 희생 매핑 정보를 선정하고,
    상기 부분 매핑 테이블에서 상기 희생 매핑 정보를 삭제하고,
    상기 매핑 테이블에서 새로운 매핑 정보를 로딩하여 상기 부분 매핑 테이블에 포함시켜 캐싱하는 메모리 컨트롤러.
  14. 제13항에 있어서,
    상기 제2 매핑 정보는,
    상기 참조 관련 파라미터에 대한 업데이트가 생략됨에 따라, 상기 제1 매핑 정보에 비해, 상기 희생 매핑 정보로 선정될 가능성이 높아지는 메모리 컨트롤러.
  15. 제9항에 있어서,
    상기 참조 관련 파라미터는 참조 이력 정보 및 참조 카운트 정보 중 하나 이상을 포함하는 메모리 컨트롤러.
  16. 메모리 장치를 제어하기 위한 메모리 컨트롤러의 동작 방법에 있어서,
    상기 메모리 장치에 저장된 매핑 테이블에 포함되는 물리주소들과 논리주소들 간의 매핑 정보들 중 로딩된 일부를 포함하는 부분 매핑 테이블을 캐싱하는 단계;
    커맨드에 의해 지시되는 데이터와 대응되는 매핑 정보를 상기 부분 매핑 테이블에서 참조하는 단계; 및
    상기 데이터의 사이즈에 따라, 상기 매핑 정보의 참조 관련 파라미터에 대한 업데이트가 수행되거나 생략되도록 제어하는 단계를 포함하는 메모리 컨트롤러의 동작 방법.
  17. 제16항에 있어서,
    상기 제어하는 단계에서, 상기 메모리 컨트롤러는,
    상기 데이터의 사이즈가 제1 임계 값보다 작은 경우, 상기 매핑 정보의 상기 참조 관련 파라미터에 대한 업데이트를 실행하고,
    상기 데이터의 사이즈가 제1 임계 값보다 큰 경우, 상기 매핑 정보의 상기 참조 관련 파라미터에 대한 업데이트를 생략하는 메모리 컨트롤러의 동작 방법.
  18. 제16항에 있어서,
    상기 참조 관련 파라미터는 참조 이력 정보 및 참조 카운트 정보 중 하나 이상을 포함하는 메모리 컨트롤러.
  19. 제16항에 있어서,
    상기 제어하는 단계 이후,
    상기 부분 매핑 테이블이 풀 캐싱 상태일 때, 상기 부분 매핑 테이블에 포함된 매핑 정보들 각각의 상기 참조 관련 파라미터를 토대로, 상기 부분 매핑 테이블에 포함된 매핑 정보들 중 희생 매핑 정보를 선정하는 단계;
    상기 부분 매핑 테이블에서 상기 희생 매핑 정보를 삭제하는 단계; 및
    상기 매핑 테이블에서 새로운 매핑 정보를 로딩하여 상기 부분 매핑 테이블에 포함시켜 캐싱하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.
  20. 제19항에 있어서,
    큰 사이즈의 데이터와 대응되는 매핑 정보일수록 상기 희생 매핑 정보로 선정될 가능성이 높아지는 메모리 컨트롤러의 동작 방법.
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